JPS61134058A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61134058A JPS61134058A JP59256159A JP25615984A JPS61134058A JP S61134058 A JPS61134058 A JP S61134058A JP 59256159 A JP59256159 A JP 59256159A JP 25615984 A JP25615984 A JP 25615984A JP S61134058 A JPS61134058 A JP S61134058A
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置の製造方法に関し、特にダイナミッ
クメモリ等の製造に使用されるものである。
クメモリ等の製造に使用されるものである。
（発明の技術的背景）
例えば１トランジスタ１キヤパシタのダイナミックメモ
リにおいては、素子の微細化に伴い、キャパシタの面積
を減少せざるを得なくなってきて・いる。このことは従
来の構造のままではキャパシタの蓄積容量の減少を招き
、ソフトエラーなどの信頼性の劣化を生じる原因となる
ため、非常に不利益を生じる。そこで、近年、第２図（
ａ）及び（ｂ）に示すようにシリコン基板に溝を形成し
、この溝の側面をキャパシタとして利用する（いわゆる
トレンチキャパシタ）ことによりキャパシタの蓄積容量
を増大し、前記問題を回避する手段が提案されてきた。
リにおいては、素子の微細化に伴い、キャパシタの面積
を減少せざるを得なくなってきて・いる。このことは従
来の構造のままではキャパシタの蓄積容量の減少を招き
、ソフトエラーなどの信頼性の劣化を生じる原因となる
ため、非常に不利益を生じる。そこで、近年、第２図（
ａ）及び（ｂ）に示すようにシリコン基板に溝を形成し
、この溝の側面をキャパシタとして利用する（いわゆる
トレンチキャパシタ）ことによりキャパシタの蓄積容量
を増大し、前記問題を回避する手段が提案されてきた。
このようなダイナミックメモリは以下のようにして製造
されている。なお、第２図（ａ）及び（ｂ）にはフィー
ルド酸化膜を挟んだ２ビット分のメモリセルを示す。す
なわち、まず例えばＰ型シリコン基板１の表面にフィー
ルド酸化膜２を形成した後、フィールド酸化膜２に囲ま
れた素子領域のキャパシタ領域となる一部に選択的にＮ
型不純物を導入してＮ−型拡散層３を形成する。次に、
反応性イオンエツチングによりＮ−型拡散層３の領域の
基板シリコンを選択的にエツチングして溝４を形成する
。つづいて、溝４の内面にキャパシタ酸化膜５を形成し
た後、溝４を十分に埋めることができる膜厚の多結晶シ
リコン膜を全面に堆積し、更にパターニングしてキャパ
シタ電極６を形成する。つづいて、キャパシタ電極６上
に層間絶縁１１７を形成する。次いで、露出した素子領
域表面に熱酸化膜を形成し、更に多結晶シリコン膜を堆
積して不純物ドープを行なった後、これらを順次バター
ニング。てゲート酸化膜８及びトランスファゲート電極
９を形成する。つづいて、トランス７７ゲート電極９を
マスクとしてＮ型不純物をイオン注入することによりＮ
＋型ソース、ドレイン領域１０．１１を形成する。
されている。なお、第２図（ａ）及び（ｂ）にはフィー
ルド酸化膜を挟んだ２ビット分のメモリセルを示す。す
なわち、まず例えばＰ型シリコン基板１の表面にフィー
ルド酸化膜２を形成した後、フィールド酸化膜２に囲ま
れた素子領域のキャパシタ領域となる一部に選択的にＮ
型不純物を導入してＮ−型拡散層３を形成する。次に、
反応性イオンエツチングによりＮ−型拡散層３の領域の
基板シリコンを選択的にエツチングして溝４を形成する
。つづいて、溝４の内面にキャパシタ酸化膜５を形成し
た後、溝４を十分に埋めることができる膜厚の多結晶シ
リコン膜を全面に堆積し、更にパターニングしてキャパ
シタ電極６を形成する。つづいて、キャパシタ電極６上
に層間絶縁１１７を形成する。次いで、露出した素子領
域表面に熱酸化膜を形成し、更に多結晶シリコン膜を堆
積して不純物ドープを行なった後、これらを順次バター
ニング。てゲート酸化膜８及びトランスファゲート電極
９を形成する。つづいて、トランス７７ゲート電極９を
マスクとしてＮ型不純物をイオン注入することによりＮ
＋型ソース、ドレイン領域１０．１１を形成する。
上述したようないわゆるトレンチキャパシタは、キャパ
シタの蓄積容量を増加させる手段として効果的である。
シタの蓄積容量を増加させる手段として効果的である。
しかし、第２図（ｂ）の断面図かられかるように、キャ
パシタ電極６とトランスファゲート電極９とは合わせ余
裕を必要とし、もし合わせずれが大きい場合には片側の
トランスファゲート電極９がキャパシタ電極６の一部と
重畳するため、トランジスタのチャネル長が変化してし
きい値電圧ｖｔｈがフィールド酸化［１２を挟んだ左右
のトランジスタで異なる値となり、正常なメモリ動作を
なし得ない。これを避けるためには、合わせ余裕を十分
にとればよいが、このことは素子の微細化の点では大き
な障害となることは明らかである。
パシタ電極６とトランスファゲート電極９とは合わせ余
裕を必要とし、もし合わせずれが大きい場合には片側の
トランスファゲート電極９がキャパシタ電極６の一部と
重畳するため、トランジスタのチャネル長が変化してし
きい値電圧ｖｔｈがフィールド酸化［１２を挟んだ左右
のトランジスタで異なる値となり、正常なメモリ動作を
なし得ない。これを避けるためには、合わせ余裕を十分
にとればよいが、このことは素子の微細化の点では大き
な障害となることは明らかである。
本発明は上記事情に鑑みてなさ机たものであり、トラン
スファゲート電極とキャパシタ電極との合わせ余裕を必
要とせず、高集積度の半導体メモリを製造し得る方法を
提供しようとするものである。
スファゲート電極とキャパシタ電極との合わせ余裕を必
要とせず、高集積度の半導体メモリを製造し得る方法を
提供しようとするものである。
本発明の半導体装置の製造方法は、第１導電型の半導体
基板上にゲート絶縁膜を介してゲート電極及び絶縁膜を
積層して形成する工程と、ゲート電極上部に積層された
絶縁膜をマスクとして第２導電型の不純物をイオン注入
することによりソース、ドレイン形成領域に第２導電型
の低濃度拡散層を形成する工程と、少なくとも前記ゲー
ト電極の側壁に絶縁膜を形成する工程と、前記ゲート電
極の上部及び側壁に形成された絶縁膜をマスクとして第
２導電型の不純物をイオン注入することによりソース、
ドレイン形成領域に第２導電型の高濃度拡散層を形成す
る工程と、コンタクト形成部となる領域を耐濱化性膜で
覆う工程と、前記ゲート電極の上部及び側壁に形成され
た絶縁膜及び前記耐酸化性膜をマスクとして露出した基
板をエツチングし、溝を形成する工程と、該溝内で露出
した基板表面にキャパシタ絶縁膜を形成する工程と、前
記溝内にキャパシタ絶縁膜を介して導体層を埋設し、キ
ャパシタ電極を形成する工程とを具備したことを特徴と
するものである。
基板上にゲート絶縁膜を介してゲート電極及び絶縁膜を
積層して形成する工程と、ゲート電極上部に積層された
絶縁膜をマスクとして第２導電型の不純物をイオン注入
することによりソース、ドレイン形成領域に第２導電型
の低濃度拡散層を形成する工程と、少なくとも前記ゲー
ト電極の側壁に絶縁膜を形成する工程と、前記ゲート電
極の上部及び側壁に形成された絶縁膜をマスクとして第
２導電型の不純物をイオン注入することによりソース、
ドレイン形成領域に第２導電型の高濃度拡散層を形成す
る工程と、コンタクト形成部となる領域を耐濱化性膜で
覆う工程と、前記ゲート電極の上部及び側壁に形成され
た絶縁膜及び前記耐酸化性膜をマスクとして露出した基
板をエツチングし、溝を形成する工程と、該溝内で露出
した基板表面にキャパシタ絶縁膜を形成する工程と、前
記溝内にキャパシタ絶縁膜を介して導体層を埋設し、キ
ャパシタ電極を形成する工程とを具備したことを特徴と
するものである。
このような方法によれば、キャパシタ形成置載に近接し
て形成されているトランスファゲート電極は上部及び側
壁が絶縁膜で覆われており、これらの絶縁膜をコンタク
ト部を覆うように形成される耐酸化性膜とともに基板を
エツチングする際のマスク材として用いることにより、
トランスファゲート電極に対して自己整合的にトレンチ
キャパシタを形成することができる。したがって、トラ
ンジスタのしきい値電圧のバラツキを招くことなく微細
化を達成することができる。
て形成されているトランスファゲート電極は上部及び側
壁が絶縁膜で覆われており、これらの絶縁膜をコンタク
ト部を覆うように形成される耐酸化性膜とともに基板を
エツチングする際のマスク材として用いることにより、
トランスファゲート電極に対して自己整合的にトレンチ
キャパシタを形成することができる。したがって、トラ
ンジスタのしきい値電圧のバラツキを招くことなく微細
化を達成することができる。
（発明の実施例）
以下、本発明方法を１トランジスタ１キヤパシタのダイ
ナミックメモリの製造に適用した実施例を第１図（ａ）
〜（ｆ）を参照して説明する。なお、第１図（ａ）〜（
ｆ）にはフィールド酸化膜に囲まれた２ビット分のメモ
リセルの断面を製造工程順に示す。
ナミックメモリの製造に適用した実施例を第１図（ａ）
〜（ｆ）を参照して説明する。なお、第１図（ａ）〜（
ｆ）にはフィールド酸化膜に囲まれた２ビット分のメモ
リセルの断面を製造工程順に示す。
まず、Ｐ型シリコン基板２１の表面に選択酸化法により
フィールド酸化膜２２を形成した後、熱酸化を行ないフ
ィールド酸化膜２２に囲まれた素子領域表面に膜厚３５
０人のゲート酸化１Ｉ２３を形成する。次に、全面に膜
厚４０００人の多結晶シリコン膜を堆積し、不純物ドー
プを行なった後、更に全面に膜厚３０００人のＣＶＤＷ
Ｉ化膜を堆積する。つづいて、写真蝕刻法によりこれら
を順次パターニングして基板２１上にゲート酸化膜２３
、トランスファゲート電極２４及びＣＶＤ酸化膜パター
ン２５を順次積層して形成する。つづいて、トランスフ
ァゲート電極２４上のＣＶＤ酸化膜パターン２５をマス
クとして例えばヒ素を低ドーズ量でイオン注入すること
によりソース、ドレイン領域にＮ−型拡散層２６を形成
する（第１図（ａ）図示）。
フィールド酸化膜２２を形成した後、熱酸化を行ないフ
ィールド酸化膜２２に囲まれた素子領域表面に膜厚３５
０人のゲート酸化１Ｉ２３を形成する。次に、全面に膜
厚４０００人の多結晶シリコン膜を堆積し、不純物ドー
プを行なった後、更に全面に膜厚３０００人のＣＶＤＷ
Ｉ化膜を堆積する。つづいて、写真蝕刻法によりこれら
を順次パターニングして基板２１上にゲート酸化膜２３
、トランスファゲート電極２４及びＣＶＤ酸化膜パター
ン２５を順次積層して形成する。つづいて、トランスフ
ァゲート電極２４上のＣＶＤ酸化膜パターン２５をマス
クとして例えばヒ素を低ドーズ量でイオン注入すること
によりソース、ドレイン領域にＮ−型拡散層２６を形成
する（第１図（ａ）図示）。
次いで、再び全面に膜厚３０００人のＣＶＯ酸化膜２７
を堆積する（同図（ｂ）図示）。つづいて、反応性イオ
ンエツチングによりＣｖＤ酸化膜２７をエツチングし、
トランスファゲート電極２４及びＣＶＤ酸化膜パターン
２５のｉｌｌ壁に残存ＣＶＤＩ化ＩＩ！（スペーサ）２
７′を形成する。つづいて、トランスファゲート電極２
４上 酸化膜パターン２５及び側壁の残存ＣＶＤ酸化膜２７′
をマスクとして例えばヒ素を高ドーズ量でイオン注入す
ることによりＮ＋型抵拡散層２８，形成し、前記Ｎ−型
拡敢層２６とＮ＋型拡牧層２８とからなる、いわゆるＬ
ＤＤ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ ａ
ｎｄ ５ｏｕｒｃｅ ＞構造のソース、ドレイン領域
２つ、３０を形成する（間ｍ＜ｃ＞図示ン。
を堆積する（同図（ｂ）図示）。つづいて、反応性イオ
ンエツチングによりＣｖＤ酸化膜２７をエツチングし、
トランスファゲート電極２４及びＣＶＤ酸化膜パターン
２５のｉｌｌ壁に残存ＣＶＤＩ化ＩＩ！（スペーサ）２
７′を形成する。つづいて、トランスファゲート電極２
４上 酸化膜パターン２５及び側壁の残存ＣＶＤ酸化膜２７′
をマスクとして例えばヒ素を高ドーズ量でイオン注入す
ることによりＮ＋型抵拡散層２８，形成し、前記Ｎ−型
拡敢層２６とＮ＋型拡牧層２８とからなる、いわゆるＬ
ＤＤ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ ａ
ｎｄ ５ｏｕｒｃｅ ＞構造のソース、ドレイン領域
２つ、３０を形成する（間ｍ＜ｃ＞図示ン。
次いで、熱酸化を行ないソース、ドレイン領域表面に膜
厚約３００人の熱酸化ｌ［３１を形成した後、全面に膜
厚２０００人のシリコン窒化膜を堆積する。つづいて、
写真蝕刻法によりシリコン窒化膜をパターニングしてコ
ンタクト部となるドレイン領域３０を覆うシリコン窒化
膜パターン３２を形成する。つづいて、ソース領域２９
上の熱酸化！１１３７のみをエツチングする（同図（ｄ
）図示）次いで、トランスファゲート電極２４上部のＣ
ＶＤＷＩ化膜パターン２５と側壁の残存ＣＶＤＩ化１第
２７−、シリコン窒化膜パターン３２及びフィールド酸
化膜２２をマスクとして反応性イオンエツチングにより
キャパシタ領域の基板シリコンをエツチングして溝３３
を形成する。つづいて、熱酸化を行ない溝３３内で露出
している基板２１の表面にキャパシタ酸化膜３４を形成
する。つづいて、前記シリコン窒化膜パターン３２を除
去した後、全面に前記溝３３内を十分に埋めることがで
きる膜厚の多結晶シリコン膜を堆積し、更にパターニン
グしてキャパシタ電極３５を形成する（同図（ｅ）図示
）、つづいて、全面にｃｖｏａａ化膜及びＰＳＧＩＩ等
の層間絶縁膜３６を堆積した後、ドレイン領域３０上に
コンタクトホール３７を開孔する。つづいて、全面にＡ
ｆｆｉｌｌを堆積した後、パターニングしてビット線３
８を形成し、ダイナミックメモリを製造する（同図（ｆ
）図示）。
厚約３００人の熱酸化ｌ［３１を形成した後、全面に膜
厚２０００人のシリコン窒化膜を堆積する。つづいて、
写真蝕刻法によりシリコン窒化膜をパターニングしてコ
ンタクト部となるドレイン領域３０を覆うシリコン窒化
膜パターン３２を形成する。つづいて、ソース領域２９
上の熱酸化！１１３７のみをエツチングする（同図（ｄ
）図示）次いで、トランスファゲート電極２４上部のＣ
ＶＤＷＩ化膜パターン２５と側壁の残存ＣＶＤＩ化１第
２７−、シリコン窒化膜パターン３２及びフィールド酸
化膜２２をマスクとして反応性イオンエツチングにより
キャパシタ領域の基板シリコンをエツチングして溝３３
を形成する。つづいて、熱酸化を行ない溝３３内で露出
している基板２１の表面にキャパシタ酸化膜３４を形成
する。つづいて、前記シリコン窒化膜パターン３２を除
去した後、全面に前記溝３３内を十分に埋めることがで
きる膜厚の多結晶シリコン膜を堆積し、更にパターニン
グしてキャパシタ電極３５を形成する（同図（ｅ）図示
）、つづいて、全面にｃｖｏａａ化膜及びＰＳＧＩＩ等
の層間絶縁膜３６を堆積した後、ドレイン領域３０上に
コンタクトホール３７を開孔する。つづいて、全面にＡ
ｆｆｉｌｌを堆積した後、パターニングしてビット線３
８を形成し、ダイナミックメモリを製造する（同図（ｆ
）図示）。
このような本発明方法によれば、第１図（Ｃ）までの工
程でトランスファゲート電極２４の上部及び側壁にＣＶ
Ｄ酸化膜パターン２５及び残存ＣＶＤ酸化ｌＩ（スペー
サ）２７′を形成することによりトランスファゲート電
極２４を完全に絶縁した後、同図（ｄ）の工程でドレイ
ン領域３０のみを覆うようにシリコン窒化膜パターン３
２を形成し、次いで同図（ｅ）の工程でトランスフ１ゲ
ート電極２４の上部と１１壁に形成されたＣＶＤＩ！化
膜パターン２５と残存ＣＶＤＩ化１１２７−、シリコン
窒化膜パターン３２及びフィールド酸化膜２２をマスク
としてキャパシタ領域となる基板シリコンをエツチング
して溝３３を形成し、更にキャパシタ酸化膜３４及びキ
ャパシタ電極３５を形成することにより、トランスファ
トランジスタとキャパシタとを自己整合的に一成するこ
とができる。
程でトランスファゲート電極２４の上部及び側壁にＣＶ
Ｄ酸化膜パターン２５及び残存ＣＶＤ酸化ｌＩ（スペー
サ）２７′を形成することによりトランスファゲート電
極２４を完全に絶縁した後、同図（ｄ）の工程でドレイ
ン領域３０のみを覆うようにシリコン窒化膜パターン３
２を形成し、次いで同図（ｅ）の工程でトランスフ１ゲ
ート電極２４の上部と１１壁に形成されたＣＶＤＩ！化
膜パターン２５と残存ＣＶＤＩ化１１２７−、シリコン
窒化膜パターン３２及びフィールド酸化膜２２をマスク
としてキャパシタ領域となる基板シリコンをエツチング
して溝３３を形成し、更にキャパシタ酸化膜３４及びキ
ャパシタ電極３５を形成することにより、トランスファ
トランジスタとキャパシタとを自己整合的に一成するこ
とができる。
このため、従来の方法のようにキャパシタ電極とトラン
スファゲート電極とが重畳してトランジスタのしきい値
電圧にバラツキが生じ、正常なメモリ動作を阻害するよ
うなことは起こらない。したがって、トランスファゲー
ト電極２４とキャパシタとの合わせ余裕を考慮する必要
がなく、大幅な高集積化を達成することができる。
スファゲート電極とが重畳してトランジスタのしきい値
電圧にバラツキが生じ、正常なメモリ動作を阻害するよ
うなことは起こらない。したがって、トランスファゲー
ト電極２４とキャパシタとの合わせ余裕を考慮する必要
がなく、大幅な高集積化を達成することができる。
また、トランジスタのソース、ドレイン１Ｉｉｌ第２９
．３０がいわゆるＬＤＤ構造となっているので素子の信
頼性も通常のトランジスタに比べて向上する。
．３０がいわゆるＬＤＤ構造となっているので素子の信
頼性も通常のトランジスタに比べて向上する。
なお、上記実施例では最初にフィールド酸化膜を形成し
、その後トレンチキャパシタを形成したが、本発明方法
はトレンチキャパシタの底面にフィールド酸化膜を形成
する、いわゆるＦＣセル（フォールデッドキャパシタセ
ル）にも同様に適用できることはいうまでもない。
、その後トレンチキャパシタを形成したが、本発明方法
はトレンチキャパシタの底面にフィールド酸化膜を形成
する、いわゆるＦＣセル（フォールデッドキャパシタセ
ル）にも同様に適用できることはいうまでもない。
以上詳述した如く本発明方法によれば、正常なメモリ動
作を損うことなく大幅に集積度の向上した半導体メモリ
を製造できる等顕著な効果を奏するものである。
作を損うことなく大幅に集積度の向上した半導体メモリ
を製造できる等顕著な効果を奏するものである。
第１図（ａ）〜（ｆ）は本発明の実施例におけるダイナ
ミックメモリの製造方法を示す断面図、第２図（ａ）は
従来のダイナミックメモリの平面図、同図（ｂ）は同図
（ａ）のＢ−８−線に沿う断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・ゲート酸化膜、２４・・・トランスフ
ァゲート電極、２５・・・ＣＶＤ酸化膜パターン、２６
・・・Ｎ″′型拡散拡散層７・・・ＣＶＤ酸化膜、２７
−・・・残存ＣＶＤ酸化！！（スペーサ）、２８・・・
Ｎ１型拡散層、２９．３０・・・ソース、ドレイン領域
、３１・・・熱酸化膜、３２・・・シリコン窒化膜パタ
ーン、３３・・・溝、３４・・・キャパシタ酸化膜、３
５・・・キャパシタ電極、３６・・・層間絶縁膜、３７
・・・コンタクトホール、３８・・・ビット線。
ミックメモリの製造方法を示す断面図、第２図（ａ）は
従来のダイナミックメモリの平面図、同図（ｂ）は同図
（ａ）のＢ−８−線に沿う断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・ゲート酸化膜、２４・・・トランスフ
ァゲート電極、２５・・・ＣＶＤ酸化膜パターン、２６
・・・Ｎ″′型拡散拡散層７・・・ＣＶＤ酸化膜、２７
−・・・残存ＣＶＤ酸化！！（スペーサ）、２８・・・
Ｎ１型拡散層、２９．３０・・・ソース、ドレイン領域
、３１・・・熱酸化膜、３２・・・シリコン窒化膜パタ
ーン、３３・・・溝、３４・・・キャパシタ酸化膜、３
５・・・キャパシタ電極、３６・・・層間絶縁膜、３７
・・・コンタクトホール、３８・・・ビット線。
Claims (1)
- 第１導電型の半導体基板上にゲート絶縁膜を介してゲー
ト電極及び絶縁膜を積層して形成する工程と、ゲート電
極上部に積層された絶縁膜をマスクとして第２導電型の
不純物をイオン注入することによりソース、ドレイン形
成領域に第２導電型の低濃度拡散層を形成する工程と、
少なくとも前記ゲート電極の側壁に絶縁膜を形成する工
程と、前記ゲート電極の上部及び側壁に形成された絶縁
膜をマスクとして第２導電型の不純物をイオン注入する
ことによりソース、ドレイン形成領域に第２導電型の高
濃度拡散層を形成する工程と、コンタクト形成部となる
領域を耐酸化性膜で覆う工程と、前記ゲート電極の上部
及び側壁に形成された絶縁膜及び前記耐酸化性膜をマス
クとして露出した基板をエッチングし、溝を形成する工
程と、該溝内で露出した基板表面にキャパシタ絶縁膜を
形成する工程と、前記溝内にキャパシタ絶縁膜を介して
導体層を埋設し、キャパシタ電極を形成する工程とを具
備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256159A JPS61134058A (ja) | 1984-12-04 | 1984-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256159A JPS61134058A (ja) | 1984-12-04 | 1984-12-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134058A true JPS61134058A (ja) | 1986-06-21 |
Family
ID=17288720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256159A Pending JPS61134058A (ja) | 1984-12-04 | 1984-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134058A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262455A (ja) * | 1986-05-09 | 1987-11-14 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH02134867A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | Ｍｉｓ型半導体記憶装置及びその製造方法 |
| WO1998053497A1 (en) * | 1997-05-22 | 1998-11-26 | Advanced Micro Devices, Inc. | Method for mos transistor isolation |
-
1984
- 1984-12-04 JP JP59256159A patent/JPS61134058A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262455A (ja) * | 1986-05-09 | 1987-11-14 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH02134867A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | Ｍｉｓ型半導体記憶装置及びその製造方法 |
| WO1998053497A1 (en) * | 1997-05-22 | 1998-11-26 | Advanced Micro Devices, Inc. | Method for mos transistor isolation |
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