JPH021163A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH021163A JPH021163A JP63069642A JP6964288A JPH021163A JP H021163 A JPH021163 A JP H021163A JP 63069642 A JP63069642 A JP 63069642A JP 6964288 A JP6964288 A JP 6964288A JP H021163 A JPH021163 A JP H021163A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置に係り、特にダイナミック型
ＲＡＭ （ＤＲＡＭ）のセル構造およびその製造方法に
関する。
ＲＡＭ （ＤＲＡＭ）のセル構造およびその製造方法に
関する。
（従来の技術）
・−個のＭＯＳトランジスタと一個のキャパシタにより
メモリセルを構成する、いわゆるＭＯ８型ＤＲＡＭは、
高集積化の一途を辿っている。高集積化に伴って情報を
記憶するキャパシタの面積が減少し、従って蓄積される
電荷量が減少する。
メモリセルを構成する、いわゆるＭＯ８型ＤＲＡＭは、
高集積化の一途を辿っている。高集積化に伴って情報を
記憶するキャパシタの面積が減少し、従って蓄積される
電荷量が減少する。
この結果、メモリ内容が誤って読み出されたり、α線に
よりメモリ内容が破壊されるといった問題（ソフト・エ
ラー）が生じている。
よりメモリ内容が破壊されるといった問題（ソフト・エ
ラー）が生じている。
このような問題を解決するため、多結晶シリコン等で形
成されたストレージ・ノードを、シリコン基板上に形成
し、キャパシタの占有血清を拡大して、キャパシタの容
量をふやし、蓄積される電荷量を増大させる方法が提案
されている。
成されたストレージ・ノードを、シリコン基板上に形成
し、キャパシタの占有血清を拡大して、キャパシタの容
量をふやし、蓄積される電荷量を増大させる方法が提案
されている。
このスタックド・キャパシタ・セルによれば、ストレー
ジ・ノード電極を素子分離領域の上まで拡大でき、また
、ストレージ・ノード電極の段差を利用できることから
、キャパシタ８全をプレーナｔＭ構造のＤＲＡＭより数
倍以上に高めることができる。これにより、メモリセル
占有面積を縮小しても蓄積電荷量の減少を防止すること
ができる。
ジ・ノード電極を素子分離領域の上まで拡大でき、また
、ストレージ・ノード電極の段差を利用できることから
、キャパシタ８全をプレーナｔＭ構造のＤＲＡＭより数
倍以上に高めることができる。これにより、メモリセル
占有面積を縮小しても蓄積電荷量の減少を防止すること
ができる。
また、さらに、ストレージ・ノード部の拡散層は、スト
レージ・ノード電極の下の拡散層の領域だけとなり、α
線により発生した電荷を収集する拡散層の面積が極めて
小さく、リフト・エラーに強いセル構造となっている。
レージ・ノード電極の下の拡散層の領域だけとなり、α
線により発生した電荷を収集する拡散層の面積が極めて
小さく、リフト・エラーに強いセル構造となっている。
しかし、このセル構造では、以下に述べる欠点がある。
即ち、ＭＯＳトランジスタの縮小化の困難さである。
従来−船釣なりＲＡＭではＭＯＳキャパシタを形成して
から、ゲート電極を形成し、ソース、ドレイン拡散層を
作ることができる。しかしこのセル構造ではＭＯＳトラ
ンジスタは、一番下の層で構成されている。従ってキャ
パシタ部はＭＯＳトランジスタ形成後形成することにな
り、ストレジノード電極の形成、キャパシタ絶縁膜の形
成、プレート電極の形成、そしてビット線の形成、層間
絶縁膜の形成における各熱工程全て（例えば９００℃４
３０分）を、ＭＯＳｌ−ランジスタは、受けることにな
る。そうすると、ＭＯＳトランジスタのソース、ドレイ
ン拡散層中の不純物は、この熱工程により大きく拡散し
、拡散層のｘｊは、大変大きな値になってしまう。ｘｊ
が大きくなるとＭＯＳトランジスタの短チヤネル効果が
強く利いてきて、ＭＯＳトランジスタのゲート電極のゲ
ート長を縮小化することができない。また、素子分離領
域のチャネル・ストッパ不純物層も、この熱工程により
チャネル方拘に大きく拡散してくる。
から、ゲート電極を形成し、ソース、ドレイン拡散層を
作ることができる。しかしこのセル構造ではＭＯＳトラ
ンジスタは、一番下の層で構成されている。従ってキャ
パシタ部はＭＯＳトランジスタ形成後形成することにな
り、ストレジノード電極の形成、キャパシタ絶縁膜の形
成、プレート電極の形成、そしてビット線の形成、層間
絶縁膜の形成における各熱工程全て（例えば９００℃４
３０分）を、ＭＯＳｌ−ランジスタは、受けることにな
る。そうすると、ＭＯＳトランジスタのソース、ドレイ
ン拡散層中の不純物は、この熱工程により大きく拡散し
、拡散層のｘｊは、大変大きな値になってしまう。ｘｊ
が大きくなるとＭＯＳトランジスタの短チヤネル効果が
強く利いてきて、ＭＯＳトランジスタのゲート電極のゲ
ート長を縮小化することができない。また、素子分離領
域のチャネル・ストッパ不純物層も、この熱工程により
チャネル方拘に大きく拡散してくる。
すると、ＭＯＳトランジスタの狭チャネル効果が強く利
いていて、ＭＯＳトランジスタのチャネル幅を縮小化で
きない。この２つの作用が、ＭＯＳトランジスタの縮小
化を困難にし、セルの占有面積の縮小化を妨げてしまう
。
いていて、ＭＯＳトランジスタのチャネル幅を縮小化で
きない。この２つの作用が、ＭＯＳトランジスタの縮小
化を困難にし、セルの占有面積の縮小化を妨げてしまう
。
（発明が解決しようとする課題）
以上のように、従来のスタックド・キャパシタ・セル構
造をもつＤＲＡＭでは、ＭＯＳトランジスタの短チヤネ
ル効果及び狭チャネル効果により、ＭＯＳトランジスタ
の縮小化が困難である等の問題点があった。
造をもつＤＲＡＭでは、ＭＯＳトランジスタの短チヤネ
ル効果及び狭チャネル効果により、ＭＯＳトランジスタ
の縮小化が困難である等の問題点があった。
本発明は、この様な問題点を解決したＤＲＡＭとその製
造方法を提供する。
造方法を提供する。
［発明の構成］
（課題を解決するための手段）
本発明のメモリセルでは、スタックド・キャパシタ・セ
ル構造において、ＭＯＳトランジスタが溝掘り型ＭＯ３
ＦＥＴによって形成されている。
ル構造において、ＭＯＳトランジスタが溝掘り型ＭＯ３
ＦＥＴによって形成されている。
この溝堀り型ＭＯＳＦＥＴは、半導体基板に形成された
ソース、ドレイン拡散層と、基板に掘られた溝に形成さ
れたゲート絶縁膜とこの溝に埋め込まれたゲート電極と
から構成されている。また本発明はその製造方法と自己
整合技術を用いた製造方法を提供する。
ソース、ドレイン拡散層と、基板に掘られた溝に形成さ
れたゲート絶縁膜とこの溝に埋め込まれたゲート電極と
から構成されている。また本発明はその製造方法と自己
整合技術を用いた製造方法を提供する。
（作 用）
本発明のメモリセル構造を用いると、スタックド・キャ
パシタ・セルの問題点を解決することができる。
パシタ・セルの問題点を解決することができる。
溝掘り型ＭＯ３ＦＥＴは、ゲート電極が、半導体基板中
に埋め込まれている構造のため、第１６図（ａ）、（ｂ
）に示すようにソース、ドレイン拡散層からのびる空乏
層は、従来ＭＯ３ＦＥＴ（ａ）のように、チャネル中に
深く侵入することはない（ｂ）。
に埋め込まれている構造のため、第１６図（ａ）、（ｂ
）に示すようにソース、ドレイン拡散層からのびる空乏
層は、従来ＭＯ３ＦＥＴ（ａ）のように、チャネル中に
深く侵入することはない（ｂ）。
したがって、たとえ、スタックド・キャパシタ・セルの
熱工程により、ソース、ドレイン拡散層のｘｊがのびて
もソース、ドレイン拡散層からのびる空乏層の拡がりに
伴う短チヤネル効果の影響を極力抑制することが可能で
、第１６図（ｃ）に示すように従来ＭＯ３ＦＥＴに比べ
てずっと短いゲート長のトランジスタが実現できる。
熱工程により、ソース、ドレイン拡散層のｘｊがのびて
もソース、ドレイン拡散層からのびる空乏層の拡がりに
伴う短チヤネル効果の影響を極力抑制することが可能で
、第１６図（ｃ）に示すように従来ＭＯ３ＦＥＴに比べ
てずっと短いゲート長のトランジスタが実現できる。
また、第１７図に示すように、従来ＭＯ３ＦＥＴ（ａ）
では、スタックド・キャパシターセルの熱工程によって
、素子分離のチャネルストッパ不純物が、ＭＯＳＦＥＴ
のチャネル領域まで大きく横に拡散してきて、狭チャネ
ル効果が大きくあられれてチャネル幅Ｗの減少にともな
って急激にＭＯＳＦＥＴの閾値ＶＴが増加してしまう。
では、スタックド・キャパシターセルの熱工程によって
、素子分離のチャネルストッパ不純物が、ＭＯＳＦＥＴ
のチャネル領域まで大きく横に拡散してきて、狭チャネ
ル効果が大きくあられれてチャネル幅Ｗの減少にともな
って急激にＭＯＳＦＥＴの閾値ＶＴが増加してしまう。
一方、溝掘り型ＭＯ３ＦＥＴの場合（ｂ）は、チャネル
・ストツバ不純物のこのような横への拡散部分は、溝に
よって削り取られているため、狭チャネル効果は抑制さ
れ、第１７図（Ｃ）に示したように、より狭いチャネル
幅のトランジスタが実現できる。
・ストツバ不純物のこのような横への拡散部分は、溝に
よって削り取られているため、狭チャネル効果は抑制さ
れ、第１７図（Ｃ）に示したように、より狭いチャネル
幅のトランジスタが実現できる。
以上示したように、短チヤネル効果及び狭チャネル効果
を抑制し、スタックド・キャパシタ・セル構造において
も、微細なＭＯＳトランジスタが可能となる。
を抑制し、スタックド・キャパシタ・セル構造において
も、微細なＭＯＳトランジスタが可能となる。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）、（ｂ）、（ｃ）は、一実施例のＤＲＡＭ
のビット線方向に隣接する２ビット分を示す平面図とそ
のＡ−Ａ’断面図、Ｂ−Ｂ’断面図である。
のビット線方向に隣接する２ビット分を示す平面図とそ
のＡ−Ａ’断面図、Ｂ−Ｂ’断面図である。
Ｐ型Ｓｉ基板１の素子分離絶縁膜５で分離されたメモリ
セル領域内に、ｎ型拡散層７が形成されていて、その中
に溝９が掘られている。溝９の中は、ゲート絶縁膜９′
を介してゲート電極１０が埋め込まれていて、溝掘りＭ
ＯＳＦＥＴが構成されている。したがって、実効的にソ
ース９ドレイン拡散層ｘｊが減少し、短チヤネル効果に
強い構造になっている。また第１図（Ｃ）のＢ−Ｂ’断
面でみるように、チャネル・ストッパ不純物６のチャネ
ル部への横方向拡散した領域が、溝９によって削り取ら
れるため、狭チャネル効果にも強い構造になっている。
セル領域内に、ｎ型拡散層７が形成されていて、その中
に溝９が掘られている。溝９の中は、ゲート絶縁膜９′
を介してゲート電極１０が埋め込まれていて、溝掘りＭ
ＯＳＦＥＴが構成されている。したがって、実効的にソ
ース９ドレイン拡散層ｘｊが減少し、短チヤネル効果に
強い構造になっている。また第１図（Ｃ）のＢ−Ｂ’断
面でみるように、チャネル・ストッパ不純物６のチャネ
ル部への横方向拡散した領域が、溝９によって削り取ら
れるため、狭チャネル効果にも強い構造になっている。
ゲート電極上に、層間絶縁膜１１が形成され、その一部
にストレージ・ノード・コンタクト１２が開口され、こ
れを介して多結晶シリコンによるストレージ・ノード電
極１３が形成されている。この表面にキャパシタ絶縁膜
１４が形成され、ストレージ・ノード電極１３の対向キ
ャパシタ電極としてのプレート電極１５が、キャパシタ
絶縁膜１４を介してストレージ・ノード電極１３上に形
成される。さらに全面に層間絶縁膜１６が形成され、そ
の一部にビット線コンタクト１７が開口され、その上に
多結晶シリコンまたはアルミニウム配置によるビット線
１８が配設され、その上に層間絶縁膜１９が形成されて
いる。
にストレージ・ノード・コンタクト１２が開口され、こ
れを介して多結晶シリコンによるストレージ・ノード電
極１３が形成されている。この表面にキャパシタ絶縁膜
１４が形成され、ストレージ・ノード電極１３の対向キ
ャパシタ電極としてのプレート電極１５が、キャパシタ
絶縁膜１４を介してストレージ・ノード電極１３上に形
成される。さらに全面に層間絶縁膜１６が形成され、そ
の一部にビット線コンタクト１７が開口され、その上に
多結晶シリコンまたはアルミニウム配置によるビット線
１８が配設され、その上に層間絶縁膜１９が形成されて
いる。
この実施例のスタックド・キャパシタの部分、ビット線
の部分は、スタックド・キャパシタ・セルの典型例を示
しているが、その他の構造のものでもかまわない。例え
ば、ストレージ・ノード１３やビット線１８の下に、接
続用の多結晶シリコン層をひいた構造でもかまわない。
の部分は、スタックド・キャパシタ・セルの典型例を示
しているが、その他の構造のものでもかまわない。例え
ば、ストレージ・ノード１３やビット線１８の下に、接
続用の多結晶シリコン層をひいた構造でもかまわない。
また、その他のセルフ・アライン技術を用いてもかまわ
ない。
ない。
さらに、溝の深さは、第１図（Ｃ）に示すように、チャ
ネル・ストッパ不純物の深さと同程度だが、これ以上深
くすることも可能で、そうすることにって、ＭＯＳＦＥ
Ｔの実効的なチャネル幅が増加し、駆動能力が増加する
。また、溝は拡散層上だけでなく、素子分離絶縁膜上に
形成してもかまわず、そうすることによって、ゲート電
極の段差はさらに減少し、上の層の加工がさらに容易と
なる。
ネル・ストッパ不純物の深さと同程度だが、これ以上深
くすることも可能で、そうすることにって、ＭＯＳＦＥ
Ｔの実効的なチャネル幅が増加し、駆動能力が増加する
。また、溝は拡散層上だけでなく、素子分離絶縁膜上に
形成してもかまわず、そうすることによって、ゲート電
極の段差はさらに減少し、上の層の加工がさらに容易と
なる。
第２図〜第１０図は、第１図の実施例の製造工程を示す
平面図とＡ−Ａ’断面図及びＢ−Ｂ’断面図である。こ
れらの図面を用いて、具体的にその製造工程を説明する
。
平面図とＡ−Ａ’断面図及びＢ−Ｂ’断面図である。こ
れらの図面を用いて、具体的にその製造工程を説明する
。
まずす第２図に示すように、比抵抗５Ω印程度のＰ方Ｓ
ｉ基板１に、５０ｎｍの酸化膜２を形成し、シリコン窒
化膜３をパターニングし、これをマスクにチャネルスト
ッパ不純物となるボロンを領域４に８０ＫｅＶで２ Ｘ
１０１３ｃｍ−２イオン注入する。
ｉ基板１に、５０ｎｍの酸化膜２を形成し、シリコン窒
化膜３をパターニングし、これをマスクにチャネルスト
ッパ不純物となるボロンを領域４に８０ＫｅＶで２ Ｘ
１０１３ｃｍ−２イオン注入する。
次に、第３図に示すように、選択酸化法により例えば１
０００℃０２／Ｈ２０雰囲気で酸化して形成した厚さ７
００ｎｍのシリコン酸化膜により素子分離絶縁膜５を形
成する。この時の酸化により、チャネル・ストッパ不純
物４は、６のように素子分離絶縁膜の下及び横方向に２
００ｎｍ程度拡散して領域６を形成する。この素子分離
形成法は、−例であって、他の素子分離形成法を用いて
もかまわない。この素子分離絶縁膜５をマスクに全面に
例えばヒ素（またはりンの）イオン注入を５０ＫｃＶで
５ Ｘ １０１５ｃｍ−”行ない、ｎ型拡散層７を形成
する。
０００℃０２／Ｈ２０雰囲気で酸化して形成した厚さ７
００ｎｍのシリコン酸化膜により素子分離絶縁膜５を形
成する。この時の酸化により、チャネル・ストッパ不純
物４は、６のように素子分離絶縁膜の下及び横方向に２
００ｎｍ程度拡散して領域６を形成する。この素子分離
形成法は、−例であって、他の素子分離形成法を用いて
もかまわない。この素子分離絶縁膜５をマスクに全面に
例えばヒ素（またはりンの）イオン注入を５０ＫｃＶで
５ Ｘ １０１５ｃｍ−”行ない、ｎ型拡散層７を形成
する。
次に、第４図に示すように、全面にレジスト８を堆積し
、ホトリソグラフィによりバターニングし、これをマス
クに塩素系又は弗素系ガスを用いた反応性イオンエツチ
ングなどにより溝９を拡散層中に例えば２００〜５００
ｎ ｍの深さ、巾０．３〜０．８μｍ掘る。レジスト
８は、この反応性イオンエツチングのマスク材になれば
良いので、シリコン窒化膜やシリコン酸化膜で置換して
もかまわない。また、溝９は拡散層上だけでなく、素子
分離絶縁膜上も掘ってもかまわない。こうすることによ
り、ゲート電極の段差をより緩和することができる。
、ホトリソグラフィによりバターニングし、これをマス
クに塩素系又は弗素系ガスを用いた反応性イオンエツチ
ングなどにより溝９を拡散層中に例えば２００〜５００
ｎ ｍの深さ、巾０．３〜０．８μｍ掘る。レジスト
８は、この反応性イオンエツチングのマスク材になれば
良いので、シリコン窒化膜やシリコン酸化膜で置換して
もかまわない。また、溝９は拡散層上だけでなく、素子
分離絶縁膜上も掘ってもかまわない。こうすることによ
り、ゲート電極の段差をより緩和することができる。
次に第５図に示すように、溝９の中にゲート絶縁膜９′
を例えば熱酸化９００℃１０分によりｌＱｎｍ程度形成
し、多結晶シリコンを７００℃。
を例えば熱酸化９００℃１０分によりｌＱｎｍ程度形成
し、多結晶シリコンを７００℃。
５ｉＨ２Ｃｊ２２雰囲気で３００ｎｍ程度全面にＣＶＤ
堆積し９００℃、５０分のリン拡散を行ない、ホトリソ
グラフィ技術と反応性イオンエツチング技術により、ゲ
ート電極１０をバターニングする。その後９００℃６０
分の後酸化を行なう。
堆積し９００℃、５０分のリン拡散を行ない、ホトリソ
グラフィ技術と反応性イオンエツチング技術により、ゲ
ート電極１０をバターニングする。その後９００℃６０
分の後酸化を行なう。
素子分離絶縁膜上も溝９を掘れば、ゲート電極１０は、
素子分離絶縁膜５の中にめり込んで、ゲート電極の段差
が緩和する。本実施例では、ＭＯＳトランジスタはｎチ
ャネル・トランジスタの例を示しているが、Ｐチャネル
・トランジスタにしてもかまわない。
素子分離絶縁膜５の中にめり込んで、ゲート電極の段差
が緩和する。本実施例では、ＭＯＳトランジスタはｎチ
ャネル・トランジスタの例を示しているが、Ｐチャネル
・トランジスタにしてもかまわない。
次に、第６図に示すように、ＣＶＤ法等により、３００
ｎｍ程度の層間絶縁膜１１（ＳｉＯ２）を全面に形成し
た後、ホトリソグラフィ技術と反応性イオンエツチング
技術により、ストレージ・ノド・コンタクト１２を開口
する。ゲート電極上の層間絶縁膜としては、第５図の工
程で、全面につけた多結晶シリコン１０の上にＣＶＤシ
リコン酸化膜を全面にデポし、それをゲート電極１０の
バターニングの時に同時に加工することによって残した
酸化膜をその一部に用いてもかまわない。
ｎｍ程度の層間絶縁膜１１（ＳｉＯ２）を全面に形成し
た後、ホトリソグラフィ技術と反応性イオンエツチング
技術により、ストレージ・ノド・コンタクト１２を開口
する。ゲート電極上の層間絶縁膜としては、第５図の工
程で、全面につけた多結晶シリコン１０の上にＣＶＤシ
リコン酸化膜を全面にデポし、それをゲート電極１０の
バターニングの時に同時に加工することによって残した
酸化膜をその一部に用いてもかまわない。
次に、第７図に示すように、全面に多結晶シリコンを７
００℃、ＳｉＨ’２ＣＪ：２雰囲気で１００〜４００
ｎｍＣＶＤ堆積し９００℃５０分のリン拡散等により、
ドーピングをした後、ホトリソグラフィ技術と反応性イ
オンエツチング技術により、ストレージ・ノード電極１
３を加工する。多結晶シリコン１０．１３へめドーピン
グはヒ素やリンのイオン注入、アニールで行なってもよ
い。アニールは例えば９００℃で行なう。
００℃、ＳｉＨ’２ＣＪ：２雰囲気で１００〜４００
ｎｍＣＶＤ堆積し９００℃５０分のリン拡散等により、
ドーピングをした後、ホトリソグラフィ技術と反応性イ
オンエツチング技術により、ストレージ・ノード電極１
３を加工する。多結晶シリコン１０．１３へめドーピン
グはヒ素やリンのイオン注入、アニールで行なってもよ
い。アニールは例えば９００℃で行なう。
次に、第８図に示すように、ＣＶＤ法によりシリコン窒
化膜を全面に１０ｎｍ程度堆積し、次に９５０℃の０２
／Ｈ２０雰囲気中で３０分程度酸化し、キャパシタ絶縁
膜１４を形成する。この例では、キャパシタ絶縁膜１４
は、シリコン窒化膜とシリコン酸化膜の積層構造になる
が、シリコン熱酸化膜単層や、シリコン窒化膜とＴａ２
０５膜の積層構造等、キャパシタ絶縁膜として利用でき
る他の材料でもかまわない。この場合は例えば５ｉＨ２
Ｃρ２ ＋ＮＨ４雰囲気中で窒化シリコン膜を例えば７
５０℃でＣＶＤ形成後、Ｔａ２Ｏ３をＣＶＤ成るいはス
パッタ形成し、６００℃でアニールすれば良い。
化膜を全面に１０ｎｍ程度堆積し、次に９５０℃の０２
／Ｈ２０雰囲気中で３０分程度酸化し、キャパシタ絶縁
膜１４を形成する。この例では、キャパシタ絶縁膜１４
は、シリコン窒化膜とシリコン酸化膜の積層構造になる
が、シリコン熱酸化膜単層や、シリコン窒化膜とＴａ２
０５膜の積層構造等、キャパシタ絶縁膜として利用でき
る他の材料でもかまわない。この場合は例えば５ｉＨ２
Ｃρ２ ＋ＮＨ４雰囲気中で窒化シリコン膜を例えば７
５０℃でＣＶＤ形成後、Ｔａ２Ｏ３をＣＶＤ成るいはス
パッタ形成し、６００℃でアニールすれば良い。
次に第９図に示すように、全面に多結晶シリコンを堆積
し、９００℃５０分のリン拡散や、イオン注入及びアニ
ール等によりドーピングした後、ホトリソグラフィ技術
にとＲＩＥまたはＣＤＥ等のエツチング技術により、プ
レート電極１５を加工する。その後、キャパシタ部以外
のキャパシタ絶縁膜１４をエツチングにより除去する。
し、９００℃５０分のリン拡散や、イオン注入及びアニ
ール等によりドーピングした後、ホトリソグラフィ技術
にとＲＩＥまたはＣＤＥ等のエツチング技術により、プ
レート電極１５を加工する。その後、キャパシタ部以外
のキャパシタ絶縁膜１４をエツチングにより除去する。
キャパシタは、ストレージ・ノード電極１３と、キャパ
シタ絶縁膜１４を介して対向しているプレート電極１５
とで構成されている。
シタ絶縁膜１４を介して対向しているプレート電極１５
とで構成されている。
次に第１０図に示すように、全面に層間絶縁膜ＣＶＤ５
ｉ０２／ＢＰＳＧを６００ｎｍ程度堆積し、９００°Ｃ
８０分のＢＰＳＧメルト工程を行ないビット線コクタク
ト１７をホトリソグラフィ技術と反応性イオンエツチン
グ技術で開口する。
ｉ０２／ＢＰＳＧを６００ｎｍ程度堆積し、９００°Ｃ
８０分のＢＰＳＧメルト工程を行ないビット線コクタク
ト１７をホトリソグラフィ技術と反応性イオンエツチン
グ技術で開口する。
最後に第１図で示すように、多結晶シリコンまたはアル
ミニウムを全面に堆積し、ホトリソグラフィ技術と反応
性イオンエツチング技術によりビット線１８をバターニ
ングし、その上に層間絶縁膜１９を堆積して、セル部の
基本構造が完了する。
ミニウムを全面に堆積し、ホトリソグラフィ技術と反応
性イオンエツチング技術によりビット線１８をバターニ
ングし、その上に層間絶縁膜１９を堆積して、セル部の
基本構造が完了する。
以上水した本実施例の製造方法においては、ソース・ド
レイン拡散層７を溝９を掘る前に形成する工程になって
いるが、これを、溝９の中にゲート電極を先に形成した
後に、ゲート電極をマスクにしてイオン注入によって、
または、ストレージノード電極やビット線中の不純物の
拡散によってソース・ドレイン拡散層７を形成してもか
まわない。また、ゲート電極１０は、溝の中に完全に埋
め込まれていないので、端の部分がシリコン基板上に出
ている。（第１図（ｂ）参照）がゲート電極１０を完全
に溝９の中に埋め込んでもかまわない。
レイン拡散層７を溝９を掘る前に形成する工程になって
いるが、これを、溝９の中にゲート電極を先に形成した
後に、ゲート電極をマスクにしてイオン注入によって、
または、ストレージノード電極やビット線中の不純物の
拡散によってソース・ドレイン拡散層７を形成してもか
まわない。また、ゲート電極１０は、溝の中に完全に埋
め込まれていないので、端の部分がシリコン基板上に出
ている。（第１図（ｂ）参照）がゲート電極１０を完全
に溝９の中に埋め込んでもかまわない。
そうすることによって、段差を減少させ、平坦性が向上
し、上の層の加工をより容易にする。
し、上の層の加工をより容易にする。
このように、溝掘りトランジスタによりスタックセルの
熱工程の影響を無くすことができ高密度なりＲＡＭが実
現できる。
熱工程の影響を無くすことができ高密度なりＲＡＭが実
現できる。
第１１図〜第１３図は、本発明の他の実施例のＤＲＡＭ
のビット線方向に隣接する２ビット分を示す平面図とそ
のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
のビット線方向に隣接する２ビット分を示す平面図とそ
のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
まず第１１図の実施例について説明する。第１図の実施
例では、溝９の側面部の薄いゲート絶縁膜９′を介して
ゲート電極１０がソース・ドレイン拡散層７と隣接して
いるが、第１１図に示すように、例えばゲート電極１０
を形成した後で、例えば水蒸気雰囲気中で酸化して、ｎ
型拡散層の側面だけ厚い絶縁膜９′を形成することもで
きる。
例では、溝９の側面部の薄いゲート絶縁膜９′を介して
ゲート電極１０がソース・ドレイン拡散層７と隣接して
いるが、第１１図に示すように、例えばゲート電極１０
を形成した後で、例えば水蒸気雰囲気中で酸化して、ｎ
型拡散層の側面だけ厚い絶縁膜９′を形成することもで
きる。
また、第１２図に示すように、溝９の側面全体に厚い絶
縁膜９′を、側壁残し技術により側面にＣＶＤ酸化膜を
形成し、しかる後熱酸化するとなにより残してもかまわ
ない。第１０．１１図で断面図（Ｃ）に示すようにチャ
ネル幅方向断面の側壁酸化膜９が薄い場合は、側面にボ
ロン不純物を再にドーピングしても良い。以上、第１１
図、第１２図の実施例を用いれば、ゲートとソース・ド
レイン拡散層のオーバーラツプ容量を低減でき、回路の
スピードを速めることが可能となる。
縁膜９′を、側壁残し技術により側面にＣＶＤ酸化膜を
形成し、しかる後熱酸化するとなにより残してもかまわ
ない。第１０．１１図で断面図（Ｃ）に示すようにチャ
ネル幅方向断面の側壁酸化膜９が薄い場合は、側面にボ
ロン不純物を再にドーピングしても良い。以上、第１１
図、第１２図の実施例を用いれば、ゲートとソース・ド
レイン拡散層のオーバーラツプ容量を低減でき、回路の
スピードを速めることが可能となる。
次に第１３図の実施例について説明する。第１図の実施
例では、素子分離絶縁膜として、選択酸化法により形成
したフィールド絶縁膜を用いた。
例では、素子分離絶縁膜として、選択酸化法により形成
したフィールド絶縁膜を用いた。
しかし、素子分離はこの手段にこだわる必要はない。第
１３図は、Ｓｉ基板に溝２０を形成した後、素子分離堆
積絶縁膜５′を埋め込んだトレンチ型の素子分離を用い
た実施例を示している。素子分離絶縁膜としては、シリ
コン酸化膜、または、ノンドープ多結晶シリコン膜等を
用いる。これらの素子分離法を用いると、素子分離形状
が平坦であるため、上の層の加工が極めて容易になる。
１３図は、Ｓｉ基板に溝２０を形成した後、素子分離堆
積絶縁膜５′を埋め込んだトレンチ型の素子分離を用い
た実施例を示している。素子分離絶縁膜としては、シリ
コン酸化膜、または、ノンドープ多結晶シリコン膜等を
用いる。これらの素子分離法を用いると、素子分離形状
が平坦であるため、上の層の加工が極めて容易になる。
また、ＭＯＳトランジスタの溝９を素子分離絶縁膜状に
も掘って、ゲート電極１０を完全に、またはその一部を
、素子分離絶縁膜中に埋め込むと、より平坦性が向上し
、さらに加工性が向上する。
も掘って、ゲート電極１０を完全に、またはその一部を
、素子分離絶縁膜中に埋め込むと、より平坦性が向上し
、さらに加工性が向上する。
第１４図は、本発明のその他の実施例のＤＲＡＭのビッ
ト線方向に隣接する２ビット分を示す平面図とそのＡ−
Ａ’断面図及びＤＲＡＭの周辺ＣＭＯＳ回路のｎチャネ
ルＭＯ３トランジスタ部とｐチャネルＭＯＳトランジス
タ部の平面図と、そのｃ−ｃ’断面図を示している。こ
の実施例につい説明する。第１図の実施例で用いた溝掘
りＭＯＳＦＥＴを、セル部だけでなく、周辺回路のＣＭ
Ｏ５）ラナジスタにも適用した場合（ｃ） 、 （ｄ）
を、この実施例は示している。こうすることにより、ス
タックド・キャパシタ・セル工程の長時間の熱工程によ
り周辺ＣＭＯＳトランジスタのソース・ドレイン拡散層
の深さｘｊが大きくなっても、短チヤネル効果に影響さ
れずに、また、チャネル・ストッパ不純物の横方向の拡
がりがあっても、狭チャネル効果に影響されずに微細な
ＣＭＯ８周辺回路が実現する。特に周辺回路のＰチャネ
ル・トランジスタに対して大きな威力を発揮する。
ト線方向に隣接する２ビット分を示す平面図とそのＡ−
Ａ’断面図及びＤＲＡＭの周辺ＣＭＯＳ回路のｎチャネ
ルＭＯ３トランジスタ部とｐチャネルＭＯＳトランジス
タ部の平面図と、そのｃ−ｃ’断面図を示している。こ
の実施例につい説明する。第１図の実施例で用いた溝掘
りＭＯＳＦＥＴを、セル部だけでなく、周辺回路のＣＭ
Ｏ５）ラナジスタにも適用した場合（ｃ） 、 （ｄ）
を、この実施例は示している。こうすることにより、ス
タックド・キャパシタ・セル工程の長時間の熱工程によ
り周辺ＣＭＯＳトランジスタのソース・ドレイン拡散層
の深さｘｊが大きくなっても、短チヤネル効果に影響さ
れずに、また、チャネル・ストッパ不純物の横方向の拡
がりがあっても、狭チャネル効果に影響されずに微細な
ＣＭＯ８周辺回路が実現する。特に周辺回路のＰチャネ
ル・トランジスタに対して大きな威力を発揮する。
第１５図は他の実施例を示し、ゲート電極を溝内に溝と
自己整合して完全に埋込んだ状態を示している。この埋
込みは多結晶シリコンをＣＶＤ堆積後、全体を反応性イ
オンエツチングでエッチバックすることにより実現でき
る。またここでは素子分離領域にもゲート溝と連続して
溝が掘られている。この溝は基板上にストライプ状のエ
ツチングマスクをゲート電極の配設方向に形成してシリ
コン基板及びフィールド酸化膜をエツチングして形成す
るが、このエッチ４ングマスクを載せたまま多結晶シリ
コンを堆積して全体を反応性イオンエツチングなどでマ
スクが露出するまでエツチングバックし、しかる後、こ
のエツチングマスクを除去すれば溝にセルファラインし
て、溝上に一部が突出したゲート電極を形成することも
できる。
自己整合して完全に埋込んだ状態を示している。この埋
込みは多結晶シリコンをＣＶＤ堆積後、全体を反応性イ
オンエツチングでエッチバックすることにより実現でき
る。またここでは素子分離領域にもゲート溝と連続して
溝が掘られている。この溝は基板上にストライプ状のエ
ツチングマスクをゲート電極の配設方向に形成してシリ
コン基板及びフィールド酸化膜をエツチングして形成す
るが、このエッチ４ングマスクを載せたまま多結晶シリ
コンを堆積して全体を反応性イオンエツチングなどでマ
スクが露出するまでエツチングバックし、しかる後、こ
のエツチングマスクを除去すれば溝にセルファラインし
て、溝上に一部が突出したゲート電極を形成することも
できる。
発明の他の実施例
第１８図〜第２５図は本実施例の製造工程を示すメモリ
セル部の平面図（ａ）、Ａ−Ａ’断面図（ｂ）、Ｂ−Ｂ
’断面図（Ｃ）１周辺回路のＮチャネルＭＯＳＦＥＴの
平面図（ｄ）、Ｃ−Ｃ’断面図（ｅ）、及びＤ−Ｄ’断
面図（ｆ）、である。これらの図面を用いて具体的にそ
の製造工程を示す。
セル部の平面図（ａ）、Ａ−Ａ’断面図（ｂ）、Ｂ−Ｂ
’断面図（Ｃ）１周辺回路のＮチャネルＭＯＳＦＥＴの
平面図（ｄ）、Ｃ−Ｃ’断面図（ｅ）、及びＤ−Ｄ’断
面図（ｆ）、である。これらの図面を用いて具体的にそ
の製造工程を示す。
まず第１９図に示すように比抵抗５Ωｃｍ程度のＰ型Ｓ
ｔ基板１０１のメモリセル領域、およびＮチャネルＭＯ
ＳＦＥＴ領域に表面不純物濃度Ｉ Ｘ １０１７ｃｍ−
３程度のＰウェル１０２をＰチャネルＭＯ３ＦＥＴ領域
に表面不純物濃度８Ｘ１０１６Ｃｎｌ−３程度のＮウェ
ル１０３を例えば通常のホトリソグラフィ技術とイオン
注入法、熱拡散法を用いて形成し、さらに素子領域に薄
いシリコン酸化膜を介してシリコン窒化膜を形成しチャ
ネル・ストッパ不純物をＮチャネル領域にはＰ型不純物
１０４、Ｐチャネル領域にはＮ型不純物層１０５を選択
形成する。そして、選択酸化法により例えば１０００℃
０２／Ｈ２０雰囲気で酸化して形成した厚さ７００ｎｍ
程度の５ｉ０２膜により素子分離膜を除去し、再び素子
形成領域に例えば２０ｎｍ程度の酸化膜１０７を形成し
た後、通常のフォトリソグラフィ技術を用いて、Ｎチャ
ネル素子形成領域には例えばリン （Ｐ）のイオン注入
を１００ＫｅＶでＩ Ｘ １０１４ｃｍ−２行ない、ｎ
型拡散層１０８を選択形成し、またＰチャネル素子形成
領域には、例えばボロン （Ｂ）のイオン注入を３０Ｋ
ｅＶでＩ Ｘ １０ ”ｃｍ−２行ないＰ型拡散層１０
９を形成する。このあと例えば９００℃、Ｎ２雰囲気で
６０分程度活性化アニールを行なった後、全面に耐酸化
性膜として例えばシリコン窒化膜１１０を例えばＣＶＤ
法により約’１５０ｎｍ程度堆積する。
ｔ基板１０１のメモリセル領域、およびＮチャネルＭＯ
ＳＦＥＴ領域に表面不純物濃度Ｉ Ｘ １０１７ｃｍ−
３程度のＰウェル１０２をＰチャネルＭＯ３ＦＥＴ領域
に表面不純物濃度８Ｘ１０１６Ｃｎｌ−３程度のＮウェ
ル１０３を例えば通常のホトリソグラフィ技術とイオン
注入法、熱拡散法を用いて形成し、さらに素子領域に薄
いシリコン酸化膜を介してシリコン窒化膜を形成しチャ
ネル・ストッパ不純物をＮチャネル領域にはＰ型不純物
１０４、Ｐチャネル領域にはＮ型不純物層１０５を選択
形成する。そして、選択酸化法により例えば１０００℃
０２／Ｈ２０雰囲気で酸化して形成した厚さ７００ｎｍ
程度の５ｉ０２膜により素子分離膜を除去し、再び素子
形成領域に例えば２０ｎｍ程度の酸化膜１０７を形成し
た後、通常のフォトリソグラフィ技術を用いて、Ｎチャ
ネル素子形成領域には例えばリン （Ｐ）のイオン注入
を１００ＫｅＶでＩ Ｘ １０１４ｃｍ−２行ない、ｎ
型拡散層１０８を選択形成し、またＰチャネル素子形成
領域には、例えばボロン （Ｂ）のイオン注入を３０Ｋ
ｅＶでＩ Ｘ １０ ”ｃｍ−２行ないＰ型拡散層１０
９を形成する。このあと例えば９００℃、Ｎ２雰囲気で
６０分程度活性化アニールを行なった後、全面に耐酸化
性膜として例えばシリコン窒化膜１１０を例えばＣＶＤ
法により約’１５０ｎｍ程度堆積する。
このとき、選択酸化時に用いたシリコン窒化膜をそのま
ま残しておき、シリコン窒化膜１１０の代わりに用いる
ことも可能である。
ま残しておき、シリコン窒化膜１１０の代わりに用いる
ことも可能である。
次に第２０図に示すように全面にレジストを塗布し、ホ
トリソグラフィによりバターニングしこれをマスクに塩
素系またはフッ素系ガスを用いた反応性イオンエツチン
グ等によりＳｉ３Ｎ４膜１１０酸化膜１０７．および基
板シリコンをエツチングし、溝１１１を例えば５００〜
８００ｎｍの深さ、ｒｌｌ Ｏ，３〜０．８μｍｆｆ１
ｄる。レジストは、この反応性イオンエツチングのマス
ク材になれば良いので酸化膜で置換しても良い。また溝
１１１はシリコン基板中だけでなく、フィールド酸化膜
１０６上にも掘ってもかまわない。このとき、ＭＯＳＦ
ＥＴのチャネル長方向（Ｌ方向）の寸法はホトリソグラ
フィにより定まるが、チャネル幅方向（Ｗ方向）の寸法
は、フィールド酸化膜６のエッヂによって定まる。これ
については、第２６図を用いて説明する。（ａ）はＭＯ
ＳＦＥＴの平面図、（ｂ）はＬ方向を示すそのＡ−Ａ’
断面図。
トリソグラフィによりバターニングしこれをマスクに塩
素系またはフッ素系ガスを用いた反応性イオンエツチン
グ等によりＳｉ３Ｎ４膜１１０酸化膜１０７．および基
板シリコンをエツチングし、溝１１１を例えば５００〜
８００ｎｍの深さ、ｒｌｌ Ｏ，３〜０．８μｍｆｆ１
ｄる。レジストは、この反応性イオンエツチングのマス
ク材になれば良いので酸化膜で置換しても良い。また溝
１１１はシリコン基板中だけでなく、フィールド酸化膜
１０６上にも掘ってもかまわない。このとき、ＭＯＳＦ
ＥＴのチャネル長方向（Ｌ方向）の寸法はホトリソグラ
フィにより定まるが、チャネル幅方向（Ｗ方向）の寸法
は、フィールド酸化膜６のエッヂによって定まる。これ
については、第２６図を用いて説明する。（ａ）はＭＯ
ＳＦＥＴの平面図、（ｂ）はＬ方向を示すそのＡ−Ａ’
断面図。
（ｅ）はソース・ドレイン領域となる拡散層領域を示す
ｃ−ｃ’断面図、（ｄ）はＷ方向を示すＢ−Ｂ′断面図
である。第２６図のようにチャネル長方向（Ｌ方向）は
レジスト寸法で規定されるが、チャネル幅（Ｗ方向）は
フィールド酸化膜のエッヂによって規定され、エツチン
グの進行によりフィールド酸化膜のエッヂは後退し、最
初のチャネル幅Ｗは、最終のチャネル幅Ｗ′に変化する
。例えばＷ−０，４μｍ程度であった寸法がＷ’ −０
，８μｍに変化する。この変化量のコントロールは、フ
ィールド酸化膜１０６のエッヂの形状の制御とＳｉ３Ｎ
４膜１１０Ｓｉ０２膜１０７のエツチング時間の制御に
よって行なうことが可能である。
ｃ−ｃ’断面図、（ｄ）はＷ方向を示すＢ−Ｂ′断面図
である。第２６図のようにチャネル長方向（Ｌ方向）は
レジスト寸法で規定されるが、チャネル幅（Ｗ方向）は
フィールド酸化膜のエッヂによって規定され、エツチン
グの進行によりフィールド酸化膜のエッヂは後退し、最
初のチャネル幅Ｗは、最終のチャネル幅Ｗ′に変化する
。例えばＷ−０，４μｍ程度であった寸法がＷ’ −０
，８μｍに変化する。この変化量のコントロールは、フ
ィールド酸化膜１０６のエッヂの形状の制御とＳｉ３Ｎ
４膜１１０Ｓｉ０２膜１０７のエツチング時間の制御に
よって行なうことが可能である。
この工程により最初に形成したｎ型拡散層１０８および
Ｐ型拡液層１０９をチャネル領域で確実に切断している
。さらに第２０図の工程では、通常のホトリソグラフィ
技術を用いて選択的にＮチャネルＭＯＳＦＥＴ部および
Ｐ−チャネルＭＯ８ＦＥＴ部にそれぞれ例えばボロン
（Ｂ ）。
Ｐ型拡液層１０９をチャネル領域で確実に切断している
。さらに第２０図の工程では、通常のホトリソグラフィ
技術を用いて選択的にＮチャネルＭＯＳＦＥＴ部および
Ｐ−チャネルＭＯ８ＦＥＴ部にそれぞれ例えばボロン
（Ｂ ）。
リン （Ｐ ）をイオン注入し１１２＋ 、 １１２
２それぞれのしきい値電圧の制御を行なう。例えばイオ
ンの入射角度を僅かに傾け、ステップ的あるいは連続的
に基板を回転して注入を行なう。
２それぞれのしきい値電圧の制御を行なう。例えばイオ
ンの入射角度を僅かに傾け、ステップ的あるいは連続的
に基板を回転して注入を行なう。
このとき、Ｎ型拡散層１０８およびＰ型拡散層１０９領
域は厚いＳｉ２Ｎ４１１０でおおわれているのでこれが
マスク材となりチャネルイオン層１１２＋ 、 １１
２２は自己整合的に溝１１１の内壁のみに形成される。
域は厚いＳｉ２Ｎ４１１０でおおわれているのでこれが
マスク材となりチャネルイオン層１１２＋ 、 １１
２２は自己整合的に溝１１１の内壁のみに形成される。
このため、ソース、ドレインの拡散層１０８，１０９と
、チャネルイオン注入層１１２の接触面積が著しく小さ
くなりソース。
、チャネルイオン注入層１１２の接触面積が著しく小さ
くなりソース。
ドレイン耐圧が著しく向上する。
次に第２１図に示すように、溝１１１の中にゲート絶縁
膜１１３を例えば熱酸化９００℃、１０分により１０ｎ
ｍ程度形成し、不純物としてリン（Ｐ）をドープした第
１の多結晶シリコン膜を全面にＣＶＤ法により約３００
ｎｍ程度堆積し、ホトリソグラフィ技術と反応性イオン
エツチング技術によりゲート電極１１４をパターニング
する。
膜１１３を例えば熱酸化９００℃、１０分により１０ｎ
ｍ程度形成し、不純物としてリン（Ｐ）をドープした第
１の多結晶シリコン膜を全面にＣＶＤ法により約３００
ｎｍ程度堆積し、ホトリソグラフィ技術と反応性イオン
エツチング技術によりゲート電極１１４をパターニング
する。
このとき、シリコン基板の表面はＳｉ３Ｎ４膜１１０で
おおわれているか、ゲート７１ｉ極１１４が露出してい
るかのどちらかとなっている。
おおわれているか、ゲート７１ｉ極１１４が露出してい
るかのどちらかとなっている。
次に第２２図に示すように露出したゲート電極１１４の
表面を例えば８５０℃、１０分の０２／Ｈ２０雰囲気で
熱酸化することにより約１１００ｎの酸化膜１１５でお
おう。この時Ｓｉ３Ｎ４膜表面にはほとんど酸化膜は形
成されない。
表面を例えば８５０℃、１０分の０２／Ｈ２０雰囲気で
熱酸化することにより約１１００ｎの酸化膜１１５でお
おう。この時Ｓｉ３Ｎ４膜表面にはほとんど酸化膜は形
成されない。
この後、通常のホトリソグラフィ技術を用いてＭＯＳＦ
ＥＴのソース・ドレインおよびストレージ・ノード・コ
ンタクト部を除いて、レジスト膜１１６でおおう。この
後、例えばＣＦ、ガスを含むＣＤＥ （ケミカル・ドラ
イ・エツチング）法などにより等方的に、あるいは、反
応性エツチング法を用いて露出したＳｉ３Ｎ４膜１１０
を選択除去する。
ＥＴのソース・ドレインおよびストレージ・ノード・コ
ンタクト部を除いて、レジスト膜１１６でおおう。この
後、例えばＣＦ、ガスを含むＣＤＥ （ケミカル・ドラ
イ・エツチング）法などにより等方的に、あるいは、反
応性エツチング法を用いて露出したＳｉ３Ｎ４膜１１０
を選択除去する。
さらに、レジスト膜１１６．及びＳｉ３Ｎ４膜１１０を
マスクとして、ＭＯＳＦＥＴのソース。
マスクとして、ＭＯＳＦＥＴのソース。
ドレイン及びストレージ・ノード領域の酸化膜１０７を
例えばＮＨ，Ｆ液等を用いて選択除去し、拡散層１０８
及び拡散層１０９からなる基板シリコン面を露出させる
。このとき、メモリセル部のストレージ・ノード及びＭ
ＯＳＦＥＴのソース、ドレイン領域はレジスト膜１１６
で規定されるのではなく、フィールド酸化膜１０６とゲ
ート電極１１４によっ自己整合的に決まる。このためス
トレージφノード及び、ＭＯＳＦＥＴのソース・ドレイ
ンの窓開けを最大限に行なうことが可能となる。
例えばＮＨ，Ｆ液等を用いて選択除去し、拡散層１０８
及び拡散層１０９からなる基板シリコン面を露出させる
。このとき、メモリセル部のストレージ・ノード及びＭ
ＯＳＦＥＴのソース、ドレイン領域はレジスト膜１１６
で規定されるのではなく、フィールド酸化膜１０６とゲ
ート電極１１４によっ自己整合的に決まる。このためス
トレージφノード及び、ＭＯＳＦＥＴのソース・ドレイ
ンの窓開けを最大限に行なうことが可能となる。
次に第２３図に示すように、全面に不純物をドープして
いない第、２の多結晶シリコンを約４００ｎｍ程度ＣＶ
Ｄ法により堆積し、通常のホトリソグラフィ技術と、イ
オン注入法により第２の多結晶シリコン膜に選択的に不
純物をドーピングする。
いない第、２の多結晶シリコンを約４００ｎｍ程度ＣＶ
Ｄ法により堆積し、通常のホトリソグラフィ技術と、イ
オン注入法により第２の多結晶シリコン膜に選択的に不
純物をドーピングする。
すなわち、Ｎ型不純物層１０８には、Ｎ型不純物例えば
ヒ素（Ａｓ）を６０ＫｅＶ、 Ｉ Ｘ １０１Ｂ印−
２程度イオン注入して選択的にＮ型不純物をドープした
第２の多結晶シリコン膜１１７１を形成する。
ヒ素（Ａｓ）を６０ＫｅＶ、 Ｉ Ｘ １０１Ｂ印−
２程度イオン注入して選択的にＮ型不純物をドープした
第２の多結晶シリコン膜１１７１を形成する。
またＰ型不純物層１０９上には、Ｐ型不純物例えばボロ
ン（Ｂ）を５０ ＫｅＶ、 Ｉ Ｘ １０１６ｃｍ−
２程度イオン注入して選択的にＰ型不純物をドープした
第２の多結晶シリコン膜１１７２を形成する。この後、
全面にＣＶＤ酸化膜を除去し、通常のホトリソグラフィ
技術と反応性イオンエツチング技術により、ストレージ
・ノード電極１１７．。
ン（Ｂ）を５０ ＫｅＶ、 Ｉ Ｘ １０１６ｃｍ−
２程度イオン注入して選択的にＰ型不純物をドープした
第２の多結晶シリコン膜１１７２を形成する。この後、
全面にＣＶＤ酸化膜を除去し、通常のホトリソグラフィ
技術と反応性イオンエツチング技術により、ストレージ
・ノード電極１１７．。
ＮチャネルＭＯＳＦＥＴのソース、ドレイン電極１１７
１、およびＰチャネルＭＯ３ＦＥＴのソース、ドレイン
電極１１７２を加工する。このとき、第２の多結晶シリ
コン膜からそれぞれの不純物が基板に拡散し、Ｎ 型拡
散層１１８．Ｐ＋型拡散層９を形成する。
１、およびＰチャネルＭＯ３ＦＥＴのソース、ドレイン
電極１１７２を加工する。このとき、第２の多結晶シリ
コン膜からそれぞれの不純物が基板に拡散し、Ｎ 型拡
散層１１８．Ｐ＋型拡散層９を形成する。
次に第２４図に示すように、ＣＶＤ法によりＳｉ３Ｎ４
膜を全面に１０ｎｍ程度堆積し、次に９５０℃の０２／
Ｈ２０雰囲気中で３０分程度酸化し、キャパシタ絶縁膜
１２０を形成する。この例では、キャパシタ絶縁膜１２
０は、Ｓｉ３Ｎ４膜と５ｉ０２膜の積層構造としたが、
５ｉ０２膜単層や５ｉ３Ｎａ膜とＴａ２Ｑ５膜の積層構
造等、キャパシタ絶縁膜として利用できる他の材料でも
かまわない。次に全面に第３の多結晶シリコン膜を例え
ば膜圧４００ｎｍ程度堆積し、９００℃５０分のリン拡
散やイ第４ン注入およびアニール等によりＮ型不純物を
ドーピングした後、ホトリソグラフィ技術とＲＩＥ法ま
たはＣＤＥ等のエツチング技術によりプレート電極１２
１を加工する。
膜を全面に１０ｎｍ程度堆積し、次に９５０℃の０２／
Ｈ２０雰囲気中で３０分程度酸化し、キャパシタ絶縁膜
１２０を形成する。この例では、キャパシタ絶縁膜１２
０は、Ｓｉ３Ｎ４膜と５ｉ０２膜の積層構造としたが、
５ｉ０２膜単層や５ｉ３Ｎａ膜とＴａ２Ｑ５膜の積層構
造等、キャパシタ絶縁膜として利用できる他の材料でも
かまわない。次に全面に第３の多結晶シリコン膜を例え
ば膜圧４００ｎｍ程度堆積し、９００℃５０分のリン拡
散やイ第４ン注入およびアニール等によりＮ型不純物を
ドーピングした後、ホトリソグラフィ技術とＲＩＥ法ま
たはＣＤＥ等のエツチング技術によりプレート電極１２
１を加工する。
次に第２５図に示すように、プレート電極１２１の表面
を例えば８５０℃、１０分の０２／ Ｈ２０雰囲気で熱
酸化することにより膜圧的１１００ｎの酸化膜１２２で
おおう。露出したＳｉ３Ｎ４膜の表面には、はとんど酸
化膜は形成されない。この後、通常のホトリソグラフィ
技術を用いて少なくともビット線コンタクト部を除いて
、レジスト膜１２３でおおう。この後、レジスト膜２３
と他の酸化膜１２２等をマスクとして例えばＣＦ４ガス
を含むＣＤＥ法あるいはＲＩＥ法により露出したＳｉ３
Ｎ４膜１１０を選択的に除去し、さらにＮＨＪ Ｆ液な
どを用いてＳｉ３Ｎ４膜１１０下の酸化膜１０７を選択
的に除去し、シリコン基板を露出させる。このとき他の
領域は厚い酸化膜等におおわれているので他の電極等が
露出することはない。このとき、ビット線コンタクト領
域はレジスト膜１２３で規定されるのでなく、フィール
ド酸化膜１０６とゲート電極１１４上の酸化膜１１５．
あるいはプレート電極１２１上の酸化膜１２２によって
自己整合的に決まる。このため、ビット線コンタクトの
パターニングをレジスト膜を用いて行なう必要がなく、
このホトレジスト工程は省略することも可能である。
を例えば８５０℃、１０分の０２／ Ｈ２０雰囲気で熱
酸化することにより膜圧的１１００ｎの酸化膜１２２で
おおう。露出したＳｉ３Ｎ４膜の表面には、はとんど酸
化膜は形成されない。この後、通常のホトリソグラフィ
技術を用いて少なくともビット線コンタクト部を除いて
、レジスト膜１２３でおおう。この後、レジスト膜２３
と他の酸化膜１２２等をマスクとして例えばＣＦ４ガス
を含むＣＤＥ法あるいはＲＩＥ法により露出したＳｉ３
Ｎ４膜１１０を選択的に除去し、さらにＮＨＪ Ｆ液な
どを用いてＳｉ３Ｎ４膜１１０下の酸化膜１０７を選択
的に除去し、シリコン基板を露出させる。このとき他の
領域は厚い酸化膜等におおわれているので他の電極等が
露出することはない。このとき、ビット線コンタクト領
域はレジスト膜１２３で規定されるのでなく、フィール
ド酸化膜１０６とゲート電極１１４上の酸化膜１１５．
あるいはプレート電極１２１上の酸化膜１２２によって
自己整合的に決まる。このため、ビット線コンタクトの
パターニングをレジスト膜を用いて行なう必要がなく、
このホトレジスト工程は省略することも可能である。
もし、例え行なうとしても、非常にラフなパターニング
で良く、従来のビット線コンタクトの場合のように最小
のサイズを使い、パターンの合せ精度も非常に良いこと
が要求されることはない。
で良く、従来のビット線コンタクトの場合のように最小
のサイズを使い、パターンの合せ精度も非常に良いこと
が要求されることはない。
これによりビット線コンタクトの形成歩留りが大幅に向
上している。
上している。
次に第１８図に示すように露出したシリコン面を含んで
全面に第４の多結晶シリコン膜１２４をＣＶＤ法により
約４００ ｍｍ程度堆積する。この多結晶シリコン膜１
２４は、減圧ＣＶＤ法を用いて堆積を行なうと、ステッ
プカバレッジが非常に良好で段差の大きな細い溝状のと
ころにも容易に均一な膜厚に堆積することができる。
全面に第４の多結晶シリコン膜１２４をＣＶＤ法により
約４００ ｍｍ程度堆積する。この多結晶シリコン膜１
２４は、減圧ＣＶＤ法を用いて堆積を行なうと、ステッ
プカバレッジが非常に良好で段差の大きな細い溝状のと
ころにも容易に均一な膜厚に堆積することができる。
また、ビット線コンタクトのコンタクト特性を良くする
ために、例えばヒ素（Ａｓ）やアルゴン（Ａ「）などを
用いて多結晶シリコン膜と基板との自然酸化膜を破壊す
る方法は、有効である。また、ヒ素（Ａｓ）を用いれば
同時に不純物のドーピングも兼ねることが可能である。
ために、例えばヒ素（Ａｓ）やアルゴン（Ａ「）などを
用いて多結晶シリコン膜と基板との自然酸化膜を破壊す
る方法は、有効である。また、ヒ素（Ａｓ）を用いれば
同時に不純物のドーピングも兼ねることが可能である。
Ｎ型不純物のドーピングには９００℃５０分のリン拡散
や、イオン注入およびアニール等により行なうことがで
きる。次に通常のホトリソグラフィ技術とＲＩＥまたは
ＣＤＥ等のエツチング技術により、ビット線電極１２４
を加工する。このときビット線電極１２４からＮ型不純
物の再拡散がおこり、基板シリコンのＮ型不純物層１０
８と電気的により確実に接続される。
や、イオン注入およびアニール等により行なうことがで
きる。次に通常のホトリソグラフィ技術とＲＩＥまたは
ＣＤＥ等のエツチング技術により、ビット線電極１２４
を加工する。このときビット線電極１２４からＮ型不純
物の再拡散がおこり、基板シリコンのＮ型不純物層１０
８と電気的により確実に接続される。
最後に第１８図に示すように全面に層間絶縁膜として例
えばＣＶＤ Ｓ ｉ ０２膜／ＢＰＳＧ膜を約６００
ｎｍ程度堆積し、９００℃８０分のＢＰＳＧメルト工程
を行ない、通常のホトリソグラフィ技術とＲＩＥ法を用
いてコンタクトホールを形成する。このとき、コンタク
トホールは、メモリセル部、周辺ＣＭＯ３ＦＥＴ部の主
要な部分は全部多結晶シリコン上にコンタクトを取るの
でリソグラフィ時の段差も少なく均一にコンタクトホー
ルを開口できる。このため著しくコンタクトホールの開
口歩留りが向上する。この後、例えばＡρ−３ｉ−Ｃｕ
等を用いた金属配線を配設して、メモリセル部、周辺Ｃ
ＭＯ５ＦＥＴ部の基本構造が完成する。
えばＣＶＤ Ｓ ｉ ０２膜／ＢＰＳＧ膜を約６００
ｎｍ程度堆積し、９００℃８０分のＢＰＳＧメルト工程
を行ない、通常のホトリソグラフィ技術とＲＩＥ法を用
いてコンタクトホールを形成する。このとき、コンタク
トホールは、メモリセル部、周辺ＣＭＯ３ＦＥＴ部の主
要な部分は全部多結晶シリコン上にコンタクトを取るの
でリソグラフィ時の段差も少なく均一にコンタクトホー
ルを開口できる。このため著しくコンタクトホールの開
口歩留りが向上する。この後、例えばＡρ−３ｉ−Ｃｕ
等を用いた金属配線を配設して、メモリセル部、周辺Ｃ
ＭＯ５ＦＥＴ部の基本構造が完成する。
以上示した本実施例の製造方法においては、周辺ＣＭＯ
ＳＦＥＴのソース、ドレイン部に多結晶シリコン膜を用
いたが、これを用いない従来通りの方法でも良いことは
いうまでもない。
ＳＦＥＴのソース、ドレイン部に多結晶シリコン膜を用
いたが、これを用いない従来通りの方法でも良いことは
いうまでもない。
尚、上記実施例では、ゲート電極１１４．下地電極１１
７．プレート電極１２１．ビット線電極１２４にそれぞ
れ多結晶シリコン膜を用いたが、例えば多結晶シリコン
とモリブデンシリサイドの積層膜やタングステンなどの
高融点金属や、あるいは、それらのシリサイド膜であっ
ても良く、それらを組み合せた積層膜であっても良い。
７．プレート電極１２１．ビット線電極１２４にそれぞ
れ多結晶シリコン膜を用いたが、例えば多結晶シリコン
とモリブデンシリサイドの積層膜やタングステンなどの
高融点金属や、あるいは、それらのシリサイド膜であっ
ても良く、それらを組み合せた積層膜であっても良い。
この実施例によれば次の様な効果がある。
Ｏメそりセル部においては、ストレージ・ノードのコン
タクト寸法はフィールド酸化膜とゲート電極によって決
まりストレージ・ノードのホトレジスト工程に厳しい寸
法管理や他の層との厳しい合せ精度管理を行なう必要が
ないため、余裕をもったホトレジスト工程となり、製品
の歩留りが向上する。
タクト寸法はフィールド酸化膜とゲート電極によって決
まりストレージ・ノードのホトレジスト工程に厳しい寸
法管理や他の層との厳しい合せ精度管理を行なう必要が
ないため、余裕をもったホトレジスト工程となり、製品
の歩留りが向上する。
Ｏまた、メモリセル部においては、ビット線コンタクト
の寸法は、フィールド酸化膜とゲート電極によって決ま
り、ビット線コンタクトのホトレジスト工程はより製品
の歩留りを向上させるために用いられるがこれを完全に
省略し、自己整合的にビット線コンタクトを開けること
も可能である。
の寸法は、フィールド酸化膜とゲート電極によって決ま
り、ビット線コンタクトのホトレジスト工程はより製品
の歩留りを向上させるために用いられるがこれを完全に
省略し、自己整合的にビット線コンタクトを開けること
も可能である。
Ｏまたメモセル部においてはプレート電極とビット線電
極との分離が自己整合的におこなわれるので同じ面積で
比較するとビット線コンタクト領域を小さくでき、この
ため、キャパシタ領域を大きくとれ、いわゆるＤＲＡＭ
の蓄積電荷量を大きくできて、メモリセルの動作上の信
顆性が著しく向上する。
極との分離が自己整合的におこなわれるので同じ面積で
比較するとビット線コンタクト領域を小さくでき、この
ため、キャパシタ領域を大きくとれ、いわゆるＤＲＡＭ
の蓄積電荷量を大きくできて、メモリセルの動作上の信
顆性が著しく向上する。
Ｏまた、平坦化した後でも、アスペクト比の大きいコン
タクトを取る必要はなく、配線／コンタクトの信顆性が
著しく向上する。これは、メモリセル部及び周辺ＣＭＯ
ＳＦＥＴ部共に主要部は、たとえば多結晶シリコン膜を
用いて、−担ソースドレイン部から配線を引き出し、そ
れにコンタクトを開けるため段差が緩和されていること
によっている。さらにまた、フィールド領域上にまで引
き出したりしているので他の領域上で各種コンタクトを
取ることが可能となり集積度も向上している。
タクトを取る必要はなく、配線／コンタクトの信顆性が
著しく向上する。これは、メモリセル部及び周辺ＣＭＯ
ＳＦＥＴ部共に主要部は、たとえば多結晶シリコン膜を
用いて、−担ソースドレイン部から配線を引き出し、そ
れにコンタクトを開けるため段差が緩和されていること
によっている。さらにまた、フィールド領域上にまで引
き出したりしているので他の領域上で各種コンタクトを
取ることが可能となり集積度も向上している。
Ｏまた、チャネルイオン注入層をソース・ドレイン不純
物層と分離して自己整合的に形成できるため、ソース・
ドレイン耐圧が著しく向上し、ソースφドレイン層の拡
散層容量が減少し、メモリセル、周辺ＣＭＯ３ＦＥＴの
高速動作が可能となる。
物層と分離して自己整合的に形成できるため、ソース・
ドレイン耐圧が著しく向上し、ソースφドレイン層の拡
散層容量が減少し、メモリセル、周辺ＣＭＯ３ＦＥＴの
高速動作が可能となる。
上記実施例ではゲート電極表面を酸化したが、第２１図
の工程でゲート電極のパターニングに用いたＣｖＤＳｉ
Ｏ２膜１１５′を残しておき、更に全面にＣＶＤ５ ｉ
０２頒１１５′を被せて全面を反応性イオンエツチン
グ等によりエッチバックしてゲート電極の側壁に自己整
合して残置し第２２図の工程に移ってもよい。このよう
にして形成した場合を第２７図に示す。
の工程でゲート電極のパターニングに用いたＣｖＤＳｉ
Ｏ２膜１１５′を残しておき、更に全面にＣＶＤ５ ｉ
０２頒１１５′を被せて全面を反応性イオンエツチン
グ等によりエッチバックしてゲート電極の側壁に自己整
合して残置し第２２図の工程に移ってもよい。このよう
にして形成した場合を第２７図に示す。
同様に、第二のキャパシタ電極を酸化する代わりに第２
４図の工程で第二のキャパシタ電極についてもそのバタ
ーニングに用いたＣｖＤＳｉＯ２膜を残しておき、更に
側壁に自己整合してエッチバックでＣＶＤ５ ｉ ０２
膜を残し、第２５の工程に移ってもよい。第２７図で示
した変形例について更にこれを適用してもよい。
４図の工程で第二のキャパシタ電極についてもそのバタ
ーニングに用いたＣｖＤＳｉＯ２膜を残しておき、更に
側壁に自己整合してエッチバックでＣＶＤ５ ｉ ０２
膜を残し、第２５の工程に移ってもよい。第２７図で示
した変形例について更にこれを適用してもよい。
以上、本発明の実施例は、その他その趣旨を逸脱しない
範囲で種々変形して実施することができる。
範囲で種々変形して実施することができる。
［発明の効果］
本発明のメモリセル構造を用いると、従来のスタックド
・キャパシタ・セルの問題点を極めて改善し、より微細
なメモリセルを可能とする効果がある。従来のスタック
ド・キャパシタ・セル構造のＭＯＳトランジスタは長時
間の熱工程を受けるために、ソース・ドレイン拡散層の
ｘｊが増加して、短チヤネル効果により、微細なゲート
長が実現できない。また、長時間の熱工程によりチャネ
ル・ストッパ不純物のチャネル部への横方向拡散が起き
て、狭チャネル効果によって微細なチャネル幅のトラン
ジスタが実現できない。一方、本発明のように、ＭＯ８
′トランジスタに溝掘りＭＯＳＦＥＴを用いると、溝に
よってシリコン基板を削り取っていることから、ソース
・ドレイン拡散層ののびや、チャネルストツバ不純物の
のびに影響することなく、短チヤネル効果や狭チャネル
効果を抑制することができ、微細なゲート長やチャネル
幅のＭｏＳトランジスタが実現できる。また、ゲ！ト電
極を半導体基板中の溝に埋め込むことによって、平坦性
が確保され、その上の層の電極や配線の加工を容易にす
ることができる。
・キャパシタ・セルの問題点を極めて改善し、より微細
なメモリセルを可能とする効果がある。従来のスタック
ド・キャパシタ・セル構造のＭＯＳトランジスタは長時
間の熱工程を受けるために、ソース・ドレイン拡散層の
ｘｊが増加して、短チヤネル効果により、微細なゲート
長が実現できない。また、長時間の熱工程によりチャネ
ル・ストッパ不純物のチャネル部への横方向拡散が起き
て、狭チャネル効果によって微細なチャネル幅のトラン
ジスタが実現できない。一方、本発明のように、ＭＯ８
′トランジスタに溝掘りＭＯＳＦＥＴを用いると、溝に
よってシリコン基板を削り取っていることから、ソース
・ドレイン拡散層ののびや、チャネルストツバ不純物の
のびに影響することなく、短チヤネル効果や狭チャネル
効果を抑制することができ、微細なゲート長やチャネル
幅のＭｏＳトランジスタが実現できる。また、ゲ！ト電
極を半導体基板中の溝に埋め込むことによって、平坦性
が確保され、その上の層の電極や配線の加工を容易にす
ることができる。
第１図は本発明の一実施例のＤＲＡＭの隣接する２ビッ
ト分を示す平面とそのＡ−Ａ’及びＢＢ′断面を示す図
、第２°図、第３図、第４図、第５図、第６図、第７図
、第８図、第９図、第１０図は、その製造工程例を説明
するための図、第１１図１第１２図、第１３図、第１４
図、第１５図は本発明のその他の実施例を示す図、第１
６図及び第１７図は本実施例のＭＯＳＦＥＴを比較して
示す図、第１８図、第１９図、第２０図、第である。図
において、 １．１０１・・・Ｐ型Ｓｉ基板、 ２・・・シリコン酸化膜、３・・・シリコン窒化膜、４
・・・インプラ直後ボロン不純物、 ５．５’、１０５・・・素子分離絶縁膜、６．１０６・
・・チャネル・ストッパ不純物、７．７’ 、１０ ”
Ｉ＝−ｎ型拡散層領域、８・・・レジストまたはシリコ
ン窒化膜、９・・・溝、９’、１０９・・・ゲート絶縁
膜、１０．１１０・・・ゲート電極、 １１．１６．１９，１１１，１１６，１１９・・・層間
絶縁膜、 １２．１１２・・・ストレージ・ノード・コンタクト、 １３．１１３・・・ストレージ・ノード電極、１４．１
１４・・・キャパシタ絶縁膜、１５．１１５・・・プレ
ート電極、 １７．１１７・・・ビット線コンタクト、１８．１１８
・・・ビット線、 ７′・・・Ｐ型拡散層領域、 ９′、９″・・・溝側面絶縁膜、 ２０・・・素子分離溝、２１・・・コンタクト、２２・
・・ＡＪ配線。
ト分を示す平面とそのＡ−Ａ’及びＢＢ′断面を示す図
、第２°図、第３図、第４図、第５図、第６図、第７図
、第８図、第９図、第１０図は、その製造工程例を説明
するための図、第１１図１第１２図、第１３図、第１４
図、第１５図は本発明のその他の実施例を示す図、第１
６図及び第１７図は本実施例のＭＯＳＦＥＴを比較して
示す図、第１８図、第１９図、第２０図、第である。図
において、 １．１０１・・・Ｐ型Ｓｉ基板、 ２・・・シリコン酸化膜、３・・・シリコン窒化膜、４
・・・インプラ直後ボロン不純物、 ５．５’、１０５・・・素子分離絶縁膜、６．１０６・
・・チャネル・ストッパ不純物、７．７’ 、１０ ”
Ｉ＝−ｎ型拡散層領域、８・・・レジストまたはシリコ
ン窒化膜、９・・・溝、９’、１０９・・・ゲート絶縁
膜、１０．１１０・・・ゲート電極、 １１．１６．１９，１１１，１１６，１１９・・・層間
絶縁膜、 １２．１１２・・・ストレージ・ノード・コンタクト、 １３．１１３・・・ストレージ・ノード電極、１４．１
１４・・・キャパシタ絶縁膜、１５．１１５・・・プレ
ート電極、 １７．１１７・・・ビット線コンタクト、１８．１１８
・・・ビット線、 ７′・・・Ｐ型拡散層領域、 ９′、９″・・・溝側面絶縁膜、 ２０・・・素子分離溝、２１・・・コンタクト、２２・
・・ＡＪ配線。
Claims (9)
- （１）半導体基板にＭＯＳトランジスタとキャパシタか
らなるメモリセルが配列形成された半導体記憶装置にお
いて、前記ＭＯＳトランジスタは、半導体基板上に形成
されたソース・ドレイン層と、該半導体基板に掘られた
溝の中に形成されたゲート絶縁膜と、前記溝に形成され
たゲート電極から構成され、前記キャパシタは、半導体
基板上に形成された第一のキャパシタ電極と、この電極
に重ねてその表面に絶縁膜を介して形成された第二のキ
ャパシタ電極とから構成されていることを特徴とする半
導体記憶装置。 - （２）ゲート電極が溝に自己整合して設けられているこ
とを特徴とする請求項１記載の半導体記憶装置。 - （３）半導体基板にＭＯＳトランジスタとキャパシタか
らなるメモリセルが配列形成された半導体記憶装置を製
造する方法であって、基板の素子分離された各メモリセ
ル閉域にソース・ドレイン層を形成する工程と、前記半
導体基板に、前記ソース・ドレイン層以上に深い溝を形
成する工程と、前記溝の中にゲート絶縁膜を形成する工
程と、前記溝にゲート電極を形成する工程と、前記半導
体基板上に第一のキャパシタ電極を形成する工程と、該
キャパシタ電極の表面に絶縁膜を介して第二のキャパシ
タ電極を形成する工程とを備えたことを特徴とする半導
体記憶装置の製造方法。 - （４）ソース、ドレイン層を形成してから溝を形成する
請求項３記載の半導体記憶装置の製造方法。 - （５）溝を形成した後、ソース、ドレイン層を形成する
請求項３記載の半導体記憶装置の製造方法。 - （６）半導体基板のフィールド酸化膜で分離されたメモ
リセル領域にソース・ドレイン層を形成する工程と、前
記半導体基板上に耐酸化膜を形成し、これをマスクとし
て前記ソース・ドレイン層より深い溝を形成する工程と
、この溝にゲート絶縁膜を介してゲート電極を形成する
工程と、このゲート電極表面を酸化する工程と、この酸
化膜及びフィールド酸化膜をマスクとして前記耐酸化膜
をエッチングし、露出した半導体基板上に第一のキャパ
シタ電極を形成する工程と、このキャパシタ電極の表面
に絶縁膜を介して第二のキャパシタ電極を形成する工程
と、この第二のキャパシタ電極の表面を酸化する工程と
、この酸化膜をマスクとして前記耐酸化膜をエッチング
しビット線コンタクト領域の基板を露出する工程と、こ
の領域にビット線をコンタクトして形成する工程とを備
えたことを特徴とする半導体記憶装置の製造方法。 - （７）半導体基板のフィールド酸化膜で分離されたメモ
リセル領域にソース・ドレイン層を形成する工程と、前
記半導体基板上に耐酸化膜を形成し、これをマスクとし
て前記ソース・ドレイン層より深い溝を形成する工程と
、この溝にゲート絶縁膜を介してゲート電極及び酸化膜
を形成する工程と、このゲート電極側面に酸化膜を自己
整合して形成する工程と、このゲート電極上面及び側面
の酸化膜及びフィールド酸化膜をマスクとして前記耐酸
化膜をエッチングし、露出した半導体基板上に第一のキ
ャパシタ電極を形成する工程と、このキャパシタ電極の
表面に絶縁膜を介して第二のキャパシタ電極を形成する
工程と、この第二のキャパシタ電極の表面を酸化する工
程と、この酸化膜をマスクとして前記耐酸化膜をエッチ
ングしビット線コンタクト領域の基板を露出する工程と
、この領域にビット線をコンタクトして形成する工程と
を備えたことを特徴とする半導体記憶装置の製造方法。 - （８）半導体基板のフィールド酸化膜で分離されたメモ
リセル領域にソース・ドレイン層を形成する工程と、前
記半導体基板上に耐酸化膜を形成し、これをマスクとし
て前記ソース・ドレイン層より深い溝を形成する工程と
、この溝にゲート絶縁膜を介してゲート電極を形成する
工程と、このゲート電極表面を酸化する工程と、この酸
化膜及びフィールド酸化膜をマスクとして前記耐酸化膜
をエッチングし、露出した半導体基板上に第一のキャパ
シタ電極を形成する工程と、このキャパシタ電極の表面
に絶縁膜を介して第二のキャパシタ電極及び酸化膜を形
成する工程と、このキャパシタ電極側面に酸化膜を自己
整合して形成する工程と、このキャパシタ電極上面及び
側面の酸化膜をマスクとして前記耐酸化膜をエッチング
しビット線コンタクト領域の基板を露出する工程と、こ
の領域にビット線をコンタクトして形成する工程とを備
えたことを特徴とする半導体記憶装置の製造方法。 - （９）半導体基板のフィールド酸化膜で分離されたメモ
リセル領域にソース・ドレイン層を形成する工程と、前
記半導体基板上に耐酸化膜を形成し、これをマスクとし
て前記ソース・ドレイン層より深い溝を形成する工程と
、この溝にゲート絶縁膜を介してゲート電極及び酸化膜
を形成する工程と、このゲート電極側面に酸化膜を自己
整合して形成する工程と、このゲート電極上面及び側面
の酸化膜及びフィールド酸化膜をマスクとして前記耐酸
化膜をエッチングし、露出した半導体基板上に第一のキ
ャパシツ電極及び酸化膜を形成する工程とこのキャパシ
タ電極側面に酸化膜を自己整合して形成する工程と、こ
のキャパシタ電極上面及び側面の酸化膜をマスクとして
前記耐酸化膜をエッチングしビット線コンタクト領域の
基板を露出する工程と、この領域にビット線をコンタク
トして形成する工程とを備えたことを特徴とする半導体
記憶装置の製造方法。
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|---|---|---|---|
| JP63069642A JP2755592B2 (ja) | 1988-02-23 | 1988-03-25 | 半導体記憶装置およびその製造方法 |
| DE3905634A DE3905634A1 (de) | 1988-02-23 | 1989-02-23 | Halbleiter-speichervorrichtung und verfahren zu ihrer herstellung |
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| JP63-38513 | 1988-02-23 | ||
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|---|---|
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| JP2755592B2 JP2755592B2 (ja) | 1998-05-20 |
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| WO1992005584A1 (de) * | 1990-09-13 | 1992-04-02 | Siemens Aktiengesellschaft | Hochintegrierbare schaltungsstruktur und herstellungsverfahren dafür |
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1988
- 1988-03-25 JP JP63069642A patent/JP2755592B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-23 DE DE3905634A patent/DE3905634A1/de active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3905634C2 (ja) | 1993-06-03 |
| JP2755592B2 (ja) | 1998-05-20 |
| DE3905634A1 (de) | 1989-08-31 |
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