DE3905634A1

DE3905634A1 - Halbleiter-speichervorrichtung und verfahren zu ihrer herstellung

Info

Publication number: DE3905634A1
Application number: DE3905634A
Authority: DE
Inventors: Akihiro Nitayama; Fumio Horiguchi; Katsuhiko Hieda; Shigeyoshi Watanabe; Fujio Masuoka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-02-23
Filing date: 1989-02-23
Publication date: 1989-08-31
Also published as: JPH021163A; DE3905634C2; JP2755592B2

Description

Die Erfindung betrifft eine Halbleiter-Speichervorrich tung, insbesondere die Zellenstruktur eines dynamischen Randomspeichers bzw. DRAMs, sowie ein Verfahren zur Her stellung einer solchen Speichervorrichtung.

Die Integrationstechnik bei MOS-Typ-DRAMs mit Speicher zellen, die jeweils einen MOS-Transistor und einen Kon densator in hoher Integrations-Dichte enthalten, hat in letzter Zeit bedeutende Fortschritte gemacht. Mit der Entwicklung der Hochintegrationstechnik konnte die Flä che des Kondensators für die Datenspeicherung verklei nert werden, so daß demzufolge die zu speichernde La dungsmenge verkleinert wird. Als Folge tritt dabei ein als "weicher Fehler" bezeichnetes Problem auf, daß der Speicherinhalt unter der Einwirkung des Alphastrahlung irrtümlich oder fehlerhaft ausgelesen oder zerstört wird.

Zur Lösung dieses Problems ist eine Methode vorgeschla gen worden, nach welcher ein aus Polysilizium oder der gleichen geformter Speicherknotenpunkt auf einem Sili zium-Substrat ausgebildet wird, um die vom Kondensator belegte Fläche zu vergrößern. Dadurch wird die Kapazi tät des Kondensators vergrößert, so daß die speicherba re Ladung vergrößert werden kann.

Da bei einer schichtweise aufgebauten (stacked) oder Stapel-Kondensatorzelle die Speicherknotenpunktelektro de über die Element-Isolier- oder-Trennzone hinaus er weitert und der Höhen- oder Niveau-Unterschied der Spei cherknotenpunktelektrode genutzt werden kann, läßt sich eine Kapazität erzielen, die um ein Mehrfaches größer ist als diejenige eines planaren (planparallenen) DRAMs. Selbst wenn dabei die Speicherzelle mit einer kleinen Belegungsfläche ausgebildet wird, kann daher eine Verkleinerung der Menge der gespeicherten Ladung vermieden werden. Da zudem eine Diffusionsschicht nur unter der Speicherknotenpunktelektrode (storage node electrode) geformt ist, kann die für das Aufspeichern von Ladung durch Einwirkung von Alphastrahlung genutzte Fläche der Diffusionsschicht außerordentlich klein aus gelegt werden, wodurch eine gegenüber "weichem Fehler" höchst beständige Zellenstruktur gewährleistet wird.

Diese Zellenstruktur ist jedoch mit dem Mangel behaf tet, daß die Verkleinerung der Abmessungen des MOS-Tran sistors schwierig ist.

Beim gewöhnlichen DRAM wird eine Gateelektrode nach der Ausbildung eins MOS-Kondensators erzeugt, worauf Source- und Draindiffusionsschichten ausgebildet wer den. Bei der geschichteten oder Stapel-Kondensatorenzel lenstruktur wird jedoch der MOS-Transistor aus der un tersten Schicht geformt. Der Kondensatorbereich wird somit nach der Ausbildung des MOS-Transistors ausgebil det. Dies bedeutet, daß der MOS-Transistor den betref fenden Wärmebehandlungen (z. B. bei 900° während einer Dauer von 430 min) unterworfen wird, die bei den Vorgan gen der Ausbildung der Speicherknotenpunktelektrode, des Kondensator-Isolierfilms, der Plattenelektrode, der Bitleitungen und des Zwischenschicht-Isolierfilms durch geführt werden. Wenn der MOS-Transistor der Wärmebahandlung unter worfen wird, tritt eine starke Diffusion der Fremdatome in den Source und Drain-Diffusionsschichten auf, und die Dicke xj von Source- und Drain-Diffusionsschichten wird außerordentlich groß. Bei einem großen xj-Wert wird der Kurzkanaleffekt des MOS-Transistors größer, und es wird dabei unmöglich, die Gate-Länge der Gate elektrode des MOS-Transistors zu verkürzen. Außerdem dif fundiert bei der Wärmebehandlung auch die Kanalsperr oder -stopper-Fremdatomschicht der Element-Trennzone in Kanalrichtung. Damit verstärkt sich der Schmalkanal effekt des MOS-Transistors, und die Kanalbreite des MOS-Transistors kann nicht verkleinert werden. Die beiden genannten Effekte wirken miteinander zusammen, so daß es schwierig wird, die Abmessungen des MOS-Tran sistors zu verkleinern, und demzufolge die Verkleine rung der Belegungsfläche der Zelle unmöglich wird.

Beim herkömmlichen DRAM mit Stapelkondensatorzellen struktur besteht somit das Problem, daß die Abmessungen des MOS-Transistors aufgrund der Kurzkanal- und Schmal kanaleffekte des MOS-Transistors nicht verkleinert werden können.

Aufgabe der Erfindung ist damit die Schaffung eines mit hoher Integrationsdichte ausgebildeten DRAMs sowie eines Verfahrens zur Herstellung eines solchen hochinte grierten DRAMs.

Diese Aufgabe wird durch die in den Patentansprüchen 1 und 5 gekennzeichneten Merkmale bzw. Maßnahmen gelöst.

Die erfindungsgemäße Stapelkondensatorzellenstruktur be steht aus einem eingegrabenen oder Grabentyp-MOSFET (trenched type MOSFET). Dieser ist so ausgebildet, daß er im Halbleitersubstrat ausgebildete Source- und Drain diffusionsschichten, einen in dem im Substrat geformten Graben (trench) erzeugten Gateisolierfilm und eine in den Graben eingelassene Gateelektrode aufweist.

Mit der erfindungsgemäßen Speicherzellenstruktur kann das Problem bei der schichtweisen oder Stapel-Kondensa torzelle gelöst werden.

Gemäß Fig. 1A erstreckt sich beim herkömmlichen MOSFET die Verarmungsschicht von den Source- und Draindiffu sionsschichten tief in den Kanal hinein. Beim erfin dungsgemäßen Grabentyp-MOSFET gemäß Fig. 1B ist dagegen die Gateelektrode in das Halbleitersubstrat eingegraben oder eingelassen, so daß die von Source- und Draindiffu sionsschichten ausgehende Verarmungsschicht nicht tief in den Kanal hineinreichen kann. Auch wenn bei der Wärme behandlung der Stapelkondensatorzelle der xj-Wert (die Tiefe xj) von Source- und Draindiffusionsschichten größer wird, ist es daher möglich, den Einfluß aufgrund des Kurzkanaleffekts, der durch Erweiterung oder Ausdeh nung (extension) der von Source- und Draindiffusions schichten ausgehenden Verarmungsschicht hervorgerufen wird, zu unterdrücken. Gemäß Fig. 1C kann damit ein MOS-Transistor mit einer Gateelektrode, die erheblich kürzer ist als beim herkömmlichen MOS-Transistor, reali siert werden.

Gemäß Fig. 2A diffundiert ferner beim herkömmlichen MOSFET das Kanalstopper- oder -sperrfremdatom (channel stopper impurity) für Elementtrennung in erheblichem Maße in Lateral- oder Querrichtung zum Kanalbereich des MOSFETs. Infolgedessen verstärkt sich gemäß Fig. 2C der Kurzkanaleffekt beträchtlich, und die Schwellenwertspan nung VT des MOSFETs nimmt mit einer Verkleinerung der Kanalbreite W schnell zu. Beim Grabentyp-MOSFET gemäß Fig. 2B kann die Diffusion des Kanalsperr- oder -stop perfremdatoms in Querrichtung durch den Graben (trench) verhindert werden, wodurch der Kurzkanaleffekt unter drückt wird. Demzufolge kann gemäß Fig. 2C ein MOSFET einer schmäleren Kanalbreite erzeugt werden.

Wie vorstehend angegeben, können erfindungsgemäß der Kurzkanal- und der Schmalkanaleffekt unterdrückt wer den, so daß ein MOS-Transistor kleiner Abmessungen in der Stapelkondensatorstruktur erzeugt werden kann. Da ferner die Gateelektrode in den Graben im Halbleitersub strat eingelassen oder eingegraben ist, kann die Ober fläche plan ausgebildet (planarized) werden, so daß Elektroden und Verdrahtungen einfach auf oder über der planen (planarized) Oberfläche ausgebildet werden kön nen.

Im folgenden sind bevorzugte Ausführungsformen der Er findung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1A eine schematische Darstellung der Verarmungs schicht bei einem herkömmlichen MOSFET,

Fig. 1B eine schematische Darstellung der Verarmungs schicht bei einem MOSFET gemäß der Erfindung,

Fig. 1C eine graphische Darstellung der Änderung der Schwellenwertspannung in Abhängigkeit von der Gate-Länge,

Fig. 2A eine schematische Darstellung zur Veranschauli chung des Kanalstoppers beim herkömmlichen MOSFET,

Fig. 2B eine schematische Darstellung des Kanalstop pers beim erfindungsgemäßen MOSFET,

Fig. 2C eine graphische Darstellung der Änderung der Schwellenwertspannung in Abhängigkeit von der Kanalbreite,

Fig. 3A eine (schematische) Aufsicht auf einen DRAM gemäß einer Ausführungsform der Erfindung,

Fig. 3B einen Schnitt längs der Linie IIIB-IIIB in Fig. 3A,

Fig. 3C einen Schnitt längs der Linie IIIC-IIIC in Fig. 3A,

Fig. 4A bis 12C Darstellungen zur Veranschaulichung eines Verfahrens zur Herstellung eines DRAMs gemäß einer ersten Ausführungsform der Erfin dung, wobei im einzelnen zeigen: Fig. 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A und 12A jeweils Auf sicht; Fig. 4B und 4C jeweils Schnitte längs der Linien IVB-IVB bzw. IVC-IVC in Fig. 4A;

Fig. 5B und 5C jeweils Schnitte längs der Linien VB-VB bzw. VC-VC in Fig. 5A;

Fig. 6B und 6C jeweils Schnitte längs der Linien VIB-VIB bzw. VIC-VIC in Fig. 6A;

Fig. 7B und 7C jeweils Schnitte längs der Linien VIIB-VIIB bzw. VIIC-VIIC in Fig. 7A;

Fig. 8B und 8C jeweils Schnitte längs der Linien VIIIB-VIIIB bzw. VIIIC-VIIIC in Fig. 8A;

Fig. 9B und 9C jeweils Schnitte längs der Linien IXB-IXB bzw. IXC-IXC in Fig. 9A;

Fig. 10B und 10C jeweils Schnitte längs der Linien XB-XB bzw. XC-XC in Fig. 10A;

Fig. 11B und 11C jeweils Schnitte längs der Linien XIB-XIB bzw. XIC-XIC in Fig. 11A; und

Fig. 12B und 12C jeweils Schnitte längs der Linien XIIB-XIIB bzw. XIIC-XIIC in Fig. 12A;

Fig. 13A eine Aufsicht auf einen DRAM gemäß einer zwei ten Ausführungsform der Erfindung,

Fig. 13B einen Schnitt längs der Linie XIIIB-XIIIB in Fig. 13A,

Fig. 13C einen Schnitt längs der Linie XIIIC-XIIIC in Fig. 13A,

Fig. 14A eine Aufsicht auf einen DRAM gemäß einer drit ten Ausführungsform der Erfindung,

Fig. 14B einen Schnitt längs der Linie XIVB-XIVB in Fig. 14A,

Fig. 14C einen Schnitt längs der Linie XIVC-XIVC in Fig. 14A,

Fig. 15A eine Aufsicht auf einen DRAM gemäß einer vier ten Ausführungsform der Erfindung,

Fig. 15B einen Schnitt längs der Linie XVB-XVB in Fig. 15A,

Fig. 15C einen Schnitt längs der Linie XVC-XVC in Fig. 15A,

Fig. 16A eine Aufsicht auf einen DRAM gemäß einer fünf ten Ausführungsform der Erfindung,

Fig. 16B einen Schnitt längs der Linie XVIB-XVIB in Fig. 16A,

Fig. 16C eine Aufsicht auf einen peripheren CMOS-Kreis beim DRAM gemäß der fünften Ausführungsform,

Fig. 16D einen Schnitt längs der Linie XVID-XVID in Fig. 16C,

Fig. 17A eine Aufsicht auf einen DRAM gemäß einer sech sten Ausführungsform der Erfindung,

Fig. 17B einen Schnitt längs der Linie XVIIB-XVIIB in Fig. 17A,

Fig. 17C einen Schnitt längs der Linie XVIIC-XVIIC in Fig. 17A,

Fig. 18A bis 25F Darstellungen eines DRAMs gemäß einer siebten Ausführungsform der Erfindung zur Dar stellung eines Verfahrens zur Herstellung dieses DRAMs, wobei im einzelnen zeigen: Fig. 18A, 19A, 20A, 21A, 22A, 23A, 24A und 25A je weils Aufsichten; Fig. 18D, 19D, 20D, 21D, 22D, 23D, 24D und 25D jeweils Aufsichten auf periphere CMOS-Kreise;

Fig. 18B und 18C jeweils Schnitte längs der Linien XVIIIB-XVIIIB bzw. XVIIIC-XVIIIC in Fig. 18A; Fig. 19B und 19C Schnitte längs der Linien XIXB-XIXB bzw. XIXC-XIXC in Fig. 19A; Fig. 20B und 20C Schnitte längs der Linien XXB-XXB bzw. XXC-XXC in Fig. 20A,; Fig. 21B und 21C Schnitte längs der Linien XXIB-XXIB bzw. XXIC-XXIC in Fig. 21A; Fig. 22B und 22C Schnit te längs der Linien XXIIB-XXIIB bzw. XXIIC-XXIIC in Fig. 22A;

Fig. 23B und 23C Schnitte längs der Linien XXIIIB- XXIIIB bzw. XXIIIC-XXIIIC in Fig. 23A; Fig. 24B und 24C Schnitte längs der Linien XXIVB-XXIVB bzw. XXIVC-XXIVC in Fig. 24A; Fig. 25B und 25C Schnitte längs der Linie XXVB-XXVB bzw. XXVC-XXVC in Fig. 25A; Fig. 18E und 18F Schnitte längs der Linien XVIIIE-XVIIIE bzw. XVIIIF-XVIIIF in Fig. 18D; Fig. 19E und 19F Schnitte längs der Linien XIXE-XIXE bzw. XIXF-XIXF in Fig. 19D; Fig. 20E und 20F Schnit te längs der Linien XXE-XXE bzw. XXF-XXF in Fig. 20D; Fig. 21E und 21F Schnitte längs der Linien XXIE-XXIE bzw. XXIF-XXIF in Fig. 21D,; Fig. 22E und 22F Schnitte längs der Linien XXIIE -XXIIE bzw. XXIIF-XXIIF in Fig. 22D; Fig. 23E und 23F Schnitte längs der Linien XXIIIE-XXIIIE bzw. XXIIIF-XXIIIF in Fig. 23D; Fig. 24E und 24F Schnitte längs der Linien XXIVE-XXIVE bzw. XXIVF-XXIVF in Fig. 24D; und Fig. 25E und 25F Schnitte längs der Linien XXVE-XXVE bzw. XXVF-XXVF in Fig. 24D;

Fig. 26A eine Aufsicht auf einen DRAM gemäß der Erfin dung;

Fig. 26B einen Schnitt längs der Linie XXVIB-XXVIB in Fig. 26A;

Fig. 26C einen Schnitt längs der Linie XXVIC-XXVIC in Fig. 26A;

Fig. 26D einen Schnitt längs der Linie XXVID-XXVID in Fig. 26A;

Fig. 27A eine Aufsicht auf einen DRAM gemäß einer ach ten Ausführungsform der Erfindung;

Fig. 27B einen Schnitt längs der Linie XXVIIB-XXVIIB in Fig. 27A;

Fig. 27C einen Schnitt längs der Linie XXVIIC-XXVIIC in Fig. 27A;

Fig. 27D eine Aufsicht auf einen peripheren CMOS-Kreis beim DRAM gemäß der achten Ausführungsform;

Fig. 27E einen Schnitt längs der Linie XXVIIE-XXVIIE in Fig. 27D;

Fig. 27F einen Schnitt längs der Linie XXVIIF-XXVIIF in Fig. 27D; sowie

Fig. 28A bis 35F einen DRAM gemäß einer neunten Ausfüh rungsform der Erfindung sowie ein Verfahren zur Herstellung dieses DRAMs, wobei im einzel nen zeigen:

Fig. 28A, 29A, 30A, 31A, 32A, 33A, 34A und 35A Aufsich ten auf den DRAM; Fig. 28D, 29D, 30D, 31D, 32D, 33D, 34D und 35D Aufsichten auf periphere CMOS-Kreise; Fig. 28B und 2SC Schnitte längs der Linien XXVIIIB-XXVIIIB bzw. XXVIIIC-XXVIIIC in Fig. 28A; Fig. 29B und 29C Schnitte längs der Linien XXIXB-XXIXB bzw. XXIXC-XXIXC in Fig. 29A; Fig. 30B und 30C Schnitte längs der Linien XXXB-XXXB bzw. XXXC-XXXC in Fig. 30A; Fig. 31B und 31C Schnitte längs der Linien XXXIB-XXXIB bzw. XXXIC-XXXIC in Fig. 31A; Fig. 32B und 32C Schnitte längs der Linien XXXIIB-XXXIIB bzw. XXXIIC-XXXIIC in Fig. 32A; Fig. 33B und 33C Schnitte längs der Linien XXXIIIB-XXXIIIB bzw. XXXIIIC-XXXIIIC in Fig. 33A; Fig. 34B und 34C Schnitte längs der Linien XXXIVB-XXXIVB bzw. XXXIVC-XXXIVC in Fig. 34A; Fig. 35B und 35C Schnitte längs der Linien XXXVB-XXXVB bzw. XXXVC-XXXVC in Fig. 35A; Fig. 28E und 28F Schnitte längs der Linien XXVIIIE-XXVIIIE bzw. XXVIIIF-XXVIIIF in Fig. 28D; Fig. 29E und 29F Schnitte längs der Linien XXIXE-XXIXE bzw. XXIXF-XXIXF in Fig. 29D; Fig. 30E und 30F Schnitte längs der Linien XXXE-XXXE bzw. XXXF-XXXF in Fig. 30D; Fig. 31E und 31F Schnitte längs der Linien XXXIE-XXXIE bzw. XXXIF-XXXIF in Fig. 31D; Fig. 32E und 32F Schnitte längs der Linien XXXIIE-XXXIIE bzw. XXXIIF-XXXIIF in Fig. 32D; Fig. 33E und 33F Schnitte längs der Linien XXXIIIE-XXXIIIE bzw. XXXIIIF-XXXIIIF in Fig. 33D; Fig. 34E und 34F Schnitte längs der Linien XXXIVE-XXXIVE bzw. XXXIVF-XXXIVF in Fig. 34D; sowie Fig. 35E und 35F Schnitte längs der Linien XXXVE-XXXVE bzw. XXXVF-XXXVF in Fig. 35D.

Die Fig. 1A bis 2C sind eingangs bereits erläutert worden.

Die Fig. 3A bis 3C veranschaulichen den Aufbau eines DRAMs gemäß der Erfindung. In den Fig. 3A bis 3C sind zwei längs der Bitleitung nebeneinander angeordnete Bit abschnitte oder -bereiche des DRAMs dargestellt.

In jedem (jeder) der durch einen Elementtrenn-Isolier film 5 in einem P-Typ-Substrat 1 getrennten Speicherzel lenbereiche oder -zonen sind n-Typ-Diffusionsschichten 7 ausgebildet, wobei in den Diffusionsschichten 7 an das Substrat 1 heranreichende Rillen oder Gräben (tren ches) 9 ausgebildet sind. Auf der Innenfläche des Gra bens 9 ist ein Gate-Isolierfilm 9 a ausgebildet, auf wel chem eine Gateelektrode 10 erzeugt ist, so daß ein Gra bentyp-MOSFET gebildet ist. Demzufolge ist der xj-Wert (d.h. die Dicke xj) der Source- und Draindiffusi onsschichten praktisch herabgesetzt, so daß ein Gebilde erhalten wird, das für den Einfluß aufgrund des Kurzka naleffekts höchst beständig oder widerstandsfähig ist. Gemäß Fig. 3C ist weiterhin der Teil eines Kanalsperr- oder -stopper-Fremdatombereichs 6, der sich seitlich oder quer zum Kanalbereich erstreckt, durch den Graben 9 unterbrochen und deshalb ebenfalls gegenüber dem Ein fluß des Schmalkanaleffekts höchst beständig. Auf der Gateelektrode 10 ist ein Zwischenschicht-Isolierfilm (d.h. Isolierfilm zwischen Schichten) 11 ausgebildet, in welchem ein Speicherknotenpunktkontakt 12 erzeugt ist, mit welchem eine Speicherknotenpunktelektrode 13 aus Polysilizium in Kontakt stehend ausgebildet ist. Auf der Oberfläche des Halbleitergebildes ist ein Kon densatorisolierfilm 14 vorgesehen, und eine als Gegen kondensatorelektrode der Speicherknotenpunktelektrode 13 dienende Plattenelektrode 15 ist unter Zwischenfü gung des Kondensatorisolierfilms 14 auf bzw. über der Speicherknotenpunktelektrode 13 ausgebildet. Weiterhin ist ein Zwischenschicht-Isolierfilm 16 auf der Gesamt oberfläche des Halbleitergebildes geformt, wobei in die sem Isolierfilm 16 Bitleitungs-Kontaktabschnitte 17 aus gebildet sind. Eine Bitleitung 18 aus Polysilizium oder Aluminium ist mit dem Kontaktabschnitt 17 in Kontakt stehend ausgebildet; ferner ist auf der Oberfläche des Halbleitergebildes ein Zwischenschicht-Isolierfilm 19 geformt.

Bei dieser Ausführungsform bilden der schichtweise auf gebaute oder Stapel-Kondensatorbereich sowie der Bit leitungsbereich eine schichtweise aufgebaute (stacked) bzw. Stapel-Kondensatorzelle, die jedoch auch eine un terschiedliche Struktur aufweisen kann. Beispielsweise kann sie mit einer Struktur geformt sein, die durch An ordnung einer Verbindungs-Polysiliziumschicht unter dem Speicherknotenpunkt 13 oder der Bitleitung 18 erhalten wird. Außerdem ist es möglich, zur Realisierung der gleichen Struktur eine andere Selbstjustiertechnik an zuwenden. Gemäß Fig. 3C entspricht die Tiefe des Gra bens im wesentlichen derjenigen des Kanalsperr-Fremd atombereichs. Der Graben kann jedoch auch tiefer ausge bildet werden, so daß in diesem Fall die eigentliche Ka nalbreite des MOSFETs vergrößert werden kann und damit dessen Ansteuerbarkeit verbessert wird. Es ist auch mög lich, den Graben 9 im Elementtrenn-Isolierfilm 5 und auch in der Diffusionsschicht auszubilden. In diesem Fall kann die Niveau- oder Höhendifferenz der Gateelek trode 10 weiter verkleinert worden, wodurch die Ausbil dung der Schichten über der Gateelektrode 10 verein facht wird.

Im folgenden ist ein Verfahren zur Herstellung des DRAMs gemäß der Erfindung anhand der Fig. 4A bis 12C erläu tert.

Gemäß den Fig. 4A bis 4C wird ein 50 nm dicker Oxidfilm 2 auf dem P-Typ-Si-Substrat 1 mit einem Widerstandswert von etwa 5 Ω×cm ausgebildet, und auf den Oxidfilm wird ein Siliciumnitridfilm 3 in einem Muster aufgetra gen. Sodann wird Bor als Kanalstopper- oder -sperrfremd atom durch Ionenimplantation unter Verwendung des Sili ziumnitridfilms 3 als Maske in den Bereich bzw. die Zo ne 4 implantiert und zwar mit einer Beschleunigungsspan nung mit 80 keV und in einer Dosis von 2×10¹³ cm^-2.

Sodann wird gemäß den Fig. 5A bis 5C das Halbleiterge bilde z.B. bei einer Temperatur von 1000°C in einer O₂/H₂O-Atmosphäre einem selektiven Oxidationsprozeß un terworfen, um einen 700 nm dicken Elementtrenn-Isolier film 5 auszubilden. Während des selektiven Oxidations prozesses diffundiert der Kanalsperr-Fremdatombereich 4 etwa 200 nm in Abwärts- und Querrichtung in das Sub strat 1 unter dem Elementtrenn-Isolierfilm unter Erzeu gung eines Bereichs bzw. einer Zone 6. Die Elementtrenn methode ist lediglich als Beispiel genannt, und es können selbstverständlich auch andere Elementtrennmetho den angewandt werden. Anschließend erfolgt eine Ionenim plantation von Bor (oder Phosphor) in das Substrat 1 unter Verwendung des Elementtrenn-Isolierfilms 5 als Maske, und zwar bei einer Beschleunigungsspannung von 50 keV und in einer Dosis von 50×10¹⁵ cm^-2; hierbei entsteht eine n-Typ-Diffusionsschicht 7.

Danach wird gemäß den Fig. 6A bis 6C ein Resistmaterial 8 auf die Gesamtoberfläche des Halbleitergebildes aufge bracht und nach Photolithographietechnik gemustert. Hierauf wird der 200 bis 500 nm tiefe und 0,3 bis 0,8 µm breite Graben 9 in der Diffusionsschicht nach dem reaktiven Ionenätzverfahren bzw. RIE-Verfahren unter Verwendung von gasförmigem Chlor oder Fluor und unter Heranziehung des gemusterten Resistfilms 8 als Maske ausgebildet. Der Resistfilm 8 wird lediglich als Maske für das reaktive Ionenätzverfahren bzw. RIE-Verfahren benutzt, und er kann durch einen Siliziumnitrid- oder Siliziumoxidfilm ersetzt werden. Weiterhin kann der Graben 9 nicht nur in der Diffusionsschicht, sondern auch im Elementtrenn-Isolierfilm 5 ausgebildet werden. Mit dieser Ausgestaltung kann die Höhendifferenz der Ga teelektrode 10 verkleinert werden.

Gemäß den Fig. 7A bis 7C wird anschließend auf die In nenfläche des Grabens 9 durch 10 Minuten langes thermi sches Oxidieren des Halbleitergebildes bei 900°C ein 10 nm dicker Gate-Isolierfilm 9 a ausgebildet. Hierauf wird nach dem CVD-Verfahren (chemisches Aufdampfen) bei 700°C in einer SiH₂Cl₂-Atmosphäre Polysilizium bis zu einer Dicke von etwa 300 nm auf der Gesamtoberfläche des Halbleitergebildes abgelagert, und es wird 50 Minu ten lang bei 900°C Phosphor in die Polysiliziumschicht eindiffundiert. Danach wird die Gateelektrode 10 auf photolithographischem Wege und durch reaktives Ionenät zen gemustert. Das Halbleitergebilde wird anschließend 60 Minuten lang bei 900°C einer Oxidation unterworfen. Wenn der Graben 9 im Elementtrenn-Isolierfilm 5 ausge bildet ist, wird die Gateelektrode 10 in diesem Isolier film 5 erzeugt, wodurch die Höhendifferenz bzw. der Ni veauunterschied der Gateelektrode verringert wird. Der beschriebene MOSFET ist ein solcher vom N-Kanal-Typ, doch kann er auch vom P-Kanal-Typ sein.

Gemäß den Fig. 8A bis 8C wird auf der Gesamtoberfläche des Halbleitergebildes nach dem CVD-Erfahren ein etwa 300 nm dicker Zwischenschicht-Isolierfilm 11 (SiO₂) er zeugt, worauf der Speicherknotenpunkt-Kontaktabschnitt 12 durch Photolithographie- und reaktive Ionenätztech nik geformt wird. Ein Teil des CVD-Siliziumoxidfilms, der im Schritt gemäß den Fig. 7A bis 7C auf der auf der Gesamtoberfläche des Halbleitergebildes erzeugten Poly siliziumschicht 10 abgelagert wird, kann beim Vorgang der Musterung der Gateelektrode 10 zurückgelassen werden. Der verbleibende Oxidfilm kann dazu benutzt werden, einen Teil des Zwischenschicht-Isolierfilms auf der Gateelektrode zu bilden.

Im Anschluß hieran wird gemäß den Fig. 9A bis 9C nach dem CVD-Verfahren bei 700°C in einer SiH₂Cl₂-Atmosphäre Polysilizium in einer Dicke von 100 bis 40Q nm auf die Gesamtoberfläche des Halbleitergebildes aufgebracht bzw. aufgedampft. Sodann erfolgt ein Diffusionsdotieren mit Phosphor bei z.B. 900°C während einer Zeitspanne von 50 Minuten; eine Speicherknotenpunktelektrode wird dann auf photolithographischem Wege und durch reaktives Ionenätzen ausgebildet. Die Fremdatomdotierung der Poly siliziumschichten 10 und 13 kann durch Ionenimplanta tion von Arsen oder Phosphor und Glühen erfolgen. Dabei findet das Glühen beispielsweise bei 900°C statt.

Danach wird gemäß den Fig. 10A bis 10C nach dem CVD-Ver fahren auf der Gesamtoberfläche des Halbleitersubstrats ein 10 nm dicker Siliziumnitridfilm erzeugt, der in einer O₂/H₂O-Atmosphäre bei 950°C etwa 30 min. lang oxi diert wird, um einen Kondensator-Isolierfilm 14 zu er zeugen. Bei diesem Ausführungsbeispiel besteht der Kon densator-Isolierfilm 14 aus einer laminierten Struktur bzw. einem Schichtverband aus dem Siliziumnitridfilm und dem Siliziumoxidfilm, doch kann er auch aus einem einzigen thermisch oxidierten Siliziumfilm, einem Schichtverband aus einem Siliziumnitridfilm und Ta₂O₅ oder einem anderen Material bestehen, das für die Erzeu gung des Kondensator-Isolierfilms geeignet ist. Im vor liegenden Ausführungsbeispiel wird der Siliziumnitrid film nach dem CVD-Verfahren bei 750°C in einer Atmosphä re aus (SiH₂Cl+NH₄) erzeugt; anschließend wird nach dem CVD-Verfahren oder durch Aufsprühen Ta₂O₅ auf die Oberfläche des Halbleitergebildes aufgebracht und bei 600°C geglüht.

Gemäß den Fig. 11A bis 11C wird auf die Gesamtoberflä che des Halbleitergebildes Polysilizium aufgebracht bzw. aufgedampft und durch Diffusion bei 900°C während einer Zeitspanne von 50 min. oder aber durch Ionenimplanta tion und Glühen dotiert. Anschließend wird im einem Photolithographievorgang und einem Ätzvorgang, wie RIE- oder CDE-Prozeß, eine Plattenelektrode 15 erzeugt. Ein Kondensator wird dabei durch die Speicherknotenpunkte lektrode 13 und die letzterer unter Zwischenfügung des Kondensator-Isolierfilms 14 gegenüberstehende Plattene lektrode 15 gebildet.

Hierauf wird gemäß den Fig. 12A bis 12C nach dem CVD-Verfahren SiO₂/BPSG auf die Gesamtoberfläche des Halbleitergebildes aufgedampft, um einen 600 nm dicken Zwischenschicht-Isolierfilm zu bilden, und die Anord nung wird 80 min. lang bei 900°C einem BPSG-Schmelzpro zeß unterworfen. Hierauf wird der Bitleitungs-Kontakt abschnitt 17 nach Photolithographie- und reaktiven Ionen ätzprozessen ausgebildet.

Schließlich werden gemäß den Fig. 3A bis 3C Polysili zium oder Aluminium auf die Gesamtoberfläche des Halb leitergebildes aufgebracht bzw. aufgedampft, die Bitlei tung 18 nach Photolithographie und reaktiver Ionenatz technik gemustert und sodann der Zwischenschicht-Iso lierfilm 19 darauf erzeugt, worauf der Grundaufbau der Speicherzelle fertiggestellt ist.

Beim beschriebenen Herstellungsverfahren werden Source und Draindiffusionsschichten 7 vor der Ausbildung des Grabens 9 erzeugt. Es ist jedoch auch möglich, eine Ga teelektrode im Graben 9 zu formen und sodann Source- und Draindiffusionsschichten 7 durch Ionenimplantation unter Verwendung der Gateelektrode als Maske oder durch Eindiffundieren des in der Speicherknotenpunktelektrode oder in der Bitleitung enthaltenen Fremdatoms zu erzeu gen. Außerdem ist die Gateelektrode 10 nicht vollstän dig in den Graben eingelassen oder eingegraben, viel mehr ragt ihr (oberer) Endabschnitt gemäß Fig. 3B über das Siliziumsubstrat hinaus. Es ist jedoch auch mög lich, die Gateelektrode 10 vollständig in den Graben 9 einzulassen, um die Höhendifferenz zu reduzieren und den Flachheitsgrad zu verbessern; in diesem Fall wird die Ausbildung von Schichten auf dem Halbleitergebilde einfacher. Die schichtweise aufgebaute oder Stapel-Zel le bleibt dabei frei vom Einfluß der Wärmebehandlung aufgrund der Verwendung des Grabentyp-Transistors, so daß der DRAM mit hoher Integrationsdichte hergestellt werden kann.

Die Fig. 13A bis 15C veranschaulichen den Aufbau von DRAMs gemäß anderen Ausführungsformen der Erfindung. Im folgenden ist zunächst die Ausführungsform nach den Fig. 13A bis 13C erläutert. Bei der Ausführungsform nach Fig. 3A bis 3C ist die Gateelektrode 10 neben den Source- und Draindiffusionsschichten 7 ausgebildet, und zwar unter Zwischenfügung eines dünnen Isolierfilms 9 a an der Seitenwand des Grabens 9. Gemäß den Fig. 13A bis 13C ist es möglich, die Gateelektrode 10 auszubilden, diese in einer Wasserdampfatmosphäre zu oxidieren und sodann dicke Isolierfilme 9 nur an den Seitenflächen der n-Typ-Diffusionsschichten zu formen.

Gemäß den Fig. 14A bis 14C kann weiterhin der Gate-Iso lierfilm dadurch erzeugt werden, daß ein dicker Isolier film 9 c nach der Seitenwandbedeckungstechnik (side wall leaving technique) erzeugt und sodann dieser Isolier film thermisch oxidiert wird. Falls der Seitenwand-Oxid film 9 in Kanalrichtung dünn ist (vgl. Fig. 13C und 14C), kann der Seitenabschnitt (die Flanke) des Grabens 9 mit Bor als Fremdatom dotiert werden. Bei den Ausfüh rungsformen nach den Fig. 13 und 14 kann die Überlap pungskapazität zwischen der Gateelektrode und den Source- und Draindiffusionsschichten verringert werden, so daß dadurch die Operations- oder Betriebsgeschwindig keit verbessert werden kann.

Nachstehend ist die Ausführungsform nach Fig. 15 erläu tert. Bei der Ausführungsform nach Fig. 3 wird der durch selektive Oxidation erzeugte Feldisolierfilm als Elementtrenn-Isolierfilm benutzt. Die Elementtrennung kann jedoch auch auf andere Weise erreicht werden. Fig. 15 veranschaulicht eine Ausführungsform, bei welcher die Grabentyp-Elementtrennung dadurch erreicht wird, daß ein abgelagerter oder aufgedampfter Isolierfilm 5 a für Elementtrennung in einem im Si-Substrat geformten Graben 20 vergraben wird. Als Elementtrenn-Isolierfilm wird ein Siliziumfilm oder ein undotierter Polysilizium film benutzt. Bei Anwendung der oben beschriebenen Ele menttrennmethoden ist die Oberfläche des Elementtrennbe reichs flach, so daß sich die betreffenden Schichten einfach auf dem Elementtrenn-Isolierfilm ausbilden lassen. Wenn weiterhin der Graben 9 des MOSFETs auch im Elementtrenn-Isolierfilm geformt und der gesamte Ab schnitt oder ein Teil der Gateelektrode 10 in den Ele menttrenn-Isolierfilm eingelassen wird, können der Flachheitsgrad weiter verbessert und die Schichten noch einfacher auf der flachen Oberfläche ausgebildet werden.

Die Fig. 16A bis 16D veranschaulichen bei einem DRAM gemäß einer anderen Ausführungsform der Erfindung zwei Bitabschnitte, die längs der Bitleitung nebeneinander angeordnet sind, sowie den N-Kanal-MOS-Transistorbe reich und den P-Kanal-MOS-Transistorbereich des peri pheren CMOS-Kreises des DRAMs. Bei dieser Ausführungs form werden oder sind Grabentyp-MOSFETs derselben Art wie bei der Ausführungsform nach Fig. 3 nicht nur im Zellenabschnitt, sondern auch im CMOS-Transistorbereich des peripheren Kreises ausgebildet. Auch wenn bei dieser Konstruktion die Tiefe xj der Source- und Drain diffusionsschichten des peripheren CMOS-Transistors wäh rend der Langzeit-Wärmebehandlung für die Erzeugung der Stapel-Kondensatorzelle groß wird, kann ein feiner oder kleiner peripherer CMOS-Kreis realisiert werden, der durch den Kurzkanaleffekt nicht beeinflußt wird. Auch wenn dabei das Kanalstopper- oder -sperrfremdatom in Querrichtung eindiffundiert, kann der Einfluß des Schmalkanaleffekts ebenfalls unterdrückt werden. Diese Wirkung tritt insbesondere bezüglich des P-Kanal-Transi stors des peripheren Kreises deutlich zutage.

Die Fig. 17A bis 17C veranschaulichen noch eine andere Ausführungsform der Erfindung, bei welcher die Gateelek trode 10 mittels Selbstjustierung vollständig in den Graben 9 eingelassen ist. Die eingelassene oder einge grabene Gateelektrode kann dadurch geformt werden, daß nach dem CVD-Verfahren Polysilizium aufgedampft und der Gesamtabschnitt der Polysiliziumschicht durch reaktives Ionenätzen zurückgeätzt wird. Dabei wird im Element trennbereich 20 ein mit dem Gate-Graben 9 zusammenhän gender Graben geformt. Die Ausbildung des Grabens er folgt durch Vorsehen einer streifenförmigen Ätzmaske auf dem Substrat 1 in Anordnungsrichtung der Gateelek troden sowie Ätzen des Siliziumsubstrats und des Feld oxidfilms. Hierauf wird Polysilizium unter Verwendung der Ätzmaske auf dem Halbleitergebilde abgelagert, worauf die Polysiliziumschicht nach dem reaktiven Ionen ätz- bzw. RIE-Verfahren zurückgeätzt wird, bis die Ätz maske freigelegt ist. Danach kann die Gateelektrode, die teilweise auf bzw. aus dem Graben vorsteht, durch Entfernen der Ätzmaske in Selbstjustierung mit dem Graben erzeugt werden.

Im folgenden sind ein DRAM gemäß einer siebten Ausfüh rungsform der Erfindung sowie ein Verfahren zur Herstel lung dieses DRAMs anhand der Fig. 18A bis 25F erläu tert.

Zunächst wird gemäß Fig. 19 eine P-Wanne (P well) 102 mit einer Oberflächenfremdatomkonzentration von etwa 1×10¹⁷ cm^-3 auf der Speicherfläche und einer N-Kanal- MOSFET-Fläche des P- Typ- Si-Substrats 101 eines Wider standswerts von 5 Ω×cm ausgebildet, und eine N-Wanne 103 einer Oberflächenfremdatomkonzentration von etwa 8 ×10¹⁶ cm^-3 wird auf der P-Kanal-MOSFET-Fläche auf pho tolithographischem Wege, durch Ionenimplantation und thermische Diffusion erzeugt. Weiterhin wird ein Sili ziumnitridfilm auf einem dünnen Siliziumoxidfilm ge formt, der auf dem Elementformungsbereich ausgebildet ist. Im P-Kanalbereich und im N-Kanalbereich werden se lektiv eine p-Fremdatomschicht 104 bzw. eine N-Fremd atomschicht 105 als Kanalsperrschichten erzeugt. Sodann werden die P-Wanne 102 und die N-Wanne 103 nach selekti ver Oxidationsmethode bei 1000°C in einer O₂/H₂O-Atmo sphäre oxidiert, um einen etwa 700 nm dicken Element trenn-Feldisolierfilm 106 aus SiO₂ zu erzeugen. An schließend werden der dünne Siliziumoxidfilm und der Si liziumnitridfilm des Elementformungsbereichs entfernt, worauf auf letzterem ein etwa 20 nm dicker Oxidfilm 107 erzeugt wird. Hierauf erfolgt eine Ionenimplantation von z.B. Phosphor (P) in den N-Kanal-Elementformungsbe reich nach Photolithographietechnik bei einer Beschleu nigungsspannung von 100 keV und in einer Dosis von 1×10¹⁴ cm^-2 zwecks selektiver Erzeugung einer n-Typ-Diffusionsschicht 108. Weiterhin erfolgt eine Io nenimplantation von z.B. Bor (B) in den P-Kanal-Element formungsbereich bei einer Beschleunigungsspannung von 30 keV und in einer Dosis von 1×10¹⁴ cm^-2 zwecks Er zeugung einer P-Typ-Diffusionsschicht 109. Hierauf er folgt beispielsweise ein etwa 60 min. langer Glühvor gang bei 900°C in einer N₂-Atmosphäre; sodann wird auf der Gesamtoberfläche z.B. nach dem CVD-Verfahren ein 110 bis 150 nm dicker Siliziumnitridfilm als oxidations beständiger Film ausgebildet. Dabei kann der für die se lektive Oxidation benutzte Siliziumnitridfilm (auf dem Gebilde) belassen und anstelle des Siliziumnitridfilms 110 benutzt werden.

Hierauf wird auf der Gesamtoberfläche des Halbleiterge bildes ein Resistfilm erzeugt, der zur Herstellung einer Maske nach Photolithographietechnik gemustert wird. Gemäß Fig. 20 wird die Maske für jeden Si₃N₄-Film 110, Oxidfilm 107 und Siliziumsubstrat für das Ätzen nach dem reaktiven Ionenätzverfahren unter Verwendung von gasförmigem Chlor oder Fluor benutzt, um damit einen 500 bis 800 nm tiefen und 0,3 bis 0,8 µm breiten Graben 111 auszubilden. Der Resistfilm wird als Maske für das reaktive Ionenätzen benutzt und kann daher (auch) durch einen Oxidfilm ersetzt werden. Der Graben 111 braucht nicht nur im Siliziumsubstrat ausgebildet zu werden, sondern kann auch im Feldoxidfilm 106 ge formt werden. Dabei bestimmt sich die Abmessung des MOS- FETs in Kanallängenrichtung (L-Richtung) durch den Pho tolithographieprozeß, während das Maß in Kanalbreiten richtung (W-Richtung) durch den Rand oder die Kante des Feldoxidfilms 6 bestimmt wird. Dies ist nachstehend anhand von Fig. 26 im einzelnen erläutert.

Fig. 26A ist eine Aufsicht auf den MOSFET; Fig. 26B ist ein Schnitt in L-Richtung; Fig. 26C ist ein Schnitt zur Darstellung einer als Source- und Drainzonen dienenden Diffusionsschicht; Fig. 26D ist ein Schnitt in W-Rich tung. Gemäß Fig. 26B ist die Kanallänge (L-Richtung) durch die Abmessungen eines Resistfilms 210 definiert. Gemäß Fig. 26D ist die Kanalbreite (W-Richtung) durch den Rand oder die Kante des Feldoxidfilms festgelegt. Im Laufe des Ätzvorgangs weicht der Rand des Feldoxid films zurück, wobei sich die Kanalbreite von der anfäng lichen Größe W auf die endgültige Größe W′ ändert. Bei spielsweise ändert sie sich von W=0,4 µm auf W′=0,8 µm. Die Größe der Änderung kann durch Steuerung oder Einstellung der Form des Randsdes Feldoxidfilms 106 und Einstellung der Zeitspanne für das Ätzen des Si₃N₄-Films 110 und des SiO₂-Films 107 kontrolliert oder bestimmt werden.

Auf diese Weise werden die n-Diffusionsschicht 108 und die p-Diffusionsschicht 109, die in diesem Schritt an fänglich bzw. zunächst geformt werden, durch den Graben 111 festgelegt. Im Verfahrensschritt gemäß Fig. 20 werden nach Photolithographietechnik Bor (B⁺) und Phos phor (P⁺) durch Ionenimplantation selektiv in N-Kanal bzw. P-Kanal-MOSFET-Abschnitte zur Erzeugung von Berei chen oder Zonen 112 a und 112 b eingebracht, um damit die Schwellenwertspannungen der N-Kanal- und P-Kanal-MOSFETs zu bestimmen. Beispielsweise erfolgt die Ionenimplantation in der Weise, daß die Ionenimplan tationsrichtung leicht schräg eingestellt und das Sub strat intermittierend oder fortlaufend gedreht wird.

Da hierbei die n-Diffusionsschicht 10 S und die p-Diffu sionsschicht 109 mit dem Si₃N₄-Film 110 bedeckt sind, wirkt dieser Film 110 als Maske, so daß die Ionenimplan tations-Kanalschichten 112 a und 112 b lediglich an der Innenwand des Grabens 111 mit Selbstjustierung erzeugt werden können. Demzufolge können die Kontaktflächen zwi schen Source- und Draindiffusionsschichten 10 S, 109 sowie den genannten Kanalzonen 112 a, 112 b außerordent lich stark verkleinert werden, so daß die Source- und Drain-Durchbruchspannungen erheblich verbessert werden.

Anschließend erfolgt gemäß Fig. 21 eine 10 min. lange thermische Oxidation bei 900°C zur Erzeugung eines 10 nm dicken Gate-Isolierfilms 113 im Graben 111. Hierauf wird ein erster, mit Phosphor (P) als Fremdatom dotier ter Polysiliziumfilm mit einer Dicke von etwa 300 nm nach dem CVD-Verfahren auf der Gesamtoberfläche des Halbleitergebildes erzeugt, und eine Gateelektrode 114 wird nach Photolithographie- und reaktiver Ionenätztech nik gemustert. Dabei ist bzw. wird die Oberfläche des Siliziumsubstrats mit dem Si₃N₄-Film 110 bedeckt, oder die Gateelektrode 114 ist freigelegt.

Danach wird gemäß Fig. 22 die freigelegte Oberfläche der Gateelektrode 114 z.B. einer 10 min. langen thermi schen Oxidation bei 850°C in einer O₂/H₂O-Atmosphäre un terworfen, um einen 100 nm dicken Oxidfilm 115 auszubil den. Dabei entsteht auf der Oberfläche des Si₃N₄-Films 110 praktisch kein Oxidfilm. Der Resistfilm 116 wird dann nach Photolithographietechnik auf Abschnitten ge bildet, die von Source und Drain des MOSFETs und von der Speicherknotenpunkt-Kontaktfläche verschieden sind. Danach wird der freiliegende Abschnitt des Si₃N₄-Film 110 auf isotrope Weise nach dem chemischen Trockenätz bzw. CDE-Verfahren unter Verwendung von gasförmigem CF₄ oder nach reaktiver Ionenätztechnik selektiv abgetra gen.

Weiterhin wird der Oxidfilm 107 auf Source- und Drainzo nen des MOSFETs und auf dem Speicherknotenpunktbereich unter Verwendung von z.B. NH₄F selektiv entfernt, wobei der Resistfilm 116 und der Si₃N₄-Film 110 als Maske dienen, um die Oberfläche des Siliziumsubstrats aus den bzw. an den Diffusionsschichten 108 und 109 freizule gen. Dabei werden die Source- und Drainzonen des MOS- FETs und der Speicherknotenpunktbereich im Speicherzel lenabschnitt nicht durch den Resistfilm 116 definiert, sondern mit Selbstjustierung durch den Feldoxidfilm 106 und die Gateelektrode 114 definiert. Die Fenster oder Ausschnitte für den Speicherknotenpunktbereich sowie Source- und Drainzonen des MOSFETs können somit mit ma ximalen Abmessungen geformt werden.

Hierauf wird gemäß Fig. 23 ein zweiter, undotierter Po lysiliziumfilm nach dem CVD-Verfahren mit einer Dicke von 400 nm auf der Gesamtoberfläche erzeugt, worauf der zweite Polysiliziumfilm nach Photolithographie- und Io nenimplantationstechnik selektiv mit einem Fremdatom do tiert wird. Dabei wird insbesondere ein N-Typ-Fremd atom, wie Arsen (As), durch Ionenimplantation selektiv in die N-Typ-Dotierungsschicht 108 bei einer Beschleuni gungsspannung von 60 keV und in einer Dosis von 1× 10¹⁶ cm^-2 eingefüht, um einen zweiten, mit N-Fremd atom dotierten Polysiliziumfilm 117 a zu erzeugen. Wei terhin wird ein P-Typ-Fremdatom, wie Bor (B), durch Io nenimplantation selektiv in die P-Dotierungsschicht 109 eingeführt, und zwar bei einer Beschleunigungsspannung von 50 keV und in einer Dosis von 1×10¹⁶ cm^-2, um einen zweiten, mit P-Fremdatom dotierten Polysilizium film 117 b zu erzeugen. Sodann wird ein CVD-Oxidfilm auf der Gesamtoberfläche erzeugt, und eine Speicherknoten punktelektrode 117 a, Source- und Drainzonen 117 a des N-Kanal-MOSFETs sowie Source- und Drainzonen 117 b des P-Kanal-MOSFETs werden nach Photolithographie- und reak tiver Ionenätztechnik erzeugt. Hierbei werden Fremdato me von den jeweiligen zweiten Polysiliziumfilmen her in das Substrat eindiffundiert, um eine N⁺-Typ-Diffusions schicht 118 und eine P⁺-Typ-Diffusionsschicht 119 zu er zeugen.

Danach wird gemäß Fig. 24 nach dem CVD-Verfahren ein 10 nm dicker Si₃N₄-Film auf der Gesamtoberfläche ausgebil det und anschließend etwa 30 min. lang einer thermi schen Oxidation bei 950°C in einer O₂/H₂O-Atmosphäre un terworfen, um einen Kondensator-Isolierfilm 120 auszu bilden. Bei diesem Ausführungsbeispiel entsteht der Kon densator-Isolierfilm 120 aus einem Schichtverband aus Si₂N₄-Film/SiO₂-Film, doch kann er auch aus einer Ein zelschicht aus SiO₂, einem Schichtverband aus einem Si₃N₄-Film und Ta₂O₅ oder einem anderen Material beste hen, das für die Ausbildung des Kondensator-Isolier films geeignet ist. Hierauf wird auf der Gesamtoberflä che ein etwa 400 nm dicker dritter Polysiliziumfilm er zeugt, und es erfolgt eine Dotierung mit einem N-Typ-Fremdatom nach dem Phosphordiffusionsprozeß bei 900°C während einer Dauer von 50 min. oder fach dem Io nenimplantations- und Glühprozeß. Daraufhin wird eine Plattenelektrode 121 nach dem Photolithographie- und Ätzprozeß (RIE- oder CDE-Methode) ausgebildet.

Gemäß Fig. 25 wird die Oberfläche der Plattenelektrode 121 10 min. lang einer thermischen Oxidation bei 850°C in der O₂/H₂O-Atmosphäre unterworfen, um einen etwa 100 nm dicken Oxidfilm 122 entstehen zu lassen. Auf der freiliegenden Oberfläche des Si₃N₄-Films entsteht prak tisch kein Oxidfilm. Danach wird nach photolithographie technik ein Resistfilm 123 auf einem Abschnitt, mit Aus nahme zumindest der Bitleitungs-Kontaktfläche, erzeugt. Hierauf wird der freiliegende Abschnitt des Si₃N₄-Films 110 unter Verwendung des Resistfilms 123 und des Oxid films 122 als Maske nach der RIE- oder CDE-Methode unter Verwendung von gasförmigem CF₄ selektiv entfernt. Weiterhin wird der unter dem Si₃N₄-Film 110 gelegene Oxidfilm 107 unter Verwendung einer NH₄F-Lösung oder dergleichen zur Freilegung des Siliziumsubstrats selek tiv entfernt. Da hierbei die anderen Bereiche oder Zonen mit einem dicken Oxidfilm bedeckt sind, werden die anderen Elektroden nicht freigelegt. In diesem Fall ist die Bitleitungs-Kontaktfläche (oder -zone) nicht durch den Resistfilm 123, sondern mit Selbstjustierung durch den Oxidfilm 115 auf der Gateelektrode 114 und den Feldoxidfilm 106 oder den Oxidfilm 122 auf der plat tenelektrode 121 definiert bzw. festgelegt. Die Bitlei tungs-Kontaktfläche braucht daher nicht unter Heranzie hung des Resistfilms gemustert zu werden, so daß auf den photoresistprozeß verzichtet werden kann.

Auch wenn eine Musterung bzw. Musterbildung für den Bit leitungskontakt vorgenommen wird, ist dabei keine hohe Präzision erforderlich. Dies bedeutet, daß bei dieser Ausführungsform die Mindestgröße und die extrem hohe Präzision der Musterausrichtung oder -justierung, wie beim herkömmlichen Bitleitungskontakt, nicht nötig sind. Hierdurch wird das Fertigungsausbringen bezüglich des Bitleitungskontakts deutlich verbessert.

Anschließend wird gemäß Fig. 18 nach dem CVD-Verfahren ein vierter Polysiliziumfilm 124 mit einer Dicke von etwa 400 nm auf der Gesamtoberfläche, einschließlich der freiliegenden bzw. freigelegten Siliziumoberfläche geformt. Wenn der Polysiliziumfilm 124 nach dem Nieder druck-CVD-Verfahren geformt wird, wird die Stufenbedek kung günstig, und es kann ein schmaler Grabenabschnitt, in welchem die Höhendifferenz groß ist, einfach mit einer konstanten Dicke geformt werden.

Weiterhin ist es günstig, den zwischen dem Polysilizium film und dem Substrat gebildeten natürlichen Oxidfilm mittels Arsen (As) oder Argon (Ar) zu zerstören, um die Kontaktcharakteristik der Bitleitungskontaktfläche oder -zone zu verbessern. Wenn in diesem Fall Arsen (As) be nutzt wird, kann dieses als Dotierungsfremdatom einge setzt werden. Die N-Fremdatomdotierung kann durch Phos phordiffusion bei 900°C für 50 min. oder nach Ionenim plantationstechnik und Glühprozeß erfolgen. Anschlie ßend wird eine Bitleitungselektrode 124 nach Photolitho graphie- und Atztechnik, z.B. RIE- oder CDE-Verfahren, geformt. Zu diesem Zeitpunkt wird das N-Fremdatom von der Bitleitungselektrode 124 (RIE) eindiffundiert, um eine bessere elektrische Verbindung mit der N-Fremd atom- bzw. Dotierungsschicht 108 im Siliziumsubstrat zu erreichen.

Schließlich wird auf der Gesamtoberfläche gemäß Fig. 18 ein CVD-SiCO₂-Film/BPSG-Film 125 als Zwischen schicht-Isolierfilm mit einer Dicke von etwa 600 nm aus gebildet, worauf ein BPSG-Schmelzprozeß bei 900°C für 80 min. durchgeführt wird. Hierauf werden nach der Pho tolithographiemethode und der RIE-Methode Kontaktlöcher 126 ausgebildet. Da hierbei Kontaktlöcher 126 sämtlich an bzw. in der polysiliziumschicht in den Hauptabschnit ten des Speicherzellenbereichs und des peripheren MOSFET-Bereichs ausgebildet sind oder werden, kann der vom Photolithographieprozeß herrührende Höhenunter schied (difference in level) verringert werden, und es können gleichmäßige Kontaktlöcher 126 erzeugt werden. Das Ausbringen bezüglich der Formung der Kontaktlöcher kann damit deutlich verbessert werden. Im Anschluß daran werden Metallverdrahtungen 127 unter Verwendung von Al-Si-Cu oder Polycide (= Verbundschicht aus Polysi lizium und Metallsilicidschicht) geformt, worauf der Grundaufbau des Speicherzellenbereichs und des periphe ren MOSFET-Bereichs fertiggestellt ist.

Bei den vorstehend beschriebenen Herstellungsverfahren wird der Polysiliziumfilm für die Abschnitte oder Berei che der Source- oder Drainzonen des peripheren MOSFETs benutzt, doch ist die Erfindung auch auf das herkömmli che Verfahren anwendbar, bei dem der Polysiliziumfilm für diese Zwecke nicht benutzt wird.

Bei der beschriebenen Ausführungsform wird weiterhin der Polysiliziumfilm für die Gateelektrode 114, eine Stützelektrode (backing electrode) 117, die Plattenelek trode 121 und die Bitleitungselektrode 124 benutzt. An stelle des Polysiliziumfilms kann jedoch auch ein Schichtverband aus einem Polysiliziumfilm und einem Mo lybdänsilicid , ein Film aus einem feuerfesten Metall, wie Wolfram, ein Film aus einem Silicid davon oder ein Schichtverband aus einer Kombination der angegebenen Werkstoffe benutzt werden.

Die beschriebene Ausführungsform gewährleistet die fol genden Wirkungen bzw. Vorteile:

(1) Im Speicherzellenbereich können die Abmessungen des Speicherknotenpunktkontakts durch den Feldoxidfilm und die Gateelektrode bestimmt werden. Es ist daher nicht nötig, die Abmessungen des Speicherknotenpunkts im Pho toresistprozeß streng zu steuern oder einzustellen und die betreffende Justierung gegenüber den anderen Schich ten genau zu steuern. Der Photoresistprozeß kann daher mit einem ausreichend großen Spielraum durchgeführt werden, wodurch das Ausbringen an Erzeugnissen verbes sert wird:

(2) Im Speicherzellenbereich können die Abmessungen des Bitleitungskontakts durch den Feldoxidfilm und die Ga teelektrode bestimmt werden. Aus diesem Grund wird der Photoresistprozeß zur Formung des Bitleitungskontakts unter weiterer Verbesserung des Fertigungsausbringens durchgeführt. Es ist jedoch auch möglich, auf den Photo resistprozeß zu verzichten und den Bitleitungskontakt mit Selbstjustierung (in a self-alignment manner) zu formen.

(3) Da im Speicherzellenbereich die Trennung zwischen der Plattenelektrode und der Bitleitungselektrode mit Selbstjustierung erfolgt, kann die Bitleitungskontakt fläche klein ausgebildet werden, wenn (während) die Fläche des Speicherzellenbereichs unverändert bleibt. Infolgedessen können die Kondensatorfläche vergrößert und die im DRAM gespeicherte Ladungsmenge erhöht werden, so daß dadurch die Betriebszuverlässigkeit der Speicherzelle beträchtlich verbessert wird.

(4) Weiterhin ist es nicht nötig, nach dem Planausbil dungsschritt eine Kontaktfläche mit einem großen Geome trieverhältnis zu formen; dadurch kann die Zuverlässig keit von Verdrahtung/Kontaktierung verbessert werden. Dies ist deshalb der Fall, weil der Polysiliziumfilm für die Bildung der Verdrahtung benutzt wird, die von den Source- und Drainzonen in den Hauptabschnitten des Speicherzellenbereichs und des peripheren CMOSFET-Be reichs abgeht, und das Kontaktloch am bzw. im polysili ziumfilm geformt wird, so daß die Höhendifferenz redu ziert werden kann. Da weiterhin die Verdrahtung so aus gebildet wird, daß sie sich uber den Feldbereich er streckt, können verschiedene Kontakte an anderen Berei chen oder Zonen geformt werden, was zur Verbesserung der Integrationsdichte beiträgt.

(5) Da die Ionenimplantations-Kanalzone mit Selbstju stierung getrennt von Source- und Drainzonen erzeugt werden kann, können die Durchbruchspannungen der Source- und Drainzonen erheblich verbessert und die Dif fusionskapazitäten der Source- und Drainzonen verrin gert werden, so daß die Operationsgeschwindigkeit der Speicherzelle und des peripheren CMOSFETs verbessert bzw. erhöht wird.

Bei den beschriebenen Ausführungsformen wird die Ober fläche der Gateelektrode oxidiert. Es ist jedoch auch möglich, den im Schritt gemäß Fig. 21 für die Musterung der Gateelektrode benutzten CVD-SiO₂-Film 115 a auf der Anordnung zu belassen. Anschließend wird auf der Gesamt oberfläche ein CVD-SiO₂-Film 115 b erzeugt und nach der reaktiven Ionenätztechnik zurückgeätzt, so daß der CVD-SiO₂-Film 115 b auf der Seitenwand (Flanke) der Ga teelektrode mit Selbstjustierung zurückbleibt. Anschlie ßend kann der Verfahrensschritt nach Fig. 22 ausgeführt werden. Dieses Vorgehen ist in Fig. 27 veranschaulicht.

Im folgenden sind ein weiterer DRAM gemäß der Erfindung und ein Verfahren zu seiner Herstellung anhand der Fig. 28A bis 35F erläutert. Da diese Ausführungsform weitge hend derjenigen nach den Fig. 18A bis 25F entspricht, sind den vorher beschriebenen Einzelheiten ähnliche Ein zelheiten mit denselben Bezugsziffern wie vorher be zeichnet und nicht mehr im einzelnen erläutert.

Die speziellen Merkmale dieser Ausführungsform sind nachstehend erläutert:

Gemäß Fig. 28 wird eine P-Wanne 102 einer Oberflächen fremdatomkonzentration von 1×10¹⁷ cm^-3 auf dem Spei cherzellenbereich und dem N-Kanal-MOSFET-Bereich des P-Typ-Si-Substrats 101 eines spezifischen Widerstands von 5 Ω×cm geformt, während eine N-Wanne 103 einer Oberflächenfremdatomkonzentration von 1×10¹⁷ cm^-3 auf dem p-Kanal-MOSFET-Bereich geformt wird, und zwar nach Photolithographietechnik, Ionenimplantationstechnik und thermischer Diffusionstechnik. Weiterhin wird ein Sili ziumnitridfilm auf einem dünnen Siliziumoxidfilm er zeugt, der auf dem Elementformungsbereich geformt ist; ein P-Typ-Fremdatombereich 104 und ein N-Typ-Fremdatom bereich 105 werden jeweils unter Heranziehung des Sili ziumnitridfilms als Maske in den N-Kanal- bzw.

P-Kanal-Bereichen ausgebildet. Der P-Fremdatombereich 104 und der N-Fremdatombereich 105 wirken (dabei) als Kanalstopper bzw. -sperren. Das Halbleitergebilde wird einer selektiven Oxidation bei einer Temperatur von z.B. 1000°C in einer O₂/H₂O-Atmosphäre unter orfen, um einen Elementtrenn-Isolierfilm 106 zu erzeugen, der aus einem 700 nm dicken SiO₂-Film besteht. Sodann werden der dünne Siliziumoxidfilm und der Siliziumnitridfilm des Elementformungsbereichs entfernt, worauf auf letzte rem wiederum ein etwa 20 nm dicker Oxidfilm 107 geformt wird. Hierauf erfolgt eine Ionenimplantation von Phos phor (P) in den N-Kanal-Elementformungsbereich bei einer Beschleunigungsspannung von 100 keV und in einer Dosis von 1×10¹⁴ cm^-2 zwecks selektiver Ausbildung einer n-Typ-Diffusionsschicht 108. Danach erfolgt eine Ionenimplantation von Bor in den p-Kanal-Elementfor mungsbereich bei einer Beschleunigungsspannung von 30 keV und in einer Dosis von 1×10¹⁴ cm^-2 zwecks Formung einer P-Typ-Diffusionsschicht 109. Daraufhin erfolgt ein 60 min. langes Glühen bei 900°C in einer N₂-Atmo sphäre zwecks Aktivierung des durch Ionenimplantation eingebrachten Fremdatoms. Danach wird auf der Gesamt oberfläche nach dem CVD-Verfahren ein 150 nm dicker Sili ziumnitridfilm 110 als oxidationsbeständiger Film er zeugt.

Als nächstes wird ein Resistmaterial auf die Gesamt oberfläche aufgetragen und auf photolithographischem Wege zur Bildung einer Grabenerzeugungsmaske gemustert. Mittels dieser Maske werden der Si₃N₄-Film 110 und der Oxidfilm 107 durch anisotropes Ätzen entfernt. Hierauf werden gemäß Fig. 29 die Diffusionsschichten 10 S und 109 zur Ausbildung von Vertiefungen 130 einem isotropen Ätzen unterworfen. Unter Verwendung der genannten Maske wird das Siliziumsubstrat nach der reaktiven Ionenätz technik unter Verwendung von gasförmigem Chlor oder Fluor geätzt, um einen 500 bis 800 nm tiefen und 0,3 bis 0,8 µm breiten Graben 111 zu formen. Bei diesem Vor gang werden die n-Diffusionsschicht 108 und die p-Diffu sionsschicht 109, die bereits ausgebildet wurden, durch den Graben voneinander getrennt. Im Verfahrens schritt gemäß Fig. 29 werden nach dem Photolithographie prozeß durch Ionenimplantation Bor (B⁺) und Phosphor (P⁺) selektiv in die N-Kanal- bzw. P-Kanal-MOSFETs implan tiert, um Bereiche oder Zonen 112 a und 112 b zur Steue rung der Schwellenwertspannungen der N-Kanal- und P-Kanal-MOSFETs auszubilden. Die Ionenimplantation er folgt in der Weise, daß die Ionenimplantationsrichtung leicht schräg verläuft und das Substrat intermittierend oder kontinuierlich gedreht wird.

Sodann wird gemäß Fig. 30 ein CVD-Oxidfilm 132 in der Vertiefung oder Ausnehmung 130 erzeugt. Anschließend daran erfolgt eine thermische Oxidation bei 900°C für 10 min. zwecks Formung eines Gate-Isolierfilms 113 einer Dicke von 10 nm. Ein erster, mit Phosphor (P) do tierter Polysiliziumfilm wird nach dem CVD-Verfahren mit einer Dicke von etwa 300 nm auf der Gesamtoberflä che erzeugt. Auf dem ersten Polysiliziumfilm wird selek tiv ein CVD-SiO₂-Film 115 ausgebildet, und die Gateelek trode 114 wird unter Heranziehung des SiO₂-Films als Maske nach Photolithographie- und reaktiver Ionenätz technik gemustert. Hierauf wird ein CVD-SiO₂-Film auf der Gesamtoberfläche erzeugt, und die Gesamtoberfläche wird durch reaktives Ionenätzen zurückgeätzt, um einen Oxidfilm 115 b auf der Seitenwand der Gateelektrode 114 mit Selbstjustierung zu erzeugen.

Als nächstes wird gemäß Fig. 31 auf photolithographi schem Wege ein Resistfilm 116 auf einem Abschnitt er zeugt, welcher die Speicherknotenpunkt-Kontaktfläche, sowie die Source- und Drainzonen des MOSFETs ausspart. Danach wird der freiliegende Abschnitt oder Bereich des Si₃N₄-Films 110 selektiv isotrop nach der CDE-Metho de unter Verwendung von gasförmigem CF₄ oder nach Photo lithographietechnik entfernt.

Weiterhin wird der Oxidfilm 107 auf der Speicherknoten punktfläche und den Source- und Drainzonen des MOSFETs mittels einer NH₄F-Lösung unter Verwendung des Resist films 116 und des Si₃N₄-Films 110 als Maske selektiv ab getragen oder entfernt, um das Siliziumsubstrat aus den oder an den Diffusionsschichten 108 und 109 freizule gen.

Im Anschluß daran wird gemäß Fig. 32 auf der Gesamt oberfläche nach dem CVD-Verfahren ein zweiter, undotier ter polysiliziumfilm mit einer Dicke von etwa 400 nm er zeugt; dieser zweite Polysiliziumfilm wird auf photoli thographischem Wege und durch Ionenimplantation selek tiv mit einem Fremdatom dotiert. Damit wird ein zweiter Polysiliziumfilm 117 a, der durch Ionenimplantation mit den Parametern 60 keV und 1×10¹⁶ cm^-2 mit einem N-Typ-Fremdatom, wie Arsen (As), dotiert ist, auf der N-Fremdatomschicht 108 erzeugt. Weiterhin wird ein zwei ter Polysiliziumfilm 117 b, der durch Ionenimplantation mit den Parametern 50 keV und 1-x10¹⁶ cm^-2 mit Bor (B) dotiert ist, auf der P-Fremdatomschicht (d.h. P-Dotie rungsschicht) 109 erzeugt. Auf die Gesamtoberfläche wird ein CVD-Oxidfilm aufgedampft, und die Speicherkno tenpunktelektrode 117 a, Source- und Drainelektroden 117 a des N-Kanal-MOSFETs sowie Source- und Drainelektro den 117 b des p-Kanal-MOSFETs werden durch Photolithogra phie- und reaktive Ionenätztechnik ausgebildet. Dabei werden Fremdatome von den betreffenden zweiten Polysili ziumfilmen (her) in das Substrat eindiffundiert, um eine N⁺-Typ-Diffusionsschicht 118 und eine P⁺-Diffu sionsschicht 119 zu bilden.

Gemäß Fig. 33 wird dann auf der Gesamtoberfläche nach der CVD-Methode ein Si₃N₄-Film einer Dicke von 10 nm er zeugt und einerOxidation bei 950°C für 30 min. in einer O₂/H₂O-Atmosphäre unterworfen, um einen Kondensator-Iso lierfilm 120 auszubilden. Danach wird auf der Gesamt oberfläche ein dritter Polysiliziumfilm mit einer Dicke von etwa 400 nm erzeugt, worauf eine N-Typ-Fremdatomdo tierung nach dem Phosphordiffusionsprozeß bei 900°C für 50 min. oder den Ionenimplantations- und Glühprozessen erfolgt. Die Oberfläche des dritten Polysiliziumfilms wird 10 min. lang bei 850°C in der O₂/H₂O-Atmosphäre oxidiert, um einen Oxidfilm 122 einer Dicke von etwa 100 nm entstehen zu lassen. Anschließend wird die Plat tenelektrode 121 unter Heranziehung des Oxidfilms 122 als Maske nach Photolithographie- und Ätztechnik, wie RIE- oder CDE-Methode, geformt.

Weiterhin wird gemäß Fig. 34 die Oberfläche des Halblei tergebildes, mit Ausnahme zumindest des Bitleitungs-Kon taktabschnitts, auf photolithographischem Wege mit einem Resistfilm 123 überzogen. Sodann wird der freige legte oder freiliegende Si₃N₄-Film 110 nach der CDE- oder RIE-Methode unter Verwendung von gasförmigem CF₄ selektiv geätzt, wobei der Resistfilm 123 und der durch Oxi dieren der Plattenelektrode geformte Film als Maske be nutzt werden. Weiterhin wird der unter dem Si₃N₄-Film 110 gelegene Teil des Oxidfilms 107 mittels einer NH₄- F-Lösung selektiv entfernt, um das Siliziumsubstrat freizulegen. Hierauf wird nach der Zurückätztechnik ein CVD-SiO₂-Film 122 a auf der Seitenwand eines Bitlei tungs-Kontaktlochs 134 geformt. Die Formung dieses Films 122 a erfolgt dabei mit Selbstjustierung.

Gemäß Fig. 35 wird weiterhin auf der Gesamtoberfläche, einschließlich des freigelegten Siliziumsubstrats, nach der CVD-Methode ein vierter Polysiliziumfilm 124 mit einer Dicke von etwa 400 nm erzeugt. Wenn der Polysili ziumfilm 124 nach der Niederdruck-CVD-Methode erzeugt wird, kann eine effektive oder günstige Stufenbedeckung erzielt werden, und Polysilizium kann ohne weiteres mit einer konstanten Dicke auch auf dem schmalen Grabenab schnitt abgelagert werden, in welchem die Höhendiffe renz groß ist.

Im Anschluß hieran wird eine Bitleitungselektrode 124 nach Photolithographie- und Ätztechnik, wie RIE- oder CDE-Methode, geformt. Dabei diffundiert das N-Typ-Fremd atom von der Bitleitungselektrode 124 her ein, so daß demzufolge die Bitleitungselektrode 124 mit höherer Zu verlässigkeit elektrisch mit der N-Typ-Fremdatom- oder -dotierungsschicht 108 des Siliziumsubstrats verbunden ist.

Schließlich wird gemäß Fig. 35 ein CVD-SiO₂-Film/BPSG- Film 125 als Zwischenschicht-Isolierfilm in einer Dicke von 600 nm auf der Gesamtoberfläche erzeugt und bei spielsweise dem BPSG-Schmelzprozeß bei 900°C für 80 min. unterworfen. Hierauf wird ein Kontaktloch 126 auf photolithographischem Wege und nach dem RIE-Prozeß ge formt. Abschließend wird eine Metallverdrahtung 127 unter Verwendung von Al-Si-Cu oder z.B. Polycide ge formt, um damit den Grundaufbau des Speicherzellenbe reichs und des peripheren C-MOSFET-Bereichs fertigzu stellen.

Claims

1. Halbleiter-Speichervorrichtung, gekennzeichnet durch einen in einem Halbleitersubstrat ausgebil deten MOS-Transistor mit
im Halbleitersubstrat ausgebildeten Source- und Drainschichten (7, 118)
einem in dem zwischen Source- und Drainschichten liegenden Abschnitt des Halbleitersubstrats geform ten Graben (9, 118),
einem auf der Innenfläche des Grabens erzeugten Gate-Isolierfilm (9 a, 9 b, 9 c, 113) und
einer auf dem Gate-Isolierfilm erzeugten Gate elektrode (10, 114),
sowie einen auf dem Halbleitersubstrat erzeugten Kondensator mit
einer auf dem Halbleitersubstrat geformten ersten Kondensatorelektrode (13, 117 a), die mit einer der Source- and Drainschichten verbunden ist,
einem auf der ersten Kondensatorelektrode erzeug ten Isolierfilm (14, 120) und
einer auf dem Isolierfilm geformten zweiten Kon densatorelektrode (15, 121).

2. Vorrichtung nach Anspruch 1, dadurch gekennzeich net, daß die Gateelektrode mit Selbstjustierung mit dem Graben ausgebildet ist.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeich net, daß die Gateelektrode in den Graben eingelas sen bzw. eingegraben (buried) ist.

4. Vorrichtung nach Anspruch 1, dadurch gekennzeich net, daß der Graben tiefer ausgebildet ist als die Source- und Drainschichten.

5. Verfahren zur Herstellung einer Halbleiter-Speicher vorrichtung, z.B. eines dynamischen Randomspeichers oder DRAMs, mit Speicherzellen, die jeweils einen MOS-Transistor und einen Kondensator aufweisen, da durch gekennzeichnet, daß
in jedem Speicherzellenbereich eines Halbleiter substrats Source- und Drainschichten (7, 118) er zeugt werden,
in dem zwischen den Source- und Drainschichten liegenden Abschnitt des Halbleitersubstrats ein Gra ben (9, 111) geformt wird, der tiefer ist als die Source- und Drainschichten,
im Graben ein Gate-Isolierfilm (9 a, 9 b, 9 c, 113) erzeugt wird,
auf dem Gate-Isolierfilm eine Gateelektrode (10, 114) gebildet wird,
eine mit einer der Source- und Drainschichten verbundene und auf dem Halbleitersubstrat liegende erste Kondensatorelektrode (13, 117 a) geformt wird,
auf der Oberfläche der ersten Kondensatorelektro de ein Isolierfilm (14, 120) geformt wird und
auf dem Isolierfilm eine zweite Kondensatorelek trode (15, 121) geformt wird.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Graben nach der Formung der Source- und Drainschichten geformt wird.

7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Source- und Drainschichten nach der Formung des Grabens geformt werden.

8. Verfahren zur Herstellung von Halbleiter-Speicher vorrichtungen, dadurch gekennzeichnet, daß
Source- und Drainschichten (108, 118) in einem Speicherzellenbereich eines Halbleitersubstrats, der durch einen Feldoxidfilm (106) getrennt oder isoliert ist, ausgebildet werden,
auf dem Halbleitersubstrat ein oxidationsbestän diger Film (110) erzeugt wird,
in dem zwischen den Source- und Drainschichten liegenden Abschnitt des Halbleitersubstrats unter Heranziehung des oxidationsbeständigen Films als Marke ein Graben (111), der tiefer ist als die Source- und Drainschichten, geformt wird,
auf der Innenfläche des Grabens ein Gate-Isolier film (113, 132) ausgebildet wird,
auf dem Gate-Isolierfilm eine Gateelektrode (114) geformt wird,
auf einer Oberseite oder -fläche der Gateelek trode ein erster Oxidfilm (115) erzeugt wird,
zumindest auf dem Feldoxidfilm ein Resistfilm (116) ausgebildet wird,
der oxidationsbeständige Film unter Heranziehung des ersten Oxidfilms und des Resistfilms als Maske geätzt wird, um den einer (einem) Speicherknoten punkt-Kontaktfläche oder -bereich entsprechenden Teil des Halbleitersubstrats freizulegen,
eine erste Kondensatorelektrode (117 a) in Kon takt mit dem freigelegten Abschnitt des Halbleiter substrats geformt wird,
auf der Oberfläche der ersten Kondensatorelektro de ein Isolierfilm (120) erzeugt wird,
auf dem Isolierfilm eine zweite Kondensatorelek trode (121) geformt wird,
die Oberfläche der zweiten Kondensatorelektrode zur Bildung eines zweiten Oxidfilms (122) oxidiert wird,
der oxidationsbeständige Film unter Verwendung des zweiten Oxidfilms als Maske geätzt wird, um den Teil des Halbleitersubstrats freizulegen, welcher einem Bitleitungs-Kontaktbereich entspricht, und eine Bitleitung (124, 127) in Kontakt mit dem frei gelegten Abschnitt des Halbleitersubstrats geformt wird.

9. Verfahren zur Herstellung von Halbleiter-Speicher vorrichtungen, dadurch gekennzeichnet, daß
in einem Speicherzellenbereich eines Halbleiter substrats, der durch einen Feldoxidfilm (106) ge trennt oder isoliert ist, Source- und Drainschich ten (108, 118) ausgebildet werden,
auf dem Halbleitersubstrat selektiv ein oxida tionsbeständiger Film (110) erzeugt wird,
in dem zwischen den Source- und Drainschichten liegenden Abschnitt des Halbleitersubstrats unter Heranziehung des oxidationsbeständigen Films als Maske ein Graben (111) geformt wird, der tiefer ist als die Source- und Drainschichten,
auf der Innenfläche des Grabens ein Gate-Isolier film (113, 132) erzeugt wird,
auf dem Gate-Isolierfilm eine Gateelektrode (114) geformt wird,
auf der Oberseite oder -fläche der Gateelektrode ein erster Oxidfilm (115 a) erzeugt wird,
an der Seitenfläche der Gateelektrode ein zwei ter Oxidfilm (115 b) mit Selbstjustierung erzeugt wird,
auf zumindest dem Feldoxidfilm ein Resistfilm (116) ausgebildet wird,
der oxidationsbeständige Film unter Heranziehung der ersten und zweiten Oxidfilme und des Resist films als Maske geätzt wird, um den einem Speicherknotenpunkt-Kontaktbereich entsprechenden Teil des Halbleitersubstrates freizulegen,
eine erste Kondensatorelektrode (117 a) in Kontakt mit dem freigelegten Abschnitt des Halblei tersubstrates geformt wird,
auf der Oberfläche der ersten Kondensatorelektro de ein Isolierfilm (120) erzeugt wird,
auf dem Isolierfilm eine zweite Kondensatorelek trode (121) geformt wird,
die Oberfläche der zweiten Kondensatorelektrode zur Bildung eines dritten Oxidfilms (122) oxidiert wird,
der oxidationsbeständige Film unter Heranziehung des dritten Oxidfilms als Maske geätzt wird, um den einem Bitleitungs-Kontaktbereich entsprechenden Teil des Halbleitersubstrats freizulegen, und
eine Bitleitung (124, 127) in Kontakt mit dem freigelegten Abschnitt (oder Teil) des Halbleitersubstrats geformt wird.

10. Verfahren zur Herstellung von Halbleiter-Speicher vorrichtungen, dadurch gekennzeichnet, daß
in einem Speicherzellenbereich eines Halbleiter substrats, der durch einen Feldoxidfilm (106) ge trennt oder isoliert ist, Source- und Drainschich ten (108, 118) ausgebildet werden,
auf dem Halbleitersubstrat selektiv ein oxida tionsbeständiger Film (110) erzeugt wird,
in dem zwischen den Source- und Drainschichten liegenden Abschnitt des Halbleitersubstrats unter Heranziehung des oxidationsbeständigen Films als Maske ein Graben (111) geformt wird, der tiefer ist als die Source- und Drainschichten,
auf der Innenfläche des Grabens ein Gate-Isolier film (113, 132) erzeugt wird,
auf dem Gate-Isolierfilm eine Gateelektrode (114) geformt wird,
auf einer Oberseite oder -fläche der Gateelektrode ein erster Oxidfilm (115) erzeugt wird,
auf zumindest dem Feldoxidfilm ein Resistfilm (116) erzeugt wird,
der oxidationsbeständige Film unter Heranziehung des ersten Oxidfilms und des Resistfilms als Maske geätzt wird, um den einem Speicherknotenpunkt-Kon taktbereich entsprechenden Teil des Halbleitersubstrats freizulegen,
eine erste Kondensatorelektrode (117 a) in Kontakt mit dem freigelegten Abschnitt des Halbleitersubstrats geformt wird,
auf der Oberfläche der ersten Kondensatorelektrode, ein Isolierfilm (120) erzeugt wird,
auf dem Isolierfilm eine zweiten Kondensatorelektrode (121) geformt wird,
auf der zweiten Kondensatorelektrode ein zweiter Oxidfilm (122) erzeugt wird,
an der Seitenfläche der zweiten Kondensatorelektrode mit Selbstjustierung ein dritter Oxidfilm (122 a) erzeugt wird,
der oxidationsbeständige Film unter Heranziehung der zweiten und dritten Oxidfilme als Maske geätzt wird, um den einem Bitleitungs-Kontaktbereich entsprechenden Teil des Halbleitersubstrats freizulegen, und
eine Bitleitung (124, 127) in Kontakt mit dem freigelegten Abschnitt des Halbleitersubstrats geformt wird.

11. Verfahren zur Herstellung von Halbleiter-Speichervorrichtungen, da durch gekennzeichnet, daß
in einem Speicherzellenbereich eines Halbleitersubstrats, der durch einen Feldoxidfilm (106) getrennt oder isoliert ist, Source- und Drain schichten (108, 118) ausgebildet werden,
auf dem Halbleitersubstrat selektiv ein oxidationsbeständiger Film (110) erzeugt wird,
in dem zwischen den Source- und Drainschichten liegenden Abschnitt des Halbleitersubstrats unter Heranziehung des oxidations beständigen Films als Maske ein Graben (111) geformt wird, der tiefer ist als die Source- und Drainschichten,
auf der Innenfläche des Grabens ein Gate-Isolier film (113, 132) erzeugt wird,
auf dem Gate-Isolierfilm eine Gateelektrode (114) geformt wird,
auf der Gateelektrode ein erster Oxidfilm (115 a) erzeugt wird,
an der Seitenfläche der Gateelektrode ein zwei ter Oxidfilm (115 b) mit Selbstjustierung erzeugt wird,
auf zumindest dem Feldoxidfilm ein Resistfilm (116) geformt wird,
der oxidationsbeständige Film unter Heranziehung der ersten und zweiten Oxidfilme sowie des Resist films als Maske geätzt wird, um den einem Speicher knotenpunkt-Kontaktbereich entsprechenden Teil des Halbleitersubstrats freizulegen,
eine erste Kondensatorelektrode (117 a) in Kon takt mit dem freigelegten Abschnitt des Halbleiter substrats geformt wird,
auf der Oberfläche der ersten Kondensatorelektro de ein Isolierfilm (120) erzeugt wird,
auf dem Isolierfilm eine zweiten Kondensatorelek trode (121) geformt wird,
auf der zweiten Kondensatorelektrode ein dritter Oxidfilm (122) erzeugt wird,
an der Seitenfläche der zweiten Kondensatorelek trode ein vierter Oxidfilm (122 a) mit Selbstjustie rung erzeugt wird,
der oxidationsbeständige Film unter Heranziehung der dritten und vierten Oxidfilme als Maske geätzt wird, um den einem Bitleitungs-Kontaktbereich ent sprechenden Teil des Halbleitersubstrats freizule gen, und
eine Bitleitung (124, 127) in Kontakt mit dem freigelegten Abschnitt des Halbleitersubstrats ge formt wird.