DE19549116C2 - Verfahren zur Herstellung von Halbleitereinrichtungen mit Kontaktlöchern für Bitleitungen und Speicherknoten - Google Patents

Description

Diese Erfindung betrifft allgemein ein Verfahren zur Herstel­ lung von Halbleitereinrichtungen mit Kontaktlöchern für Bitleitungen und Speicherknoten und im einzelnen ein Ver­ fahren zur Herstellung von Halbleitereinrichtungen, das dazu in der Lage ist, einen Verfahrensspielraum bzw. -abstand zwischen Bitleitungen und Speicherknotenkontakten sicherzu­ stellen, die ein T-förmiges Muster mit isolierenden Schichten verwenden, die verschiedene Ätzraten aufweisen, gemäß dem Patentanspruch 1.

Allgemein ist die hohe Integration von einem DRAM durch die Entwicklung von Herstellungsanlagen und Verfahrenstechnolo­ gien von Halbleitereinrichtungen, Konstruktions- bzw. Designtechologien, Speicherzellenkonstruktionen usw. erzielt worden.

Es hat jedoch viele Probleme beim Entwickeln hochintegrierter Speichereinrichtungen gegeben, wegen der physikalisch begrün­ deten Beschränkungen der Halbleiterherstellungsanlagen bzw. -vorrichtungen und der Halbleitereinrichtungen selbst.

Zum Beispiel sollte, um eine hochintegrierte Speichereinrich­ tung zu erzielen, ein verringerter Bereich für den Speicher­ kondensator möglich sein. Zusätzlich zu der obigen Sache sollte die Bereichsverringerung von Metall-Oxid-Halbleiter­ einrichtungen (im folgenden als "MOS" bezeichnet) ebenfalls erfolgen.

In Halbleitereinrichtungen oberhalb des VLSI-Niveaus sollten die vorgesehenen Teile bzw. Elemente in einer MOS-Einrichtung den Bereich des wirksamen Kanals innerhalb der Länge von 0,5 µm aufweisen und ein vorbestimmtes Intervall zwischen den Leitern wegen des herabgesetzten Intervalls bzw. Abstands zwischen Einrichtungen wegen der Erhöhung der Integration bzw. des Integrationgrades sicherstellen. Die Erhöhung der Integration folgt unweigerlich den Problemen der Kürze bzw. Kurzschlüsse usw. bezüglich der Leiter bzw. der Leitungen.

Insbesondere bei Halbleitereinrichtungen mit Ultragroßinte­ gration von über 256 Mega bzw. Megabit DRAM wird eine Techno­ logie zum Ausbilden der Kontaktlöcher benötigt, die dazu in der Lage ist, einen Ausrichtungs- bzw. Anordnungsspielraum sicherzustellen, wobei die Trennung bzw. Isolation der Leiter aufrechterhalten wird, weil die Breite bzw. Weite zwischen den Wortleitungen bzw. Datenleitungen und die Breite zwischen den Bitleitungen bis auf eine minimale Leitungsbreite ver­ ringert ist.

Das folgende ist eine Detailbeschreibung eines Verfahrens zum Ausbilden des Kontakts der Bitleitung und des Speicherknotens unter Bezugnahme auf die Fig. 3 und 4.

Die Fig. 3 ist eine Draufsicht auf ein übliches, in Korea öffentlich vorbenutztes DRAM. Sie zeigt mehrere parallele Wortleitungen und mehrere parallele Bitleitungen, die orthogonal zu den Wortleitungen sind. Der Bitleitungskontakt und Speicherknotenkontakt sind an den Überschneidungsabschnitten angeordnet, wo sich die Bitleitun­ gen mit den Wortleitungen überschneiden und sind jeweils e­ lektrisch mit der Drain und der Source verbunden. Wie in Fig. 3 gezeigt, sind die Bitleitungskontakte als "BT" und die Speicherknotenkontakte als "ST" bezeichnet.

Zusätzlich wird das Intervall bzw. der Abstand zwischen den Wortleitungen als "A", die Breite der Bitleitung als "B" bzw. das Intervall bzw. der Abstand zwischen den Bitleitun­ gen als "C" bezeichnet.

Die Fig. 4 ist eine Schnittansicht, die entlang der Linie X- X' in Fig. 1 angelegt ist, die ein Verfahren zur Herstellung einer DRAM-Zelle gemäß der herkömmlichen Art nach dem Stand der Technik darstellt.

Zunächst wird unter Bezugnahme auf Fig. 4A eine Siliziumdi­ oxidschicht 17 von angenähert 35 nm Dicke thermisch auf ein Siliziumsubstrat 1 aufgewachsen.

Üblicherweise wäre das Substrat ein relativ großer Wafer bzw. eine relativ große Scheibe, die nach der Verarbeitung in eine Anzahl von Chips aufgeschnitten werden würde. Jeder der Chips würde eine VLSI-Schaltung enthalten, die eine gro­ ße Anzahl von p-Kanal- und n-Kanal-Transistoren zum Einsatz bringt. Eine Schicht aus polykristallinem Silizium (hiernach als "Polysilizium" bezeichnet) mit einer Dicke von 450 nm wird auf der Schicht aus Siliziumdioxid durch eine chemische Dampfabscheidung bei niedrigem Druck (LPCVD) ausgebildet.

Vorbestimmte Abschnitte der abgeschiedenen Polysilizium­ schicht und der Siliziumdioxidschicht werden selektiv unter Verwendung einer üblichen Fotolithografie und eines Ätzver­ fahrens (der erste Maskierungsschritt) entfernt, um die Ga­ temuster von den in Fig. 4A gezeigten 2 und 17 auszubilden.

Nach dem Verfahren der Gatemuster werden Verunreinigungen vom p(Bor)- und n(Phospor oder Arsen)-Typ in die freigelegten Abschnitte des Substrats mit Dosierungen implantiert, die ausreichen, um p- und n-Diffusionsbereiche der Source und der Drain auszubilden. Die implantierten Verunreinigungen werden anschließend thermisch mittels des thermischen Erhitzungs- bzw. Glühverfahrens diffundiert. Während des obigen Verfah­ rens wird, wie in Fig. 4A gezeigt, die Struktur des MOS-Tran­ sistors ausgebildet.

In der MOS-Einrichtung werden Drain- und Sourcebereiche elek­ trisch an die Bitleitung oder die Speicherknotenelektrode über die Kontaktlöcher angeschlossen, die bei einer Trenn- bzw. Isolationsschicht ausgebildet sind, die auf der MOS- Struktur oder -Konstruktion nach Fig. 4A durch das nachfol­ gende Verfahren auszubilden ist. Hiernach werden zum Zwecke der Darstellung auf diffundierte Abschnitte in einem elektri­ schen Kontakt mit einem Bitleitungskontakt als "Drain" und auf diffundierte Abschnitte in Verbindung mit einem Speicher­ knotenkontakt als "Source" Bezug genommen.

Wendet man sich nun Fig. 4B zu, wird die erste Isolations- bzw. Trennschicht 3 auf bzw. über der gesamten Oberfläche der sich ergebenden MOS-Struktur nach der Ausbildung der Diffu­ sionsschicht abgeschieden. Der Zweck der Abscheidung ist es, die abgeschiedene Oberfläche durch Verringern des Höhenunter­ schieds zwischen dem Gatebereich und dem Source- und dem Drainbereich einzuebnen.

Eine zweite und eine dritte Schicht 5 und 6 werden auf der ersten Isolationsschicht 3 der Reihe nach abgeschieden, wobei die Ätzraten von jeder Schicht ausreichend voneinander unter­ schiedlich sind. Die zweite Schicht 5 weist eine höhere Ätz­ rate auf als die dritte Schicht 6.

Bezugnehmend auf Fig. 4C werden die zweite und die dritte Isolationsschicht bzw. Trennschicht selektiv durch eine ani­ sotrope Ätzung unter Verwendung eines Maskierungsmusters weggeätzt, um ein ringförmiges Kontaktloch aufgrund des Un­ terschiedes der zwei Schichten in der Ätzrate zu definieren. Hiernach wird zum Zwecke der Angemessenheit auf das ringför­ mige Muster, das durch einen Unterschied in der Ätzrate ge­ ätzt ist, als das "T-förmige Muster" Bezug genommen. In Fig. 4C werden der Kopfabschnitt und der Schenkelabschnitt des T- förmigen Musters als 6' bzw. 5' benannt.

Seitenwandabstandshalter bzw. Abstandseinrichtungen 9 und 9' aus Polysilizium werden dann durch Abscheiden einer Polysili­ ziumschicht auf dem T-förmigen isolierenden Schichtmuster ausgebildet und die Polysiliziumschicht wird anisotrop ge­ ätzt. Auf bzw. über der gesamten Oberfläche der sich ergeben­ den Struktur bzw. Konstruktion wird nach der Ausbildung des Polysiliziummusters eine vierte isolierende Schicht 7 abge­ schieden, um eine ebene Oberfläche auszubilden, die das in Fig. 4D gezeigte Profil ergibt.

Als nächstes wird ein Maskierungsmuster aus Photoresist bzw. Photolack (in den Darstellungen nicht gezeigt) auf der vier­ ten Isolierschicht bzw. Trennschicht 7 ausgebildet, wobei eine vorbestimmte Oberfläche der vierten Isolierschicht bzw. Trennschicht freigelegt wird, wo der Kopf bzw. das Obere einer T-förmigen isolierenden Schicht aufwärts erstreckt ist. Der vorbestimmte Abschnitt der vierten isolierenden Schicht 7 und der T-förmigen isolierenden Schicht werden durch das Muster von der Photoresist-Maskierung bzw. Photolack-Masie­ rung weggeätzt und das nach innen gerichtete Muster des Sei­ tenwandabstandshalters bzw. der Abstandseinrichtung 9 aus Polysilizium an der Seitenwand wirkt als eine Ätzbarriere. Fortlaufend wird der Abschnitt der ersten Isolier- bzw. Trennschicht, von der der Schenkel des T-förmigen isolieren­ den Schichtmusters abwärts erstreckt ist, weggeätzt, bis die Diffusionsschicht freigelegt ist. Ein Kontaktloch 20 wird durch den obigen Ätzprozeß ausgebildet, wie in Fig. 4E ge­ zeigt.

Eine leitende Schicht aus Polysilizium wird dann z. B. über der gesamten Oberfläche einschließlich dem Kontaktloch 20 mittels einer chemischen Dampfabscheidung abgeschieden und mit einem Muster versehen, um einen Kontakt 12 der Bitleitung zur Verfügung zu stellen, indem ein Erstrecken durch das Kontaktloch 20 zu der Oberfläche des Drainbereichs 22, wie in Fig. 4F gezeigt, erfolgt.

Nach der Ausbildung des Kontaktes 12 wird eine fünfte Iso­ lierschicht 10 auf bzw. über der gesamten Oberfläche der sich ergebenden Halbleiterstruktur abgeschieden. Ein Maskierungs­ muster 15 wird dann auf der fünften Isolierschicht 10 ausge­ bildet, um ein Kontaktloch für eine Speicherknotenelektrode zur Verfügung zu stellen. Unter Verwendung des Maskierungs­ musters werden vorbestimmte Abschnitte der fünften Isolier­ schicht 10, der vierten Isolierschicht 5 und der T-förmigen Isolierschicht (der dritten und der zweiten Isolierschicht) innerhalb der Seitenwand-Abstandshalter 9' aus Polysilizium anisotrop weggeätzt. Gleichzeitig wird der Abschnitt der ersten Isolierschicht, von der aus sich der Schenkel des T- förmigen Isolierschichtmusters abwärts erstreckt, weggeätzt, bis der dotierte Bereich freigelegt wird. Das Kontaktloch 21 wird durch das obige Ätzverfahren, wie in Fig. 4G gezeigt, ausgebildet.

Die Fig. 5 ist eine querschnittliche Ansicht einer DRAM-Zelle gemäß der in Fig. 4 dargestellten üblichen Art nach dem Stand der Technik und ist entlang der Linie Y-Y' nach Fig. 3 ge­ schnitten.

Zunächst kann Fig. 3 mit Fig. 4G verglichen werden, um eine Problematik bei dem üblichen Herstellungsverfahren für Halb­ leitereinrichtungen zu erfassen. In Übereinstimmung mit Fig. 4 scheint es, dass es kein Problem bei den Kontaktabschnit­ ten der Bitleitungen und den Kontaktabschnitten der Spei­ cherknoten gibt, die parallel zu den Bitleitungen (BL₁, BL₂, BL₃) geschnitten sind.

Jedoch wird durch Vergleich der Fig. 3 mit der Fig. 5 ein wichtiges Problem bei den Kontaktabschnitten der Speicher­ knoten offensichtlich: der Kopfabschnitt bzw. der obere Ab­ schnitt des T-förmigen Speicherknotenkontakts ist zu der gleichen Leitung mit den Bitleitungen BL₁ und BL₂ positio­ niert. Das Ergebnis lautet, dass die Bitleitungen BL₁ und BL₂ in direktem Kontakt zu der Speicherknotenelektrode sind, so dass die durch das übliche Verfahren hergestellte Halb­ leitereinrichtung immer ein Problem mit dem Kurzschluss bzw. dem Abstand oder den Abmessungen hat.

Aus DE 195 35 779 A1 ist ein Verfahren zur Bildung von Kon­ taktlöchern in einem Halbleiterelement bekannt. Die Kontakt­ löcher werden unter Bildung eines ringförmigen Kissens an einem Kontaktbereich gebildet. Das ringförmige Kissen wird als Ätzbarrierenfilm bei der Bildung des Kontaktlochs ver­ wendet. Die Verwendung eines derartigen ringförmigen Kissens gewährleistet eine leichte Bildung eines Kontaktkissens mit kritischer Abmessung.

Aus EP 0 508 760 A1 ist eine DRAM-Zelle bekannt. Diese bein­ haltet einen metallischen Kondensator oberhalb eines Zugriffstransistors. Wolframanschlüsse werden verwendet, um einen aktiven Bereich eines Bauelementsubstrats zu kontak­ tieren.

Aus US 5,352,623 ist ein Verfahren zur Herstellung eines Halbleiterbauelements bekannt. Dabei wird ein dünner Film aus Tantaloxid als ein dielektrischer Film in einem Konden­ satorelement ausgebildet. Die Kapazität pro Einheitsfläche wird erhöht und ein Leckstrom in dem Kondensatorelement der DRAM-Zelle wird verringert.

Aufgabe der Erfindung ist es, ein Verfahren zum Herstellen einer Halbleitereinrichtung zur Verfügung zu stellen, das dazu in der Lage ist, einen angemessenen Verfahrensspielraum zwischen der Bitleitung und dem Kontakt des Speicherknotens zur Verfügung zu stellen, um so das Auftreten des Kurz­ schlussphänomens bzw. mangelnder Abstände zwischen Bitlei­ tungen zu verhindern, und das dazu in der Lage ist, den In­ tegrationsgrad der Einrichtung, die Ausbeute und den Grad der konstruktiven Freiheit bzw. des Designs zu erhöhen. Fer­ ner sollen die oben aufgezeigten Nachteile im Stand der Technik soweit als möglich ausgeräumt werden.

Gemäß der vorliegenden Erfindung werden die genannten Auf­ gaben bzw. Ziele durch ein Verfahren gelöst, das die Merkmale im Patentanspruch 1 umfasst. Vorteilhaft um­ fasst ein Verfahren die folgenden Schritte: eine erste Iso­ la­ tionsschicht wird auf einem Halbleitersubstrat abgeschieden, das aktive Elektroden von Source, Drain und Gate aufweist; ein leitendes Schichtmuster wird ausgebildet, um eine Bit­ leitung auf der ersten Isolationsschicht zur Verfügung zu stellen; eine zweite Isolationsschicht wird abgeschieden, die die erste Isolationsschicht und das Bitleitungsmuster vollständig bedeckt; der Reihe nach werden eine dritte und eine vierte Isolationsschicht, die jeweils eine verschiedene Ätzrate haben, auf der zweiten Isolationsschicht abgeschie­ den; die dritte und die vierte Isolationsschicht werden mas­ kiert und geätzt, um die in querschnittlicher Ansicht T- förmigen Muster auszubilden, wobei die vierte Isolations­ schicht dem Kopfabschnitt bzw. dem oberen Abschnitt des T- förmigen Musters entspricht, und die dritte Isolations­ schicht dem Schenkelabschnitt des T-förmigen Musters ent­ spricht, wobei das T-förmige Muster eine Gruppe, die Bitlei­ tungskontakte ausbildet, und die andere Gruppe, die Spei­ cherknotenkontakte ausbildet, aufweist bzw. daraus besteht; Abstandseinrichtungen bzw. Abstandshalter aus Polysilizium werden an der Seitenwand des T-förmigen Isolationsmusters ausgebildet; eine fünfte Isolierschicht wird über bzw. auf der gesamten Oberfläche der sich ergebenden Struktur ausge­ bildet, die die T-förmigen isolierenden Schichtmuster um­ fasst; ein erstes Maskierungsmuster aus Fotoresist bzw. Fo­ tolack wird ausgebildet, um Kontaktlöcher für Bitleitungen auf bzw. über der fünften Isolierschicht über T-förmigen Mustern einer ersten Gruppe auszubilden; vorbestimmte Ab­ schnitte der fünften Isolierschicht und der T-förmigen iso­ lierenden Schichtmuster der ersten Gruppe, vorbestimmte Ab­ schnitte der zweiten Isolierschicht unter Verwendung von Ab­ standshaltern bzw. Abstandseinrichtungen aus Polysilizium, die als eine Ätzbarriere wirken, ein Bitleitungsmuster, das die geätzte zweite Isolierschicht als eine Ätzbarriere ver­ wendet, und die erste Isolierschicht, die die Bitleitung als eine Ätzbarriere verwendet, werden geätzt, wodurch Kontakt­ löcher für Bitleitungen ausgebildet werden; ein leitendes Material wird über bzw. auf der gesamten Oberfläche der fünften Isolierschicht, die die Kontaktlöcher für Bitlei­ tungen umfasst, abgeschieden und mit einem Muster versehen; eine sechste Isolationsschicht wird über bzw. auf der gesam­ ten Oberfläche der fünften Isolationsschicht und dem Muster aus leitendem Material abgeschieden; ein zweites Maskie­ rungsmuster aus Fotoresist bzw. Fotolack zum Ausbilden von Kontaktlöchern für Speicherknoten wird auf der sechsten Iso­ lierschicht über den T-förmigen Mustern der anderen Gruppe ausgebildet; vorbestimmte Abschnitte der sechsten und der fünften Isolationsschicht und des T-förmigen Isolations­ schichtmusters einer zweiten anderen Gruppe und vorbestimmte Abschnitte der zweiten und der ersten Isolierschichten wer­ den unter Verwendung der Abstandshalter bzw. Abstands­ einrichtung aus Polysilizium, die als eine Ätzbarriere wir­ ken, geätzt, wodurch Kontaktlöcher für Speicherknoten er­ zeugt werden.

Nachfolgend wird die vorliegende Erfindung unter Bezugnahme auf die beigefügten Figuren näher erläutert, wobei weitere Vorteile, Aufgaben und Merkmale gemäß der vorliegenden Er­ findung offenbart werden, in welchen:

Fig. 1 eine querschnittliche Ansicht ist, die ein Her­ stellungsverfahren für DRAM-Zellen gemäß der vor­ liegenden Erfindung zeigt und entlang der Linie X- X' nach Fig. 3 geschnitten ist.

Fig. 2 eine querschnittliche Ansicht der DRAM-Zellen ge­ mäß der vorliegenden Erfindung ist, dargestellt in Fig. 1, und entlang der Linie Y-Y' nach Fig. 3 ge­ schnitten ist.

Fig. 3 eine Draufsicht auf eine übliche DRAM-Zelle ist.

Fig. 4 eine querschnittliche Ansicht ist, die entlang der Linie X-X' gemäß Fig. 3 angelegt ist, die ein Ver­ fahren zur Herstellung einer DRAM-Zelle gemäß einer üblichen Art darstellt.

Fig. 5 eine querschnittliche Darstellung einer DRAM-Zelle gemäß der üblichen in Fig. 4 dargestellten Art ist und entlang der Linie Y-Y' nach Fig. 3 geschnitten ist.

Das Verfahren zum Ausbilden von Kontakten von Bitleitungen bzw. Speicherknotenelektroden gemäß der vorliegenden Erfin­ dung wird nun unter Bezugnahme auf Fig. 1 beschrieben.

Die querschnittliche Ansicht gemäß Fig. 1 ist von dem Punkt X oder X' horizontal geschnitten, und zwar bis zu einer be­ stimmten Stelle, wo ein Bitleitungskontakt ist. Von dort wird die Schnittansicht vertikal geschnitten fortgesetzt, und zwar bis zu einer Bitleitung, und wird von dort horizontal ge­ schnitten fortgesetzt, entlang dem Pfad zwischen benachbarten Bitleitungen.

Die Fig. 1 ist eine querschnittliche Ansicht, die ein Her­ stellungsverfahren für DRAM-Zellen gemäß einer Ausführungs­ form der vorliegenden Erfindung zeigt, und ist entlang der Linie X-X' in Fig. 3 geschnitten.

Zunächst wird bezugnehmend auf Fig. 1A eine Bitleitung ge­ zeigt, die auf einer ersten Isolierschicht 33 ausgebildet ist, in der die erste Isolierschicht 33 auf einer MOS-Struk­ tur auszubilden ist, die ein Drain 46, ein Source 46', die einen Bereich der Diffusionsschicht in dem Siliziumsubstrat 31 ist, ein Gateoxid 47 aus Siliziumdioxid und eine Gateelek­ trode 32 aus Polysilizium aufweist.

Bei der Ausbildung der MOS-Struktur wird zunächst eine Sili­ ziumdioxidschicht von näherungsweise 35 nm Dicke auf einer Oberfläche eines Siliziumsubstrats 31 aufgewachsen. Das Sub­ strat 10 wird einer thermischen Oxidation in einer Strö­ mungsumgebung bzw. Dampfumgebung für näherungsweise 7 Minu­ ten bei einer Temperatur von angenähert 850°C ausgesetzt, um eine Siliziumdioxidschicht auszubilden. Eine Polysilizium­ schicht wird dann unter Verwendung einer chemischen Dampfab­ scheidung bis zu einer Dicke von angenähert 450 nm auf der Siliziumdioxidschicht abgeschieden.

Die Polysiliziumschicht und das Siliziumdioxid werden unter Verwendung üblicher fotolithografischer Techniken mit einem Muster versehen. Das ausgebildete Muster aus Polysilizium und Siliziumdioxid wird als "32" und "47" benannt.

Nach der Ausbildung des Gatemusters werden die freigelegten Abschnitte anschließend einer Ionenimplantation mit p-Typ- oder n-Typ-Verunreinigungen ausgesetzt und danach durch thermisches Erhitzen bzw. Glühen angetrieben bzw. bewegt. Durch die Ionenimplantation und das thermische Erhitzen bzw. Glühen werden die Drain 46 und die Source 46' in dem Silizi­ umsubstrat ausgebildet.

Eine erste Isolationsschicht 33 wird auf der MOS-Struktur abgeschieden, die gemäß dem obigen Verfahren ausgebildet ist, das zum Isolieren einer Leiterschicht mit einer anderen bzw. bezüglich einer anderen ist, und eine Rolle beim Eineb­ nen der abgeschiedenen Oberfläche spielt.

Bitleitungen 34 aus Polysilizium werden auf bzw. über der ersten isolierenden Schicht 35 senkrecht zu der Gateelektro­ de der Wortleitung durch ein übliches Verfahren ausgebildet. Wie in Fig. 1A gezeigt, wird das Intervall bzw. der Abstand zwischen einer Wortleitung und einer zu ihr benachbarten Wort­ leitung als "A" und die Breite der Bitleitung als "B" be­ nannt.

Die Bitleitung aus Polysilizium kann für eine Bitleitung aus einem Silizid (Zusammensetzung aus Metall und Silizium) oder einer Doppelschichtstruktur aus "Polycid" (Zusammensetzung aus Metall und Polysilizium) und Polysilizium ersetzt werden, um die Leitfähigkeit zu erhöhen.

Das Metall zum Ausbilden des oben aufgezeigten Silizids oder des Polycids ist zur Herabsetzung des Kontaktwiderstandes und ist aus den schwer schmelzbaren bzw. schwer brennbaren Metal­ len ausgewählt, bestehend aus W, Ta, Ti, Mo, Pt, Pd, Ni, Co, usw.

Eine zweite isolierende Schicht bzw. Isolierschicht 35 wird dann auf bzw. über der gesamten sich ergebenden Oberfläche einschließlich der Bitleitung 34 und der ersten isolierenden Schicht 33 abgeschieden, die eine Leiterschicht von einer anderen bzw. mit einer anderen isoliert und eine Rolle bei der Einebnung der abgeschiedenen Oberfläche spielt.

Als nächstes werden der Reihe nach eine dritte isolierende Schicht 36 und eine vierte isolierende Schicht auf bzw. über der Oberfläche der zweiten isolierenden Schicht 35 abgeschie­ den, wie in Fig. 1B gezeigt.

Hier haben die zweite, die dritte und die vierte isolierende Schicht 35, 36 und 37 voneinander verschiedene Ätzraten. Insbesondere die dritte isolierende Schicht 36 weist eine höhere Ätzrate auf als die vierte isolierende Schicht 37. Der Abscheidung der vierten isolierenden Schicht 37 folgend, wird eine Resistschicht bzw. Photolackschicht anschließend auf der oberen Oberfläche der vierten isolierenden Schicht 37 abge­ schieden und auf eine vorbestimmte Größe mit einem Muster bzw. mit Mustern versehen, in dem bzw. in denen die Breite oder Weite der Muster 38 der Resist- bzw. Fotolackmaske mit "M" bezeichnet ist.

Als Nächstes werden, wie in Fig. 1C gezeigt, unter Verwen­ dung eines Maskierungsmusters 38 die vierte isolierende Schicht 37 und die dritte isolierende Schicht 38 selektiv durch eine anisotrope Ätzung weggeätzt.

Der Unterschied der Ätzrate zwischen der dritten isolieren­ den Schicht 36 und der vierten isolierenden Schicht 37 er­ gibt, dass ein Seitenwandabschnitt der dritten isolierenden Schicht 36 stärker über eine definierte Breite "a" entfernt wird, als die Seitenwand der vierten isolierenden Schicht 37. Folglich ist die Breite bzw. Weite der geätzten dritten isolierenden Schicht 36 M - 2a. Nachdem der Ätzschritt ver­ vollständigt ist, wird ein T-förmiges isolierendes Schicht­ muster erhalten. Eine verbleibende vierte isolierende Schicht ist ein Kopfabschnitt des T-förmigen Musters und ist mit dem Symbol 37' bezeichnet. Eine verbleibende dritte iso­ lierende Schicht ist ein Schenkelabschnitt bzw. ein Fußab­ schnitt des T-förmigen Musters und wird mit dem Symbol 36' bezeichnet.

Als Nächstes wird, wie in Fig. 1D gezeigt, das in Fig. 1C gezeigte erste Maskierungsmuster 38 entfernt. Ein drittes Polysilizium wird auf bzw. über der freigelegten oberen O­ berfläche der zweiten isolierenden Schicht 35 und den frei­ gelegten Abschnitten des dritten isolierenden Schichtmusters 36' und des vierten Schichtmusters 37' abgeschieden.

Als Nächstes wird das dritte Polysilizium geätzt, um eventu­ ell einen Seitenwandabstandshalter aus Polysilizium durch eine als "blanket etch" bezeichnete Ätzung auszubilden. Nach diesem Ätzschritt ist die Breite der Polysiliziumab­ standseinrichtung länger als eine des Kopfabschnitts, die in dem T-förmigen Muster durch "b" in einer Seite bezeichnet ist. Deshalb wird die Gesamtbreite bzw. -weite der Polysili­ ziumabstandseinrichtung "M + 2b".

Zusätzlich kann die Abstandseinrichtung bzw. der Abstands­ halter aus Polysilizium alternativ aus Siliziumnitrid herge­ stellt werden.

Der Ausbildung der Abstandseinrichtung 39 aus Polysilizium folgend, wird auf der gesamten Oberfläche der sich ergebenden Halbleiterstruktur eine fünfte isolierende Schicht 40 abge­ schieden, um, wie in Fig. 1E gezeigt, eine ebene Oberfläche zur Verfügung zu stellen. Unter Verwendung des Maskierungs­ musters 41 werden die fünfte isolierende Schicht 40, das vierte Schichtmuster 31', das dritte isolierende Schichtmu­ ster 36' und die zweite isolierende Schicht der Reihe nach weggeätzt, um ein Kontaktloch durch anisotropes Ätzen zur Verfügung zu stellen, das sich, wie in Fig. 1E gezeigt, bis zu der Oberfläche der Bitleitung 34 erstreckt. Bei diesem Ätzschritt werden, nachdem die fünfte isolierende Schicht 40 und das vierte Schichtmuster 37' entfernt sind, das dritte isolierende Schichtmuster 36' und die darunterliegende bzw. diese unterliegende zweite isolierende Schicht 35 der Reihe nach unter Verwendung der Abstandseinrichtung 39 aus Polysi­ lizium als Ätzbarriere geätzt. Wie in Fig. 1E gezeigt, kann, wenn die Öffnungsbreite bzw. -weite des zweiten Maskierungs­ musters 41 mit M' gegeben ist, die Breite der Öffnung in dem zweiten Maskierungsmuster 41 in dem Bereich von M < M' ≦ M + 2b geändert werden, weil sie eine geringere Weite bzw. Breite haben muß, als die der Seitenwandabstandseinrichtung 39 aus Polysilizium. Folglich tritt ein Ausrichtungs- bzw. Anord­ nungsspielraum oder -abstand als Breite Q = (M + 2b - M')/2 auf, der die Hälfte eines Intervalls bzw. Abstands zwischen der Breite oder Weite der Seitenwandabstandseinrichtung aus Poly­ silizium und der Weite bzw. Breite des zweiten Maskierungs­ musters M' ist.

Bezugnehmend auf Fig. 1F wird, nachdem das zweite Maskie­ rungsmuster 41 entfernt ist, der Mittelwegabschnitt bzw. der mittlere Abschnitt der Bitleitung 34 weggeätzt, wobei das zweite isolierende Schichtmuster, das in dem vorangehenden Schritt geätzt ist, als eine Barriere gegen Ätzen verwendet wird. Folglich wird das gleiche Muster wie das Muster der zweiten isolierenden Schicht 35 auf halbem Wege bzw. in der Mitte der Bitleitung 34 ausgebildet. Dem Ätzschritt für die Bitleitung 34 folgend, wird die erste isolierende Schicht 33 anisotrop selektiv weggeätzt, um ein Kontaktloch zur Verfü­ gung zu stellen, das sich zu den Drainbereichen 46 erstreckt, wobei die verbleibende Bitleitung als die Barriere gegen Ätzen verwendet wird, wie in Fig. 1F gezeigt ist.

Als nächstes werden der verbleibende untere innere Abschnitt des Kontaktfleckens 39 aus Polysilizium und die verbleibende zweite isolierende Schicht 35 nacheinander bzw. der Reihe nach geätzt, um das verbreiterte bzw. geweitete Kontaktloch auszubilden, das sich zu dem oberen Abschnitt der Bitleitung 34 erstreckt.

Als nächstes wird die vierte Polysiliziumschicht 42 abge­ schieden, um das Kontaktloch zu füllen und den oberen Ab­ schnitt der fünften isolierenden Schicht 40, wie in Fig. 1F gezeigt, zu bedecken. Ein drittes Maskierungsmuster 43 wird um die vierte Polysiliziumschicht 42 ausgebildet, um das Kontaktloch zu entfernen. Unter Verwendung des dritten Mas­ kierungsmusters 43 wird die vierte Polysiliziumschicht 42 um den Kontakt weggeätzt. Zu dieser Zeit beträgt die letztendli­ che Breite bzw. Weite des Bitleitungskontaktes in Kontakt zu dem Drain M' - 2a. Deshalb wird in dem Fall, daß der Verfah­ rensspielraum des Intervalls bzw. der Entfernung zwischen dem letztendlichen Bitleitungskontakt und der dazu benachbarten Wortleitung als "S" bezeichnet ist, S zu (A - M' + 2a)/2. Zusätz­ lich kann der Kontakt für die Bitleitung, die die vierte Polysiliziumschicht ist, die abgeschieden ist, um das Kon­ taktloch zu füllen, ebenfalls unter Verwendung einer als "blanket etch" bezeichneten Ätzung ohne die Verwendung des dritten Maskierungsmusters 43 ausgebildet werden. Als Nächs­ tes wird, um ein Kontaktloch der Speicherknotenelektrode auszubilden, eine sechste isolierende Schicht 44 auf bzw. über der gesamten Oberfläche der sich ergebenden Struktur abgeschieden. Der Abscheidung der sechsten isolierenden Schicht 44 folgend, wird ein Fotoresist bzw. Fotolack 45 auf der sechsten isolierenden Schicht 44 abgeschieden und wird anschließend mit einem Muster versehen, um die Öffnung bei dem Bereich für einen Kontakt des auszubildenden Speicher­ knotens zu bilden. Wie in Fig. 1E gezeigt, gibt es in dem Fall, dass die Breite bzw. Weite eines Fotoresistmusters bzw. Fotolackmusters 45 als die Größe M" gegeben ist, einen Ausrichtungs- bzw. Anordnungsspielraum für die Maskengröße, die so weit bzw. so breit wie die Größe Q' = (M + 2b - M")/2 zwischen der Polysiliziumabstandseinrichtung 39 und der vierten Maskierungsmaske 45 ist, wie in dem Bitleitungskon­ takt dargestellt.

Bezugnehmend auf Fig. 1H werden unter Verwendung des Fotore­ sistmusters bzw. des Fotolackmusters 45 die sechste, die fünfte, die vierte, die dritte, die zweite und die erste i­ solierende Schicht 44, 40, 37, 35 und 33 aufeinander folgend geätzt. Falls dies eingehender beschrieben werden soll, wer­ den zunächst die sechste und die fünfte isolierende Schicht 44, 40 der Reihe nach weggeätzt, wobei das vierte Maskie­ rungsmuster 45 verwendet wird. Der Ätzung der sechsten und der fünften isolierenden Schicht 44, 40 folgt, dass die vierte und die dritte isolierende Schicht 37' und 36' inner­ halb der Polysiliziumabstandseinrichtung 39 der Reihe nach unter Verwendung der Polysiliziumabstandseinrichtung 39 als einer Ätzbarriere geätzt werden. Als Nächstes werden die zweite und die erste isolierende Schicht 35 und 33 unter Verwendung des Ätzmusters geätzt, d. h. die untere Öffnung der Polysiliziumabstandseinrichtung 39, um so das Kontakt­ loch auszubilden, das sich zu den Sourcebereichen erstreckt. Zu dieser Zeit bzw. diesem Zeitpunkt wird die Größe des Kontaktloches, das letztendlich ausgebildet wird und als C' bezeichnet ist, C' zu M" - 2a. Entsprechend wird der als S bezeichnete Verfahrens­ spielraum, der die Entfernung bzw. das Intervall zwischen dem letztendlichen Speicherkontaktloch und der dazu benachbarten Gateelektrode ist, S zu (A - M" + 2a)/2.

Die Fig. 2 ist eine querschnittliche Ansicht einer DRAM-Zel­ le, die durch das Verfahren nach Fig. 1 hergestellt ist, welche entlang der Linie Y-Y' gemäß Fig. 3 angelegt ist.

Wie zuvor beschrieben, wird die Differenz zwischen der Breite bzw. Weite des vierten isolierenden Schichtmusters 37' und des dritten isolierenden Schichtmusters 36' als "a" in Fig. 1C bezeichnet, wobei das Intervall bzw. der Abstand zwischen benachbarten Bitleitungen mit "C" gemäß Fig. 3 bezeichnet wird, und die Breite bzw. Weite des ausgebildeten Speicher­ knotenkontakts wird als C' gemäß Fig. 1H bezeichnet, so daß C' zu M" - 2a wird. Entsprechend wird in dem Fall, daß der Verfahrensspielraum in dem Speicherknotenkontakt als "S'" benannt wird, "S'" zu C - (M" - 2a) = C - M" + 2a. Dieses Ergebnis zeigt offensichtlich, daß die vorliegenden Erfindung einen Ausrichtungs- bzw. Anordnungsspielraum von 5' im Vergleich zu der bekannten Art nach dem Stand der Technik sicherstellen kann.

Hier wird wieder die Fig. 5 in Betracht gezogen, die gemäß dem Verfahren nach Fig. 4 ausgebildet ist und entlang der Linie Y-Y' nach Fig. 3 angelegt ist, um das vorliegende Ver­ fahren mit dem üblichen zu vergleichen.

Wird dieses Verfahren mit dem nach der vorliegenden Erfindung verglichen, so ist es das übliche Verfahren, daß der Kontakt­ fleck aus Polysilizium zuerst ausgebildet wird und die Bit­ leitung in der Zukunft ausgebildet wird, während es das vor­ liegende Verfahren ist, daß die Bitleitung zuerst ausgebildet wird und der Kontaktfleck in der Zukunft ausgebildet wird. Es ist bekannt, daß das übliche Verfahren den Anordnungs- bzw. Ausrichtungsspielraum zwischen dem Speicherknotenkontakt und der dazu benachbarten Bitleitung wegen der obigen Tatsache nicht sicherstellen kann.

Wie aus der obigen Beschreibung verdeutlicht wird, stellt die vorliegende Erfindung ein Verfahren zum Ausbilden eines Spei­ cherknotenkontakts ohne das Problem des Abstandes bzw. des Kurzschlusses zwischen dem Speicherknotenkontakt und den benachbarten Bitleitungen zur Verfügung. Dieses Verfahren wird zunächst durch Ausbilden der Bitleitungen im Vergleich zu dem Kontaktfleck aus Polysilizium charakterisiert, das das Kontaktlochmuster hat, das aus zwei isolierenden Schichten besteht, die intern bzw. im Inneren unterschiedliche Ätzraten haben. Deshalb stellt das Verfahren nach der vorliegenden Erfindung Vorteile zur Verfügung, indem der Nachteil von Kurzschlüssen bzw. des Abstandes infolge der Erhöhung des Integrationsgrades verhindert wird, indem der Anordnungs- bzw. Ausrichtungsspielraum für den Kontakt der Speicherkno­ tenelektrode zu Bitleitungen ohne die Entwicklung von neuen Halbleiteranlagen bzw. -vorrichtungen sichergestellt wird, so daß die Erfindung den durch Erhöhung des Integrationsgrades von Halbleitereinrichtungen investierten Aufwand verringern kann. Folglich macht sie es möglich, ULSI-Halbleitereinrich­ tungen über 256 Mega DRAM mit Leichtigkeit herzustellen.

Obwohl die bevorzugte Ausführungsform nach der Erfindung zu darstellerischen Zwecken offenbart worden ist, werden es die Fachleute erkennen, daß verschiedene Modifikationen, Zusätze und Ersetzungen möglich sind, ohne den Bereich und den Geist der Erfindung zu verlassen, wie sie in den beigefügten An­ sprüchen offenbart ist.

Ein Verfahren zum Herstellen einer Halbleitereinrichtung, das dazu in der Lage ist, einen Ausrichtungs- bzw. Anordnungs­ spielraum zwischen Bitleitungen und einem Speicherknotenkon­ takt sicherzustellen, wird hierin offenbart. Das Verfahren umfaßt: einen Abscheidungsschritt von einer ersten isolieren­ den Schicht auf einem Halbleitersubstrat einer MOS-Struktur; einen Ausbildungsschritt für ein Bitleitungsmuster; einen Abscheidungsschritt für eine zweite isolierende Schicht; einen Abscheidungsschritt für aufeinanderfolgend eine dritte und eine vierte isolierende Schicht, die die verschiedenen Ätzraten haben; einen Maskierungs- und Ätzschritt, der vier­ ten und der dritten isolierenden Schicht, um ein T-förmiges Muster in querschnittlicher Ansicht auszubilden; einen Aus­ bildungsschritt für Polysiliziumabstandseinrichtungen an der Seitenwand der T-förmigen isolierenden Muster, einem Abschei­ dungsschritt für eine fünfte isolierende Schicht; einem Aus­ bildungsschritt von ersten Maskierungsmustern eines Photore­ sits bzw. Photolacks; einem Ätzschritt für vorbestimmte Ab­ schnitte der fünften isolierenden Schicht, des T-förmigen isolierenden Schichtmusters, der zweiten isolierenden Schicht, der Bitleitungsmuster und der ersten isolierenden Schicht, sowie einem Ausbildungsschritt des Bitleitungskon­ takts; einem Abscheidungsschritt einer sechsten isolierenden Schicht; einem Ausbildungsschritt von zweiten Maskierungs­ mustern aus Photoresist bzw. Photolack, um ein Speicherkno­ tenkontaktloch auf bzw. in der sechsten isolierenden Schicht auszubilden und einem Ausbildungsschritt für ein Speicher­ knotenkontaktloch durch Ätzen der Reihe nach der vorbestimm­ ten Abschnitte der sechsten und der fünften isolierenden Schicht, des T-förmigen Musters, sowie der zweiten und der ersten isolierenden Schicht.

Claims (10)

1. Verfahren zum Herstellen einer Halbleitereinrichtung mit den folgenden Schritten:
eine erste Isolationsschicht (33) wird auf einem Halbleitersubstrat (31) abgeschieden, das aktive Elektroden von Source (46'), Drain (46) und Gate (32) aufweist;
ein leitendes Schichtmuster wird ausgebildet, um eine Bitleitung (34) auf der ersten Isolationsschicht (33) zur Verfügung zu stellen;
eine zweite Isolationsschicht (35) wird abgeschieden, die die erste Isolationsschicht (33) und das Bitleitungsmuster vollständig bedeckt;
der Reihe nach werden eine dritte Isolationsschicht (36) und eine vierte Isolations­ schicht (37), die jeweils verschiedene Ätzraten haben, auf der zweiten Isolationsschicht (35) abgeschieden;
die dritte Isolationsschicht (36) und die vierte Isolationsschicht (37) werden maskiert und geätzt, um die in querschnittlicher Ansicht T-förmigen Muster auszubilden, wobei die vierte Isolationsschicht (37) dem Kopfabschnitt (37') bzw. dem oberen Abschnitt des T- förmigen Musters entspricht, und die dritte Isolationsschicht (36) dem Schenkelabschnitt (36') des T-förmigen Musters entspricht, wobei das T-förmige Muster eine erste Gruppe, die Bit­ leitungskontakte ausbildet, und eine zweite Gruppe, die Speicherknotenkontakte ausbildet, aufweist bzw. daraus besteht;
Abstandseinrichtungen (39) bzw. Abstandshalter aus Polysilizium werden an der Sei­ tenwand des T-förmigen Isolationsmusters ausgebildet;
eine fünfte Isolierschicht (40) wird über bzw. auf der gesamten Oberfläche der sich ergebenden Struktur ausgebildet, die die T-förmigen isolierenden Schichtmuster umfasst;
erste Maskierungsmuster (41) aus Fotoresist bzw. Fotolack wird ausgebildet, um Kontaktlöcher für Bitleitungen auf bzw. über der fünften Isolierschicht (40) über T-förmigen Mustern der ersten Gruppe auszubilden;
folgendes wird geätzt: vorbestimmte Abschnitte der fünften Isolierschicht (40) und der T-förmige isolierende Schichtmuster der ersten Gruppe unter Verwendung der ersten Markie­ rungsmuster aus Fotoresist bzw. Fotolack, vorbestimmte Abschnitte der zweiten Isolierschicht (35) unter Verwendung von den Abstandshaltern bzw. Abstandseinrichtungen (39) aus Polysi­ lizium, die als eine Ätzbarriere wirken, ein Bitleitungsmuster, das die geätzte zweite Isolier­ schicht als eine Ätzbarriere verwendet, und eine erste Isolierschicht (33), die die Bitleitung (34) als eine Ätzbarriere verwendet, wodurch Kontaktlöcher für Bitleitungen ausgebildet wer­ den;
ein leitendes Material (42) wird über bzw. auf der gesamten Oberfläche der fünften Isolierschicht (40), die die Kontaktlöcher für Bitleitungen umfasst, abgeschieden und mit ei­ nem Muster versehen;
eine sechste Isolationsschicht (44) wird über bzw. auf der gesamten Oberfläche der fünften Isolationsschicht und dem Muster aus leitendem Material abgeschieden;
zweite Maskierungsmuster (45) aus Fotoresist bzw. Photolack zum Ausbilden von Kontaktlöchern für Speicherknoten werden auf der sechsten Isolierschicht (44) über den T- förmigen Mustern der zweiten Gruppe ausgebildet; und
folgendes wird geätzt: vorbestimmte Abschnitte der sechsten Isolierschicht (44) und der fünften Isolationsschicht (40) und der T-förmigen Isolationsschichtmuster der zweiten Gruppe unter Verwendung der zweiten Markierungsmuster aus Fotoresist bzw. Photolack, vorbestimmte Abschnitte der zweiten Isolierschicht (35) und der ersten Isolierschicht (33) werden unter Verwendung der Abstandshalter (39) bzw. Abstandseinrichtung aus Polysilizi­ um, die als eine Ätzbarriere wirken, wodurch Kontaktlöcher für Speicherknoten erzeugt wer­ den.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitleitung (34) aus Polysilizium ist bzw. dieses umfasst.

3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Bitleitung (34) aus Silizid ist bzw. dieses umfasst.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Bit­ leitung (34) eine Doppelstruktur aus Polycid und/oder Polysilizium ist bzw. eine solche um­ fasst.

5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass das Silizid mit einem hochschmelzenden bzw. schwer brennenden Metall hergestellt ist.

6. Verfahren nach Anspruch, 4, dadurch gekennzeichnet, dass das Polycid mit einem hochschmelzenden bzw. schwer brennbaren Metall hergestellt ist.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Schritt zum Ausbilden eines Musters bzw. von Mustern des Materials des Bitleitungskontakts durch einen Schritt ersetzt wird, bei dem das abgeschiedene Bitleitungs-Kontaktmaterial (42) geätzt wird, indem das abgeschiedene Polysilizium geätzt wird.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Ab­ standseinrichtungen (39) aus Polysilizium Abstandseinrichtungen aus Siliziumnitrid ersetzen.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Weite bzw. Breite der Öffnung in dem ersten Maskierungsmuster aus Fotoresist bzw. Fotolack in dem Bereich von M < M' ≦ M + 2b liegt, wobei M die Weite bzw. Breite der Kopfabschnitte (37') der T-förmigen isolierenden Schichtenmuster ist, M' die Weite bzw. Breite eines ersten Maskierungsmusters zum Ausbilden eines Bitleitungskontaktloches ist und M + 2b die Weite bzw. Breite eines Abstandseinrichtungsabschnittes aus Polysilizium ist, der in Kontakt zu der zweiten isolierenden Schicht ist.

10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Weite bzw. Breite der Öffnung in dem zweiten Maskierungsmuster (45) aus Fotoresist bzw. Fotolack in dem Bereich von M < M" ≦ M + 2b liegt, wobei M die Weite bzw. Breite der Kopfab­ schnitte der T-förmigen isolierenden Schichtenmuster zum Ausbilden eines Speicherknoten­ kontaktloches ist, M" die Weite bzw. Breite des zweiten Maskierungsmusters (45) ist, und M + 2b die Weite bzw. Breite eines Abstandseinrichtungsabschnitts aus Polysilizium ist, der in Kontakt zu der zweiten isolierenden Schicht (35) ist.