KR0128826B1 - 디램셀 제조방법 - Google Patents

디램셀 제조방법

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Abstract

본 발명은 대램셀(DRAM cell) 제조방법에 관한 것으로, 종래기술을 이용하여 새로운 구조의 디램셀에 고농도의 이온주입을 생략하고 드레인을 약간 도핑시키는 LDD 이온주입만을 행함으로써, MOSFET의 문턱전압을 높이고 활성영역간의 누설전류 및 펀치쓰루우(punchthrough) 현상을 최소화하며, 동일면적의 웨이퍼에서 2배로 기본칩수를 늘릴 수 있는 기술이다.

Description

디램셀 제조방법
제1도는 본 발명을 구현하기 위한 마스크를 도시한 레이아웃도.
제2a도 내지 제2e도는 본 발명에 실시예인 디램셀의 제조공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
a : 분리영역 마스크 b : 게이트 전극 및 워드선 마스크
c : 저장전극 콘택홀 마스크 d : 자장전극 마스크
e : 플레이트 전극 마스크 f : 박막 MOSFET기판 마스크
g : 비트선 콘택홀 마스크 h : 비트선 전극 마스크,
1 : 반도체 기판 2 : 필드 산화막
3 : 제 1 게이트 산화막 4, 4′: 제1게이트 전극 및 워드선
5 : 제1스페이서 산화막 6, 6′: 기판 활성영역
7 : 제1 절연막 8 : 제1 저장전극
9 : 제1유전막 10 : 제1 플레이트 전극
11: 제2 절연막 12 : 제3 절연막
13 : 박막 기판 14 : 제2 게이트 산화막
15, 15′: 제2게이트 전극 및 워드선
16 : 제2스페이서 산화막 17, 17′: 박막 활성영역
18 : 제4절연막 19 : 제2 저장전극
20 : 제2 유전막 21 : 제2플레이트 전극
22 : 제5절연막 23 : 제6절연막
24 : 비트선 전극
본 발명은 디램셀(DRAM cell) 제조방법에 관한 것으로, 종래기술을 이용하여 새로운 구조의 디램셀에 고농도의 이온주입을 생략하고 드레인을 약간 도핑시키는 LDD(lightly doped drain)이온주입만을 행함으로써, MOSFET(Metal Oxide Semiconductor FET)의 문턱전압을 높이고 활성영역간의 누설전류 및 펀치쓰루우(punchthrough) 현상을 최소화하며, 동일면적의 웨이퍼에서 2배로 기본칩수를 늘릴 수 있는 기술이다. 일반 반도체 메모리 소자인 디램의 집적화와 관련해 중용한 요인으로는 칩(Chip)과 셀(Cell)의 면적 감소를 들 수 있다. 그러나 기존의 장비로는 이를 실현하기가 어려워 고도의 공정기술 개발에도 불구하고 한계에 봉착하게 된다. 종래의 디램셀 제조방법을 간략하게 설명하면, 반도체 기판에 필드 산화막을 형성하고, 게이트 산화막을 성장시킨 다음, 바로 단결정실리콘을 증착해 불순물 주입공정을 행하고, 게이트 전극 및 워드선 패턴을 형성한 다음, 고집적화에 따른 MOSFET(Metal Oxide Semiconductor FET)의 전적기 특성을 개선하기 위해 스페이서 산화막을 이용한 LDD(lightly doped drain)구조의 활성영역을 갖는 MOSFET 형성공정을 실시하고, 이어서 일정 두께의 절연 산화막을 증착하고, MOSEFT의 드레인(Drain) 영역위에 선택 식각으로 콘택 홀을 형성하고, 이 콘택 홀위에 불순물이 주입된 다결정실리콘 또는 폴리사이드를 증착해 드레인 활성영역과 접속시키고, 마스크를 이용해 소정의 크기로 비트선 전극을 형성한다. 이어서, 일정두께의 절연 산화막을 증착하고, MOSFET의 소오스(Source)영역위에 선택 식각으로 콘택 홀을 형성하고, 이 콘택 홀위에 불순물이 주입된 저장전극 다결정실리콘을 증착해 소오스 활성영역과 접속시키고, 마스크를 이용해 소정의 크기로 저장전극을 형성한 다음, 저장전극 표면을 따라 NO 또는 ONO 복합구조의 유전막을 성장시키고, 그 위에 불순물이 주입된 다결정실리콘을 소정의 크기로 패턴해, 플레이트 전극을 형성함으로써 기존의 디램셀(DRAM Cell) 공정을 완료하게 된다. 이와같은 구조로 제조되는 반도체 집적회로는 현재의 공정능력을 감안할 때, 고집적화될수록 사용하기가 힘들다. 따라서, 본 발명에서는 종래의 공정방법을 이용하여 새로운 구조의 디램셀을 실현함으로써, 반도체소자의 고집적화에 대비할 수 있는 장치 및 제조방법을 제공하는데 그 목적이 있다. 이상의 목적을 달성하기 위한 본 발명은, 반도체 메모리 소자의 새로운 구조 및 제조방법에 대한 것으로 P-Well(또는 N-Well)이 형성된 반도체 웨이퍼 위에 통산의 방법으로 필드 산화막과 LDD구조의 활성영역을 갖는 MOSFET을 구비하는 공정과, 일정 두께의 제1절연막을 증착하고, MOSFET의 소오스과 접속되도록 소정의 크기로 제1저장전극을 형성한 다음, 그 표면을 따라 제1 유전막을 형성하고, 제1플레이트 전극을 형성한 다음, 제2절연막을 증착하는 공정과, 제3절연막을 증착하고, 이를 평탄화하고, 그 위에 상부 셀의 스위치 역할을 하는 LDD구조의 박막 MOSFET를 형성하는 공정과, 제4절연막을 증착하고 저장전극 콘택 홀을 이용해서 박막 MOSFET의 소오스 활성영역과 접속되는 제2저장전극을 형성한 후, 상기 제2저장전극 상부에 제2복합구조(NO 또는 ONO)유전막을 형성하고, 제2플레이트 전극을 형성하는 공정과, 상기 제2플레이트 전극의 상부에 제5절연막과 제6절연막을 증착하고, 비트선 콘택홀 마스크를 이용해 제6, 5, 4 절연막, 박막 MOSFET의 드레인 활성영역과 기판, 제3, 2, 1 절연막을 연속해서 선택식각해 기판(Bulk) MOSFET의 드레인 활성영역과 접속하는 비트선을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 제조과정을 자세하게 설명하면 다음과 같다. 제1도는 본 발명을 구현하기위한 마스크를 도시한 레이아웃도이다. 제2a 도 내지 제2e 도는 본 발명의 실시예인 디램셀의 제조공정을 도시한 단면도이다. 제1도는 본 발명을 구현하기 위한 마스크 도면으로 a는 분리영역 마스크, b는 게이트 전극 및 워드선 마스크, c는 저장전극 콘택홀 마스크, d는 저장전극 마스크, e는 플레이트 전극 마스크, f는 박막 MOSFET 기판 마스크, g는 비트선 콘택홀 마스크, h는 비트선 전극 마스크를 나타낸다. 제2a 도는 P-Well(또는 N-Well)이 형성된 반도체 웨이퍼(1)위에 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS라 함) 방식으로 필드 산화막(2)을 성장하고, 이어서 제1 게이트 산화막(3)과 게이트 전극 및 워드선용 다결정실리콘을 시간 지연없이 증착한 다음, 상기 다결정실리콘에 불순물 주입공정을 행하고, 게이트 전극 및 워드선 마스크(b)를 이용해 다결정실리콘을 소정의 크기로 식각해 제1게이트 전극(4) 및 워드선(4′) 패턴을 형성하고, 상 대적으로 저농도인 N형(또는 P형) 불순물 이온주입을 행하고, 제1 스페이서 산화막(5)을 형성한 다음, 상대적으로 고농도인 N형(또는 P형) 불순물 이온주입을 행하여 LDD 구조의 기판 활성영역(6,6′)을 갖는 기판 (Bulk) MOSFET을 형성한 상태의 단면도이다. 제2b 도는 상기 구조의 전표면에 일정두께의 제1 절연막(7)을 증착하고, 저장전극 콘택홀 마스크(c)를 이용해 소오스 부분의 기판 활성영역(6)위의 제1절연막(7)을 선택식각한 다음, 일정두께의 다결정실리콘을 증착해 상기 활성영역(6)과 접속시키고, 저장전극 마스크(d)를 이용해 다결정실리콘을 소정의 크기로 패턴해서 제1저장전극(8)을 형성한 다음, 그 표면을 따라 제1 유전막(9)을 형성하고, 다결정실리콘을 증착하고, 플레이트 전극 마스크(e)를 이용해서 제1플레이트 전극(10)을 형성한 다음, 일정두께의 제2절연막(11)을 증착한 상태의 단면도이다. 제2c 도는 상기 구조의 전표면에 일정두께의 제3절연막(12)을 증착해 이를 평탄화하고, 박막 기판(13)역할을 하게될 다결정실리콘을 증착시키고, 재결정 공정이나 열적공정을 실시한 다음, 박막 기판(13)으로 쓰일 부분을 제외한 부분은 박막 기판 마스크(f)를 이용해 제거하고, 이어서 제2게이트 산화막(14)과 게이트 전극 및 워드선용 다결정실리콘을 시간 지연없이 증착한 다음, 상기 다결정실리콘에 불순물 주입공정을 행하고 게이트 전극 및 워드선마스크(b)를 이용해 다결정실리콘을 소정의 크기로 식각해 제2게이트 전극(15) 및 워드선(15′) 패턴을 형성하고, 상대적으로 저농도인 N형(또는 P형) 불순물 이온주입을 행하고, 제2스페이서 산화막(16)을 형성한 다음, 상대적으로 고농도인 N형(또는 P형) 불순물 이온주입을 행하여 LDD 구조의 박막 활성영역(17, 17′)을 갖는 박막 MOSFET을 형성한 상태의 단면도이다. 제2D 도는 상기 구조의 전표면에 일정두께의 제4 절연막(18)을 증착하고, 저장전극 콘택홀 마스크(c)를 이용해 소오스 부분의 박막 활성영역(17)위의 제4 절연막(18)을 선택식각한 다음, 일정두께의 다결정실리콘을 증착해 상기 박막 활성영역(17)과 접속시키고, 저장전극 마스크(d)를 이용해 다결정실리콘을 소정의 크기로 패턴해서 제2저장전극(19)을 형성한 다음, 그 표면을 따라 제2 유전막(20)을 형성하고, 다결정실리콘을 증착하고, 플레이트 전극 마스크(f)를 이용해서 제2플레이트 전극(21)을 형성한 상태의 단면도이다. 제2E 도는 상기 구조의 전면에 제5 절연막(22)과 제6절연막(23)을 증착하고, 비트선 콘택홀 마스크(g)를 이용해 제 6, 5, 4 절연막(23, 22, 18), 드레인 부분의 박막 활성영역(17′)과 기판(13), 제 3, 2, 1 절연막(12, 11, 7)을 연속해서 선택식각해 드레인 부위의 기판 활성영역(6′)과 접속되도록 다결정실리콘(또는 폴리사이드)를 증착하고, 비트선 마스크(h)를 이용해 비트선 전극을 형성함으로써 본 발명에 의한 새로운 구조의 디램(DRAM) 셀이 형성된 것을 도시한 단면도이다.
상기한 본 발명에 의하면, 동일면적상에서 기존보다 2배로 집적화 시킬 수 있고, 이는 결국 동일 면적의 웨이퍼를 이용해 기존보다 2배로 기본 칩수를 늘릴 수 있어 원가절감의 효과가 있다.

Claims (1)

  1. 반도체 기판 상에 제1게이트 산화막과 제1게이트 전극, 제1스페이서 산화막 및 기판 활성영역으로 구성되는 하부 제1 MOSFET를 형성하는 공정과, 상기 기판 활성영역 중 일측을 노출시키는 저장전극 콘택홀을 구비하는 제1절연막을 형성하는 공정과, 상기 저장전극 콘택홀을 통하여 상기 기판 활성영역과 접촉되는 제1저장 전극과 제1유전체 및 제1플레이트 전극으로 구성되는 제1캐패시터를 형성하는 공정과, 상기 구조의 전표면에 평탄화용 제2절연막을 형성하는 공정과, 상기 제2 절연막 상에 다결정 실리콘으로된 박막 기판을 형성하는 공정과, 상기 박막 기판 상에 제 2게이트 산화막과 제2 게이트 전극, 제2 스페이서 산화막 및 박막 활성영역으로 구성되는 상부 제 MOSFET를 형성하되 상기 기판 활성영역과 박막 활성영역이 상하로 중첩되게 형성하는 공정과, 상기 박막 활성영역을 노출시키는 저장전극 콘택홀을 구비하는 제3절연막을 형성하는 공정과, 상기 저장전극 콘택홀을 통하여 상기 박막 활성영역과 접촉되는 제2저장 전극과 제2유전체 및 제2플레이트 전극으로 구성되는 제2캐패시터를 형성하는 공정과, 상기 제2절연막 상부의 제3 절연막에서 상기 제1 절연막 까지 순차적으로 식각하여 상기 박막 활성영역 중 타측의 측부와 기판 활성영역 중 타측의 상부를 노출시키는 비트선 콘택홀을 형성하는 공정과, 상기 비트선 콘택홀을 통하여 상기 기판 활성영역 및 박막 활성영역과 접촉되는 비트선 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 디램셀 제조방법.
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