JP5476619B2 - Ｓｏｉ型トランジスタを用いたメモリアレイ - Google Patents

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Description

本発明は、セミコンダクタ・オン・インシュレータ型トランジスタを用いたメモリアレイに関する。
電界効果トランジスタは、典型的には、半導体基板内で所定の間隔を置いて離れて位置する、一般的にはソース、ドレインと称される一対の拡散領域を有する。そのようなトランジスタは、拡散領域の間の分離領域に隣接して、拡散領域の間に電流を流すための電界を形成するためのゲートを有する。このゲートに隣接し、拡散領域の間に位置する基板領域はチャネルと称される。
半導体基板は、通常、低不純物濃度のバルク単結晶シリコン基板からなる。拡散領域は、典型的には、反対導電型の導電性増強不純物をかなり高い不純物濃度で有している。これに代えて、基板は、下層絶縁層の上に低不純物濃度半導体物質の薄い層が設けられた形式とすることもできる。そのようなものは、一般的には、セミコンダクタ・オン・インシュレータ（ＳＯＩ）型構造と称されている。ＳＯＩ構造における拡散領域は、薄いシリコン層を完全に通して延在することができ、そのようなものは、一般的には、完全ディプリーション型ＳＯＩ構造と呼ばれている。これに代えて、拡散領域は、薄いシリコン層の厚さの一部だけに入り込んで、又は全部を通して延在してもよく、そのようなものは、一般的には、一部ディプリーション型ＳＯＩ構造と呼ばれている。何れにしても、導電ゲートは、ほぼ水平方向に向けられたトランジスタ内の拡散領域の間にゲート作用をもたらすように、ＳＯＩ構造層の上側又は下側の何れか一方に配置される。
電界効果トランジスタは、集積回路に用いられる一つの典型的な電子装置又は部品を構成する。高密度集積回路は、主として、半導体ウェーハから製造される。製造工程が完了した半導体ウェーハには、個々のチップを形成するために最終的にはウェーハから切り離される、複数個の全く同一の分割可能なダイ領域が含まれる。ダイ領域又は切断されたダイは動作試験が行われ、良品ダイは、最終製品又は装置で使用される封止パッケージ内に組み込まれる。
集積回路の一形態はメモリである。半導体メモリの基本単位はメモリセルである。１ビットの情報を記憶することができるメモリセルのサイズは、半導体基板又はウェーハの単位面積当りのセル数をより多くするために、どんどん小さくなってきている。そうすることにより、集積メモリ回路をよりコンパクトにできると共に、その動作速度をより速くすることができる。
半導体メモリの例には、ＲＯＭ，ＲＡＭ，ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭが含まれる。それらの内ある種のものは、速度よりも小型化及び経済性に重きが置かれている。他のものではまた、電光のような超高速性に重きが置かれている。ある種のメモリはデータを永久的に保持し、他のものでは、一時的にデータを保持し、毎秒数百回の割合で保持内容がリフレッシュされなければならない。最も小さいメモリセルの一つは、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）の単一トランジスタと単一コンデンサからなる。
本発明の一態様に係るメモリアレイは、電界効果トランジスタ及び蓄積コンデンサにより個々に特徴づけられた複数のメモリセルを備えるメモリアレイであって、
前記電界効果トランジスタはセミコンダクタ・オン・インシュレータ型のトランジスタからなり、該トランジスタは、
絶縁体層と、
前記絶縁体層上に設けられた半導体物質層と、
前記半導体物質層の下面部分に設けられたドレイン領域と、
前記半導体物質層の上面部分に、前記ドレイン領域とは上下方向に間隔を置いて設けられたソース領域と、
前記半導体物質層に作動上隣接して設けられ、前記ソース領域と前記ドレイン領域との間に位置するゲートと、を備え、
前記蓄積コンデンサは、前記ソース領域に電気的に接触するよう前記半導体物質層上に設けられ、
前記複数のメモリセルの前記ゲートは互いに接続されてワード線を形成しており、
ビット線がビット線コンタクトを介して前記ドレイン領域と電気的に接触しており、
異なるメモリセルの少なくとも三つのドレイン領域が前記ゲートの下方で互いに接続されて、共通ドレイン領域を形成しており、
単一のビット線コンタクトが前記共通ドレイン領域と電気的に接触することで、二個を超えるメモリセルが前記単一のビット線コンタクトと動作可能に関連付けられている。
本発明の他の態様に係るメモリアレイは、メモリセルのメモリアレイであって、
上面を有する基板と、
前記上面上に設けられた絶縁層と、
前記絶縁層上に設けられ、前記絶縁層との間の境界面と、該境界面から間隔を置いた上面とを有する半導体物質層と、
前記境界面に近接して、前記半導体物質層の内部に収容されたドレイン拡散領域と、
前記半導体物質層の内部に完全に収容され、個々のゲート誘電体物質により前記半導体物質層から電気的に絶縁された一連の細長い導電性ゲート線であって、各々互いに反対側にある横側面を有し、前記半導体物質層の内部に互いに間隔を置いて設けられ、各上端が前記半導体物質層の前記上面の下方に設けられたゲート線と、
前記半導体物質層の内部に収容された一連のソース拡散領域であって、個々のソース拡散領域が個々のそれぞれのゲート線と関連付けられ、その関連付けられたゲート線の一方の横側面にのみ設けられたソース拡散領域と、
前記半導体物質層の内部に収容された一連の絶縁性封止部であって、個々の絶縁性封止部が個々のそれぞれのゲート線と関連付けられ、それぞれの関連付けられたゲート線上に設けられ、前記半導体物質層の前記上面と実質的に同一平面であるほぼ平坦な上端を更に有する絶縁性封止部と、
前記一連のゲート線上に設けられ、各ゲート線と関連付けられた前記ソース拡散領域と導通する蓄積ノードと、
前記蓄積ノード上に設けられたコンデンサ誘電体層と、
前記蓄積ノードに動作可能に近接して前記コンデンサ誘電体層上に設けられたセル板ノードと、
前記セル板ノード上に設けられた絶縁層と、
前記絶縁層により前記ゲート線の上方に支持されたビット線と、
前記ビット線と結合し、前記絶縁層を貫通して延び、前記ドレイン拡散領域と導通している電気コンタクトであって、前記一連のゲート線のそれぞれが前記ドレイン拡散領域と動作可能に関連付けられた電気コンタクトと、を備え、
異なるメモリセルの少なくとも三つのドレイン領域が前記ゲート線の下方で互いに相互接続されて、共通ドレイン領域を形成しており、また、単一のビット線コンタクトが前記共通ドレイン領域に電気的に接触することで、二個を超えるメモリセルが前記単一の電気コンタクトと動作可能に関連付けられている。
本発明の一態様に係るトランジスタは、セミコンダクタ・オン・インシュレータ型のトランジスタであって、
絶縁体層と、
前記絶縁体層上に設けられ、上面を有する半導体物質層と、
前記半導体物質層の内部にそれを貫通して設けられ、前記半導体物質層中に縦方向に延びる細長いトランジスタゲート線であって、該ゲートが前記縦方向に延びる互いに反対側の横側面を有する、トランジスタゲート線と、
前記トランジスタゲートの前記横側面の一方上の半導体物質層の内部に収容され、前記トランジスタゲートの下方には延びず、前記トランジスタゲートの前記横側面の他方上には存在しないドレイン拡散領域であって、前記トランジスタゲートに沿ってソース拡散領域よりも遠くまで延びるドレイン拡散領域と、
前記トランジスタゲートの前記横側面の前記一方上の前記半導体物質層の内部に収容され、前記ドレイン上に上下方向に延び、前記トランジスタゲートの前記横側面の前記他方上には存在しないソース拡散領域と、
前記半導体物質層の上面まで、かつ、前記ソース拡散領域まで、下方に延びるソースコンタクトと、
前記半導体物質層の上面を貫通して、かつ、前記ドレイン拡散領域まで、下方に延びるドレインコンタクトと、を備え、
前記ソース及びドレインコンタクトは、前記ゲート線と実質的に平行に走る平面内にある。
本発明の一態様に係るメモリ回路は、シーケンシャルアクセスを必要としない複数のメモリセルを備えるメモリ回路であって、前記複数のうちの少なくとも一部分が単一のビット線コンタクトのための２つを超えるメモリセルを有し、メモリセルの前記一部分は、個々のソース領域と、共有された共通のドレイン領域とを更に備え、前記ソース領域は前記共有された共通のドレイン領域上に上下方向に配置されており、メモリセルの前記一部分のトランジスタはシリコン・オン・インシュレータ型の電界効果トランジスタを更に備える。
本発明のこれら及び他の特徴は、図１〜図１２に示す第一実施例のウェーハ片１０について先ず最初に話を進める以下の説明によって明らかとなるであろう。ウェーハ片１０は、その上面全体に絶縁層１４（例えば、酸化シリコン層）が設けられたバルク単結晶シリコン基板１２を有する。絶縁層１４の厚さは、例えば、２０００Å〜５０００Åである。絶縁層１４の上には半導体物質層１６が設けられる。半導体物質層１６の厚さは、例えば、３０００Å〜８０００Åである。それは、典型的且つ好ましくは、単結晶シリコンである。したがって、酸化層１４及びバルクシリコン１２は基板を構成し、その上に半導体物質層１６が堆積される。説明を更に進める目的で、セミコンダクタ・オン・インシュレータ層１６は、外側面（上部面）１８と内側面（下部面）２０を有するものとする。好ましくは酸化シリコン（ＳｉＯ２）である保護及びエッチング停止層２２が、セミコンダクタ・オン・インシュレータ層１６の外側方向に設けられる。層２２の厚さは、例えば２０００Åから５０００Åであり、例としての材料は不純物の無い酸化シリコンである。
図２及び図３を参照すると、トランジスタゲート線開口２４が、保護層２２を通して及び保護層２２の中に、パターンエッチングされ、それにより、ゲート線開口側壁２５が画定される。図示実施例では、ゲート線開口２４は、セミコンダクタ・オン・インシュレータ層１６を完全に貫通して設けられる。
図４を参照すると、ゲート線開口側壁２５には、好ましくは熱酸化又は堆積処理によって設けられる酸化シリコン状のゲート絶縁層２６が設けられる。その後、トランジスタゲート開口２４の残りの部分を完全に充填するように、層２８が堆積される。
図５を参照すると分かるように、層２８は、最終的には電気的に導体である細長い導電性トランジスタゲート線３０を画定するために、例えば化学・機械研磨法又はレジストエッチバック法によって、好ましくは平坦化エッチングされる。ゲート線３０は、それが形成されると同時に基本的には電気的に導電性を有するように、堆積されたままの層２８は、好ましくは、その位置で導電的に不純物をドープしたポリシリコン、又はタングステン（Ｗ），タングステンシリコン（ＷＳｉｘ）等の他の導電物質からなる。このようにして、トランジスタゲート３０は、半導体物質層１６内に設けられ、そして、図示実施例においては、その層を完全に通して延在する。話を更に進める目的で、細長い導電性ゲート線３０は、対向した横側面３２、３３を有するものとする。したがって、トランジスタゲート３０は、セミコンダクタ・オン・インシュレータ層１６内に、その外側面１８から内側面２０まで設けられることになる。
図６及び図７を参照すると、第一の注入マスク３４が設けられ、その後、ウェーハ１０はｎ＋導電型不純物のイオン注入が行われ、それにより、セミコンダクタ・オン・インシュレータ層１６内部で且つ内側面２０の所に、第一の上下方向内側拡散領域３５が形成される。
図８及び図９を参照すると、第二のフォトレジストマスク３６が、ウェーハ片１０に対して設けられ、第一の上下方向内側拡散領域３５に対して所定の間隔離れた位置であってセミコンダクタ・オン・インシュレータ層１６の外側面１８の位置にｎ＋型物質からなる第二の上下方向外側拡散領域３８を形成するために、イオン注入が実施される。当業者ならば、注入不純物の量及びエネルギーを適当に変えることにより、所定の二つの異なる上下方向の位置に、図示するようなイオン注入を得られることが理解できるであろう。電界効果トランジスタのチャネル領域３９は、このようにして、外側拡散領域３８と内側拡散領域３５との間に、上下方向の関係をもって画定される。したがって、図示したソース／ドレイン拡散領域３５及び３８は、チャネル３９およびゲート線３０に対して、動作上近接して設けられる。トランジスタゲート線３０は、セミコンダクタ・オン・インシュレータ層１６内で、効果的に且つ動作上チャネル領域３９に隣接して配置されることにより、ゲート線３０に適当な電圧が印加されると、チャネル領域３９内に電界が形成される。ゲート線３０はこのようにまた、それに電圧が印加されたとき電界を形成するように、上下方向に間隔をもって設けられたソース／ドレイン拡散領域３５と３８との間に位置すると共に、好適実施例では、ソース／ドレイン拡散領域の両方に沿って上下方向に延在している。これに代えて、ゲート線は、ソース／ドレイン拡散領域の一方又は双方の一部分だけに沿って上下方向に延在するように製造してもよい。
ゲート線への電圧の印加により、主となる拡散領域内に形成される電界は、ソース／ドレイン拡散領域３５，３８が本来的に高不純物濃度（例えば、１０２０−１０２１ ｉｏｎｓ／ｃｍ３）であるために、回路動作に悪い影響をもたらすものとは思えない。
図１０を参照すると、もう一つのマスク層４０が、そこを通してセミコンダクタ・オン・インシュレータ層１６に対してイオン注入が行われる非マスク部分４１を残して設けられている。イオン注入が行われることにより、セミコンダクタ・オン・インシュレータ層１６を通って内側拡散領域３５まで、ｎ＋型導電性プラグコンタクト４２が形成される。
図１１及び図１２を参照すると、絶縁性誘電体層４３が、エッチング停止層２２の外側に設けられている。該層４３は、好ましくは、ボロフォスフォシリケイトグラス（ＢＰＳＧ）から成る。第一のコンタクト用開口４４がＢＰＳＧ層４３及びエッチング停止層２２を介して導電性プラグ４２までエッチングされ、その開口後、内側即ち第一拡散領域３５に対して有効的に電気的に接続されるように導電性材料が充填される。第二のコンタクト用開口４５は、ＢＰＳＧ層４３及びエッチング停止層２２を通過して第二ソース／ドレイン拡散領域３８に達するまでエッチングされ、導電性材料が充填される。したがって、この実施例では、第一コンタクト４４及び第二コンタクト４５は、ゲート線３０の一方の横側面（横側面３２）側に埋設され、且つ、ゲート線３０の長手方向に対してほぼ垂直に走る平面１１−１１（図１２参照）内に設けられる。
図１３〜図１５は、他の実施例であるウェーハ片１０ａを示す。既に説明した第一実施例で用いた参照符号を適切であればそのまま使用し、差があるものについては元の符号に追加記号“ａ”を付加して、または異なる参照符号により示すものとする。ここで、第一の電気コンタクト４４ａと第二の電気コンタクト４５ａは、ゲート線３０の横側面３２側であって、且つゲート線３０に対してほぼ平行に走る面５０（図１３参照）内に埋設される。
次に、本発明によるＤＲＡＭ回路などのメモリ回路について、図１６及び図１７を参照しながら説明する。同図には、バルク単結晶シリコン基板５６及びその上に横設された絶縁酸化層５８を有した半導体ウェーハ片５５が示されている。セミコンダクタ・オン・インシュレータ層６０は、絶縁酸化層５８の外側に設けられ、例示的に示した外側部分６１と内側部分６２を有する。ｎ＋型導電性増強不純物が層６０の内側部分６２にイオン注入されることにより、少なくとも二つであって、より好ましくはより多い数のメモリセルに対して共通のドレイン領域となる注入領域６４が形成される。
上に説明した第一実施例の特徴によれば、一連の横長且つ電気的導電性を有したゲート線／ワード線６５ａ，６５ｂ，６５ｃ等は最終的には、セミコンダクタ・オン・インシュレータ層６０内に設けられる。ゲート線がそこから形成されるトラフ又は開口は、セミコンダクタ・オン・インシュレータ層６０内に向かって部分的にエッチングを行うことにより形成され、そのエッチングには典型的には、層６０の共通ドレイン領域６４を貫通せず且つ遮断しないように、時間規制エッチング法が用いられる。その後、ゲート絶縁層６６がワード線開口に設けられる。それに続き、ワード線開口は、ワード線トラフの残りの部分を充填するように、導電性材料６５が充填される。その後、セミコンダクタ・オン・インシュレータ層６０の最も外側面に対して窪み部分を形成するために時間規制エッチングが実施される。こうして形成された窪みは次に電気的絶縁材料が充填されることにより、図示の導電部分６５上に電気的絶縁キャップ６８が形成される。
続いて、適切なマスキングを行い、そして、セミコンダクタ・オン・インシュレータ層６０の外側部６１にｎ＋型導電性増強不純物を用いてイオン注入を実施し、図に示すソース領域７０ａ，７０ｂ，７０ｃ等を形成する。したがって、セミコンダクタ・オン・インシュレータ層６０の領域７１が複数のソース７０とドレイン６４の間に形成され、これが、関連したワード線によってゲート制御される個々の電界効果トランジスタのチャネル領域を構成する。
二つの絶縁誘電体層７２、７４がセミコンダクタ・オン・インシュレータ層６０の外側に設けられる。コンデンサ構造体７６ａ，７６ｂ，７６ｃ等が、セミコンダクタ・オン・インシュレータ層６０の外側に図示の如く絶縁誘電体層７２に関連して設けられる。コンデンサはそれぞれ、蓄積ノード７７とコンデンサ誘電体層７８を有する。共通コンデンサセル板ノード８０がコンデンサ誘電体層の外側に設けられ、これは、アレイ全体を通して全てのコンデンサに共通に接続されている。したがって、各蓄積コンデンサ７６は、関連する各電界効果トランジスタのソース領域７０の一つと電気的に接続される。そのように接続されたコンデンサと電界効果トランジスタは、ＤＲＡＭアレイの単一メモリセルを構成する。
共通ドレイン領域６４と電気的接続をとるために、導電性埋込プラグ７９がセミコンダクタ・オン・インシュレータ層６０内に設けられる。絶縁誘電体層７２、７４内に導電性プラグ８２が設けられ、ドレインプラグ７９と電気的に接続される。一連のビット線８４が絶縁誘電体層７４の外側に設けられる。ビット線はワード線に直交して走り、各ビット線は導電性ドレインプラグ８２／７９と電気的に接続される。
シーケンシャルアクセスを必要としない、ワード線に直交する線に沿って設けられた複数個のメモリセルを有した従来のメモリアレイは、単一のビット線コンタクトを共有するメモリセルを最大で二つ有していた。しかしながら、上に説明した本発明の好ましい実施例によれば、線に沿った二つを超える（少なくとも三つの）メモリセルを単一のビット線コンタクトに対して関連付けさせることができる。図示の共通ドレイン注入領域６４は、それに関連したビット線の下をそれにほぼ平行に走る線の形状にパターン化すればよい。所与の一連の関連したコンデンサに要求されるコンタクトの数は、各共通ドレイン線領域６４に関連した比抵抗値によって制限されるであろう。共通ドレイン線領域６４の導電性増強不純物濃度が約１０２０ｉｏｎｓ／ｃｍ３である場合、１つのビット線コンタクト７９／８２に対して、８個までのコンデンサを線に沿って関係付けることが期待できる。したがって、好ましい実施例では、４個、５個、６個、７個、８個又はそれ以上のメモリセルを１つのビット線コンタクトに関連付けることができる。本願の発明者は、メモリセルのシーケンシャルアクセスを必要としないもので、そのようなことが可能なメモリアレイ構造を有したものを従来技術として知らない。
上に説明した好適実施例はまた、ＤＲＡＭ回路等のメモリ回路にとって好ましい構造を提供する。そのメモリ回路は、セミコンダクタ・オン・インシュレータ層内にほぼ垂直方向に形成された電界効果トランジスタを有した複数個のメモリセルを有するものである。
更に、上で説明した好ましい実施例によれば、メモリアレイは、互いに電気的に接続されると共に、メモリセルの一つのワード線の少なくとも一つの下を走るドレイン領域を有した少なくとも二つのメモリセルを有する。
更に、好ましい実施例による新規な点は、アレイ内の複数個のワード線がセミコンダクタ・オン・インシュレータ層内にそれを通って形成された、メモリセルのメモリアレイにあると言える。また、上記実施例によるメモリセルによれば、各メモリセルが必要とする占有面積が６ｆ２以下であるＤＲＡＭアレイの製造を可能とする。ここで、“ｆ”はアレイを製造するときの、最小フォトリソグラフィック特性寸法である。６ｆ２は、これまで、一連のワード線に対して垂直に走る線に沿ってシーケンシャルアクセスを必要としない単一のＤＲＡＭメモリセルのサイズとしては、実際に可能な最小限度として理解されていたものである。
さらに具体的には、上で説明した実施例によれば、アレイの一部分内に、それぞれが２ｆ×（２ｆ＋ｆ／Ｎ）と同等又はそれ以下の占有面積しか必要としない複数個の個々のメモリセルの形成を可能とする。ここで、“Ｎ”は特定部分又は線内における単一ビット線コンタクト当りのメモリセルの数である。したがって、“ｆ”の値が小さく且つ“Ｎ”の値が大きくなればなるほど、任意ＤＲＡＭメモリセルに要求される占有面積は少なくなる。例えば、Ｎ＝８のときは、個々のメモリセルのサイズはおよそ４．２５ｆ２まで減少させることができる。
ＤＲＡＭであるか他のメモリ回路であるかに拘わらず、上述した実施例によれば、アレイのゲート線がセミコンダクタ・オン・インシュレータ内に、好ましくはそこを完全に通って設けられ、そのゲート線がセミコンダクタ・オン・インシュレータ層内で互いにほぼ平行して走るようになったトランジスタゲートアレイの提供が可能となる。図示した実施例におけるそのようなゲートのアレイは、好ましくは、図示したＤＲＡＭ回路に示すように、セミコンダクタ・オン・インシュレータ層の全体を通して延在するものではない。
本発明による半導体ウェーハ片の、ある製造工程における断面図である。 図１のウェーハ片の図１に示す工程に続く工程の断面図である。 図２における概略上面図である。 図１のウェーハ片の図２に示す工程に続く工程の断面図である。 図１のウェーハ片の図４に示す工程に続く工程の断面図である。 図１のウェーハ片の図５に示す工程に続く工程の断面図である。 図６における概略上面図である。 図１のウェーハ片の図６に示す工程に続く工程の断面図である。 図６における概略上面図である。 図１のウェーハ片の図８に示す工程に続く工程の断面図である。 図１のウェーハ片の図１０に示す工程に続く工程の断面図である。 図１１における概略上面図である。 本発明によるウェーハ片の他の実施例を示す概略上面図である。 図１３のウェーハ片において線１４−１４で切断した断面図である。 図１３のウェーハ片において線１５−１５で切断した断面図である。 本発明によるウェーハ片の更に他の実施例を示す断面図ある。 図１６における概略上面図である。

Claims (3)

  1. 電界効果トランジスタ及び蓄積キャパシタにより個々に特徴づけられた複数のメモリセルを備える、シーケンシャルアクセスを必要としないメモリアレイであって、
    前記電界効果トランジスタはセミコンダクタ・オン・インシュレータ型のトランジスタからなり、該トランジスタは、
    絶縁体層と、
    前記絶縁体層上に設けられた半導体材料層と、
    前記半導体材料層の下面部分に設けられたドレイン領域と、
    前記半導体材料層の上面部分に、前記ドレイン領域とは上下方向に間隔を置いて設けられたソース領域と、
    前記半導体材料層に作動上隣接して設けられ、前記ソース領域と前記ドレイン領域との間に位置するゲートと、を備え、
    前記蓄積キャパシタは、前記ソース領域に電気的に接触するよう前記半導体材料層上に設けられ、
    前記複数のメモリセルの前記ゲートは互いに接続されてワード線を形成しており、
    ビット線が、導電性プラグからなるビット線コンタクトを介して前記ドレイン領域と電気的に接触しており、
    少なくとも３つのメモリセルの個々のドレイン領域が前記ゲートの下方で互いに接続されて、共通ドレイン領域を形成しており、前記少なくとも３つのメモリセルの前記個々のドレイン領域を含む前記共通ドレイン領域の全体が平坦な形状を有し、前記共通ドレイン領域の全体が単一の材料でできており、かつ、前記共通ドレイン領域の全体が前記少なくとも３つのメモリセルの前記個々のドレイン領域と同一の不純物濃度を有しており、
    １つのビット線コンタクトが前記共通ドレイン領域と電気的に接触することで、前記少なくとも３つのメモリセルが前記１つのビット線コンタクトと動作可能に関連付けられており、前記１つのビット線コンタクトと動作的に関連付けられたメモリセルの数が、前記共通ドレイン領域の不純物濃度に従って決定されている、メモリアレイ。
  2. シーケンシャルアクセスを必要としない、複数のメモリセルからなるメモリアレイであって、
    上面を有する基板と、
    前記上面上に設けられた絶縁層と、
    前記絶縁層上に設けられ、前記絶縁層との間の境界面と、該境界面から間隔を置いた上面とを有する半導体材料層と、
    前記境界面に近接して、前記半導体材料層の内部に収容されたドレイン拡散領域と、
    前記半導体材料層の内部に完全に収容され、個々のゲート誘電体材料により前記半導体材料層から電気的に絶縁された一連の細長い導電性ゲート線であって、各々相対する横側面を有し、前記半導体材料層の内部に互いに間隔を置いて設けられ、各上端が前記半導体材料層の前記上面の下方に設けられたゲート線と、
    前記半導体材料層の内部に収容された一連のソース拡散領域であって、個々のソース拡散領域が個々のそれぞれのゲート線と関連付けられ、その関連付けられたゲート線の一方の横側面にのみ設けられたソース拡散領域と、
    前記半導体材料層の内部に収容された一連の絶縁性封止部であって、個々の絶縁性封止部が個々のそれぞれのゲート線と関連付けられ、それぞれの関連付けられたゲート線上に設けられ、前記半導体材料層の前記上面と実質的に同一平面であるほぼ平坦な上端を更に有する絶縁性封止部と、
    前記一連のゲート線上に設けられ、各ゲート線と関連付けられた前記ソース拡散領域と導通する蓄積ノードと、
    前記蓄積ノード上に設けられたキャパシタ誘電体層と、
    前記蓄積ノードに動作可能に近接して前記キャパシタ誘電体層上に設けられたセル板ノードと、
    前記セル板ノード上に設けられた絶縁層と、
    前記絶縁層により前記ゲート線の上方に支持されたビット線と、
    前記ビット線と結合し、前記絶縁層を貫通して延び、かつ前記ドレイン拡散領域と導通している、導電性プラグからなるビット線コンタクトと、
    を備え、
    少なくとも３つのメモリセルの個々のドレイン拡散領域が前記ゲート線の下方で互いに相互接続されて、共通ドレイン領域を形成しており、前記少なくとも３つのメモリセルの前記個々のドレイン拡散領域を含む前記共通ドレイン領域の全体が平坦な形状を有し、前記共通ドレイン領域の全体が単一の材料でできており、かつ、前記共通ドレイン領域の全体が前記少なくとも３つのメモリセルの前記個々のドレイン拡散領域と同一の不純物濃度を有しており、
    １つのビット線コンタクトが前記共通ドレイン領域に電気的に接触することで、前記少なくとも３つのメモリセルが前記１つのビット線コンタクトと動作可能に関連付けられており、前記１つのビット線コンタクトと動作的に関連付けられたメモリセルの数が、前記共通ドレイン領域の不純物濃度に従って決定されている、メモリアレイ。
  3. シーケンシャルアクセスを必要としない、複数のメモリセルを備えるメモリ回路であって、
    前記複数のメモリセルのうちの少なくとも一部分が１つのビット線コンタクト毎に少なくとも３つのメモリセルを有し、該少なくとも３つのメモリセルは、個々のソース領域と、該ソース領域の下方に間隔を置いて配置された個々のドレイン領域とを備え、前記少なくとも３つのメモリセルの前記個々のドレイン領域が互いに接続されて、共通ドレイン領域を形成しており、前記個々のドレイン領域を含む前記共通ドレイン領域の全体が平坦な形状を有し、前記共通ドレイン領域の全体が単一の材料でできており、前記共通ドレイン領域の全体が前記少なくとも３つのメモリセルの前記個々のドレイン領域と同一の不純物濃度を有しており、また、導電性プラグからなる１つのビット線コンタクトがビット線と前記共通ドレイン領域との間に電気的に接続されることで、前記少なくとも３つのメモリセルが前記１つのビット線コンタクトと動作可能に関連付けられており、前記１つのビット線コンタクトと動作的に関連付けられたメモリセルの数が、前記共通ドレイン領域の不純物濃度に従って決定されており、前記少なくとも３つのメモリセルのトランジスタはシリコン・オン・インシュレータ型の電界効果トランジスタからなる、メモリ回路。
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