JPH0352192A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野１ 本発明は、半導体メモリに係り、特にメモリの動作余裕
度を拡大するための補償回路に関する。 【従来の技術】 バイボーラメモリの高速化には、負荷の重いビット線を
高速に放電することが必須である。従来技術は、ビット
線の放電電流として働く読み出し電流を大きくすること
で、これに対処してきた。 従来技術の一例を第８図に示す。同図において、Ｃはメ
モリセル、Ｗ，ＬＷはワード線、ＢＯ，Ｂｌはビット線
、ＱｒｅｆＯ，Ｑｒｅｆｌは参照トランジスタ、ＢＳは
ビット線選択信号、ＢＤはビット線岨動回路、ＩＢＯ，
ＩＢＩはビット線放電電流源、ＯＢは出力バッファ、Ｄ
ｏはデータ出力信号である。メモリセルＣは、特公昭６
２−７６３９号で述べられているように、ショットキバ
リアダイオード（以下ＳＢＤ）に直列に抵抗を接続する
ことにより、読み出し電流を数ｍＡ流すことができる。 これにより，ビット線の負荷容量を高速に放電すること
ができる。

【発明が解決しようとする課題］ しかし、高集積化が進みビット線に接続されるセル数が
増加し、ビット線の長さが長くなると、ビット線の配線
抵抗ＲＢＯ，ＲＢＩが増加する。 このため、ビット線の配線抵抗による電圧降下により、
メモリセルの読み出しマージンが減少する。 ビット線の配線抵抗による電圧降下Ｖ　ｄｒｏｐは、配
線抵抗をＲＢ、読み出し電流をＩＲとするとＶｄｒｏｐ
　＝　Ｒ　Ｂ−Ｉ　Ｒ となるので、Ｖ　ｄｒｏｐを小さくするためには、読み
出し電流ＩＲを小さくしなければならない。 ところが従来技術では、 （読み出し電流）＝（ビット線放電電流）であるため、
読み出し電流を小さくすると、ビット線の放電が遅くな
り，アクセス時間が増大するという問題があった。 上記の問題を解決するため、第９図に示す半導体メモリ
セルが提案されている。 以下同図を用いて，本メモリセルの動作を説明する．Ｃ
はメモリセル、Ｗ，ＬＷはワード線、Ｂ０．Ｂ１はビッ
ト線、Ｑ　ｒａｆ　Ｏ　，　Ｑ　ｒｅｆ　１は参照トラ
ンジスタ、ＷＳはワード線選択信号、ＢＳはビット線選
択信号、ＢＤはビット線卵動回路、ＩＢＯ，ＩＢＩ，Ｉ
Ｙは電流源．ＯＢは出力バッファ、Ｄｏはデータ出力信
号である。メモリセルＣは、ｐｎｐトランジスタＱＰＯ
，ＱＰＩとｎｐｎトランジスタＱＮＯ，ＱＮＩからなる
２組のサイリスタを相互に接続してフリッププロップを
構成し、トランジスタＱＮＯ，ＱＮＩのエミソタに電流
源として働くトランジスタＱＣＳを接続し、ダイオード
Ｄｏ，Ｉｎによりビット線と上記サイリスタを結合した
構成となっている。 本メモリセルの選択状態（読み出し状態）、非選択状態
（保持状態）の制御は、第１０図に示すように、ワード
線・ビット線間の電圧ＶＷＢにより行なう。以下では、
トランジスタＱＰＯ，ＱＮＯが導通しており，トランジ
スタＱＮＯのコレクタは低電位、トランジスタＱＮＩの
コレクタは高電位となっているとする。 非選択状態では，トランジスタＱＰＯ，ＱＮＯはともに
飽和領域で動作しており，トランジスタＱＮＯ，ＱＮＩ
のコレクタ間の電位差ＶＭＣは、ＶＭＣ＝　ＶＢＥ　−
　ＶＥＣ（ｓａｔｕｒａｔｉｏｎ）　４　７００ｍＶ　
　　　（１）ＶＢＥ：トランジスタＱＰＯのベース・エ
ミッタ間電圧（〜７００ｍＶ） Ｖ　Ｅ　Ｃ　（ｓａｔｕｒａｔｉｏｎ）　：　トランジ
スタＱＰＯの飽和時のエミッタ・コレクタ間電圧（〜Ｏ
ＩＩｌ■）となっている。 この時、ＶＷＢは高電位側のコレクタに接続されている
ダイオードＤ１が導通しないように、ＶＷＢ＝：＝ＶＥ
Ｃ（ｓａｔｕｒａｔｉｏｎ）　＋ＶＦ（ｏｆｆ）’＝Ｏ
Ｖ　　　　（２）Ｖ　Ｆ　（ｏｆｆ）　：ダイオードＤ
１の非導通時の７ノード・カソード間電圧（〜ＯＶ） の電圧を印加する。これは、ワード線選択信号ＷＳを低
電位にする、あるいは、ビット線選択信号ＢＳを低電位
にしてビット線を高電位にすることにより実現できる。 従って、非選択時には、第１０図に示すように、メモリ
セルからビッ１一線に読み出し電流は流れない。 選択状態では、ダイオードＤ１が導通し、トランジスタ
ＱＰＯが能動領域で動作するようになるまでＶＷＢを大
きくする．すなわち、 Ｖ’ＪＢ　＝　ＶＥＣ　（ａｃｔｉｖｅ）　＋　ＶＦ　
（ｏｎ）　”＝　１．ＯＶ　　　　　　（３）Ｖ　Ｅ　
Ｃ　（ａｃｔｉｖｅ）　：　トランジスタＱＰＯを能動
領域で動作させるために必要な工呈ツタ・コレクタ間電
圧（〜３００ｍＶ） Ｖ　Ｆ　（ｏｎ）　：ダイオードＤ１の導通時のアノー
ド・カソード間電圧（〜７００ｍＶ） の電圧を印加する。これは、ワードｇｉ！！択信号ＷＳ
を高電位にし、かつ、ビット線選択信号ＢＳを高電位に
してビット線を低電位にすることにより実現できる。こ
のときビット線の電位はトランジスタＱｒｅｆ　Ｏ　，
　Ｑｒｅｆ　１のベースに印加されている参照電位Ｖ　
ｒｅｆから決まるので、所望のＶＷＢが得られるように
Ｖｒｅｆを設定する．これにより、トランジスタＱＰＯ
は定電流源として働くようになり、ダイオードＤｉを通
ってビット線に流れ出す読み出し電流ＩＲは、第１０図
に示すように、ＩＲ＝ｈＦＥ（ｐｎｐｌＩｓＴ　　　　
　　　　　　（４）ｈＦＥ（ｐｎｐ）：トランジスタＱ
ＰＯの電流増幅率ＩＳＴ：保持電流 となる。なお、トランジスタＱＣＳは、メモリセルが選
択状態になったとき、保持電流を安定に供給するための
電流源として働く。 この時、参照トランジスタＱｒｅｆＯ，Ｑｒｅｆ１のエ
ミッタ電流はそれぞれ、Ｉｎ−ＩＲ，ＩＢ（ＩＢ：電流
源ＩＢＯ，ＩＢＩによるビット線放電電流）となる。こ
の電流の差を出力バソファＯＢで増幅して、データ出力
信号Ｄｏとして出力する。 今，保持電流ＩＳＴを２μＡ．ｐｎｐトランジスタの電
流増幅率ｈ　Ｆ　Ｅ　（ｐｎｐ）を１００とすると、読
み出し電流ＩＲは２００μＡとなる。すなわち、ビット
線に定常的に流れる電流は２００μＡ程度であり、従来
の数ｍＡの１／１０程度に低減できる．これにより，ビ
ット線の配線抵抗ＲＢＯ，ＲＢ１が高集積化により大き
くなっても，配線抵抗による電圧降下は小さくすること
ができる。また、ビット線の放電電流ＩＢは、ＩＲとは
独立に設定でき、従来通り数ｍＡ’流すことができるの
で、ビット線は高速に放電され、高集積化によるアクセ
ス時間の増加は生じない。 しかし、上記のメモリセルでは、メモリセルのｐｎｐト
ランジスタの直流増幅率ｈ　Ｆ　Ｅ　（ｐｎｐ）及びダ
イオードＤｏ，Ｄｉの導通時のアノード・カソード間電
圧ＶＦ（ｏｎ）の製造ばらつきによる動作余裕度減少の
問題が考慮されていなかった。 すなわち、読み出し電流ＩＲは上記式（４）で決まるの
で、ｈ　Ｆ　Ｅ　（ｐｎρ）が製造ばらつきにより小さ
くなると、読み出し電流が減少し、アクセス時間が遅く
なる、あるいは、読み出しが行なえない等の問題が生じ
る。 また、メモリセルを選択状態にするには、ワード線・ビ
ット線間の電圧ＶＷＢを式（３）で決まる電圧に設定す
る必要があるが、Ｖ　Ｆ　（ｏｎ）が製造ばらつきによ
り大きくなると、その分だけｐｎｐ！”ランジスタのＶ
ＥＣが減少する。このため、ｐｎｐトランジスタは飽和
領域で動作するようになり、読み出し電流が減少し、ア
クセス時間が遅くなる、あるいは、読み出しが行なえな
い等の問題が生じる． 本発明の目的は、メモリセルのｐｎｐトランジスタの直
流増幅率ｈ　Ｆ　Ｅ　（ｐｎｐ）及びダイオードＤＯ，
Ｄｉの導通時のアノード・カソード間電圧■Ｆ　（ｏｎ
）がばらついても動作余裕度が減少しない半導体メモリ
を提供することにある。 ［課題を解決するための手段１ メモリセルのｐｎｐｈランジスタの直流増幅率ｈ　Ｆ　
Ｅ　（ｐｎｐ）がばらついても動作余裕度が減少しない
半導体メモリを提供するためには、二つのトランジスタ
のコレクタとベースを相互に接続したフリップフロップ
と、上記トランジスタと逆極性の負荷トランジスタと、
メモリセルとビット線を結合するダイオードとからなる
メモリセルを、複数のワード線と、複数のビット線の交
点に配置し、メモリセルに保持電流を供給する電流源回
路を具備する半導体メモリにおいて、上記電流源回路を
、コレクタに負荷抵抗を接続した、上記メモリセルの負
荷トランジスタと同様の電気的特性を持つトランジスタ
と、上記負荷抵抗で発生した電圧を増幅する増幅回路と
、その出力によりバイアスされる電流源から構成すれば
よい。また、上記電流源回路を直列に多段接続し、その
出力電流をメモリセルの保持電流としてもよい。 さらに、メモリセルのダイオードＤｏ，Ｄｉの導通時の
アノード・カソード間電圧Ｖ　Ｆ　（ｏｎ）がばらつい
ても動作余裕度が減少しない半導体メモリを提供するた
めには、二つのトランジスタのコレクタとベースを相互
に接続したフリップフロツプと、上記トランジスタと逆
極性の負荷トランジスタと、メモリセルとビット線を結
合するダイオードとからなるメモリセルを、複数のワー
ド線と、複数のビット線の交点に配置し、ビット線にエ
ミッタを接続した参照トランジスタと、そのベースに参
照電位を印加する参照電位発生回路を具備する半導体メ
モリにおいて、上記参照電位発生回路を、上記メモリセ
ルと同様の電気的特性を持つ擬似メモリセルと、上記擬
似メモリセルを読み出し状態にバイアスするバイアス回
路と，上記擬似メモリセルで発生した電圧を増幅し、参
照電位を発生する増幅回路で構成すればよい。 【作用】 前述のように読み出し電流ＩＲは式（４）で表される。 従って．ＩＲをｈ　Ｆ　Ｅ　（ｐｎρ）がばらついても
一定値のｒＲｏにするには、ｈ　Ｆ　Ｅ　（ｐｎｐ）の
変動に応じて、 で決まるＩＳＴをメモリセルに供給してやれば良い。 そこで本発明では、式（５）をｈ　Ｆ　Ｅ　（ｐｎρ）
で級数展開し， ＩＳＴ＝ａＯ−ａｉｈＦＥ（ｐｎｐ）＋ａ２・ｈＦＥ（
ｐｎｐ）”−ａ３・ｈＦＥ（ｐｎｐ）’　＋　・・・（
６）で近似したＩＳＴを供給する保持電流源回路を提供
する。式（６）の第ｎ項目までを使用する場合は、上記
電流源回路をｎ段直列に接続すればよい。従って、直列
接続の段数を適当に設計することで、任意の精度を得る
ことができる．これにより．ｈＦ　Ｅ　（ｐｎｐ）が製
造ばらつきにより変動しても、読み出し電流を一定に保
つことができ、メモリの動作余裕度を拡大することがで
きる． また．ＶＦ（ｏｎ）の製造ばらつきに起因する動作余裕
度の減少に関しては、ビット線の低電位を決めるＶｒｅ
ｆ発生回路に擬似メモリセルを使用することにより、Ｖ
　Ｆ　（ｏｎ）の変動に応じて、Ｖｒｅｆ発生回路の駈
動電流を制御する構成となっている．これにより、Ｖ　
Ｆ　（ｏｎ）が製造ばらつきにより変動しても、選択状
態のセルのワード線・ビット線間電圧ＶＷＢを、読み出
し電流が一定になるように制御することができ、メモリ
の動作余裕度を拡大することができる。

【実施例１ 第ｌ図は本発明の第工の実施例であり、ｐｎｐトランジ
スタの直流増幅率ｈ　Ｆ　Ｅ　（ｐｎｐ）の製造ばらつ
きを補償する保持電流源回路を示している。 同図において、Ｑｌはメモリセルに使用するトランジス
タと同じ特性を有するｐｎｐトランジスタ（例えば、メ
モリセルそのものの結線を一部分変更することで実現で
きる．）、Ｑ２，Ｑ３はｎｐｎｈランジスタ，Ｒｌ〜Ｒ
４は抵抗、■１は電流源、ＶＥＥは電源電位、Ｖｌ，Ｖ
２は内部電源電位、ＯＵＴは出力端子である。電流源工
１の電流をＩｉ、出力端子ＯＵＴに流れ込む電流をＩＳ
Ｔとすると、 ＶＢＥ（Ｑ２）：　トランジスタＱ２のベース・エミッ
タ間電圧 ＶＢＥ（Ｑ３）：　ｈランジスタＱ３のベース・エミッ
タ間電・圧 となる。ここでＶ２は，ＩＳＴの電源電圧（ＶＥＥ）依
存性をなくすため、 ａＶＥＥ となるような内部電源を使用する。 ように変形できる。 ＩＳＴ＝αｌ−β１・Ｉｉ−ｈＦＥ（ｐｎｐ）また、 式（７）は次の （９） Ｖ２−ＶＥＥ−ＶＢＥ（Ｑ３）＋−−ＶＢＥ（Ｑ２）Ｒ
２ α１＝ Ｒ４ Ｒ２・Ｒ４ このように、本実施例では、ＩＳＴがｈＦＥ（ρｎｐ）
の１次式で表現され，上記式（６）の第２項までで近似
したものに相当する。ここで，α１，β１は互いに独立
に設計できるので、αｌ，βｌの値を適当に設定するこ
とにより、ｋｌＦ　Ｅ　（ｐｎｐ）が変動してもＩＲを
ほぼ一定にすることができる。 第２図は、本発明の効果を示したもので、ｈＦＥ（ρｎ
ｐ）及びＩＲの設計中心値をそれぞれ１００、２００μ
Ａとした場合である。同図（ａ）はｈＦＥ（ＰｎＰ）に
対するＩＳＴの変化を示したもので、本実施例により、
ｈ　Ｆ　Ｅ　（ｐｎｐ）が減少したときは工ＳＴが増加
し、ｈ　Ｆ　Ｅ　（ｐｎｐ）が増加したときは工ＳＴが
減少するようにできることがわかる．これにより，同図
（ｂ）に示す（図中の第１の実施例）ように、ｈ　Ｆ　
Ｅ　（ｐｎｐ）の変動にたいして、読み出し電流ＩＲを
ほぼ一定に保つことができ、メモリの動作余裕度を拡大
することができる。 第３図は本発明の第２の実施例で，第１図の実施例を２
段直列に接続したものである。同図において、ＶＳＩ，
ＶＳ２は第１図の実施例と同一の保持電流源回路である
。出力端子○ＵＴＩに流れ込む電流をＩｏｌ、出力端子
ＯＵＴ２に流れ込む電流をＩＳＴとすると，第１図の実
施例と同様にＩｏ１＝ａｌ−β１　・Ｉｉ−ｈＦＥ　（
ｐｎｐ）ＩＳＴ＝α２−β２４ｏ１・ｈＦＥ（ＰｎＰ）
＝α２−β２・（α１−β１　・Ｉｉ−ｈＦＥ　（ｐｎ
ｐ））　・ｈＦＥ　（ｐｎｐ）＝α２−α１・β２・ｈ
ＦＥ（ｐｎｐ）＋β１・β２・Ｉｉ−ｈＦＥ（ｐｎｐ）
”　　　　　　　　（１０）と表せる． このように、本実施例では，ＩＳＴがｈＦＥ（ρｎｐ）
の２次式で表現され、上記式（６）の第３項までで近似
したものに相当する．ここで、α１，β１，α２，β２
の値を適当に設定することで第２図（ａ）に示す（図中
の第３図の実施例）ように、ｈＦ　Ｅ　（ｐｎｐ）が減
少したときはＩＳＴが増加し、ｈＦ　Ｅ　（ＰＪＩＰ）
が増加したときはＩＳＴが減少するようにできる。これ
により、同図（ｂ）に示すように、第１図の実施例より
もさらに、ｈ　Ｆ　Ｅ　（ｐｎρ）の変動にたいして、
読み出し電流ＩＲを一定に保つことができるようになる
。 本実施例からわかるように、第ｌ図の保持電流源回路の
直列接続段数を増やせば、任意の精度で読み出し電流Ｉ
Ｒのｈ　Ｆ　Ｅ　（ｐｎｐ）依存性を減らすことができ
、メモリの動作余裕度を拡大することができる。 第４図は本発明の第３の実施例で、ダイオードのアノー
ド・カソード間電圧Ｖ　Ｆ　（ｏｎ）の製造ばらつきを
補償するＶｒｅｆ発生回路を示している。 ＤＣはメモリセルと同じ構造及び特性を持つ擬似メモリ
セル、ＶＲＧはＶｒｅｆ発生回路で、トランジスタＱ５
，Ｑ６，Ｑ７からなるカレントスイッチと、トランジス
タＱ８，抵抗Ｒ６からなる電流源と、Ｒ７，Ｒ８の負荷
抵抗と，トランジスタＱ９，ＱＩＯ，電流源Ｉ４，Ｉ５
からなるエミッタホロワから構成される。抵抗Ｒ５，ダ
イオードＤ２はバイアス回路を構成し，トランジスタＱ
４，電流源工３はエミッタホロヮを構成している．書き
込み制御信号ＷＥ’　．データ信号Ｄ’ＩＯ，Ｄ■１は
、書き込み時に参照電位ＶｒｅｆＯ，Ｖｒｅｆｌのいず
れか一方を、書き込みデータに応じて低レベルにするよ
うにＶｒｅｆ発生回路を制御するための信号である．ま
た、抵抗Ｒ５，ダイオードＤ２からなるバイアス回路は
、擬似メモリセルＤＣに保持電流ＩＳＴを供給し、電流
源工２は、読み出し電流ＩＲを供給するためのものであ
る。 同図において、Ｖｒｅｆ発生回路の電流源トランジスタ
Ｑ８のベース電位ＶＣＳは、 ＶＣＳ＝Ｖ３−ＶＥＣ（ＱＰＯ）−ＶＦ（ＤＩ）−ＶＢ
Ｅ（Ｑ４）　　　　　（１１）ＶＥＣ　（ＱＰＯ）：ト
ランジスタＱＰＯのエミッタ・コレクタ間電圧 ＶＦ　（Ｄｉ）：ダイオードＤ１のアノード・カソード
間電圧 ＶＢＥ　（Ｑ４）：トランジスタＱ４のベース・エミソ
タ間電圧 で表される。ここでＶ３は、Ｖ　ｒ　ｅ　ｆの電ｇ電圧
依存性をなくすため、 となるような内部電源を使用する。 従って、参照電位ＶｒｅｆＯは、 Ｒ８ ＶｒｅｆＯ　＝　Ｖ４−−・（ＶＣＳ−ＶＢＥ（Ｑ８）
−ＶＥＥ）−ＶＢＥ（Ｑ９）Ｒ６ Ｒ８ ＝〒（ＶＥＣ（ＱＰＯ）　＋ＶＦ（ＤＩ））＋｛Ｖ４−
ＶＢＥ（Ｑ９）Ｒ６ ＶＢＥ Ｒ８ −−−（Ｖ３−ＶＥＥ−ＶＢＥＣＱ４）−ＶＢＥ（Ｑ８
）））　　　（１３）Ｒ６ （Ｑ８）：トランジスタＱ８のベース・エミッ夕間電圧 ＶＢＥ　（Ｑ９）：トランジスタＱ９のベース・エミッ
タ間電圧 となる． すなわち、 その分だけ参照な位ＶｒｅｆＯが変化するので、読み出
し電流を一定にすることができる。 第９図に示したメモリセル以外にも、第５図ないし第７
図に示したメモリセルにも本発明を適用することができ
る。 第５図は結合ダイオードをショットキバリアダイオード
（以下ＳＢＤ）で実現したもの、第６図は電流源として
働くトランジスタＱＣＳを抵抗で代用したもの，第７図
はトランジスタが深い飽和領域で動作しないようにベー
ス・コレクタ間をＳＢＤでクランプしたものである．以
上のいずれのメモリセルにも本発明を適用することがで
き、メモリセルの特徴を活かしつつ，動作余裕度を拡大
することができる． （発明の効果】 以上述べたように、本発明によれば、メモリセルのｐｎ
ｐｈランジスタの直流増幅率ｈ　Ｆ　Ｅ　（ｐｎρ）及
びダイオードのアノード・カソード間電圧ＶＦ（ｏｎ）
がばらついても動作余裕度の減少しない半導体メモリを
提供することができる．

【図面の簡単な説明】

第１図はｐｎｐトランジスタの直流増幅率の変動を補償
する実施例を示した回路図、第２図は本発明の効果を示
した特性図、第３図はｐｎｐトランジスタの直流増幅率
の変動を補償するもう１つの実施例を示した回路図，第
４図はメモリセルのダイオードのアノード・カソード間
電圧の変動を補償する実施例を示した回路図、第５．６
．７図は本発明と組み合わせることができるメモリセル
の例を示した回路図，第８１Ｊｉ！ｉ．第９図は従来技
術を示した回路図、１０図はメモリセルの動作説明図で
ある。 符号の説明 Ｗ，ＬＷ・・・ワード線、ＢＯ，Ｂｌ・・・ビット線、
Ｃ・・・メモリセル、ＩＳＴ・・・保持電流、ＩＲ・・
・読み出し電流．　ｈ　Ｆ　Ｅ　（ｐｎｐ）・・・ｐｎ
ｐトランジスタの直流増幅率、Ｖ　Ｆ　（ｏｎ）・・・
ダイオードの７ノード・カソート間電圧．ＶＳＩ，ＶＳ
２・・・保持電流源、ＤＣ・・・擬似メモリセル．ＶＲ
Ｇ・・・参照電位発生回路。 １１田 第３図 〃 チ２　＆　（ａ） 半２図（ｂ） ７００ 八ノ＝と（ｔ〒Ｖ冫 ノｌ１２ 第ｙ図 竿ｂ図 ＬＷ

Claims (1)

1. 【特許請求の範囲】 １、二つのトランジスタのコレクタとベースを相互に接
   続したフリップフロップと、上記トランジスタと逆極性
   の負荷トランジスタと、メモリセルとビット線を結合す
   るダイオードとからなるメモリセルを、複数のワード線
   と、複数のビット線の交点に配置し、メモリセルに保持
   電流を供給する電流源回路を具備する半導体メモリにお
   いて、上記電流源回路を、コレクタに負荷抵抗を接続し
   た上記メモリセルの負荷トランジスタと同様の電気的特
   性を持つトランジスタと、上記負荷抵抗で発生した電圧
   を増幅する増幅回路と、その出力によりバイアスされる
   電流源から構成したことを特徴とする半導体メモリ。 ２、上記電流源回路を直列に多段接続し、その出力電流
   をメモリセルの保持電流としたことを特徴とする第１請
   求項に記載の半導体メモリ。 ３、上記電流源回路の出力電流は、上記負荷トランジス
   タの直流増幅率のｎ次多項式（ｎは１以上の整数）で表
   されることを特徴とする第１請求項記載の半導体メモリ
   。 ４、二つのトランジスタのコレクタとベースを相互に接
   続したフリップフロップと、上記トランジスタと逆極性
   の負荷トランジスタと、メモリセルとビット線を結合す
   るダイオードとからなるメモリセルを、複数のワード線
   と、複数のビット線の交点に配置し、ビット線にエミッ
   タを接続した参照トランジスタと、そのベースに参照電
   位を印加する参照電位発生回路を具備する半導体メモリ
   において、上記参照電位発生回路を、上記メモリセルと
   同様の電気的特性を持つ擬似メモリセルと、上記擬似メ
   モリセルを読み出し状態にバイアスするバイアス回路と
   、上記擬似メモリセルで発生した電圧を増幅し、参照電
   位を発生する増幅回路で構成したことを特徴とする半導
   体メモリ。