JP2000149557A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Continuous-Control Power Sources That Use Transistors (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 省電力を要求される動作モードにおける半導
体集積回路の消費電力を低減する。 【解決手段】 DRAMにおいて、メモリセル21の記
憶情報のセルフリフレッシュのための周辺回路25へは
電圧Vint を供給し、かつメモリセル21へ書き込み電
圧を供給するためのセンスアンプ24へは電圧Vint2を
供給するための内部降圧回路40を設ける。Vint は、
DRAMの通常動作モードではVint1であり、セルフリ
フレッシュモードではVint1より低いVint2である。セ
ンスアンプ24へは、通常動作モード及びセルフリフレ
ッシュモードのいずれであってもVint2を供給する。こ
れにより、メモリセル21のデータ保持特性を悪化させ
ることなく、セルフリフレッシュ動作時に周辺回路25
への供給電圧Vint を下げることでDRAMの消費電力
を低減する。
体集積回路の消費電力を低減する。 【解決手段】 DRAMにおいて、メモリセル21の記
憶情報のセルフリフレッシュのための周辺回路25へは
電圧Vint を供給し、かつメモリセル21へ書き込み電
圧を供給するためのセンスアンプ24へは電圧Vint2を
供給するための内部降圧回路40を設ける。Vint は、
DRAMの通常動作モードではVint1であり、セルフリ
フレッシュモードではVint1より低いVint2である。セ
ンスアンプ24へは、通常動作モード及びセルフリフレ
ッシュモードのいずれであってもVint2を供給する。こ
れにより、メモリセル21のデータ保持特性を悪化させ
ることなく、セルフリフレッシュ動作時に周辺回路25
への供給電圧Vint を下げることでDRAMの消費電力
を低減する。
Description
【0001】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ(DRAM)等の、内部降圧回路を
搭載した半導体集積回路に関するものである。
ダムアクセスメモリ(DRAM)等の、内部降圧回路を
搭載した半導体集積回路に関するものである。
【0002】
【従来の技術】半導体集積回路の低消費電力化及びその
内部素子の信頼性確保のため、内部降圧回路を搭載した
半導体集積回路の開発が盛んになってきている。内部降
圧回路により外部電源電圧VCCに基づいて内部降圧電圧
を発生させ、該内部降圧電圧を内部素子へ供給するので
ある。例えば、特開昭63−244217号公報に記載
された回路によれば、VCCの依存性の少ない内部降圧電
圧が得られる。
内部素子の信頼性確保のため、内部降圧回路を搭載した
半導体集積回路の開発が盛んになってきている。内部降
圧回路により外部電源電圧VCCに基づいて内部降圧電圧
を発生させ、該内部降圧電圧を内部素子へ供給するので
ある。例えば、特開昭63−244217号公報に記載
された回路によれば、VCCの依存性の少ない内部降圧電
圧が得られる。
【0003】一方、特開昭64−13292号公報に
は、省電力動作を要求されるバッテリーバックアップ時
のセルフリフレッシュ機能を備えたDRAMが記載され
ている。このDRAMでは、外部からのRAS(ロウア
ドレスストローブ)とCAS(カラムアドレスストロー
ブ)との特別な印加タイミングによって、通常動作モー
ドからセルフリフレッシュモードへの移行が起動され
る。ただし、従来は、省電力動作を要求されるセルフリ
フレッシュ時にも、通常動作時と同じ電圧で内部素子を
駆動していた。
は、省電力動作を要求されるバッテリーバックアップ時
のセルフリフレッシュ機能を備えたDRAMが記載され
ている。このDRAMでは、外部からのRAS(ロウア
ドレスストローブ)とCAS(カラムアドレスストロー
ブ)との特別な印加タイミングによって、通常動作モー
ドからセルフリフレッシュモードへの移行が起動され
る。ただし、従来は、省電力動作を要求されるセルフリ
フレッシュ時にも、通常動作時と同じ電圧で内部素子を
駆動していた。
【0004】さて、堀口真志らによる電子情報通信学会
技術研究報告ICD91−129(1991年,第25
〜32頁)には、バーンインに適したDRAM用電圧リ
ミッタが提案されている。この電圧リミッタによれば、
通常は安定した内部降圧電圧が得られ、かつVCCを上げ
るだけで前記内部降圧電圧より高いバーンイン加速試験
のための電圧が内部素子へ自動的に供給される。そのた
めに、該電圧リミッタは、通常動作時用の内部降圧電圧
を発生するための第1の基準電圧発生回路(VRNレギュ
レータ)と、該内部降圧電圧を調整するための第1のト
リマ部とに加えて、バーンイン加速試験用の高電圧を発
生するための第2の基準電圧発生回路(VRBレギュレー
タ)と、該高電圧を調整するための第2のトリマ部とを
備えていた。
技術研究報告ICD91−129(1991年,第25
〜32頁)には、バーンインに適したDRAM用電圧リ
ミッタが提案されている。この電圧リミッタによれば、
通常は安定した内部降圧電圧が得られ、かつVCCを上げ
るだけで前記内部降圧電圧より高いバーンイン加速試験
のための電圧が内部素子へ自動的に供給される。そのた
めに、該電圧リミッタは、通常動作時用の内部降圧電圧
を発生するための第1の基準電圧発生回路(VRNレギュ
レータ)と、該内部降圧電圧を調整するための第1のト
リマ部とに加えて、バーンイン加速試験用の高電圧を発
生するための第2の基準電圧発生回路(VRBレギュレー
タ)と、該高電圧を調整するための第2のトリマ部とを
備えていた。
【0005】
【発明が解決しようとする課題】従来のDRAMでは、
前記のようにセルフリフレッシュ時にも通常動作時と同
じ電圧で内部素子を動作させていたので、バッテリーバ
ックアップ時のDRAMの消費電力を十分に低減するこ
とができなかった。
前記のようにセルフリフレッシュ時にも通常動作時と同
じ電圧で内部素子を動作させていたので、バッテリーバ
ックアップ時のDRAMの消費電力を十分に低減するこ
とができなかった。
【0006】また、上記電圧リミッタを搭載したDRA
Mは、互いに独立した2つの基準電圧発生回路を備えて
いたので、消費電流やレイアウト面積の増加を招いてし
まっていた。また、2つのトリマ部を設けていたこと
は、消費電流やレイアウト面積の増加に拍車をかけてい
た。
Mは、互いに独立した2つの基準電圧発生回路を備えて
いたので、消費電流やレイアウト面積の増加を招いてし
まっていた。また、2つのトリマ部を設けていたこと
は、消費電流やレイアウト面積の増加に拍車をかけてい
た。
【0007】本発明の目的は、省電力を要求される動作
モードにおける半導体集積回路の消費電力を低減するこ
とにある。
モードにおける半導体集積回路の消費電力を低減するこ
とにある。
【0008】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路は、少なくとも1つのメモ
リセルと、互いに異なる第1及び第2の内部降圧電圧を
発生するための内部降圧回路と、通常動作時には第1及
び第2の内部降圧電圧のうちの高い方の電圧で駆動さ
れ、かつ省電力動作時には第1及び第2の内部降圧電圧
のうちの低い方の電圧で駆動される第1の内部回路と、
通常動作時及び省電力動作時ともに、メモリセルにデー
タを書き込むために第1及び第2の内部降圧電圧のうち
の低い方の電圧で駆動される第2の内部回路とを備えた
構成を採用したものである。つまり、通常動作時には、
第1の内部回路が第1及び第2の内部降圧電圧のうちの
高い方の電圧で、第2の内部回路が第1及び第2の内部
降圧電圧のうちの低い方の電圧でそれぞれ駆動される。
また、省電力動作時には、メモリセルへのデータ書き込
みの消費電力を低減するように、第1及び第2の内部回
路がともに第1及び第2の内部降圧電圧のうちの低い方
の電圧で駆動されるものである。
め、本発明の半導体集積回路は、少なくとも1つのメモ
リセルと、互いに異なる第1及び第2の内部降圧電圧を
発生するための内部降圧回路と、通常動作時には第1及
び第2の内部降圧電圧のうちの高い方の電圧で駆動さ
れ、かつ省電力動作時には第1及び第2の内部降圧電圧
のうちの低い方の電圧で駆動される第1の内部回路と、
通常動作時及び省電力動作時ともに、メモリセルにデー
タを書き込むために第1及び第2の内部降圧電圧のうち
の低い方の電圧で駆動される第2の内部回路とを備えた
構成を採用したものである。つまり、通常動作時には、
第1の内部回路が第1及び第2の内部降圧電圧のうちの
高い方の電圧で、第2の内部回路が第1及び第2の内部
降圧電圧のうちの低い方の電圧でそれぞれ駆動される。
また、省電力動作時には、メモリセルへのデータ書き込
みの消費電力を低減するように、第1及び第2の内部回
路がともに第1及び第2の内部降圧電圧のうちの低い方
の電圧で駆動されるものである。
【0009】別の観点によれば、本発明の半導体集積回
路は、少なくとも1つのメモリセルを有する内部回路
と、供給された外部電源電圧から複数の内部降圧電圧を
発生するための内部降圧回路とを備えた構成を採用した
ものである。しかも、内部降圧回路は、基準電圧を発生
するための基準電圧発生回路を有する。この基準電圧発
生回路は、定電流源と、該定電流源により供給された電
流から実質的に一定である第1の基準電圧と、該第1の
基準電圧より低くかつ実質的に一定である第2の基準電
圧とを発生するための手段とを有する。また、前記内部
降圧回路は、通常動作のための第1の動作モードを表す
信号に応答して、前記第1の基準電圧に基づき、外部電
源電圧の変動に依存せずに該外部電源電圧より低い一定
のレベルを有する第1の内部降圧電圧を内部回路へ供給
する。また、前記内部降圧回路は、メモリセルの書き込
みデータの保持のための第2の動作モードを表す信号に
応答して、前記第2の基準電圧に基づき、外部電源電圧
の変動に依存せずに該外部電源電圧より低くかつ第1の
内部降圧電圧より低い一定のレベルを有する第2の内部
降圧電圧を内部回路へ供給する。
路は、少なくとも1つのメモリセルを有する内部回路
と、供給された外部電源電圧から複数の内部降圧電圧を
発生するための内部降圧回路とを備えた構成を採用した
ものである。しかも、内部降圧回路は、基準電圧を発生
するための基準電圧発生回路を有する。この基準電圧発
生回路は、定電流源と、該定電流源により供給された電
流から実質的に一定である第1の基準電圧と、該第1の
基準電圧より低くかつ実質的に一定である第2の基準電
圧とを発生するための手段とを有する。また、前記内部
降圧回路は、通常動作のための第1の動作モードを表す
信号に応答して、前記第1の基準電圧に基づき、外部電
源電圧の変動に依存せずに該外部電源電圧より低い一定
のレベルを有する第1の内部降圧電圧を内部回路へ供給
する。また、前記内部降圧回路は、メモリセルの書き込
みデータの保持のための第2の動作モードを表す信号に
応答して、前記第2の基準電圧に基づき、外部電源電圧
の変動に依存せずに該外部電源電圧より低くかつ第1の
内部降圧電圧より低い一定のレベルを有する第2の内部
降圧電圧を内部回路へ供給する。
【0010】
【実施例】以下、本発明の実施例に係る内部降圧回路
と、該内部降圧回路を搭載したDRAMとについて、図
面を参照しながら説明する。
と、該内部降圧回路を搭載したDRAMとについて、図
面を参照しながら説明する。
【0011】(実施例1)図1は、本発明の第1の実施
例に係るDRAMのための内部降圧回路の回路図であ
る。図1に示す内部降圧回路20は、DRAMの内部素
子への供給電圧として内部降圧電圧Vint を出力するた
めの回路であって、基準電圧発生回路10と、2つの差
動増幅器11,13と、出力ドライバーとしての2つの
P形MOSトランジスタQp17,Qp19とを備えてい
る。基準電圧発生回路10は、通常動作時用の基準電圧
(第1の基準電圧)Vref と、バーンイン加速試験用の
基準電圧(第2の基準電圧)Vrefbi とを発生する。第
1の差動増幅器11は、Vrefbiを第1の入力とし、Vi
nt を第2の入力とする。第2の差動増幅器13は、Vr
ef を第1の入力とし、Vint を第2の入力とする。Q
p17のゲートは第1の差動増幅器11の出力により、Q
p19のゲートは第2の差動増幅器13の出力により各々
制御される。VCCは外部電源電圧、VSSは接地電源電圧
である。
例に係るDRAMのための内部降圧回路の回路図であ
る。図1に示す内部降圧回路20は、DRAMの内部素
子への供給電圧として内部降圧電圧Vint を出力するた
めの回路であって、基準電圧発生回路10と、2つの差
動増幅器11,13と、出力ドライバーとしての2つの
P形MOSトランジスタQp17,Qp19とを備えてい
る。基準電圧発生回路10は、通常動作時用の基準電圧
(第1の基準電圧)Vref と、バーンイン加速試験用の
基準電圧(第2の基準電圧)Vrefbi とを発生する。第
1の差動増幅器11は、Vrefbiを第1の入力とし、Vi
nt を第2の入力とする。第2の差動増幅器13は、Vr
ef を第1の入力とし、Vint を第2の入力とする。Q
p17のゲートは第1の差動増幅器11の出力により、Q
p19のゲートは第2の差動増幅器13の出力により各々
制御される。VCCは外部電源電圧、VSSは接地電源電圧
である。
【0012】基準電圧発生回路10は、VCCの依存性の
少ないVref と、VCCに依存したVrefbi とを発生する
ためのCMOS構成の回路である。詳しくは、VSSから
VCCへ向けて2つのP形MOSトランジスタQp16,Q
p14で各々定電圧源(MOSダイオード)を構成し、か
つ1つのP形MOSトランジスタQp13で定電流源を構
成することにより、VCCに依存せずVSSに依存した第1
の基準電圧Vref を発生するようにし、またVCCからV
SSへ向けて2つのP形MOSトランジスタQp10,Qp
11で各々定電圧源(MOSダイオード)を構成し、かつ
1つのN形MOSトランジスタQn10で定電流源を構成
することにより、VSSに依存せずVCCに依存した第2の
基準電圧Vrefbi を発生するようにしたものである。Q
p10,11,14,16 はすべてゲート・ドレイン間を短絡させ
た形のダイオードを形成しており、Qn10のゲートとQ
p14のソースとを短絡させ、Qp13のゲートとQp11の
ドレインとを短絡させた構成となっている。Qp10,11,
13,14,16及びQn10は全て飽和領域で動作させる。10
3はVrefbi のための出力ノード、104はVrefのた
めの出力ノードである。102はQp10とQp11との接
続ノード、105はQp14とQp16との接続ノードであ
る。
少ないVref と、VCCに依存したVrefbi とを発生する
ためのCMOS構成の回路である。詳しくは、VSSから
VCCへ向けて2つのP形MOSトランジスタQp16,Q
p14で各々定電圧源(MOSダイオード)を構成し、か
つ1つのP形MOSトランジスタQp13で定電流源を構
成することにより、VCCに依存せずVSSに依存した第1
の基準電圧Vref を発生するようにし、またVCCからV
SSへ向けて2つのP形MOSトランジスタQp10,Qp
11で各々定電圧源(MOSダイオード)を構成し、かつ
1つのN形MOSトランジスタQn10で定電流源を構成
することにより、VSSに依存せずVCCに依存した第2の
基準電圧Vrefbi を発生するようにしたものである。Q
p10,11,14,16 はすべてゲート・ドレイン間を短絡させ
た形のダイオードを形成しており、Qn10のゲートとQ
p14のソースとを短絡させ、Qp13のゲートとQp11の
ドレインとを短絡させた構成となっている。Qp10,11,
13,14,16及びQn10は全て飽和領域で動作させる。10
3はVrefbi のための出力ノード、104はVrefのた
めの出力ノードである。102はQp10とQp11との接
続ノード、105はQp14とQp16との接続ノードであ
る。
【0013】ここで、基準電圧発生回路10の動作原理
を簡単に説明する。Vref をほぼ一定とすると、飽和領
域で動作するQn10のゲート電位は一定値Vref であ
り、そのソース電位はVSSである。したがって、Qn10
のゲート・ソース間電圧はほぼ一定である。この結果、
Qn10は定電流源として動作し、Qn10のドレイン電流
Idn10はほぼ一定となる。また、Qp10とQp11とQ
n10との各々のドレイン電流Idp10,Idp11,Id
n10が相等しいときのQp11のドレイン電位(そのゲー
ト電位に等しい。)が定常状態におけるVrefbi であ
る。したがって、定常状態におけるIdp10及びIdp
11はほぼ一定である。一方、各々飽和領域で動作するQ
p10とQp11とはそれぞれゲート・ドレイン間を短絡し
たMOSトランジスタにより構成されるダイオードであ
るため、Idp10及びIdp11はその各々のゲート・ソ
ース間電圧によりほぼ決定される。Idp10とIdp11
とが前記のようにほぼ一定であるとき、Qp10及びQp
11の各々のゲート・ソース間電圧はほぼ一定である。以
上のことから、Vrefbi とVCCとの間の電位差(Qp10
のソースとQp11のゲートとの間の電位差に等しい。)
はほぼ一定である。
を簡単に説明する。Vref をほぼ一定とすると、飽和領
域で動作するQn10のゲート電位は一定値Vref であ
り、そのソース電位はVSSである。したがって、Qn10
のゲート・ソース間電圧はほぼ一定である。この結果、
Qn10は定電流源として動作し、Qn10のドレイン電流
Idn10はほぼ一定となる。また、Qp10とQp11とQ
n10との各々のドレイン電流Idp10,Idp11,Id
n10が相等しいときのQp11のドレイン電位(そのゲー
ト電位に等しい。)が定常状態におけるVrefbi であ
る。したがって、定常状態におけるIdp10及びIdp
11はほぼ一定である。一方、各々飽和領域で動作するQ
p10とQp11とはそれぞれゲート・ドレイン間を短絡し
たMOSトランジスタにより構成されるダイオードであ
るため、Idp10及びIdp11はその各々のゲート・ソ
ース間電圧によりほぼ決定される。Idp10とIdp11
とが前記のようにほぼ一定であるとき、Qp10及びQp
11の各々のゲート・ソース間電圧はほぼ一定である。以
上のことから、Vrefbi とVCCとの間の電位差(Qp10
のソースとQp11のゲートとの間の電位差に等しい。)
はほぼ一定である。
【0014】一方、Qp13のゲート・ソース間電圧はV
refbi とVCCとの間の電位差であってほぼ一定であるの
で、飽和領域で動作するQp13は定電流源となる。つま
り、Qp13のドレイン電流Idp13はVCCが変動しても
ほぼ一定である。また、Qp13とQp14とQp16との各
々のドレイン電流Idp13,Idp14,Idp16が相等
しいときのQp14のソース電位が定常状態におけるVre
f である。したがって、定常状態におけるIdp14及び
Idp16はほぼ一定である。一方、各々飽和領域で動作
するQp14とQp16とはそれぞれゲート・ドレイン間を
短絡したMOSトランジスタにより構成されるダイオー
ドであるため、Idp14及びIdp16はその各々のゲー
ト・ソース間電圧によりほぼ決定される。Idp14とI
dp16とが前記のようにほぼ一定であるとき、Qp14及
びQp16の各々のゲート・ソース間電圧はほぼ一定であ
る。以上のことから、Vref とVSSとの間の電位差(Q
p14のソースとQp16のゲートとの間の電位差に等し
い。)はほぼ一定である。
refbi とVCCとの間の電位差であってほぼ一定であるの
で、飽和領域で動作するQp13は定電流源となる。つま
り、Qp13のドレイン電流Idp13はVCCが変動しても
ほぼ一定である。また、Qp13とQp14とQp16との各
々のドレイン電流Idp13,Idp14,Idp16が相等
しいときのQp14のソース電位が定常状態におけるVre
f である。したがって、定常状態におけるIdp14及び
Idp16はほぼ一定である。一方、各々飽和領域で動作
するQp14とQp16とはそれぞれゲート・ドレイン間を
短絡したMOSトランジスタにより構成されるダイオー
ドであるため、Idp14及びIdp16はその各々のゲー
ト・ソース間電圧によりほぼ決定される。Idp14とI
dp16とが前記のようにほぼ一定であるとき、Qp14及
びQp16の各々のゲート・ソース間電圧はほぼ一定であ
る。以上のことから、Vref とVSSとの間の電位差(Q
p14のソースとQp16のゲートとの間の電位差に等し
い。)はほぼ一定である。
【0015】以上説明したように、図1のようなフィー
ドバック構成を採用した基準電圧発生回路10におい
て、Vrefbi はVCCより所定電位だけ低く、VSSに依存
せずVCCに依存した一定の基準電圧となる。また、Vre
f はVSSより所定電位だけ高く、VCCに依存せずVSSに
依存した一定の基準電圧となる。
ドバック構成を採用した基準電圧発生回路10におい
て、Vrefbi はVCCより所定電位だけ低く、VSSに依存
せずVCCに依存した一定の基準電圧となる。また、Vre
f はVSSより所定電位だけ高く、VCCに依存せずVSSに
依存した一定の基準電圧となる。
【0016】基準電圧発生回路10を構成する6つのM
OSトランジスタがすべて飽和領域で動作する場合に
は、式(1)が成り立つ。
OSトランジスタがすべて飽和領域で動作する場合に
は、式(1)が成り立つ。
【0017】 Vref =−(2√βp1*(√βp3+√βp4) /(√(βp1*βp4)−4√(βn0+βp3)))Vtp −(4√(βn0*βp3) /(√( βp1*βp4)−4√(βn0+βp3)))Vtn +VSS (1) βp0, βp1, βp3, βp4, βp6, βn0:Qp10,11,13,1
4,16, Qn10のそれぞれの利得係数 Vtp:P形MOSトランジスタのスレッシュホールド電
圧 Vtn:N形MOSトランジスタのスレッシュホールド電
圧 ただし、簡単のため、各P形MOSトランジスタのスレ
ッシュホールド電圧は相等しいものとした。また、βp0
=βp1、βp4=βp6とすることにより、式(1)がβp0
及びβp6を含まないようにした。Vrefbi の表式は省略
する。
4,16, Qn10のそれぞれの利得係数 Vtp:P形MOSトランジスタのスレッシュホールド電
圧 Vtn:N形MOSトランジスタのスレッシュホールド電
圧 ただし、簡単のため、各P形MOSトランジスタのスレ
ッシュホールド電圧は相等しいものとした。また、βp0
=βp1、βp4=βp6とすることにより、式(1)がβp0
及びβp6を含まないようにした。Vrefbi の表式は省略
する。
【0018】次に、図1中の差動増幅器11,13と出
力ドライバーQp17,Qp19とのはたらきを説明する。
Vint がVrefbi に比較して低くなったときには、Vin
t を上昇させるべく第1の差動増幅器11の出力電圧が
降下してQp17をオンさせる。そして、Vint がVrefb
i まで上昇すると、第1の差動増幅器11の出力電圧が
上昇してQp17をオフさせる。よって、Vint はVrefb
i と同電圧までは上昇する。同様に、第2の差動増幅器
13とQp19とのはたらきにより、Vint はVref と同
電圧までは上昇する。つまり、Vint はVref とVrefb
i との高い方の電圧まで上昇する。
力ドライバーQp17,Qp19とのはたらきを説明する。
Vint がVrefbi に比較して低くなったときには、Vin
t を上昇させるべく第1の差動増幅器11の出力電圧が
降下してQp17をオンさせる。そして、Vint がVrefb
i まで上昇すると、第1の差動増幅器11の出力電圧が
上昇してQp17をオフさせる。よって、Vint はVrefb
i と同電圧までは上昇する。同様に、第2の差動増幅器
13とQp19とのはたらきにより、Vint はVref と同
電圧までは上昇する。つまり、Vint はVref とVrefb
i との高い方の電圧まで上昇する。
【0019】図3は、上記内部降圧回路20におけるV
int の外部電源電圧依存性を示す図である。Vref とV
SSとの差と、Vrefbi とVCCとの差とは、各々所望値に
設定される。しかも、VCCが6Vより低い範囲(DRA
Mの通常動作時のVCCの規定範囲4.5V〜5.5Vを
含む。)では、Vrefbi よりVref を高く設定してある
ので、Vint はVCCに依存しないVref と等しくなる。
一方、VCCが6V以上の範囲(DRAMのバーンイン加
速試験時のVCC範囲)では、Vref よりVrefbi を高く
設定してあるので、Vint はVCCに依存したVrefbi と
等しくなる。このVCCに依存したVint により、DRA
Mの内部素子へのストレスを増大させることができる。
int の外部電源電圧依存性を示す図である。Vref とV
SSとの差と、Vrefbi とVCCとの差とは、各々所望値に
設定される。しかも、VCCが6Vより低い範囲(DRA
Mの通常動作時のVCCの規定範囲4.5V〜5.5Vを
含む。)では、Vrefbi よりVref を高く設定してある
ので、Vint はVCCに依存しないVref と等しくなる。
一方、VCCが6V以上の範囲(DRAMのバーンイン加
速試験時のVCC範囲)では、Vref よりVrefbi を高く
設定してあるので、Vint はVCCに依存したVrefbi と
等しくなる。このVCCに依存したVint により、DRA
Mの内部素子へのストレスを増大させることができる。
【0020】式(1)より明らかなように、スレッシュ
ホールド電圧等の製造バラツキによって、Vref ひいて
はVint のバラツキが発生する。図2は、Vint を調整
するためのトリマ部の構成例(ヒューズROM部)を示
す図である。図2によれば、図1中のQp16は互いに直
列接続された6つのP形MOSトランジスタQp30〜35
により、Qn10は互いに直列接続された6つのN形MO
SトランジスタQn30〜35により各々構成される。F0
〜F4はQp31〜35の各々のソース・ドレイン間に配さ
れたヒューズであり、F5〜F9はQn31〜35の各々の
ソース・ドレイン間に配されたヒューズである。F0〜
F4のうちの少なくとも1本を切断すると、Qp16のチ
ャネル長が等価的に変更される。同様に、F5〜F9の
うちの少なくとも1本を切断すると、Qn10のチャネル
長が等価的に変更される。301〜310は各トランジ
スタ間の接続ノードである。
ホールド電圧等の製造バラツキによって、Vref ひいて
はVint のバラツキが発生する。図2は、Vint を調整
するためのトリマ部の構成例(ヒューズROM部)を示
す図である。図2によれば、図1中のQp16は互いに直
列接続された6つのP形MOSトランジスタQp30〜35
により、Qn10は互いに直列接続された6つのN形MO
SトランジスタQn30〜35により各々構成される。F0
〜F4はQp31〜35の各々のソース・ドレイン間に配さ
れたヒューズであり、F5〜F9はQn31〜35の各々の
ソース・ドレイン間に配されたヒューズである。F0〜
F4のうちの少なくとも1本を切断すると、Qp16のチ
ャネル長が等価的に変更される。同様に、F5〜F9の
うちの少なくとも1本を切断すると、Qn10のチャネル
長が等価的に変更される。301〜310は各トランジ
スタ間の接続ノードである。
【0021】Vref は、式(1)に示されるように基準
電圧発生回路10を構成している各MOSトランジスタ
の利得係数βに依存しており、その利得係数βは式
(2)で表される。
電圧発生回路10を構成している各MOSトランジスタ
の利得係数βに依存しており、その利得係数βは式
(2)で表される。
【0022】 β=μ*Cox*W/2*L (2) ここに、μはキャリアの移動度、Coxはゲート酸化膜容
量、Wはチャネル幅、Lはチャネル長である。式(1)
及び(2)によれば、MOSトランジスタのチャネル長
Lを変化させることにより、その利得係数βを変化させ
ることができ、Vref を変化させることができ、ひいて
はVint を調整できることがわかる。
量、Wはチャネル幅、Lはチャネル長である。式(1)
及び(2)によれば、MOSトランジスタのチャネル長
Lを変化させることにより、その利得係数βを変化させ
ることができ、Vref を変化させることができ、ひいて
はVint を調整できることがわかる。
【0023】次に、ヒューズ切断によりVref とVrefb
i とを同時に補正できることを、図4を用いて説明す
る。図4は、Vint の調整過程を説明するために描かれ
たVint の外部電源電圧依存性を示す図である。図4に
は、Vtp(P形MOSトランジスタのスレッシュホール
ド電圧)が設定値の場合と、Vtpが設定値から−0.0
5V外れた場合と、ヒューズ切断によりVref とVrefb
i とを同時に補正することによりVint を調整した場合
との3通りの場合のVint のVCC依存性を、各々実線、
破線及び一点鎖線で示している。
i とを同時に補正できることを、図4を用いて説明す
る。図4は、Vint の調整過程を説明するために描かれ
たVint の外部電源電圧依存性を示す図である。図4に
は、Vtp(P形MOSトランジスタのスレッシュホール
ド電圧)が設定値の場合と、Vtpが設定値から−0.0
5V外れた場合と、ヒューズ切断によりVref とVrefb
i とを同時に補正することによりVint を調整した場合
との3通りの場合のVint のVCC依存性を、各々実線、
破線及び一点鎖線で示している。
【0024】Vtpがその設定値から0.05V低くなっ
た場合、VCCが6Vより低い範囲ではVint がその設定
値より高くなり、VCCが6V以上の範囲ではVint がそ
の設定値より低くなってしまう。この場合には、図2中
のQn10のための5本のヒューズF5〜F9のうちの所
要の補正量に応じた本数のヒューズを切断する。そうす
れば、ヒューズ切断前よりもQn10のゲート長が等価的
に長くなり、そのドレイン電流Idn10が減少する。こ
の結果、Vrefbi が高くなる。そして同時に、Vrefbi
をゲート入力としたQp13のドレイン電流Idp13が減
少し、Vref が低くなる。つまり、図4中の破線の特性
は、実線の特性に近い一点鎖線の特性に補正される。
た場合、VCCが6Vより低い範囲ではVint がその設定
値より高くなり、VCCが6V以上の範囲ではVint がそ
の設定値より低くなってしまう。この場合には、図2中
のQn10のための5本のヒューズF5〜F9のうちの所
要の補正量に応じた本数のヒューズを切断する。そうす
れば、ヒューズ切断前よりもQn10のゲート長が等価的
に長くなり、そのドレイン電流Idn10が減少する。こ
の結果、Vrefbi が高くなる。そして同時に、Vrefbi
をゲート入力としたQp13のドレイン電流Idp13が減
少し、Vref が低くなる。つまり、図4中の破線の特性
は、実線の特性に近い一点鎖線の特性に補正される。
【0025】逆にVtpが設定値より高くなった場合に
は、図示はしないが、VCCが6Vより低い範囲ではVin
t がその設定値より低くなり、VCCが6V以上の範囲で
はVint がその設定値より高くなってしまう。この場合
には、図2中のQp16のための5本のヒューズF0〜F
4のうちの所要の補正量に応じた本数のヒューズを切断
する。そうすれば、ヒューズ切断前よりもQp16のゲー
ト長が等価的に長くなり、そのドレイン電流Idp16が
減少する。この結果、Vref が高くなる。そして同時
に、Vref をゲート入力としたQn10のドレイン電流I
dn10が減少し、Vrefbi が低くなる。つまり、この場
合にもヒューズ切断によりVref とVrefbiとを同時に
補正でき、図4中の実線の特性に近い所望の特性を実現
できる。
は、図示はしないが、VCCが6Vより低い範囲ではVin
t がその設定値より低くなり、VCCが6V以上の範囲で
はVint がその設定値より高くなってしまう。この場合
には、図2中のQp16のための5本のヒューズF0〜F
4のうちの所要の補正量に応じた本数のヒューズを切断
する。そうすれば、ヒューズ切断前よりもQp16のゲー
ト長が等価的に長くなり、そのドレイン電流Idp16が
減少する。この結果、Vref が高くなる。そして同時
に、Vref をゲート入力としたQn10のドレイン電流I
dn10が減少し、Vrefbi が低くなる。つまり、この場
合にもヒューズ切断によりVref とVrefbiとを同時に
補正でき、図4中の実線の特性に近い所望の特性を実現
できる。
【0026】以上のとおり本実施例によれば、互いにフ
ィードバックをかけたVref とVrefbi とを単一の基準
電圧発生回路10で発生し、両者のうち高い方に基づい
てVint を発生する内部降圧回路20の構成を採用した
ので、通常動作時用の基準電圧発生回路とバーンイン加
速試験用の基準電圧発生回路とを別々に設けていた従来
とは違って、内部降圧回路の消費電流及びレイアウト面
積が低減される。そのうえ、Vref とVrefbi とを同時
に調整できるトリマ部の構成を基準電圧発生回路10中
に採用したので、通常動作時用のトリマ部とバーンイン
加速試験用のトリマ部とを別々に設けていた従来とは違
って、トリマ部のレイアウト面積が低減される。また、
本実施例のトリマ部では外部電源と接地電源との間に定
常電流が流れてしまうような貫通電流のパスが存在しな
いため、内部降圧回路の消費電流が更に低減される。
ィードバックをかけたVref とVrefbi とを単一の基準
電圧発生回路10で発生し、両者のうち高い方に基づい
てVint を発生する内部降圧回路20の構成を採用した
ので、通常動作時用の基準電圧発生回路とバーンイン加
速試験用の基準電圧発生回路とを別々に設けていた従来
とは違って、内部降圧回路の消費電流及びレイアウト面
積が低減される。そのうえ、Vref とVrefbi とを同時
に調整できるトリマ部の構成を基準電圧発生回路10中
に採用したので、通常動作時用のトリマ部とバーンイン
加速試験用のトリマ部とを別々に設けていた従来とは違
って、トリマ部のレイアウト面積が低減される。また、
本実施例のトリマ部では外部電源と接地電源との間に定
常電流が流れてしまうような貫通電流のパスが存在しな
いため、内部降圧回路の消費電流が更に低減される。
【0027】なお、上記チャネル長調整方式に代えて、
チャネル幅Wを調整する方式を採用してもよい。具体的
には、MOSトランジスタの並列数を変更するのであ
る。また、上記ヒューズ切断方式に代えて、デコード信
号に基づいてMOSトランジスタの直列数又は並列数を
変更する方式を採用することも可能である。
チャネル幅Wを調整する方式を採用してもよい。具体的
には、MOSトランジスタの並列数を変更するのであ
る。また、上記ヒューズ切断方式に代えて、デコード信
号に基づいてMOSトランジスタの直列数又は並列数を
変更する方式を採用することも可能である。
【0028】さて、DRAMは、メモリセルの静電容量
(キャパシタ)に電荷を蓄え、その電荷の有無により情
報を記憶しておくものである。DRAMの通常動作時に
は、このメモリセルへの書き込み電圧をセンスアンプに
より供給する。また、DRAM中には、情報を書き込ん
だり、読み出したり、その他の機能を満足させるための
周辺回路が内蔵されている。本実施例によれば、DRA
M中のセンスアンプと周辺回路とに図1の内部降圧回路
20から同一のVint が供給される。VCCを降圧したV
int をセンスアンプへ供給するのは、メモリセルの容量
酸化膜の信頼性確保等のためである。また、VCCを降圧
したVint を周辺回路へ供給するのは、内部素子の微細
化に伴う信頼性の確保、低消費電力化等のためである。
(キャパシタ)に電荷を蓄え、その電荷の有無により情
報を記憶しておくものである。DRAMの通常動作時に
は、このメモリセルへの書き込み電圧をセンスアンプに
より供給する。また、DRAM中には、情報を書き込ん
だり、読み出したり、その他の機能を満足させるための
周辺回路が内蔵されている。本実施例によれば、DRA
M中のセンスアンプと周辺回路とに図1の内部降圧回路
20から同一のVint が供給される。VCCを降圧したV
int をセンスアンプへ供給するのは、メモリセルの容量
酸化膜の信頼性確保等のためである。また、VCCを降圧
したVint を周辺回路へ供給するのは、内部素子の微細
化に伴う信頼性の確保、低消費電力化等のためである。
【0029】DRAMの通常動作時において周辺回路の
動作速度を高めかつメモリセルの信頼性を確保するため
には、周辺回路への供給電圧に比べてセンスアンプへの
供給電圧を低くすることが必要となる。例えばVCCが5
Vの場合、周辺回路へ第1の内部降圧電圧Vint1として
4Vを、センスアンプへ第2の内部降圧電圧Vint2とし
て3.3Vを各々供給するのである。本実施例によれ
ば、各々図1の構成を備えた内部降圧回路をDRAM中
に2つ搭載し、一方の内部降圧回路からVint1を、他方
の内部降圧回路からVint2を各々出力する。
動作速度を高めかつメモリセルの信頼性を確保するため
には、周辺回路への供給電圧に比べてセンスアンプへの
供給電圧を低くすることが必要となる。例えばVCCが5
Vの場合、周辺回路へ第1の内部降圧電圧Vint1として
4Vを、センスアンプへ第2の内部降圧電圧Vint2とし
て3.3Vを各々供給するのである。本実施例によれ
ば、各々図1の構成を備えた内部降圧回路をDRAM中
に2つ搭載し、一方の内部降圧回路からVint1を、他方
の内部降圧回路からVint2を各々出力する。
【0030】(実施例2)第2の実施例は、単一の内部
降圧回路から互いに異なる2つの内部降圧電圧Vint1,
Vint2を出力できるようにしたものである。
降圧回路から互いに異なる2つの内部降圧電圧Vint1,
Vint2を出力できるようにしたものである。
【0031】図5は、本発明の第2の実施例に係るDR
AMのための内部降圧回路の回路図である。図5に示す
内部降圧回路30は、2つの内部降圧電圧Vint1,Vin
t2を出力するための回路であって、基準電圧発生回路6
0と、4つの差動増幅器61〜64と、出力ドライバー
としての4つのP形MOSトランジスタQp67,Qp6
8,Qp69,Qp6aとを備えている。基準電圧発生回路
60は、第1の内部降圧電圧Vint1のために、通常動作
時用の基準電圧(第1の基準電圧)Vref1と、バーンイ
ン加速試験用の基準電圧(第2の基準電圧)Vrefbi1と
を発生する。また、同基準電圧発生回路60は、第2の
内部降圧電圧Vint2のために、通常動作時用の基準電圧
(第3の基準電圧)Vref2と、バーンイン加速試験用の
基準電圧(第4の基準電圧)Vrefbi2とを発生する。第
1の差動増幅器61は、Vrefbi1を第1の入力とし、V
int1を第2の入力とする。第2の差動増幅器62は、V
refbi2を第1の入力とし、Vint2を第2の入力とする。
第3の差動増幅器63は、Vref1を第1の入力とし、V
int1を第2の入力とする。第4の差動増幅器64は、V
ref2を第1の入力とし、Vint2を第2の入力とする。Q
p67のゲートは第1の差動増幅器61の出力により、Q
p68のゲートは第2の差動増幅器62の出力により、Q
p69のゲートは第3の差動増幅器63の出力により、Q
p6aのゲートは第4の差動増幅器64の出力により各々
制御される。
AMのための内部降圧回路の回路図である。図5に示す
内部降圧回路30は、2つの内部降圧電圧Vint1,Vin
t2を出力するための回路であって、基準電圧発生回路6
0と、4つの差動増幅器61〜64と、出力ドライバー
としての4つのP形MOSトランジスタQp67,Qp6
8,Qp69,Qp6aとを備えている。基準電圧発生回路
60は、第1の内部降圧電圧Vint1のために、通常動作
時用の基準電圧(第1の基準電圧)Vref1と、バーンイ
ン加速試験用の基準電圧(第2の基準電圧)Vrefbi1と
を発生する。また、同基準電圧発生回路60は、第2の
内部降圧電圧Vint2のために、通常動作時用の基準電圧
(第3の基準電圧)Vref2と、バーンイン加速試験用の
基準電圧(第4の基準電圧)Vrefbi2とを発生する。第
1の差動増幅器61は、Vrefbi1を第1の入力とし、V
int1を第2の入力とする。第2の差動増幅器62は、V
refbi2を第1の入力とし、Vint2を第2の入力とする。
第3の差動増幅器63は、Vref1を第1の入力とし、V
int1を第2の入力とする。第4の差動増幅器64は、V
ref2を第1の入力とし、Vint2を第2の入力とする。Q
p67のゲートは第1の差動増幅器61の出力により、Q
p68のゲートは第2の差動増幅器62の出力により、Q
p69のゲートは第3の差動増幅器63の出力により、Q
p6aのゲートは第4の差動増幅器64の出力により各々
制御される。
【0032】基準電圧発生回路60は、VCCの依存性の
少ないVref1,Vref2と、VCCに依存したVrefbi1,V
refbi2とを発生するためのCMOS構成の回路である。
詳しくは、VSSからVCCへ向けて4つのP形MOSトラ
ンジスタQp66,Qp65,Qp64,Qp63を直列に配設
することにより、VCCに依存せずVSSに依存したVref
1,Vref2を発生するようにし、またVCCからVSSへ向
けて3つのP形MOSトランジスタQp60,Qp61,Q
p62と1つのN形MOSトランジスタQn60とを直列に
配設することにより、VSSに依存せずVCCに依存したV
refbi1,Vrefbi2を発生するようにしたものである。Q
p60,62,65,66 はすべてゲート・ドレイン間を短絡させ
た形のダイオードを形成しており、Qn60のゲートとQ
p64のソースとを短絡させ、Qp63のゲートとQp61の
ゲートとQp62のドレインとを短絡させた構成となって
いる。また、Qp64のゲートはQp65のドレインに短絡
している。つまり、図5の基準電圧発生回路60は、図
1の基準電圧発生回路10中のQp11をQp61,Qp62
に、Qp14をQp64,Qp65に各々置換した構成となっ
ている。Qp60,61,62,63,64,65,66及びQn60は全て飽
和領域で動作させる。610はVrefbi1のための出力ノ
ード、603はVrefbi2のための出力ノード、604は
Vref1のための出力ノード、611はVref2のための出
力ノードである。602はQp60とQp61との接続ノー
ド、605はQp65とQp66との接続ノードである。
少ないVref1,Vref2と、VCCに依存したVrefbi1,V
refbi2とを発生するためのCMOS構成の回路である。
詳しくは、VSSからVCCへ向けて4つのP形MOSトラ
ンジスタQp66,Qp65,Qp64,Qp63を直列に配設
することにより、VCCに依存せずVSSに依存したVref
1,Vref2を発生するようにし、またVCCからVSSへ向
けて3つのP形MOSトランジスタQp60,Qp61,Q
p62と1つのN形MOSトランジスタQn60とを直列に
配設することにより、VSSに依存せずVCCに依存したV
refbi1,Vrefbi2を発生するようにしたものである。Q
p60,62,65,66 はすべてゲート・ドレイン間を短絡させ
た形のダイオードを形成しており、Qn60のゲートとQ
p64のソースとを短絡させ、Qp63のゲートとQp61の
ゲートとQp62のドレインとを短絡させた構成となって
いる。また、Qp64のゲートはQp65のドレインに短絡
している。つまり、図5の基準電圧発生回路60は、図
1の基準電圧発生回路10中のQp11をQp61,Qp62
に、Qp14をQp64,Qp65に各々置換した構成となっ
ている。Qp60,61,62,63,64,65,66及びQn60は全て飽
和領域で動作させる。610はVrefbi1のための出力ノ
ード、603はVrefbi2のための出力ノード、604は
Vref1のための出力ノード、611はVref2のための出
力ノードである。602はQp60とQp61との接続ノー
ド、605はQp65とQp66との接続ノードである。
【0033】ここで、基準電圧発生回路60の動作原理
を簡単に説明する。Vref1をほぼ一定とすると、飽和領
域で動作するQn60のゲート電位は一定値Vref1であ
り、そのソース電位はVSSである。したがって、Qn60
のゲート・ソース間電圧はほぼ一定である。この結果、
Qn60は定電流源として動作し、Qn60のドレイン電流
Idn60はほぼ一定となる。また、Qp60とQp61とQ
p62とQn60との各々のドレイン電流Idp60,Idp
61,Idp62,Idn60が相等しいときのQp62のドレ
イン電位(そのゲート電位に等しい。)が定常状態にお
けるVrefbi2である。したがって、定常状態におけるI
dp60,Idp61,Idp62はほぼ一定である。一方、
Qp60とQp61とQp62とは各々飽和領域で動作するの
で、Idp60,Idp61,Idp62はその各々のゲート
・ソース間電圧によりほぼ決定される。Idp60とId
p61とIdp62とが前記のようにほぼ一定であるとき、
Qp60,Qp61及びQp62のゲート・ソース間電圧はほ
ぼ一定である。以上のことから、Vrefbi2とVCCとの間
の電位差(Qp60のソースとQp61のゲートとの間の電
位差に等しい。)はほぼ一定である。また、Idp61も
VCCに依らず一定となるため、Vrefbi1とVCCとの間の
電位差もほぼ一定である。
を簡単に説明する。Vref1をほぼ一定とすると、飽和領
域で動作するQn60のゲート電位は一定値Vref1であ
り、そのソース電位はVSSである。したがって、Qn60
のゲート・ソース間電圧はほぼ一定である。この結果、
Qn60は定電流源として動作し、Qn60のドレイン電流
Idn60はほぼ一定となる。また、Qp60とQp61とQ
p62とQn60との各々のドレイン電流Idp60,Idp
61,Idp62,Idn60が相等しいときのQp62のドレ
イン電位(そのゲート電位に等しい。)が定常状態にお
けるVrefbi2である。したがって、定常状態におけるI
dp60,Idp61,Idp62はほぼ一定である。一方、
Qp60とQp61とQp62とは各々飽和領域で動作するの
で、Idp60,Idp61,Idp62はその各々のゲート
・ソース間電圧によりほぼ決定される。Idp60とId
p61とIdp62とが前記のようにほぼ一定であるとき、
Qp60,Qp61及びQp62のゲート・ソース間電圧はほ
ぼ一定である。以上のことから、Vrefbi2とVCCとの間
の電位差(Qp60のソースとQp61のゲートとの間の電
位差に等しい。)はほぼ一定である。また、Idp61も
VCCに依らず一定となるため、Vrefbi1とVCCとの間の
電位差もほぼ一定である。
【0034】一方、Qp63のゲート・ソース間電圧はV
refbi2とVCCとの間の電位差であってほぼ一定であるの
で、飽和領域で動作するQp63は定電流源となる。つま
り、Qp63のドレイン電流Idp63はVCCが変動しても
ほぼ一定である。また、Qp63とQp64とQp65とQp
66との各々のドレイン電流Idp63,Idp64,Idp
65,Idp66が相等しいときのQp64のソース電位が定
常状態におけるVref1である。したがって、定常状態に
おけるIdp64,Idp65及びIdp66はほぼ一定であ
る。一方、Qp64とQp65とQp66とは各々飽和領域で
動作するので、Idp64,Idp65,Idp66はその各
々のゲート・ソース間電圧によりほぼ決定される。Id
p64とIdp65とIdp66とが前記のようにほぼ一定で
あるとき、Qp64,Qp65及びQp66のゲート・ソース
間電圧はほぼ一定である。以上のことから、Vref1とV
SSとの間の電位差(Qp64のソースとQp66のゲートと
の間の電位差に等しい。)はほぼ一定であり、Vref2と
VSSとの間の電位差(Qp65のソースとQp66のゲート
との間の電位差に等しい。)はほぼ一定である。
refbi2とVCCとの間の電位差であってほぼ一定であるの
で、飽和領域で動作するQp63は定電流源となる。つま
り、Qp63のドレイン電流Idp63はVCCが変動しても
ほぼ一定である。また、Qp63とQp64とQp65とQp
66との各々のドレイン電流Idp63,Idp64,Idp
65,Idp66が相等しいときのQp64のソース電位が定
常状態におけるVref1である。したがって、定常状態に
おけるIdp64,Idp65及びIdp66はほぼ一定であ
る。一方、Qp64とQp65とQp66とは各々飽和領域で
動作するので、Idp64,Idp65,Idp66はその各
々のゲート・ソース間電圧によりほぼ決定される。Id
p64とIdp65とIdp66とが前記のようにほぼ一定で
あるとき、Qp64,Qp65及びQp66のゲート・ソース
間電圧はほぼ一定である。以上のことから、Vref1とV
SSとの間の電位差(Qp64のソースとQp66のゲートと
の間の電位差に等しい。)はほぼ一定であり、Vref2と
VSSとの間の電位差(Qp65のソースとQp66のゲート
との間の電位差に等しい。)はほぼ一定である。
【0035】以上説明したように、図5のようなフィー
ドバック構成を採用した基準電圧発生回路60におい
て、Vrefbi1及びVrefbi2はVCCより各々所定電位だけ
低く、VSSに依存せずVCCに依存した一定の基準電圧と
なる。また、Vref1及びVref2は各々VSSより所定電位
だけ高く、VCCに依存せずVSSに依存した一定の基準電
圧となる。ただし、Vrefbi1>Vrefbi2かつVref1>V
ref2である。
ドバック構成を採用した基準電圧発生回路60におい
て、Vrefbi1及びVrefbi2はVCCより各々所定電位だけ
低く、VSSに依存せずVCCに依存した一定の基準電圧と
なる。また、Vref1及びVref2は各々VSSより所定電位
だけ高く、VCCに依存せずVSSに依存した一定の基準電
圧となる。ただし、Vrefbi1>Vrefbi2かつVref1>V
ref2である。
【0036】更に、図5の内部降圧回路30の構成によ
れば、第1及び第3の差動増幅器61,63とQp67と
Qp69とのはたらきにより、Vint1はVref1とVrefbi1
との高い方の電圧まで上昇する。同様に、第2及び第4
の差動増幅器62,64とQp68とQp6aとのはたらき
により、Vint2はVref2とVrefbi2との高い方の電圧ま
で上昇する。
れば、第1及び第3の差動増幅器61,63とQp67と
Qp69とのはたらきにより、Vint1はVref1とVrefbi1
との高い方の電圧まで上昇する。同様に、第2及び第4
の差動増幅器62,64とQp68とQp6aとのはたらき
により、Vint2はVref2とVrefbi2との高い方の電圧ま
で上昇する。
【0037】図6は、上記内部降圧回路30におけるV
int1及びVint2の外部電源電圧依存性を示す図である。
図3の場合と同様に、VCCが6Vより低い範囲ではVin
t1及びVint2はともにVCCに依存せず、VCCが6V以上
の範囲ではVint1及びVint2はともにVCCに依存した内
部素子へのストレス印加可能な高電圧となる。ただし、
Vint1>Vint2である。Vint1及びVint2の調整は、図
2と同様のヒューズROM部の操作等により達成するこ
とができる。
int1及びVint2の外部電源電圧依存性を示す図である。
図3の場合と同様に、VCCが6Vより低い範囲ではVin
t1及びVint2はともにVCCに依存せず、VCCが6V以上
の範囲ではVint1及びVint2はともにVCCに依存した内
部素子へのストレス印加可能な高電圧となる。ただし、
Vint1>Vint2である。Vint1及びVint2の調整は、図
2と同様のヒューズROM部の操作等により達成するこ
とができる。
【0038】図7は、図5の構成を有する内部降圧回路
30を搭載したDRAMのブロック図である。図7にお
いて、21はメモリセル、22はワードライン、23は
ビットライン、24はメモリセル21へ書き込み電圧を
供給するためのセンスアンプ、25はその他の周辺回路
である。内部降圧回路30は、周辺回路25へVint1を
供給するとともに、センスアンプ24へVint1より低い
Vint2を供給する。これにより、DRAMの通常動作時
において、周辺回路25の動作速度が高められ、かつメ
モリセル21の容量酸化膜の信頼性が確保される。
30を搭載したDRAMのブロック図である。図7にお
いて、21はメモリセル、22はワードライン、23は
ビットライン、24はメモリセル21へ書き込み電圧を
供給するためのセンスアンプ、25はその他の周辺回路
である。内部降圧回路30は、周辺回路25へVint1を
供給するとともに、センスアンプ24へVint1より低い
Vint2を供給する。これにより、DRAMの通常動作時
において、周辺回路25の動作速度が高められ、かつメ
モリセル21の容量酸化膜の信頼性が確保される。
【0039】以上のとおり本実施例によれば、単一の内
部降圧回路30から互いに異なる2つの内部降圧電圧V
int1,Vint2を出力できる。したがって、各々図1の構
成を備えた内部降圧回路をDRAM中に2つ搭載し、一
方の内部降圧回路からVint1を、他方の内部降圧回路か
らVint2を各々出力する場合に比べて、内部降圧回路の
消費電流及びレイアウト面積が低減される。
部降圧回路30から互いに異なる2つの内部降圧電圧V
int1,Vint2を出力できる。したがって、各々図1の構
成を備えた内部降圧回路をDRAM中に2つ搭載し、一
方の内部降圧回路からVint1を、他方の内部降圧回路か
らVint2を各々出力する場合に比べて、内部降圧回路の
消費電流及びレイアウト面積が低減される。
【0040】なお、図5の構成から3つ以上の内部降圧
電圧を発生する構成への発展は、当業者にとって容易で
あろう。
電圧を発生する構成への発展は、当業者にとって容易で
あろう。
【0041】(実施例3)第3の実施例は、単一の内部
降圧回路から互いに異なる2つの内部降圧電圧Vint1,
Vint2(Vint1>Vint2)のうちの1つを選択出力でき
るようにしたものである。
降圧回路から互いに異なる2つの内部降圧電圧Vint1,
Vint2(Vint1>Vint2)のうちの1つを選択出力でき
るようにしたものである。
【0042】図8は、本発明の第3の実施例に係るDR
AMのための内部降圧回路の回路図である。図8に示す
内部降圧回路40は、Vint1及びVint2のうちの一方を
1つの内部降圧電圧Vint として出力するための回路で
あって、図5の構成に2つのP形MOSトランジスタQ
p6b,Qp6cを付加してなるものである。Qp6b及びQ
p6cは、Vint1からVint2へ向けて直列に配設されてい
る。Qp6bのゲートは第1の制御信号Aにより、Qp6c
のゲートは第2の制御信号Bにより各々制御される。6
12はQp6bとQp6cとの接続ノードであり、かつVin
t のための出力ノードである。
AMのための内部降圧回路の回路図である。図8に示す
内部降圧回路40は、Vint1及びVint2のうちの一方を
1つの内部降圧電圧Vint として出力するための回路で
あって、図5の構成に2つのP形MOSトランジスタQ
p6b,Qp6cを付加してなるものである。Qp6b及びQ
p6cは、Vint1からVint2へ向けて直列に配設されてい
る。Qp6bのゲートは第1の制御信号Aにより、Qp6c
のゲートは第2の制御信号Bにより各々制御される。6
12はQp6bとQp6cとの接続ノードであり、かつVin
t のための出力ノードである。
【0043】図8の内部降圧回路40において、第1の
制御信号Aを低レベル、第2の制御信号Bを高レベルに
すれば、Qp6bはオン状態、Qp6cはオフ状態となる。
このとき、内部降圧回路40から出力されるVint はV
int1と等しくなる。これとは逆に第1の制御信号Aを高
レベル、第2の制御信号Bを低レベルにすれば、Qp6b
はオフ状態、Qp6cはオン状態となるので、Vint はV
int2と等しくなる。つまり、本実施例によれば、各々図
6に示す外部電源電圧依存性を持ったVint1及びVint2
のうちのいずれをVint として出力するかを任意に切り
換えることができるのである。
制御信号Aを低レベル、第2の制御信号Bを高レベルに
すれば、Qp6bはオン状態、Qp6cはオフ状態となる。
このとき、内部降圧回路40から出力されるVint はV
int1と等しくなる。これとは逆に第1の制御信号Aを高
レベル、第2の制御信号Bを低レベルにすれば、Qp6b
はオフ状態、Qp6cはオン状態となるので、Vint はV
int2と等しくなる。つまり、本実施例によれば、各々図
6に示す外部電源電圧依存性を持ったVint1及びVint2
のうちのいずれをVint として出力するかを任意に切り
換えることができるのである。
【0044】図9は、図8の構成を有する内部降圧回路
40を搭載したDRAMのブロック図である。内部降圧
回路40は、センスアンプ24及び周辺回路25へ共通
のVint を供給する。しかも、DRAMの通常動作モー
ドではVint1が、セルフリフレッシュモードではVint1
より低いVint2が各々Vint として選択される。
40を搭載したDRAMのブロック図である。内部降圧
回路40は、センスアンプ24及び周辺回路25へ共通
のVint を供給する。しかも、DRAMの通常動作モー
ドではVint1が、セルフリフレッシュモードではVint1
より低いVint2が各々Vint として選択される。
【0045】通常動作時には、内部降圧回路40からセ
ンスアンプ24及び周辺回路25へ、Vint2より高いV
int1が供給される。これにより、記憶情報の書き込み/
読み出しのためのDRAM内部回路の高い動作速度が保
証される。VCCを6V以上に上げれば、Vint1によりD
RAMのバーンイン加速試験を実行することも可能であ
る。
ンスアンプ24及び周辺回路25へ、Vint2より高いV
int1が供給される。これにより、記憶情報の書き込み/
読み出しのためのDRAM内部回路の高い動作速度が保
証される。VCCを6V以上に上げれば、Vint1によりD
RAMのバーンイン加速試験を実行することも可能であ
る。
【0046】内部回路の高い動作速度を必要としないバ
ッテリーバックアップ時、特にセルフリフレッシュモー
ドでは、内部降圧回路40からセンスアンプ24及び周
辺回路25へ、Vint1より低いVint2が供給される。こ
れにより、記憶情報を保持しつつ、DRAMの消費電力
を低減することができる。詳細には、リフレッシュ動作
のための消費電力だけでなく、リフレッシュ動作を実行
していない待機時の消費電力も低減される。
ッテリーバックアップ時、特にセルフリフレッシュモー
ドでは、内部降圧回路40からセンスアンプ24及び周
辺回路25へ、Vint1より低いVint2が供給される。こ
れにより、記憶情報を保持しつつ、DRAMの消費電力
を低減することができる。詳細には、リフレッシュ動作
のための消費電力だけでなく、リフレッシュ動作を実行
していない待機時の消費電力も低減される。
【0047】さて、図9において、センスアンプ24へ
の供給電圧Vint は前述したようにメモリセル21への
書き込み電圧となる。メモリセル21のキャパシタに記
憶情報として蓄えられる電荷の量は、Vint の大きさに
依存している。メモリセル21のキャパシタに蓄えられ
た電荷量が変動すると、その記憶情報の保持時間が変動
する結果、リフレッシュ動作を行わなければならない時
間間隔(リフレッシュオーバーヘッド時間)が変動す
る。次に説明する第4の実施例は、この問題を解決した
ものである。
の供給電圧Vint は前述したようにメモリセル21への
書き込み電圧となる。メモリセル21のキャパシタに記
憶情報として蓄えられる電荷の量は、Vint の大きさに
依存している。メモリセル21のキャパシタに蓄えられ
た電荷量が変動すると、その記憶情報の保持時間が変動
する結果、リフレッシュ動作を行わなければならない時
間間隔(リフレッシュオーバーヘッド時間)が変動す
る。次に説明する第4の実施例は、この問題を解決した
ものである。
【0048】(実施例4)第4の実施例は、DRAMに
おいてセンスアンプへの供給電圧の変動をおさえるよう
にしたものである。
おいてセンスアンプへの供給電圧の変動をおさえるよう
にしたものである。
【0049】図10は、本発明の第4の実施例に係る内
部降圧回路を搭載したDRAMのブロック図である。図
10中の内部降圧回路40の内部構成は、図8のとおり
である。この内部降圧回路40は、周辺回路25へVin
t を供給する一方、センスアンプ24へVint2を供給す
る。
部降圧回路を搭載したDRAMのブロック図である。図
10中の内部降圧回路40の内部構成は、図8のとおり
である。この内部降圧回路40は、周辺回路25へVin
t を供給する一方、センスアンプ24へVint2を供給す
る。
【0050】内部降圧回路40から周辺回路25へ供給
されるVint は、第3の実施例の場合と同様に、DRA
Mの通常動作モードではVint1であり、セルフリフレッ
シュモードではVint1より低いVint2である。ところ
が、第3の実施例の場合とは違って、センスアンプ24
へは通常動作モード及びセルフリフレッシュモードのい
ずれであってもVint2が供給される。
されるVint は、第3の実施例の場合と同様に、DRA
Mの通常動作モードではVint1であり、セルフリフレッ
シュモードではVint1より低いVint2である。ところ
が、第3の実施例の場合とは違って、センスアンプ24
へは通常動作モード及びセルフリフレッシュモードのい
ずれであってもVint2が供給される。
【0051】本実施例によれば、メモリセル21のデー
タ保持特性を悪化させることなく、セルフリフレッシュ
動作時に周辺回路25への供給電圧Vint を下げること
でDRAMの消費電力を低減することができる。具体的
には、第4の実施例によれば、DRAMのバッテリーバ
ックアップ時の消費電流(リフレッシュ時の消費電流と
待機時の消費電流とを平均化した値)が、第2の実施例
(図7)の場合の101μAから79μAへと約22%
低減される。
タ保持特性を悪化させることなく、セルフリフレッシュ
動作時に周辺回路25への供給電圧Vint を下げること
でDRAMの消費電力を低減することができる。具体的
には、第4の実施例によれば、DRAMのバッテリーバ
ックアップ時の消費電流(リフレッシュ時の消費電流と
待機時の消費電流とを平均化した値)が、第2の実施例
(図7)の場合の101μAから79μAへと約22%
低減される。
【0052】なお、図8の構成の内部降圧回路40を周
辺回路用とし、これとは別にセンスアンプ専用の内部降
圧回路をDRAM中に設けてもよい。この場合、周辺回
路用の内部降圧回路40の低い方の出力電圧Vint2と、
センスアンプ専用の内部降圧回路の出力電圧とは、互い
に異なる電圧であってよい。
辺回路用とし、これとは別にセンスアンプ専用の内部降
圧回路をDRAM中に設けてもよい。この場合、周辺回
路用の内部降圧回路40の低い方の出力電圧Vint2と、
センスアンプ専用の内部降圧回路の出力電圧とは、互い
に異なる電圧であってよい。
【0053】また、DRAMにおける内部素子(特に周
辺回路の構成素子)への供給電圧を図11に示す方法で
切り換えるようにすることもできる。図11によれば、
ステップ81で通常動作モードかセルフリフレッシュモ
ードかが判定される。RAS(ロウアドレスストロー
ブ)の立ち下げ後にCAS(カラムアドレスストロー
ブ)が立ち下げられた場合には、通常動作モードである
と判定される。これとは逆にCASの立ち下げ後にRA
Sが立ち下げられ、かつRASの立ち下げ後に一定の時
間が経過した場合には、セルフリフレッシュモードであ
ると判定される。通常動作モードの場合には、ステップ
82において、外部電源電圧VCCが降圧されることなく
DRAM内部素子へ供給される。セルフリフレッシュモ
ードの場合には、ステップ83において、通常動作時の
内部素子への供給電圧である外部電源電圧VCCそのもの
が引き下げられる。VCCそのものの低減に代えて、内部
素子への供給電圧をVCCから内部降圧回路(例えば図1
の構成)の出力Vint へ切り換えるようにしてもよい。
辺回路の構成素子)への供給電圧を図11に示す方法で
切り換えるようにすることもできる。図11によれば、
ステップ81で通常動作モードかセルフリフレッシュモ
ードかが判定される。RAS(ロウアドレスストロー
ブ)の立ち下げ後にCAS(カラムアドレスストロー
ブ)が立ち下げられた場合には、通常動作モードである
と判定される。これとは逆にCASの立ち下げ後にRA
Sが立ち下げられ、かつRASの立ち下げ後に一定の時
間が経過した場合には、セルフリフレッシュモードであ
ると判定される。通常動作モードの場合には、ステップ
82において、外部電源電圧VCCが降圧されることなく
DRAM内部素子へ供給される。セルフリフレッシュモ
ードの場合には、ステップ83において、通常動作時の
内部素子への供給電圧である外部電源電圧VCCそのもの
が引き下げられる。VCCそのものの低減に代えて、内部
素子への供給電圧をVCCから内部降圧回路(例えば図1
の構成)の出力Vint へ切り換えるようにしてもよい。
【0054】上記各実施例ではDRAMに搭載する内部
降圧回路について説明したが、本発明に係る内部降圧回
路は他の種類の半導体集積回路においても利用可能であ
る。例えば、EEPROMの読み出し電源に本発明の内
部降圧回路を適用することもできる。
降圧回路について説明したが、本発明に係る内部降圧回
路は他の種類の半導体集積回路においても利用可能であ
る。例えば、EEPROMの読み出し電源に本発明の内
部降圧回路を適用することもできる。
【0055】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、省電力を要求される動作モードにおける半導体集積
回路の消費電力を低減することができる。
ば、省電力を要求される動作モードにおける半導体集積
回路の消費電力を低減することができる。
【図1】本発明の第1の実施例に係るDRAMのための
内部降圧回路の回路図である。
内部降圧回路の回路図である。
【図2】図1の内部降圧回路のためのトリマ部の回路図
である。
である。
【図3】図1の回路から出力される内部降圧電圧の外部
電源電圧依存性を示す特性図である。
電源電圧依存性を示す特性図である。
【図4】図1の回路から出力される内部降圧電圧の調整
過程を説明するための特性図である。
過程を説明するための特性図である。
【図5】本発明の第2の実施例に係る内部降圧回路の回
路図である。
路図である。
【図6】図5の回路から出力される2つの内部降圧電圧
の外部電源電圧依存性を示す特性図である。
の外部電源電圧依存性を示す特性図である。
【図7】図5の内部降圧回路を搭載したDRAMのブロ
ック図である。
ック図である。
【図8】本発明の第3の実施例に係る内部降圧回路の回
路図である。
路図である。
【図9】図8の内部降圧回路を搭載したDRAMのブロ
ック図である。
ック図である。
【図10】本発明の第4の実施例に係る内部降圧回路を
搭載したDRAMのブロック図である。
搭載したDRAMのブロック図である。
【図11】本発明に係るDRAMにおける内部素子への
供給電圧の切り換え方法の例を示すフローチャート図で
ある。
供給電圧の切り換え方法の例を示すフローチャート図で
ある。
10,60 基準電圧発生回路 11,13,61〜64 差動増幅器 20,30,40 内部降圧回路 24 センスアンプ 25 周辺回路 F ヒューズ Qp P形MOSトランジスタ Qn N形MOSトランジスタ Vint 内部降圧電圧 Vref 通常動作時用の基準電圧(第1の基準電圧) Vrefbi バーンイン加速試験用の基準電圧(第2の基
準電圧) VCC 外部電源電圧 VSS 接地電源電圧
準電圧) VCC 外部電源電圧 VSS 接地電源電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/10 481 G11C 11/34 363M
Claims (7)
- 【請求項1】 少なくとも1つのメモリセルと、 互いに異なる第1及び第2の内部降圧電圧を発生するた
めの内部降圧回路と、 通常動作時には前記第1及び第2の内部降圧電圧のうち
の高い方の電圧で駆動され、かつ省電力動作時には前記
第1及び第2の内部降圧電圧のうちの低い方の電圧で駆
動される第1の内部回路と、 通常動作時及び省電力動作時ともに、前記メモリセルに
データを書き込むために前記第1及び第2の内部降圧電
圧のうちの低い方の電圧で駆動される第2の内部回路と
を備えた半導体集積回路であって、 通常動作時には、前記第1の内部回路が前記第1及び第
2の内部降圧電圧のうちの高い方の電圧で、前記第2の
内部回路が前記第1及び第2の内部降圧電圧のうちの低
い方の電圧でそれぞれ駆動され、 省電力動作時には、前記メモリセルへのデータ書き込み
の消費電力を低減するように、前記第1及び第2の内部
回路がともに前記第1及び第2の内部降圧電圧のうちの
低い方の電圧で駆動されることを特徴とする半導体集積
回路。 - 【請求項2】 請求項1記載の半導体集積回路におい
て、 前記第1の内部回路は前記メモリセルの記憶情報のセル
フリフレッシュのための周辺回路を、前記第2の内部回
路は前記メモリセルへ書き込み電圧を供給するためのセ
ンスアンプをそれぞれ含むことを特徴とする半導体集積
回路。 - 【請求項3】 少なくとも1つのメモリセルを有する内
部回路と、 供給された外部電源電圧から複数の内部降圧電圧を発生
するための内部降圧回路とを備えた半導体集積回路であ
って、 前記内部降圧回路は、基準電圧を発生するための基準電
圧発生回路を有し、 前記基準電圧発生回路は、定電流源と、該定電流源によ
り供給された電流から実質的に一定である第1の基準電
圧と、該第1の基準電圧より低くかつ実質的に一定であ
る第2の基準電圧とを発生するための手段とを有し、 前記内部降圧回路は、 通常動作のための第1の動作モードを表す信号に応答し
て、前記第1の基準電圧に基づき、前記外部電源電圧の
変動に依存せずに該外部電源電圧より低い一定のレベル
を有する第1の内部降圧電圧を前記内部回路へ供給し、
かつ、 前記メモリセルの書き込みデータの保持のための第2の
動作モードを表す信号に応答して、前記第2の基準電圧
に基づき、前記外部電源電圧の変動に依存せずに該外部
電源電圧より低くかつ前記第1の内部降圧電圧より低い
一定のレベルを有する第2の内部降圧電圧を前記内部回
路へ供給することを特徴とする半導体集積回路。 - 【請求項4】 請求項3記載の半導体集積回路におい
て、 前記第1及び第2の内部降圧電圧はそれぞれ別個のMO
Sトランジスタのドレインから取り出され、該両MOS
トランジスタのソースはいずれも前記外部電源電圧に接
続されていることを特徴とする半導体集積回路。 - 【請求項5】 請求項4記載の半導体集積回路におい
て、 前記両MOSトランジスタは、前記第1及び第2の内部
降圧電圧の各々と前記第1及び第2の基準電圧のうちの
対応する電圧とを比較するための手段によって制御され
ることを特徴とする半導体集積回路。 - 【請求項6】 請求項3記載の半導体集積回路におい
て、 前記メモリセルはDRAMセルであり、かつ前記第2の
動作モードはセルフリフレッシュモードであることを特
徴とする半導体集積回路。 - 【請求項7】 請求項3記載の半導体集積回路におい
て、 前記基準電圧発生回路は、各々前記外部電源電圧より所
定電位だけ低い第3及び第4の基準電圧を発生するため
の手段を更に有し、 前記内部降圧回路は、 前記第3の基準電圧が前記第1の基準電圧より高い場合
には、前記第1の動作モードを表す信号に応答して、前
記第3の基準電圧に基づく第3の内部降圧電圧を供給
し、かつ、 前記第4の基準電圧が前記第2の基準電圧より高い場合
には、前記第2の動作モードを表す信号に応答して、前
記第4の基準電圧に基づく第4の内部降圧電圧を供給す
ることを特徴とする半導体集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26849092 | 1992-10-07 | ||
JP4-268490 | 1992-10-07 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24235993A Division JP3096541B2 (ja) | 1992-10-07 | 1993-09-29 | 半導体集積回路のための内部降圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000149557A true JP2000149557A (ja) | 2000-05-30 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11345714A Pending JP2000149557A (ja) | 1992-10-07 | 1999-12-06 | 半導体集積回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5554953A (ja) |
JP (1) | JP2000149557A (ja) |
KR (1) | KR0141466B1 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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