KR100209449B1 - 반도체 집적회로 장치 - Google Patents

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마사시 호리구치
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신이치 이케나가
키요오 이토오
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가나이 쓰토무
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Abstract

본 발명의 전압변환회로는 이 회로를 포함하는 반도체 장치의 접지전압을 기준으로 안정화된 제1전압을 발생하는 수단과, 상기 반도체 장치의 외부전원 전압을 기준으로 안정화된 제2전압을 발생하는 수단과, 그 제1, 제2 전압의 한쪽을 선택하는 선택수단들을 구비한다.
접지전압을 기준으로 안정회된 상기 제1전압을 통상 동작시 전압으로서 선택사용하고, 또 외부전원전압을 기준으로 안정회된 상기 제2전압을 에이칭테스트시 전압으로서 선택사용한다.
여기서, 상기 제1전압과 상기 제2전압과의 한쪽 또는 양쪽을 트리밍하는 수단을 가질 수 있도록 하는 것이 전압정밀도를 높일 수 있어 바람직하다.

Description

반도체 집적회로 장치
제1도는 본 발명의 실시예인 전압변환회로를 가진 반도체 장치의 블록도.
제2도는 제1도의 실시예의 직류특성을 나타내는 그래프.
제3도는 본 발명의 실시예인 전압변환회로를 가진 반도체 장치의 블록도.
제4도는 제3도의 실시예의 직류특성을 나타내는 그래프.
제5도는 본 발명의 실시예인 전압변환회로를 가진 반도체 장치의 블록도.
제6도는 제5도의 실시예의 직류특성을 나타내는 그래프.
제7도 (a), (b)는 본 발명에 사용하는 기준 전압발생회로의 회로도.
제8도 (a), (b)는 본 발명에 사용하는 기준 전압발생회로의 회로도.
제9도 (a), (b), (c), (d)는 본 발명에 사용하는 기준 전압발생회로의 회로도.
제10도는 본 발명에 사용하는 기준 전압발생회로의 회로도.
제11도 (a), (b)는 본 발명에 사용하는 기준 전압발생회로의 레이아웃도.
제12도 (a), (b)는 본 발명에 사용하는 기준 전압발생회로의 회로도.
제13도 (a), (b)는 본 발명에 사용하는 승압회로의 회로도.
제14도 (a), (b)는 본 발명에 사용하는 승압회로의 회로도.
제15도 (a), (b)는 본 발명에 사용하는 콘덴서의 평면도 및 단면도.
제16도는 본 발명에 사용하는 트리머 회로의 회로도.
제17도는 본 발명에 사용하는 디코더 회로의 회로도.
제18도는 본 발명에 사용하는 퓨즈 ROM의 회로도.
제19도는 본 발명에 사용하는 트리머 회로의 회로도.
제20도는 본 발명에 사용하는 트리머 회로의 회로도.
제21도는 본 발명에 사용하는 트리머 회로의 회로도.
제22도는 본 발명에 사용하는 트리머 회로의 회로도.
제23도는 본 발명에 사용하는 트리머 회로의 회로도.
제24도는 본 발명에 사용하는 선택회로의 회로도.
제25도는 본 발명에 사용하는 선택회로겸 승압회로의 회로도.
제26도는 본 발명의 RAM을 사용하여 구성한 마이크로 컴퓨터 시스템을 나타낸 도면.
제27도는 본 발명이 적용된 다이나믹형 RAM의 전압변환회로에 포함되는 기준 전위발생회로의 한 실시예를 나타내는 회로도.
제28도는 제27도의 기준 전위발생회로의 일예를 나타내는 부분적인 등가회로도.
제29도는 제27도의 기준 전위발생회로를 포함한 전압변환회로의 실시예를 나타내는 출력 특성도.
제30도는 제27도의 기준 전위발생회로를 포함하는 전압변환회로의 실시예를 나타내는 출력특성도.
제31도는 제27도의 기준 전위발생회로를 포함하는 전압변환회로의 실시예를 나타내는 출력 특성도.
제32도는 본 발명이 적용된 다이나믹형 RAM의 전압변환회로에 포함되는 참조 전위발생회로의 한 실시예를 나타내는 회로도.
제33도는 본 발명이 적용된 다이나믹형 RAM의 전압변환회로에 포함되는 퓨즈회로의 한 실시예를 나타내는 회로도.
제34도는 본 발명이 적용된 다이나믹형 RAM의 전압변환회로에 포함되는 내부전원 전압발생회로의 한 실시예를 나타내는 회로도.
제35도는 본 발명이 적용된 다이나믹형 RAM의 전압변환 회로의 한 실시예를 나타내는 블록도.
제36도는 본 발명이 적용된 다이나믹형 RAM의 한 실시예를 나타내는 블록도.
제37도는 본 발명이 적용된 다이나믹형 RAM의 전압변환회로에 포함되는 퓨즈 회로의 다른 실시예를 나타내는 블록도.
* 도면의 주요부분에 대한 부호의 설명
110, 111, 112, 113 : 활성영역
120, 121 : 게이트 재료(다결정실리콘등)
130, 131 : 콘택트 구멍
140, 141, 142, 143 : 배선재료(알루미늄등)
100 : P 기판 101 : N 웹(N well)
114 : 활성영역 115 : n+확산층
122 : 게이트 재료(다결정 실리콘등) 132, 133 : 콘택트 구멍
144, 145 : 배선재료(알루미늄등) 45, 46 : 인버터
47 : 난드(NAND) 게이트
본 발명은 반도체 집적회로 장치에 관한 것으로, 예를 들면, 전압변환회로를 내장하는 다이나믹형 RAM(랜덤 엑세스 메모리) 등에 이용하여 유효한 기술에 관한 것이다.
다이나믹형 RAM 등의 고집적화, 대응량화에 따라 회로소자의 미세화가 진행되어 그 내압저하를 보충하는 한 가지의 수단으로써, 칩내에 있어서의 내부 전원 전압의 값을, 예를 들면 +3.3V 정도로 적게 하는 방법이 채택되고 있다. 이 경우, 외부에서 공급되는 외부 전원 전압의 값은 예를 들면 +5.0V에 표준화하여 단일화하는 것이 효과적이기 때문에, 다이나믹형 RAM 등에는 이 외부 전원 전압을 강압하여 안정된 상기 내부 전원 전압을 형성하는 전압변환회로가 설치된다.
한편, 상기와 같은 다이나믹형 RAM 등으로는, 예를 들면, 게이트 산화막 불량 등에 의하여 장애가 발생하기 쉽게 된 MOSTET(금속 산화물 반도체형 전계효과(電界效果) 트랜지스터, 본 명세서에서는 MOSFET를 절연 게이트형 전계효과 트랜지스터의 총칭으로 한다) 등을 조기에 검출하기 위하여, 예를 들면 전원전압이나 주변온도를 비정상으로 높게 한 상태에서 가속시험을 행하는 소위 번인(에이징)테스트가 실시된다. 이때, 내부 전원전압의 값은, 정상의 회로소자가 파괴되는 직전까지 높게 되고, 이것에 의하여 번인 테스트의 에러 검출율 및 시험효율이 높게 된다.
전압변환회로를 내장하는 다이나믹형 RAM에 대하여는, 예를 들면, 특개소 59-110225호 공보 등에 기재되어 있다.
또한, 외부 전원 전압으로부터 내부 전원 전압을 발생하기 위한 전압변환회로(전압리미터회로, 혹은 강압회로)에 대하여는, 일본국 공개특허 공보 특개소 59-111514 및 특개평 1-185461호에서 논의하고 있다.
이들의 공보는, 반도체 장치의 에이징(aging)(번인)테스트도 언급하고 있다. 즉, 통상 동작시에는, 내부 전원 전압의 외부 전원 전압이 적게 되도록 에이징테스트 시에는 상기 의존성이 크게 되도록 한다. 이것에 의하여, 통상 작동시에는 내부 전원 전압을 전원으로서 동작하는 회로의 동작이 안정하게 하고, 에이징 테스트 시에는 통상 동작시 보다 충분히 높은 전압이 인가될 수 있도록 한다.
상기 종래 기술에 있어서는, 에이징시의 내부 전원 전압의 정확도에 대하여는 충분히 고려하고 있지 않다.
또한 기준 전압발생회로에 대하여는, 아이. 이. 이. 이. 저널. 오브. 솔리드. 스테이트. 서키트. 제15권 제3호, 제264페이지부터 제269페이지, 1980년 6월(IEEE Journal of solid-state circuits, Vol, sc-15, No. 3, pp. June 1980) 및 특개평 1-296491에 기재되어 있다.
본 발명의 목적은, 에이징테스트시의 내부 전원 전압에서 전압의 값을 자유로, 또 정확하게 설정되는 전압변환회로를 제공하는데 있다.
본 발명의 목적은, 다이나믹형 RAM 등에 내장되어 또 번인 영역을 가진 전압변환회로의 번인 영역에 있어서의 출력전압변동을 제어하는데 있다.
본 발명의 다른 목적은, 전압변환회로를 가진 다이나믹형 RAM 등의 번인 테스트의 스크리닝 정밀도를 높여, 다이나믹형 RAM의 신뢰성을 높이는데 있다.
본 발명의 또 하나의 다른 목적은, 다이나믹형 RAM 등의 시험효율 및 수율을 높이고, 그의 저코스트화를 도모하는데 있다.
본 발명의 상기 및 다른 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.
상기 목적을 달성하기 위한 본원 발명의 구성은 다음과 같다.
즉, 본원 발명의 반도체 집적회로장치에 포함되는 전압변환회로는 외부 전원 전압(Vcc)을 내부 전원 전압(VL')으로 변환하는 것이며, 상기 내부 전원 전압의 값은 상기 외부 전원 전압의 값보다 작고, 상기 내부 전원 전압은 상기 외부 전원 전압이 제1전압범위 내의 값일 때 제1전위(예를 들면 3.3V)이며, 상기 내부 전원 전압은 상기 외부 전원 전압이 제2전압범위 내의 값일 때 상기 제1전위와 다른 전위이고, 상기 전압변환회로는 상기 외부 전원 전압이 상기 제2전압범위 내의 값일 때 상기 내부 전원 전압의 값을 조정하는 제1조정수단을 가지고, 상기 반도체 집적회로장치는, 상기 외부 전원 전압이 상기 제1전압범위 내의 값일 때 통상 동작으로 동작하는 것이다.
즉, 본 발명에 있어서는 반도체 집적회로장치가 통상동작 이외의 모드(예를 들면, 번인 테스트 모드(가속시험모드))로 동작할 때의 내부 전원 전압을 조정(트리밍)할 수 있게 된다. 이것에 의해 예를 들면 번인 테스트 모드에 있어서, 정확한 내부 전원 전압을 형성할 수 있으며, 테스트의 정밀도(에러 검출율, 스크리닝 정밀도등)을 향상시킬 수 있게 된다. 한편, 상기 번인 테스트 모드는 내부 전원 전압의 값이 외부 전원 전압에 비례하여 높아지는 번인영역을 가지는 것이다.
또한, 본원 발명의 하나의 반도체 기판에 형성된 반도체 집적회로를 장이체 포함되는 전압변환회로는
(1) 제1전원전압(Vcc)과, 상기 제2전원전압보다 절대치가 작은 제2전원전압(Vss)을 받아, 상기 제2전원전압을 기준으로 제1출력전압(VR1)을 형성하는 제1전압발생회로(21)와,
(2) 상기 제1전원전압(Vcc)과 상기 제2전원전압(Vss)을 받아, 상기 제1전원전압을 기준으로 제2출력전압(VR2)을 형성하는 제2전압발생회로(22)와,
(3) 상기 제1출력전압과 상기 제2출력전압을 받아, 상기 제1출력전압과 상기 제2출력전압중 어느 한 쪽을 기초로 하여 내부 전원 전압(VL')을 형성하여 상기 내부 전원 전압(VL')을 출력하는 선택회로(23, 24)를 포함하고, 상기 반도체집적회로 장치는, 상기 내부 전원 전압을 받는 내부 회로(12)를 더 포함하는 것이다.
이것에 의해 반도체 집적회로장치는, 상기 제2전원전압(Vss)을 기준으로 안정적으로 형성된 상기 제1전압이 되는 내부 전원 전압에 의해 안정적으로 통상의 동작을 행할 수 있게 됨과 동시에 상기 제1전원전압(Vcc)을 기준으로 형성된 상기 제2전압이 되는 내부 전원 전압에 의해 테스트 동작을 행하여 테스트 동작시에 제1전원전압(Vcc)을 변화시키는 것에 의해 내부 전원 전압을 가변으로 설정할 수 있게 된다.
더욱이, 본원 발명의 하나의 반도체 기판에 형성된 반도체 집적회로장치에 포함되는 전압변환회로는
(1) 제1전원전압(Vcc)과, 상기 제1전원전압보다 절대치가 작은 제2전원전압(Vss)을 받아, 제1출력전압(VR1)을 형성하는 제1전압발생회로(21)와,
(2) 상기 제1전원전압(Vcc)과 상기 제2전원전압(Vss)을 받아, 제2출력전압(VR2)을 형성하는 제2전압발생회로(22)와,
(3) 상기 제1출력전압과 상기 제2출력전압을 받아, 상기 제1출력번압과 상기 제2출력전압중 어느 한 쪽을 기초로 하여 내부 전원 전압(VL')을 형성하여 상기 내부 전원 전압(VL')을 출력하는 선택회로(23, 24)를 포함하고,
상기 제1전압발생회로는, 상기 제1출력전압의 값을 조정하기 위한 조정수단을 포함하고,
상기 반도체집적회로 장치는, 상기 내부 전원 전압을 받는 내부 회로(12)를 더 포함하는 것이다.
또한, 본원 발명의 하나의 반도체 기판에 형성된 반도체 집적회로장치에 포함되는 전압변환회로는
(1) 제1전원전압(Vcc)과, 상기 제1전원전압보다 절대치가 작은 제2전원전압(Vss)을 받아, 상기 제2전원전압을 기준으로 제1출력전압(VR1)을 형성하는 제1전압발생회로(21)와
(2) 상기 제1전원전압(Vcc)과 상기 제2전원전압(Vss)을 받아, 상기 제1전원전압을 기준으로 제2출력전압(VR2)을 형성하는 제2전압발생회로(22)와,
(3) 상기 제1출력전압(VR1)을 받아, 제3출력전압(VR1')을 출력하는 제3전압발생회로(25)와,
(4) 상기 제2출력전압(VR2)를 받아, 제4출력전압(VR2')을 출력하는 제4전압발생회로(26)와,
(5) 상기 제3출력전압과 상기 제4출력전압을 받아, 상기 제3출력전압과 상기 제4출력전압중 어느 한 쪽을 기초로 하여 내부 전원 전압(VL')을 형성하여 상기 내부 전원 전압(VL')을 출력하는 선택회로(23, 24)를 포함하고, 상기 반도체 집적 회로 장치는, 상기 내부 전원 전압을 받는 내부회로(12)를 더 포함하는 것이다.
또한, 본원 발명의 하나의 반도체 기판에 형성된 반도체 집적 회로 장치에 포함되는 전압변환회로는,
(1) 제1전원전압(Vcc)과, 상기 제1전원전압보다 절대치가 작은 제2전원전압(Vss)을 받아, 상기 제2전원전압을 기준으로 제1출력전압(VR1)을 형성하는 제1전압발생회로(21)와,
(2) 상기 제1전원전압(Vcc)과 상기 제2전원전압(Vss)을 받아, 상기 제1전원전압을 기준으로 제2출력전압(VR2)을 형성하는 제2전압발생회로(22)와,
(3) 상기 제1출력전압을 받아, 제3출력전압(VR1')을 출력하는 제1숭압회로(25)와,
(4) 상기 제2출력전압을 받아. 제4출력전압(VR2')을 출력하는 제2승압회로(26)와
(5) 상기 제3출력전압과 상기 제4출력전압을 받아, 상기 제3출력전압과 상기 제4출력전압중 어느 한 쪽을 기초로 하여 내부 전원 전압(VL')을 형성하여 상기 내부 전원 전압(VL')을 출력하는 선택회로(23, 24)를 포함하고,
상기 제1기준 전압발생회로는, 제1출력전압을 조정하는 제1조정수단을 포함하며,
상기 반도체 집적 회로 장치는, 상기 내부 전원 전압을 받는 내부회로(12)를 더 포함하는 것이다.
제1도에는 본 발명의 실시예의 반도체 집적 회로의 구성을 도시한다. 반도체 칩(1)내에 외부 전원 전압(VCC)용 단자(2), 접지전압(VSS)용 단자(3), 내부 전원 전압(VL)을 발생하기 위한 전압변환회로(10), 전원전압(VCC)을 받아서 동작하는 회로(11), 전원전압(VL)을 받아서 동작하는 회로(12)를 포함한다. 전압변환회로(10)는, 2개의 기준전압발생회로(21, 22), 선택회로(23) 및 드라이버(24)로 이루어진다. VR1이 통상 동작시용의 기준전압, VR2가 에이징 테스트시용의 전압이며, 이들 중 높은 쪽의 전압이 선택회로(23)에 의하여 선택된다. 이 실시예의 특징은, 전압(VR2)를 VCC를 기준으로 하여 형성하고 있는 것이다. 이것을 제2도를 사용하여, 구체적인 수치예를 들어가면서 설명한다.
제2도는, VCC와 각 전압과의 관계의 한 예를 도시하는 그래프이다. 여기서는 통상 동작시의 VCC의 값은 4.5-5.5이며, 내부 전원 전압(VL)의 값은 3.3V이다. 기준 전압발생회로(21)는, 접지전압(VSS)을 기준으로 안정화된 정전압(VR1)을 발생한다. 여기서는 VR1은 3.3V이다. 이것에 대하여, 기준 전압발생회로(22)는, 전원전압(VCC)을 기준으로 안정화된 전압(VR2)을 발생한다. 즉, 전원전압(VCC)과 전압(VR2)과 차전압(V2)이 전원전압(VCC)의 값에 의하지 않고 거의 일정하게 된다. 예를 들면, 회로(11)를 8V로, 회로(12)를 5V로 에이징 테스트 할 경우에는 VCC를 8V로 함과 동시에, 도면에 도시하는 바와 같이, 상기 차전압(V2)을 3V, 즉, VR2=VCC-3V로 하면 된다. 또, 도면에는 기재되어 있지 않으나, 드라이버(24)의 출력(VL')의 전압 레벨은 상기 VL의 전압레벨과 같다. 드라이버(24)의 역할은 부하회로(12)를 구동하기 위하여, 전원구동능력을 올리는데 있다.
본 실시예의 특징은, 통상동작시 뿐만 아니고 에이징시의 내부 전원 전압(VL)도 정확하게 설정할 수 있는 것이다. 기준 전압발생회로(22)로서, 후술의 드레시홀드 전압차 방식이나 밴드 갭 방식의 회로를 사용할 수가 있다. 또 본 실시예의 에이징 테스트 전압의 설정의 자유도가 크다. 이것은, 본 실시예의 쪽이 에이징시의 VL의 VCC의 의존성 (∂VL/∂VCC)이 크기 때문에, 절곡점(P2)이 통상동작시의 VCC의 번위내에 들어가기 어렵기 때문이다.
제3도에 본 발명의 다른 실시예를 도시한다. 제1도와의 상위점은, 기준 전압발생회로(21, 22)와 선택회로(23)와의 사이에, 승압회로(25,26)가 설치되어 있다는 것이다. 기준 전압발생회로로서 후술의 드레시홀드 전압차 방식이나 밴드 갭 방식의 회로를 사용한 경우, 그 출력전압은, 반드시 회로(12)의 동작전압(VL)으로서 적당한 전압이라고는 할 수 없다. 승압회로(25, 26)의 역할은, 기준 전압발생회로의 출력전압을 적당한 내부 전원 전압(VL)으로 변환하는 것이다. 제4도에 외부 전원 전압(VCC)과 각 전압과의 관계의 일예를 도시한다. 이 예에서는 VR1=IV, V2=IV이다. 승압회로(25)는, 접지전압(VSS)을 기준으로 하여, VR1의 3.3배의 전압 VR1'=(3.3V)을 만든다.
승압회로(26)는, 역으로, 전원전압(VCC)을 기준으로 하여, V2의 3배의 전압, V2'(=3V)을 만든다. 본 실시예에서는, VR1, VR2 모두 승압되어 있으나. 물론 한 쪽만이라도 된다.
제5도에 본 발명의 다른 실시예를 도시한다. 제3도와의 상위점은, 트리밍(전압차의 미조정)을 가능하게 한 것이다.
일반으로, 기준 전압발생회로의 출력전압은, 제조 프로세스의 편차에 의하여 변동하기 쉽다. 이 대책으로서는, 전압치를 조정하여 소정의 전압이 되도록 하는 수법이 트리밍이다. 이 실시예에서는 VR1를 VR1'로 V2를 V2'로 각각 변환할 때의 배율을 바꿈으로서, 트리밍을 행한다. VR1, VR2가 각각, 제6도의 빗금친 영역으로 나타내는 바와 같이 분산되어도, 트리밍에 의하여 VR1', VR2'의 분산을 억제할 수가 있다. 본 실시예에서는, VR1, VR2 모두 트리밍하고 있으나, 물론 한 쪽만이라도 한다.
다음, 본 발명에 사용하는 기준 전압발생회로에 대하여 설명한다. 전술한 바와 같이, 본 발명에는 VSS를 기준으로 안정화된 정전압을 발생하는 회로(21)의, VCC를 기준으로 안정화된 부전압을 발생하는 회로(22)의, 2종류의 회로를 사용한다. 또, 정전압을 발생하는 회로에 있어서, 트랜지스터의 극성을 모두 역으로 하여, VCC와 VSS를 역으로 함으로써, 부전압을 발생하는 회로를 만들 수 있다. 역으로, 부전압을 발생하는 회로에 있어서, 트랜지스터의 극성을 모두 역으로 하여 VCC와 VSS를 역으로 함으로써, 정전압을 발생하는 회로를 만들 수도 있다. 이하, 구체적인 회로예를 도면을 이용하여 설명한다.
제7도(a)는 2개의 N채널 MOSFET의 드레시홀드 전압의 차를 기준전압으로 하여 취출하는 회로이다. 즉, MOSFET(M11,) M12의 드레시홀드 전압을 각각 VT11, VT12로 하면, VR1=VT11-VT12이다. 이 회로는, 본 발명의 기준 전압발생회로(21)로서 사용할 수 있다. 이 회로의 N채널 MOSFET를 P 채널 MOSFET로 치환하여, VCC와 VSS와를 역으로 함으로써, VCC를 기준으로 안정화된 부전압을 발생하는 회로를 만들 수 있다. 제7도(b)에 그 회로를 도시한다. 이 회로에서는, 2개의 P채널 MOSFET(M21, M22)의 드레시홀드 전압을 각각 (VT21, VT22)로 하면, -V2=VT21-VT22이다. 즉 VR2=VCC-｜VT21｜+｜VT22｜로 되어, VCC를 기준으로 안정화된 전압(VR2)이 얻어진다. 이 회로는 본 발명의 기준 전압발생회로(22)로서 사용할 수 있다.
제8도(a)도, 전술한 논문에 게재되어 있는 기준 전압발생회로이다. 도면중(A)는 차동증폭기이다. 이것도, MOSFET(M11)과 (M12)와의 드레시홀드 전압차를 기준 전압으로 취출하는 회로이다. 단지, 이 회로의 출력전압은 VCC를 기준으로 하고, 이 전압치로부터 일정의 전압(V2) 단지, 낮은 전압(VR2)이다. 차전압(V2)은 VCC의 변화에 대하여 안정되어 있다. 이 회로는, 본 발명의 기준 전압발생회로(22)로서 사용할 수 있다. 이 회로의 N채널 MOSFET를 P채널 MOSFET로 치환하고, VCC와 VSS와를 역으로 함으로서, VSS를 기준으로 안정화된 정전압을 발생하는 회로를 만들수가 있다. 제8도(b)에 그 회로를 도시한다. 이 회로는, 본 발명의 기준 전압발생회로(21)로서 사용할 수 있다.
제9도(a)에 도시되는 회로는 드레시홀드 전압이 다른 2개의 P채널 MOSFET(M21)와 (22)와의 드레시홀드 전압차를 기준전압(VR1)으로 취출하는 회로이다. 이 회로는 본 발명의 기준 전압발생회로(21)로서 사용할 수 있다. 이 회로의 MOSFET의 극성을 모두 역으로 하고, VCC와 VSS와를 역으로 함으로써, VCC를 기준으로 안정화된 부전압을 발생하는 회로를 만들 수 있다. 제9도(b)에 그 회로를 도시한다. 이 회로는, 본 발명의 기준 전압발생회로(22)로서 사용할 수 있다. 제9도(c)는, 제9도(a)의 회로의 P채널 MOSFET(M21), (M22)를 N채널 MOSFET(M11), (M22)로 치환한 것으로, N채널 MOSFET(M11)과 (M12)와의 드레시홀드 전압차가 기준전압(VR1)으로 된다. 이 회로는 본 발명의 기준 전압발생회로(21)로서 사용할 수 있다. 이 회로의 MOSFET의 극성을 모두 역으로 하여, VCC와 VSS과를 역으로 함으로써, VCC를 기준으로 안정화된 부전압을 발생하는 회로를 만들 수 있다. 제9도(d)에 그 회로를 도시한다. 이 회로는 본 발명의 기준 전압발생회로(22)로서 사용할 수 있다.
제7도-제9도의 회로는 모두, MOSFET의 드레시홀드 전압차를 기준으로 하는 방식이다. 이들의 회로에는, 드레시홀드 전압의 의존성이 상쇄되기 때문에, 기준전압의 온도 의존성이 적게 된다고 하는 특징이 있다. 이들의 회로 중에는, N채널 MOSFET의 드레시홀드 전압차에 의한 회로와 P채널 MOSFET의 드레시홀드 전압차에 의한 회로가 있으나, 본 발명에 사용하는 경우에는, 동일 채널형의 MOSFET의 드레시홀드 전압차에 의한 회로를 조합하는 것이 바람직스럽다. 드레시홀드 전압이 다른 MOSFET를 만들기 위한 공정의 증가를 적게 할 수 있기 때문이다. 예를 들면, P채널 MOSFET의 드레시홀드 전압차에 의한 회로를 조합한 예를 제10도에 나타낸다. 여기서는, 제9도(a)의 회로를 기준 전압발생회로(21)로 하여, 제9도(d)의 회로를 기준 전압발생회로(22)로서 사용하고 있다. MOSFET(M31), (M32) 저항(R30)으로 되는 동작점 설정회로를 회로(21)와 회로(22)와를 공유함으로서, 반도체 칩 상의 점유면적과 소비전력을 절감할 수 있다. 또, 이 회로(22)에 도시하는 바와 같이, 드레시홀드 전압이 다른 MOSFET를 복수개(여기서는 2개)씩 직열배열함으로써, 드레시홀드 전압차의 정수배(여기서는 2배)의 출력이 얻어진다. MOSFET(M21B), (M21C)의 드레시홀드치 전압을 VT21, MOSFET(M22B), (M22C)의 드레시홀드치 전압을 VT22라고 하면, -V2=2(VT21, VT22), 즉 VR2=VCC-2(｜VT21｜-｜VT22｜)로 된다.
여기서, 기준전압 발생회로중의 커런트 미러 회로에 대하여 설명한다. 제9도(a) 및 (c)의 MOSFET(M31)과 (M33), MOSFET(M32)와 (M34)는, 소오스와 게이트가 각각 결합되어 있어, 소위 커런트 미러 회로를 이루고 있다. 제9도(b) 및 (d)의 MOSFET(M36), MOSFET(M32)와(M35) 제10도의 MOSFET(31),(M33) 및 (M36), MOSFET(M32),(M34) 및 (M35)도 같다. 커런트 미러 회로를 이루는 각 MOSFET에 흐르는 전류의 비는, 각 FET의 (채널폭/채널길이) 비와 같다. 전류비를 정확하게 설정하기 위해서는 각 FET의 채널폭, 채널길이를 정확하게 설정할 필요가 있다. 그러기 위하여는 제조 프로세스상의 편차의 영향을 받기 어렵게 하기 위하여, 레이아웃 설계할 때, 다음과 같은 배려를 하는 것이 바람직하다.
(1) 각 FET의 채널 폭(W), 채널길이(L)은 충분히 크게 한다.
(2) 각 FET는 근접하도록 배치하여, 전류의 흐르는 방향을 동일하게 한다.
(3) 전류비를 1:1로 설정할 때는 각 FET의 형상은 동일하게 한다.
(4) 전류비를 n:1(n은 2이상의 정수)로 설정할 때는, 채널폭을 n배로 하는 것이 아니고, 채널폭이 같은 FET를 n개 병열 접속한다. 이것은, 채널폭의 설계치수와 완성된 치수의 차이의 영향을 없애기 위하여서이다. 예를 들면, 전류비를 2:1로 할 때는, 제11도 (a)의 레이아웃보다, 제11도 (b)의 레이아웃 쪽이 바람직하다.
제12도 (a) 및 (b)는 소위 밴드갭 방식의 기준전압 발생회로이다. NPN 바이폴라 트랜지스터(Q41, Q42), 저항(R41-R43), 차동증폭기(A)를 포함한다. 제12도 (a)는 기준전압 발생회로(21)로서, 제12도 (b)는 기준전압 발생회로(22)로서 사용할 수 있다. 이들의 회로에는, 기준전압의 온도의존성이 적다는 특징이 있다.
다음, 본 발명에 사용하는 승압회로에 대하여 설명한다. 제13도 (a), (b)에 승압회로의 예를 나타낸다. 제13도(a)는 승압회로(25)로서 사용할 수 있는 회로이다. 이 회로는 MOSFET(M51-54)로 되는 차동증폭기(A)와, MPSFET(M50) 및 2개의 저항(R51, R52)으로 되는 출력단 등과의, 2단의 증폭단으로 된다. 그리고, 출력(VR1)을 저항(R51) 및 (R52)으로 분할한 전압(VFB)이 차동증폭기(A)에 피드백 되어 있다.
피드백율은 R52/(R51+R52)이므로, 입력전압과 출력전압과의 관계는, VR'=VR1 (R51+R52)/R52로 된다. 이 회로의 MOSFET의 극성을 모두 역으로 하여, VCC와 VSS와를 역으로 함으로써, 제13도 (b)의 회로가 얻어진다. 이 회로는 , 승압회로(26)로서 사용할 수가 있다. 입력전압과 출력전압과의 관계는, -V2'=-V2(R53+R54)/R54이다.
제14도 (a), (b)에 승압회로의 다른 예를 나타낸다. 제13도 (a), (b)와의 상이점은, 저항(R51, R52)에 병렬로 콘덴서(C51, C52)가 삽입되어 있는 것이다. 이것들은, 피드백을 고속화하는 역할을 한다. 제14도 (a)의 회로에 대하여 이것을 설명한다.
출력(VR1')으로부터 차동증폭기(A)로의 피드백 회로에는, 저항(R51)과 피드백 노드의 기생용량(CFB)과에 의한 지연이 있다. 그 때문에, 출력(VR1')의 변화가 입력단에 전하여지는 것이, 시정수(R51·CFB)의 분만큼 지연된다. 피드백 증폭기의 논리로 알려져 있는 바와 같이, 피드백회로에 지연이 있는 것은 바람직하지 못하다. 이상의 지연이 증폭기의 동작을 불안정하게 하기 때문이다. 지연할 때 정수를 적게 하기 위하여, 저항(R51, R52)을 적게 하는 것은, 소비전류의 증대를 초래한다. 콘덴서(C51, C52)를 삽입함으로써, 출력(VR1')의 변화가 용량분할에 따라 고속으로 전하여지게 된다. 이것에 의하여, 소비전류를 증대시키는 일 없이, 증폭기의 동작을 안정화 할 수 있다.
콘덴서의 값은, 기생용량(CFB)보다 충분히 크게 하는 것이 좋다. 또한 출력(VR1')을 저항(R51, R52)으로 분할한 전압과, 콘덴서(C51, C52)로 분할한 전압이 거의 같이 되는 것이 바람직하다. 즉, R51:R52=1/C51:1/C52이다. 콘덴서(C51, C52)로서는, 예를 들면 제15도 (a), (b)에 도시한 구조의 것을 사용하면 된다.
제13도 (a), (b) 및 제14도 (a), (b)의 회로에서는 피드백율이 고정이므로, 입력전압과, 출력전압과의 비는 고정이다. 이것을 가변으로 하면, 트리밍이 가능하게 된다. 피드백율을 가변으로 하는 한 방법을 제16도에 나타낸다. 회로(40)에는 디코더(41), 저항(R60-R68), N채널 MOSFET(M60-M67) 퓨즈 ROM(42a, 42b, 42c), 퓨즈 Fi(i=0-2), N채널 MOSFET(M80-M82)인 버터(43)을 포함한다. 제13도 (a)의 저항951, 52)을 이 회로(40)로 치환하면, 승압·트리밍 회로(27)로서 사용할 수 있는 회로가 얻어진다. 또, 제13도 (b)의 저항(R53, R54)을 회로(40)로 치환하면, 승압·트리밍회로(28)로서 사용할 수 있는 회로가 얻어진다. 이하, 제13도 (a)의 저항(R51, R52)을 치환할 경우에 대하여 설명된다.
출력전압(VR1')을 저항분할한 전압(V0-V7)중의 한 개가 스위치의 역할의 MPSFET군(M60-M67)에 따라 선택되어, 피드백 전압(VFB)으로 된다. 디코더(41)가 이 선택을 제어한다. 즉, 디코더의 출력신호(b0-b7)의 중, 한 개만이 고 레벨, 다른 것은 저 레벨이기 때문에, 게이트에 고 레벨이 인가되어 있는 MOSFET만이 도통되고, 다른 것은 도통되지 않게 된다. 디코더로서는 예를 들면 제17도에 도시하는 회로를 이용하면 된다.
디코더(41)의 입력신호(a0-a2)는 각각 퓨즈 ROM(4a-4c)의 출력이다. 퓨즈 ROM은, 퓨즈가 절단되어 있는지 안되어 있는지를 전압의 고저의 형으로 출력하는 회로이며, 이하에 설명하는 바와 같이 트리밍 방법을 프로그램하기 위한 것이다. 제16도에 도시한 예에서는 퓨즈(Fi)가 절단되어 있지 않을 때는, 노드(44)가 퓨즈를 통하여 전원(VCC)에 접속되어 있으므로 고 레벨로 되어 출력(ai)은 저 레벨, 따라서 MPSFET(M80)는 전류가 통하지 않는 상태로 된다.
퓨즈(Fi)가 절단되어 있을 때는 역으로, 노드(44)가 저 레벨, 출력(ai)이 고 레벨, 따라서, MPSFET(M80)는 전류가 통하는 상태로 되어 노드(44)를 저 레벨로 래치한다. 또한 MOSFET(M 81, M82)는 이 FOWL를 초기화(퓨즈가 절단되어 있을 때의 노드(44)를 저 레벨로 한다)하기 위한 것이다. MOSFET(M82)의 게이트에 주는 신호()는, 예를 들면 전원 투입시에만 고 레벨로 되는 신호를 사용하면 된다. 혹은 , 전원 투입시 뿐만 아니고, 적절한 고 레벨로 되는 신호라도 된다.
예를 들면 본 발명을 메모리(LSI)에 적용한 경우, 사이클의 처음에는 고 레벨로 되는 신호를 사용할 수가 있다.
퓨즈 ROM으로서는 제18도와 같은 퓨즈(F)와 저항(R)으로 되는 회로라도 된다. 그러나, 제16도에 도시한 바와 같은 래치회로의 쪽이, 외부잡음에 강하고, 또한 통상시에는 전류가 흐르지 않는다고 하는 이점이 있다.
퓨즈 ROM내의 퓨즈(F0, F1, F2)를 각각 절단하는지 안하는지에 따라, V0-V7중 어느 것을 선택하는가를 프로그램할 수가 있다. 예를 들면, V3을 선택하기 위하여는, F0만을 절단하면 된다. 이때 a0가 고 레벨 a1과 a2가 저 레벨이 되므로, 디코더의 출력신호 중 b1만이 고 레벨, 다른 것은 저 레벨로 되어 MOSFET(M3)만이 전류가 흐르고 다른 것은 전류가 흐르지 않게 되며, V3이 선택된다. 피드백율을 크게(예를 들면 V0를 선택한다)하면 출력전압(VR1')이 낮게 되고, 피드백율을 적게(예를 들면 V7을 선택한다)하면 VR1'이 높게 된다. 트리밍을 실행하려면, 먼저 퓨즈를 절단하기 전에 VR1 또는 VR1'의 전압을 측정하여, 트리밍 후의 VR1'가 소망의 전압이 되도록 트리밍 방법을 결정하여, 그것을 프로그램하면 된다. 그 때문에, VR1 또는 VR1'의 전압측정용 패드를 설치하여 두는 것이 바람직하다.
이 트리밍 방법은, 적은 개수의 퓨즈로 세밀하게 트리밍이 된다고 하는 특징이 있다. 일반적으로, a개의 퓨즈로 2의 n승과 같은 트리밍이 가능하다.
본 실시예에서는, 디코더의 출력(bo-b7)을 MOSFET(V60-M67)에 할당하는 방법을 고안하였다. 물론 제19도에 도시한 바와 같이 번호순으로 할당하는 단순한 방법도 좋다. 이와 같은 트리밍 방법이 알기 쉬우나, 제27도의 실시예의 쪽이, 이하에 설명하는 바와 같이, 절단하여야 할 퓨즈의 수가 적게 된다는 점에서 뛰어나다.
기준전압의 분포는, 그의 정규분포에 근사하다. 즉, 중앙치에 가까울수록 빈도가 많고, 중앙치에서 멀수록 빈도가 적다. 따라서, 트리밍을 행하는 경우, V0-V7의 중, 중앙부근의 V3, V4를 선택하여야 할 경우는 비교적 많고, 양단의 V0-V7를 선택하여야 할 경우는 비교적 적다. 한편, 디코더의 특정의 출력신호를 고 레벨로 하기 위하여 절단하여야 할 퓨즈의 수는 다음과 같다. b7을 고 레벨로 하기 위하여는 3개의 퓨즈를 절단할 필요가 있다. b3, b5, 또는 b6을 고 레벨로 하기 위하여는 2개의 퓨즈를, b1, b2, 또는 b4를 고레벨로 하기 위하여는 한 개의 퓨즈를 절단할 필요가 있다. b0를 고 레벨로 하기 위해서는 전퓨즈를 절단할 필요가 없다. 따라서, 제16도의 실시예와 같이, 퓨즈 절단수가 적은 b0, b1, b2, b4를 중앙부근에, 퓨즈 절단수가 많은 b7, b3, b5, b6을 끝에 할당하도록 하면, 통계적으로 보아 퓨즈 절단수를 적게 할 수가 있다. 이것에 의하여, 트리밍에 요하는 시간을 단축할 수가 있으며, LSI의 테스트의 코스트를 절감할 수 있다.
제16도의 실시예는, 3개의 퓨즈에 따라 8가지의 트리밍을 가능하게 하는 회로이다. 그러나, 퓨즈수는 트리밍을 어느 정도 세밀하게 할 필요가 있는가에 따라 증감하여도 되는 것은 물론이다. 제20도는 4개의 퓨즈를 사용하여 16가지의 트리밍을 가능하게 한 예를 나타낸다. 이 실시예에 있어서도, 제16도와 같이, 디코더의 출력(b0-b15)을 MOSFET(M60-M76)로 할당하는 방법을 고안하였다.
제21도에 트리머 회로의 다른 실시예를 나타낸다. 제16도와의 상이점은, MOSFET(V60-V67)로서 P채널 MOSFET를 사용하고 있는 것이다. 이와 함께, 디코더(41)의 출력은 보신호(補信號)로 변경되어 있다. 이 트리머 회로는 제13도 (b)의 승압회로의 저항(R53, R54)를 치환하는데 알맞다.
왜냐하면, 피드백 전압(VFB)이 비교적 높기(VCC에 가깝다) 때문이다. 역으로, 제13도 (a)의 회로에서는, VFB가 비교적 낮기(접지전위에 가깝다) 때문에, 이 저항(R51, R52)을 치환하는 경우는, 제16도와 같은 N채널 MOSFET를 사용한 회로 쪽이 좋다.
제22도에 트리머 회로의 다른 실시예를 나타낸다. 이 회로의 특징은 저항(R60-R68)에 병열로, 콘덴서(C60-C68)가 각각 접속되어 있는 것이다. 이들의 콘덴서는, 제14도 (a)에 있어서, C51, C52와 같이, 피드백을 고속화하는 역할을 다한다. 콘덴서의 값은, 출력(VR1')을 저항으로 분할한 각 전압과 콘덴서로 분할한 각 전압이 거의 같이 되도록 택하는 것이 바람직하다. 즉, R60:R61:……‥R68=1/C60:1/C61:…:1/C68이다.
제23도에 트리머회로의 다른 실시예를 나타낸다. 이 회로에도, 제22도의 실시예와 같이, 피드백을 고속화하기 위한 콘덴서(C69, C70)가 접속되어 있다. 콘덴서(C69, C70)의 값은, 출력(VR1')을 콘덴서(69)와 (C70)로 분할한 전압이, V0-V7의 중앙부근의 전압, 예를 들면 V4와 같이 되게 하여 둔다. 즉, (R60+R61+R62+R63+R64) : (R65+R66+R67+R68) =1/C69:1/C70이다. 본 실시예의 특징은, 제22도의 실시예보다 점유면적이 적게 된다는 것이다. 제22도의 실시예에서는, 콘덴서는 저항과 같은 수 만큼 필요하다. 게다가 콘덴서(C61)의 용량치는 콘덴서(C60) 및 (C68)보다 충분히 크게 하지 않으면 안된다. 트리머 회로는 피드백율의 미조정을 위한 것으로, 저항(R61-R67)은 양단의 저항(R60), (R68)보다 충분히 적은 것이 보통이기 때문이다. 이것은 점유면적의 증대를 의미한다. 한편, 본 실시예에 있어서는, 대면적을 요하는 콘덴서(C61-C67)는 필요치 않다. 단지, 트리밍에 따라 (V4)이외의 전압이 선택된 때는 저항에 의한 분할과 콘덴서에 의한 분할과의 사이에 다소의 어긋남이 일어나나, 저항(R61-R67)이 적기 때문에, 이 어긋남은 거의 문제가 되지 않는다.
트리밍 방법을 프로그램하는 소자로서, 실시예에서는 레이저광으로 절단되는 퓨즈를 사용하고 있으나, 다른 소자를 사용할 수도 있다. 예를 들면, 절단용 회로를 부가하여 퓨즈를 전기적으로 절단할 수 있도록 하는 것도 된다. 레이정광으로 절단하는 방법으로는, 절단용의 회로가 필요없기 때문에, 점유면적을 적게 할 수 있다고 하는 이점이 있으며, 전기적인 방법에는, 고가의 레이저 광조사 장치를 사용하지 않아도 된다는 이점이 있다. 퓨즈의 재질로서는, 예를 들면 다결정 실리콘이나 실리사이드를 사용할 수가 있다. 특히, 본 발명을 결함구제회로를 가진 반도체 메모리에 적용할 경우에는, 결함구제에 사용되고 있는 것과 같은 것을 이용하면, 퓨즈를 만들기 위하여 특별히 공정을 추가할 필요가 없어진다. 프로그램 소자로서는, 퓨즈 대신에 EPROM 등의 불휘발성 메모리를 사용하여도 된다.
다음에, 본 발명에 이용되는 선택회로에 대하여 성명한다. 제24도에, 본 발명에 적용할 수 있는 선택회로의 일예를 나타낸다. 선택회로(23)는 차동증폭기(A91), (A92), P채널 NOSET(V91, V92)를 포함한다. 출력전압(VL)은, 2개의 입력전압(VR1, VR2)의 높은 쪽에 같게 된다.
본 발명에는, 승압회로 혹은 승압·트리밍회로와 선택회로와를 겸용한 회로를 채용하여도 된다. 제20도에, 승압회로(25)와 선택회로(23)와를 겸용한 회로의 예를 나타낸다. 이 회로에서는, 차동증폭기(A92)에는 출력전압(VL)이 직접 귀환되어 있으나, 차동증폭기(A91)에는 출력전압(VL)을 저항(R91, R92)으로 분할한 전압(VFB)이 귀환되어 있다. 따라서, 출력전압(VL)은, 전압(VR1)을 승압한 전압(VR1)을 승압한 전압(VR1(R91+R92)/R92)과 전압(VR2)중 높은 쪽과 같게 된다. 또, 이 회로의 저항(R91, R92)을 제16도 혹은 제19도-제23도의 회로(40)로 치환됨으로써, 트리밍을 가능하게 할 수 있다. 즉, 승압트리밍회로(27)와 선택회로(23)가 겸용된 회로를 만들 수 있다. 이와 같은 승압회로 혹은 승압트리밍회로와 선택회로와를 겸용한 회로를 채용함으로써, 반도체칩상의 점유면적과 소비전력을 절감할 수 있다.
이상, 실시예에 따라 본 발명을 설명하였으나, 본 발명은 이들의 실시예에 한정되는 것은 아니다. 예를 들면, 실시예는 CMOS기술을 이용한 반도체 장치에 적용하는 것을 상정하고 있으나, 본 발명은 다른 기술, 예를 들면 단일 극성의 MOS 트랜지스터, 바이폴라 트랜지스터, 혹은 그것들의 조합을 이용한 반도체 장치에도 적용할 수 있다.
제26도는, 본 발명이 적용된 랜덤 엑세스 메모리(RAM)를 사용한 마이크로 컴퓨터 시스템을 나타낸 것이다. 싱글 칩 마이크로 컴퓨터는, 어드레스 버스(AB)와 데이트버스(DB)를 통하여, 리드 온리 메모리(ROM), 패러럴인터페이스어댑터(PIA)와 같은 주변장치 및 본 발명에 관계되는 랜덤 엑세스 메모리(RAM)와 결합된다.
제36도에는 본 발명이 적용된 다이나믹형 RAM의 한 실시예의 블록도가 도시되어 있다. 또 제35도에는, 제36도의 다이나믹형 RAM에 내장되는 전압변환회로(VC)의 한 실시예의 블럭도가 도시되고, 제27도, 제32도, 제33도 및 제34도에는, 제35도의 전압변환회로(VC)에 포함되는 기준전위 발생회로(VLG), 참조 전위 발생회로(VRG), 퓨즈회로(FC) 및 내부전원전압 발생회로(IVG)의 한 실시예의 회로도가 각각 도시되어 있다. 그리고, 제28도에는, 제27도의 기준전위 발생회로(VLG)의 부분적인 등가회로의 한 예가 도시되고, 제29도에는, 그 한 실시예의 출력 특성도가 도시되어 있다.
이들의 도면을 근거로, 이 실시예의 다이나믹형 RAM 및 전압변환회로의 구성과 동작 및 특성의 개요 및 그 특징에 대하여 설명한다.
또한, 제27도, 제28도 및 제32도 및 제34도의 회로소자 및 제35도 및 제37도의 각 블록을 구성하는 회로소자는, 공지의 반도체 집적회로의 제조기술에 따라, 단결정 실리콘과 같은 1개의 반도체 기판상에 형성된다. 이하의 회로도에 있어서, 그 채널(백 게이트)부에 화살표가 붙여진 MOSFET(금속산화물 반도체형 전계효과 트랜지스터. 본 명세서에서는, MOSFET로 한 절연게이트형 전계효과 트랜지스터를 총칭한다)는 P채널형이며, 화살표가 붙지 않은 채널 MOSFET와 구별하여 도시되어 있다.
이 실시예의 다이나믹형 RAM은, 비교적 큰 기억 용량을 가지며, 메모리셀을 중심으로 하는 회로소자는 매우 미세화되어, 그 내압도 낮다. 이 때문에, 메모리 어레이를 포함하는 다이나믹형 RAM의 내부회로는 +3.3V의 내부전원전압(VCL)을 기초로 하여 상기 내부전원전압(VCL)을 형성하는 전압변환회로(VC)가 내장된다. 이것에 의하여, 회로소자의 내압 파괴를 방지하면서, 다이나믹형 RAM의 저소비전력화 및 외부전원전압의 단일화를 꾀할 수 있다.
제36도에 있어서, 다이나믹형 RAM는, 소위 쉐어드센스 방식을 채택하여 센스앰프(SA)를 끼워 배치되는 한 쌍의 메모리어레이(MARYL) 및 (MARYR)를 그 기본구성으로 한다.
메모리어레이(MARYL) 및 (MARYR)는, 동도면의 수직방향에 평행하여 배치되는 복수개의 워드선과, 수평방향에 평행하여 배치되는 복수조의 상보 비트선 및 이들의 워드선 및 상보 비트선의 교점에 격자상으로 배치되는 다수의 다이나믹형 메모리셀을 각각 포함한다.
메모리어레이(MARYL) 및 (MARYR)를 구성하는 워드선은, 대응하는 로우어드레스 디코더(RADL) 및 (RADR)에 각각 결합되어, 택일적으로 선택상태로 된다. 로우어드레스 디코더(RADL) 및 (RADR)에는, 로우 어드레스버퍼(RAB)에서 최상위 비트를 제외하고 I비트의 상보 내부 어드레스신호(axO∼ax-1)(여기서, 예를 들면 비반전 내부 어드레스 신호(axO)와 반전내부 어드레스신호(axOB)를 합쳐서 상보내부 어드레스 신호(axO)와 같이 나타낸다. 또 반전신호에는, 반전내부 어드레스신호(axOB)와 같이, 그 신호명의 말미에 B를 부가하여 나타낸다. 이하 같음)가 공통으로 공급되어, 다이나믹 발생회로(TG)에서 타이밍 신호(∮xℓ) 및 (∮xr)가 각각 공급된다. 또 로우어드레스버퍼(RAB)에는 어드레스 입력단자(AO-Ai)를 통하여 X어드레스신호(arO-ari)가 시분할적으로 공급되고, 리플레쉬 어드레스 카운터(RFC)에서 리플레쉬 어드레스 신호(arO-ari)가 공급된다. 그리고, 로우어드레스 버퍼(RAB)에는 타이밍 발생회로(TG)에서 타이밍 신호(ar) 및 (rf)가 공급되고, 리플레쉬 어드레스 카운터(RFC)에는 타이밍 신호(ar)가 공급된다.
로우어드레스 디코터(RADL)는, 타이밍 신호(xℓ)가 하이레벨로 되는 것으로, 선택적인 동작상태로 된다. 이 동작상태에 있어서, 로우어드레스 디코더(RADL)는, 상보 내부어드레스 신호(axO∼axi-1)를 디코더하여, 메모리어레이(MARYL)에 대응하는 워드선을 택일적으로 하이레벨의 선택상태로 한다. 마찬가지로, 로우어드레스 디코더(RADR)는 타이밍 신호(xr)가 하이레벨로 됨으로써 선택적으로 동작상태로 되고, 상보 내부어드레스신호(axO∼axi-1)에 따라 메모리어레이(MARYR)의 대응하는 워드선을 택일적으로 하이레벨의 선택상태로 한다.
로우어드레스버퍼(RAB)는, 다이나믹형 RAM이 통상의 동작 모드로 되어 타이밍 신호(rf)가 로우레벨로 될 때, 어드레스 입력단자(AO-Ai)를 통하여 시분할적으로 공급되는 X어드레스 신호(AXO-AXi)를 타이밍 신호(ar)에 따라 취입한다. 또 다이나믹형 RAM이 리플레쉬 모드로 된 타이밍 신호(rf)가 하이레벨로 될 때, 리플레쉬 어드레스 카운터(RFC)에서 공급되는 리플레쉬 어드레스 신호(arO∼ari)를 취입한다. 그리고 이들의 로우어드레스 신호를 기초로, 상보 내부에 어드레스 신호(axO∼axi)를 형성한다. 이 중, 최상위 비트의 상보 내부 어드레스신호(axi)는 타이밍 발생회로(TG)에 공급되고, 다른 상보 내부어드레스 신호(axO∼axi-1)는, 전술한 바와 같이, 로우어드레스 디코더(RADL) 및 (RADR)에 공통으로 공급된다.
리플레쉬 어드레스 카운터(RFC)는, 다이나믹형 RAM이 리플레쉬 모드로 될 때, 타이밍 신호(rc)에 따라 카운터 동작을 하여, 상기 리플레쉬 어드레스 신호(arO-ari)를 형성하여, 로우어드레스버퍼(RAB)에 공급한다.
한편, 메모리어레이(MARY)를 구성하는 상보 비트선은, 센스앰프(SA)에 대응하는 쉐어드 MOSFET를 통하여, 센스앰프(SA)에 대응하는 단위 증폭회로에 결합된다. 이들의 단위 증폭회로의 상보입출력노드는 다시 대응하는 한 쌍의 스위치 MOSFET를 통하여, 상보 공통 데이터선(CD)에 각각 결합된다. 센스앰프(SA)의 쉐어드 MOSFET에는, 타이밍 신호(sℓ) 또는 (sr)에 따라 선택적으로 온 상태로 되는 한 쌍의 구동 MOSFET를 통하여 내부전원전압(VCL) 및 접지전NL가 선택적으로 공급된다.
센스앰프(SA)의 각 쌍의 스위치 MOSFET에는, 컬럼 어드레스 디코더(CAD)에서 대응하는 컬럼 선택회로가 각각 공급된다. 컬럼 어드레스 디코더(CAD)에는, 컬럼 어드레스 버퍼(CAB)에서 i+1 비트의 상보 내부어드레스 신호(ayO-ayi)가 공급되고, 타이밍 발생회로(TG)에서 타이밍 신호(y)가 공급된다. 또 컬럼 어드레스버퍼(CAB)에는, 어드레스 입력단자(AO-Ai)를 통하여 Y 어드레스 신호(AYO-AYi)가 시분할적으로 공급되고, 타이밍 발생회로(TG)에서 타이밍 신호(ac)가 공급된다.
센스앰프(SA)의 쉐어드 MOSFET는 대응하는 타이밍신호(sℓ) 또는 (sr)가 하이레벨로 됨으로써, 선택적으로 또 일제히 온 상태로 된다. 이것에 의하여, 메모리어레이(MARYL) 또는 (MARYR)의 상보 비트선이, 센스앰프(SA)에 대응하는 단위증폭회로의 상보 입출력노드에 선택적으로 접속된다.
센스앰프(SA)의 단위 증폭회로는, 타이밍 신호(pa)가 하이레벨로 되어 구동 MOSFET를 통하여 내부전원전압(VCL) 및 접지전위가 공급됨으로써, 선택적으로 동작상태로 된다. 이 동작상태에서, 센스앰프(SA)의 각 단위 증폭회로는, 메모리어레이(MARYL) 또는 (MARYR)의 선택된 워드선에 결합되는 복수개의 메모리셀에서 대응하는 상보 비트선을 통하여 출력되는 미소판독 신호를 증폭하여, 하이레벨 또는 로우레벨의 2치 판독신호로 한다.
센스앰프(SA)의 각 단위 회로는 전술한 바와 같이, 더욱 N 채널형의 복수쌍의 스위치 MOSFET를 포함한다. 이들의 스위치 MOSFET의 한 쪽은, 센스앰프(SA)에 대응하는 단위 증폭회로의 상보 입출력노드에 각각 결합되고, 그 다른 쪽은, 상보 공통 데이터선(CD)의 비반전 또는 반전신호선에 공통결합된다.
또, 각 쌍의 스위치 MOSFET의 공통 결합된 게이트에는 후술한느 컬럼 어드레스 디코더(CAD)에서, 대응하는 컬럼 선택신호가 각각 공급된다. 이들의 컬럼 선택신호는, 통상 모두 로우레벨로 되어, 다이나믹형 RAM이 선택상태로 될 때, Y 어드레스 신호(AYO-AYi)에 따라 택일적으로 하이레벨로 된다.
센스앰프(SA)의 각 쌍의 스위치 MOSFET는, 대응하는 컬럼 선택신호가 택일적으로 하이레벨로 됨으로써 선택적으로 온 상태로 되며, 대응하는 단위증폭회로의 상보 입출력노드와 상보 공통 데이터선(CD)을 선택적으로 접속한다.
컬럼어드레스 디코더(CAD)는, 타이밍 신호(y)가 하이레벨로 되는 것으로 선택적으로 동작상태로 된다.
이 동작상태에서 컬럼 어드레스 디코더(CAD)와, 상보 내부어드레스 신호(ayO-ayi)를 디코더하여, 대응하는 컬럼 선택신호를 택일적으로 하이레벨로 한다.
컬럼어드레스버퍼(CAB)는 어드레스 입력단자(AO-Ai)를 통하여 시분할적으로 공급되는 Y 어드레스신호(AYO-AYi)를, 타이밍 신호(ac)에 따라 취입하여, 유지한다.
또, 이들의 Y 어드레스 신호를 기초로, 상보 내부어드레스 신호(ayO-ayi)를 형성하여, 컬럼어드레스디코더(CAD)에 공급한다.
상보 공통 데이터선(CD)은, 메인앰프(MA)에 결합된다. 메인앰프(MA)에는, 데이터 입력버퍼(DIB)로부터 상보기록신호(WD)가 공급되어 그 출력신호 즉, 상보 판독신호(RD)는 데이터 출력버퍼(DOB)에 공급된다. 데이터 입력버퍼(DIB)의 입력단자는, 데이터 입력단자(Din)에 결합되고, 데이터 출력버퍼(DOB)의 출력단자는, 데이터 출력단자(Dout)에 결합된다. 메인앰프(MA)에는, 다이나믹 발생회로(TG)로부터 타이밍신호(w) 및 (r)가 공급되고, 데이터 출력버퍼(DOB)에는 타이밍 신호(oe)가 공급된다.
메인앰프(MA)는 다이나믹형 RAM이 기록모드에서 선택상태로 되는 타이밍 신호(w)가 하이레벨로 될 때, 데이터입력버퍼(DIB)로부터 공급되는 상보 기록신호(WD)를 기초로 소정의 기록신호를 형성하여, 상보공통 데이터선(CD)를 통하여, 메모리 어레이(MARYL) 또는 (MARYR)의 선택된 메모리셀에 기록한다.
또, 타이밍형 RAM이 판독모드로서 선택상태로 된 타이밍신호(r)가 하이레벨로 될 때, 메모리 어레이(MARYL) 또는 (MARYR)의 선택된 메모리셀로부터 상보 공통 데이터선(CD)을 통하여 출력되는 판독신호를 더욱 증폭하여, 상보 판독신호(RD)로서 데이터 출력버퍼(DOB)에 전달한다.
데이터 입력버퍼(DIB)는, 다이나믹형 RAM이 기록모드를 선택상태로 될 때, 데이터 입력단자(Din)를 통하여 공급되는 기록 데이터를 기초로 상보 기록신호(WD)를 형성하여, 메인앰프(MA)에 공급된다.
데이터 출력버퍼(DOB)는, 다이나믹형 RAM이 판독 모드에서 선택상태로 되어 타이밍 신호(oe)가 하이레벨로 될 때, 메인앰프(MA)로부터 공급되는 상보 판독신호(RD)를 기초로 소정의 출력신호를 형성하여 데이터 출력단자(Dout)를 통하여 외부에 출력한다.
그런데, 이 실시예의 다이나믹형 RAM에서는, 내부전원전압 공급점(VCL)과 대이터 출력단자(Dout)와의 사이에, 그 게이트에 내부제어 신호(tvo)를 받는 N 채널 MOSFET(Q79)가 설치된다. 이 내부제어 신호(tvo)는, 컬럼어드레스 스포로브 신호(CASB) 및 라이트 인에이브블 신호(WEB)가 로우어드레스 스토로브신호(RASB)에 앞서 로우레벨로 되는 이른바(WCBR ) 사이클이 실행되고, 동시에 어드레스 신호(AO-Ai)의 소정 비트가 하이레벨로 되는 것으로서, 다이나믹형 RAM이 소정의 시험모드로 될 때, 선택적으로 하이레벨로 된다. 이 하이레벨은, 내부전원전압(VCL)을 부스터 함으로써, 형성되어, 이 내부전원전압(VCL)보다 적어도 상기 MOSFET(Q79)의 드레시홀드 전압분 이상 높은 고전압으로 된다. 내부제어신호(tvo)가 하이레벨로 될 때, MOSFET(Q79)는 온 상태로 되며, 내부전원전압(VCL)이 외부단자 즉 데이터 출력단자(Dout)를 통하여 출력된다. 그 결과, 특별한 외부단자를 증설하지 않고, 내부전원전압(VCL)의 트리밍이나 평가를 효율적으로 하여, 다이나믹형 RAM의 시험공수를 삭감할 수 있다.
타이밍 발생회로(TG)는 외부로부터 기동제어신호로서 공급되는 로우드레스 스토로브 신호(RASB), 컬럼어드레스 스토로브 신호(CASB) 및 라이트인 에이블 신호(WEB) 및 라이트인에이블 신호(WEB)와 로우어드레스버퍼(RAB)로부터 공급되는 최상위 비트의 상보 내부 어드레스 신호(axi) 및 어드레스 신호(AO-Ai)와를 기초로, 상기 각종의 타이밍 신호 및 내부제어신호를 형성하여, 다이나믹형 RAM의 각 회로에 공급한다.
전압변환회로(VC)에서는, 전원전압 공급단자(VCC)를 통하여 외부전원전압(VCC)이 공급되어, 타이밍 발생회로(TG)로부터 타이밍 신호(vc)가 공급된다. 여기서 외부전원전압(VCC)은, +5.0V로 되어, 타이밍 신호(vc)는, 다이나믹형 RAM이 선택상태로 되는 동안, 선택적으로 하이레벨로 된다. 외부전원전압(VCC)은 고전압의 내부전원전압(VCC)으로서, 예를 들면 로우어드레스버퍼(RAB) 및 컬럼 어드레스버퍼(CAB) 및 데이터 입력버퍼(DIB) 및 데이터 출력버퍼(DOB) 등의 입출력 회로에 공급된다.
전압변환 회로(VC)는, 제35도의 블록도에 도시되는 바와 같이, 참조전위 발생회로(VRG), 퓨즈회로(FC), 기준전위 발생회로(VIG) 및 내부전원전압 발생회로(IVG)를 포함한다. 이들의 회로에는 상기 외부전원전압(VCC)이 공급된다. 또 퓨즈회로(FC)에는 6개의 시험 패드를 통하여 시험 제어 신호(PFSO-PFS5)가 공급되고 그 출력 신호 즉, 내부신호(FNO-FN7) 및 (FBO-FB7)는 기준전위 발생회로(VLG)가 공급된다.
기준전위 발생회로(VLG)에는 다시 참조전위 발생회로(VRG)에서 참조전위(VRN)(제2의 참조전위) 및 (VRB)(제2의 참조전위)가 공급되고, 그 출력신호 즉 기준전위(VL)는 내부전원전압 발생회로(IVG)에 공급된다. 내부전원전압 발생회로(IVG)에는, 다시 상기 타이밍 신호(vc)가 공급되어 그 출력신호 즉 내부전원전압(VCL)은, 다이나믹형 RAM의 각 회로에 공급된다.
여기서, 전압변환회로(VC)의 참조전위 발생회로(VRG)는, 제32도에 도시되는 바와 같이, 바이어스 회로(BC)와 2개의 참조전위 발생회로(VRGN) 및 (VRGB)를 구비한다.
이 중, 바이어스 회로(BC)는, 외부전원전압(VCC)과 회로의 접지전위와의 사이에 직열형태로 설치되는 3개의 P 채널 MOSFET(Q17-Q19)와 1개의 N 채널 MOSFET(Q67)에 의하여 구성된다. MOSFET(Q17) 및 (Q18) 그리고(Q67)의 게이트 전압으로서, 이들의 MOSFET의 소오스·드레인 전압 결국 드레시홀드 전압에 따라 설정되는 소정의 바이어스 전압(VB1-VB3)이 얻어진다.
한편, 참조전위발생회로(VRGN)는 특별히 제한되지 않으나, 외부전원전압(VCC)과 회로의 접지전위와의 사이에 직열형태로 설치되는 3개의 P 채널 MOSFET(Q20-Q22)와 1개의 N 채널 MOSFET(Q68)을 포함하며, 여기에서, 상기 MOSFET(Q22) 및 (Q68)와 병열형태로 설치되는 1개의 P 채널 MOSFET(Q23)을 포함한다. 여기서, MOSFET(Q23)는, 높은 드레시홀드 전압형의 MOSFET로 되어, 그 드레스홀드 전압은 MOSFET의 드레시홀드 전압(VTHP)의 약 2배 결국 2VTHP로 된다. MOSFET(Q20)의 게이트에는, 상기 바이어스 회로(BC)로부터 바이어스 전압(VB1)이 공급되고, MOSFET(Q21) 및 (Q68)의 게이트 및 드레인이 공통 결합됨으로써 다이오드 형태로 되고, MOSFET(Q22) 및 (Q23)는, 그 게이트 및 드레인이 공통 결합됨으로써 다이오드 형태로 되고, MOSFET(Q22) 및 (Q68)의 공통결합된 드레인 전위는, 이 참조전위 발생회로(VRGN)의 출력신호 즉 참조전위(VRN)으로서 후단의 기준전위 발생회로(VLG)에 공급된다.
참조전위 발생회로(VRGN)에서 MOSFET(Q20) 및 (Q21)을 통하여 얻어지는 전류는 MOSFET(Q68)의 전류제한 작용에 의하여 MOSFET(Q22) 및 (Q23)에 균등하게 분류된다. 이 때문에, MOSFET(Q22)의 소오스 드레인 전압은 그의 드레시홀드(VTHP)으로 되어 MOSFET(Q23)의 소오스·드레인 전압도 그의 그 드레시홀드전압(2VTHP)로 된다. 이것에 의하여 MOSFET(Q22)의 드레인 전압 즉 참조전위(VRN)는 거의 +VTHP로 된다. 이 실시예에 있어서, MOSFET(Q22)를 포함하는 P 채널 MOSFET의 드레시홀드 전압(VTHP)은, 특별히 제한되지 않으나, 약 0.9V로 되어, 참조전위(VRN)는 약 +0.9V로 된다. 그러나, 실제로는 드레시홀드 전압(VTHP)이 제조 프로세스 등에 따라 변동하기 때문에, 참조전위(VRN)은, 그 변동분 △VTHP을 포함하여 +VTHP±△VTHP, 결국은 약 +0.9±△VTHP로 된다.
마찬가지로, 참조전위 발생회로(VRGB)는, 외부전원전압(VCC)과 회로의 접지전위와의 사이에 직열형태로 설치되는 3개의 P 채널 MOSFET(Q11-Q13)와 1개의 N 채널 MOSFET(Q66)을 포함하며, 그리고 MOSFET(Q11-Q13)와 병열형태로 설치되는 2개의 P 채널 (Q13) 및 (Q14)을 포함한다. 여기에서, MOSFET(Q14) 및 (Q15)는 높은 드레시홀드 전압형의 MOSFET로 되어 그 드레시홀드 전압은, 상기 MOSFET(Q23)와 같이 MOSFET(Q11-Q13) 등의 통상의 P 채널 MOSFET의 드레시홀드 전압(VTHP)의 약 2배 즉 2VTHP로 된다. MOSFET(Q11)의 게이트에는 상기 바이어스 전압(VB1)이 공급되며, MOSFET(Q66)의 게이트에는 바이어스 전압(VB3)에 공급된다.
MOSFET(Q12) 및 (Q13) 또는 (Q14) 및 (Q15)는 그 게이트 및 드레인이 공통결합됨으로써, 다이오드 형태로 된다.
MOSFET(Q11)의 드레인 전위 즉 MOSFET(Q12)의 소오스 전위는, 이 참조전위 발생회로(VRGB)의 출력신호 즉, 참조전위(VRB)로서 기준전위 발생회로(VLG)에 공급된다.
참조전위 발생회로(VRGB)에서 MOSFET(Q66)을 통하여 얻어지는 전류는 MOSFET(Q11)의 전류제한 작용에 의해 MOSFET(Q12) 및 (Q13) 그리고 MOSFET(Q14) 및 (Q15)에 균등하게 분류된다. 이 때문에, MOSFET(Q12) 및 (Q13)의 소오스드레인 전압은, 각각 그의 그 드레시홀드 전압(VTHP)으로 되며, MOSFET(Q14) 및 (Q15)의 소오스. 드레인 전압은, 각각 그의 그 드레시홀드 전압 2VTHP로 된다. 이것에 의하여, MOSFET(Q11)의 드레인 전압, 즉 참조전위(VRB)는, 그의 VCC-2VTHP로 된다. 이 실시예에 있어서, P 채널 MOSFET의 드레시홀드 전압(VTHP)은, 전술한 바와 같이, 약 0.9V로 되어, 참조전위(VRN)은 약 VCC-1.8V로 된다. 그러나, 실제로는, 드레시홀드 전압(VTHP)이 제조 프로세스 등에 의하여 변동하기 때문에, 참조전위(VRB)는, 그 변동분(△VTHP)을 포함하여, VCC-2 (VTHP △VTHP) 결국은 약 VCC-1.82VTHP로 된다.
다음, 퓨즈회로(FC)는, 제33도에 도시되는 바와 같이 시험 제어신호(PFSO-PFS5)에 대응하여, 설치되는 6개의 단위 퓨즈회로(UFCO-UFC5)와, 2개의 디코더(DEC1) 및 (DEC2)를 구비한다.
퓨즈회로(FC)의 단위 퓨즈 회로(UFCO-UFC5)는, 단위 퓨즈회로(UFCO)에 대표하여 나타낼 수 있도록, 예를 들면, 레이저 빔 등에 따라 선택적으로 절단되는 퓨즈수단(F1)을 포함한다. 이들의 퓨즈수단(F1)의 한 쪽은 P 채널 MOSFET(Q31)의 유사절단수단(疑似切斷收段)을 통하여, 외부전원전압(VCC)에 결합된다. 또, 그 다른 쪽은, N 채널 MOSFET(Q77) 및 (Q78)를 통하여 회로의 접지전위에 결합되며, 그리고 인버터 회로(N1)의 입력단자에 결합된다. MOSFET(Q31)의 게이트는, 대응하는 저항(R20)을 통하여 회로의 접지전위에 결합되며, 그리고 대응하는 상기 시험 패드(PFSO-PFS5)에 각각 결합된다. 또, MOSFET(Q77)의 게이트에는, 외부전원전압(VCC)이 공급되고, MOSFET(Q78)게이트에는 대응하는 인버터회로(N1)의 출력신호가 각각 공급된다. 이것에 의하여 MOSFET(Q77)는 부하 MOSFET로서 작용하며, MOSFET(Q78)는, 인버터회로(N1)의 출력신호를 그 입력단자에 전달하는 귀환 MOSFET로서 작용한다. 시험패드(PFS0-PFS5)는 통상 개방상태로 되어, 소정의 시험동작시에 있어서 선택적으로 외부전원전압(VCC)에 결합된다.
인버터회로(N1)의 출력신호는 인버터회로(N2)에 의하여 반전된 후, 각 단위 퓨즈회로의 반전출력신호(F0B-F5B)로 된다. 이들의 반전출력신호는, 다시 인버터회로(N3)에 의하여 반전된 후, 각 단위 퓨즈회로의 비반전 출력신호(F0-F5)로 된다. 단위 퓨즈회로(UFC0-UFC2)의 상보출력신호(F0-F2)는, 디코더(DEC1)에 공급되어, 단위 퓨즈회로(UFC3-UFC2)의 상보출력신호(F3-F5)는, 디코더(DEC2)에 공급된다.
다이나믹형 RAM이 통상의 동작상태로 되어 시험패드(PFS0-PFS5)가 개방상태로 될 때, 단위퓨즈회로(UFC0-UFC5)의 MOSFET(Q31)는 대응하는 저항(R20)을 통하여 회로의 접지전위가 공급되는 것으로 온 상태로 된다. 이때, 대응하는 퓨즈수단(F1)이 절단되어 있지 않은 경우, 인버터회로(N1)의 입력은 하이레벨로 되기 때문에, 단위 퓨즈회로(UFC0-UFC5)의 반전출력신호(F0B-F5B)는, 하이레벨로 되며, 비반전출력신호(F0-F5)가 로우레벨로 된다. 또, 이때 대응하는 퓨즈수단(F1)이 절단되어 있을 경우, 인버터회로(N1)의 입력은 로우레벨로 되기 때문에, 단위 퓨즈회로(UFC0-UFC5)의 반전출력신호(F0B-F5B)는 로우레벨로 되며, 비반전출력신호(F0-F5)가 하이레벨로 된다.
한편, 다이나믹형 RAM은 소정의 시험동작상태로 되어 대응하는 시험패드(PFS0-PFS5)가 외부전원전압(VCC)에 결합되면, 단위 퓨즈회로(UFC0-UFC5)의 MOSFET(Q31)는 오프상태로 된다. 따라서, 인버터회로(N1)의 입력은, 퓨즈수단(F1)의 여하에 관계없이 강제적으로 로우레벨로 된다. 이 때문에, 단위 퓨즈회로(UFC0-UFC5)의 반전출력신호(F0B-F5B)는 대응하는 퓨즈수단(F1)에 관계없이 강제적으로 로우레벨로 되며, 비반전 출력신호(F0-F5)가 하이레벨로 된다. 결국, 이 실시예의 퓨즈회로(FC)에서는, 시험패드(PFS0-PFS5)를 외부전원전압(VCC)에 결합함으로써, 대응하는 단위 퓨즈회로(UFC0-UFC5)의 퓨즈수단(F1)의 절단상태를 의사적으로 만들어 낼 수가 있다.
퓨즈회로(FC)의 디코더(DEC1)는, 8개의 노어게이트 회로(NO1-NO8)를 포함한다. 이들의 노어게이트 회로의 제1내지 제3의 입력단자에는, 단위 퓨즈회로(UFC0-UFC2)의 반전출력신호(F0B-F2B) 및 비반전출력신호(F0-F2)가 소정의 조합으로 공급된다. 노어게이트회로(NO1-NO8)의 출력신호는, 퓨즈회로(FC)의 출력신호 즉, 내부신호(FN0-FN7)로서 기존전위 발생회로(VLG)의 통상영역용 기준전위 발생회로(VLGN)에 공급된다. 이것에 의하여 내부신호(FN0-FN7)는, 단위 퓨즈회로(UFC0-UFC2)의 퓨즈수단(F1)이 소정의 조합으로 절단상태 또는 의사절단상태로 된 때, 택일적으로 하이레벨로 된다. 즉, 예를 들면 단위 퓨즈회로(UFC0-UFC2)의 퓨즈수단(F1)이 전부 절단상태 또는 의사절단상태가 아닐 때, 내부신호(FN0)가 택일적으로 하이레벨로 되어, 이들의 퓨즈수단이 전부 절단상태 또는 의사절단상태에 있을 때, 내부신호(FN7)가 택일적으로 하이레벨로 된다.
마찬가지로 퓨즈회로(FC)의 디코더(DEC2)는 8개의 노어게이트 회로(NO9-NO16)를 포함한다. 이들의 노어게이트 회로의 제1내지 제3의 입력단자에는, 단위 퓨즈회로(UFC3-UFC5)의 반전출력신호(F3B-F5B) 및 비반전출력신호(F3-F5)가 소정의 조합으로 공급된다. 노어게이트 회로(NO9-NO16)의 출력신호는, 내부신호(FB9-FB7)로서 기준전위 발생회로(VLG)의 번인 영역용 기준전위 발생회로(VLGB)에 공급된다. 이것에 의하여, 내부신호(FB0-FB7)는, 단위 퓨즈회로(UFC3-UFC5)의 퓨즈수단(F1)이 대응하는 조합으로 절단상태 또는 의사절단상태로 될 때, 택일적으로 하이레벨로 된다.
기준전위 발생회로(VLG)는 제27도에 도시되는 바와 같이 통상영역용 기준전위 발생회로(VLGN)(제1의 기준전위 발생회로) 및 번인 영역용 기준전위 발생회로(VLGB)(제2의 기준전위 발생회로)와, 기준전위 절환회로(VLS)를 구비한다.
이 중, 통상영역용 기준전위 발생회로(VLGN)는, 한 쌍의 차동 MOSFET(Q55) 및 (56)를 기본구성으로 하는 연산증폭회로(OA1)를 포함한다. 이들의 MOSFET의 드레인은 한 쌍의 P 채널 MOSFET(Q7) 및 (Q8)를 통하여 외부전원전압(VCC)에 결합되고, 그 공통결합된 소오스는 N 채널 MOSFET(Q57)를 통하여 회로의 접지전위에 결합된다. MOSFET(Q7) 및 (Q8)는 전류 미러형태로 됨으로써 차동 MOSFET(Q55) 및 (Q56)에 대한 엑티브 부하로서 작용하며, MOSFET(Q57)는, 그 게이트에 소정의 정전압(VS1)이 공급되므로, 정전류원으로서 작용한다. MOSFET(Q55) 및 (Q56)의 게이트는 각각 연산증폭회로(OA1)의 반전입력단자(-)(제1의 입력단자) 및 비반전입력단자(+)(제2의 입력단자)로 되고, MOSFET(Q7) 및 (Q55)의 공통결합된 드레인은, 연산증폭회로(OA1)로 된다. 연산증폭회로(OA1)의 반전입력단자 즉 MOSFET(Q55)의 게이트에는, 상기 참조전의 발생회로(VRG)로부터 참조전위(VRN)가 공급되어, 그 출력신호 즉 MOSFET(Q7) 및 (Q55)의 공통결합된 드레인 전위는 P 채널형의 제어 MOSFET(Q9)의 게이트에 공급된다. 제어 MOSFET(Q9)의 소오스는, 외부전원전압(VCC)에 결합되고, 그 드레인은 그 게이트의 내부제어신호(TVLK)를 받는 P 채널 MOSFET(Q10)를 통하여, 기준전위 발생회로(VLGN)의 출력단자(VLN)에 결합된다. 출력단자(VLN)와 회로의 접지전위와의 사이에는, 귀환회로를 구성하는 저항(R10-R18)이 직열형태로 설치된다. 또 이들의 저항의 공통결합된 각 노드, 상기 귀환 MOSFET(Q58-Q65)를 통하여, 연산증폭회로(OA1)의 비반전입력단자(+)에 공통결합된다.
귀환 LMOSFET(Q58-Q65)의 게이트에는, 상기 퓨즈회로(FC)에서, 대응하는 내부신호(FN0-FN7)가 각각 공급된다.
출력단자(VLN)의 전위는, 통상영역용 기준전위 발생회로(VLGN)의 출력신호 즉 기준전위(VLN)(제1의 기준전위)로 됨과 동시에, 기준전위 발생회로(VLG)의 출력신호 즉 기준전위(VL)로서, 내부전원전압 발생회로(IVG)에 공급된다. 이 출력단자(VLN)와 회로의 접지전위와의 사이에는, 비교적 큰 정전용량을 가진 평활용 커패시터(C2)가 설치된다.
전술과 같이 내부신호(FN0-FN7)는, 퓨즈회로(FC)의 단위 퓨즈회로(UFC0-UFC2)의 퓨즈수단(F1)이 소정의 조합으로 절단상태 또는 의사절단상태로 되므로, 택일적으로 하이레벨로 된다. 이때, 통상영역용 기준전압 발생회로(VLGN)에서는, 대응하는 귀환 MOSFET(Q58-Q65)가 택일적으로 온 상태로 된다. 이 때문에 기준전위(VLN)는, 제28도 (a)의 등가회로도에 도시되는 바와 같이, 온 상태로 되는 귀환 MOSFET에 의하여 출력단자(VLN) 측의 저항으로 되는 귀환저항(RA)과 회로의 접지전위측의 저항으로 되는 귀환저항(RB)과에 의하여 분압되어 내부전압(VX)로서 연산증폭회로(OA1)의 비반전 입력단자(+)에 귀환된다.
주지하는 바와 같이, 연산증폭회로(OA1)의 출력신호는, 그 비반전입력신호(+) 즉, 내부전위(VX)가 반전입력신호(-) 즉 참조전위(VRN)보다 높을 때 높게 되며, 역의 상태에서 로우레벨로 된다. 연산증폭회로(OA1)의 출력신호가 높게 될 때, 제어 MOSFET(Q9)의 콘덕턴스는 적게 되며, 이것에 따라 기준전위(VLN) 즉 내부전위(VX)가 낮게 된다. 한편, 연산증폭회로(OA1)의 출력신호가 낮게 되면, 제어 MOSFET(Q9)의 콘덕턴스는 크게 되어, 이것에 따라 기준전위(VLN) 즉 내부전위(VX)가 높게 된다. 그 결과 연산증폭회로(OA1)는 그 비반전 입력신호 즉 내부전위(VX)와 반전입력신호(-) 즉 참조전위(VRN)를 일치시키기 위하여 작용하는 것으로 된다.
연산증폭회로(OA1)의 비반전입력신호(+) 즉 내부전위(VX)와 그 반전입력신호(-) 즉 참조전위(VRN)가 일치할 때, 내부전위(VX)는,
VX = VRN
= VLN x RB/(RA+RB)
로 된다. 따라서, 통상영역용 기준전위 발생회로(VLG)에 의하여 형성되는 기준전위(VLN)는,
VLN = VRN x (RA+RB)/RB
= VRN x α
로 된다. 말할 것도 없이, α는
α = (RA+RB) / RB
이고, 연산증폭회로(OA1)에 대한 귀환율에 대응한다.
이 실시예에 있어서, 상기 귀환율 α는, 특별히 제한되지 않으나, 그 중심치를 약 3.67이 되게 설계한다. 전술한 바와 같이, 참조전위(VRN)는 약 +0.9V로 되기 때문에, 통상영역용 기준전위 발생회로(VLGN)의 출력신호 즉 기준전위(VLN)의 중심치는 +3.3로 된다.
여기서, 상기 참조전위(VRN)의 값은, 전술한 바와 같이, 제조 프로세스에 의한 MOSFET의 드레시홀드 전압의 변동분(△VTHP)을 포함하며, 이와 함께 상기 기준전위(VLN)의 값이 변동한다. 이 경우, 퓨즈회로(FC)의 단위 퓨즈회로(UFC0-UFC2)의 퓨즈수단 F1을 소정의 조합으로 선택적으로 절단상태로 하여, 대응하는 귀환 MOSFET(Q58-Q65)를 택일적으로 온 상태로 하므로, 기준전위(VLN)의 값을 트리밍하여, 소망의 값 결국 +3.3V로 설정할 수 있다. 그리고, 이 트리밍의 공정에 있어서, 퓨즈회로(FC)의 단위 퓨즈회로(UFC0-UFC2)의 퓨즈수단(F1)은, 전술한 바와 같이, 대응하는 시험패드(PFS0-PFS2)에 외부전원전압(VCC)을 공급하므로, 의사적으로 절단상태로 할 수가 있다. 그 결과 퓨즈수단(F1)을 물리적으로 절단하지 않고, 절단하여야 할 퓨즈수단(F1)의 조합을 발견할 수가 있어, 효율적으로 더욱이 정밀도도 좋은 기준전위(VLN)의 트리밍을 실시할 수 있는 것이다.
그러나, 통상 영역용 기준전위 발생회로(VLGN)에는, 제어 MOSFET(Q9)와 출력단자(VLN)와의 사이에, 그 게이트에 내부제어신호(TVLK)를 받는 MOSFET(Q10)가 설치된다. 이 내부제어신호(TVLK)는 통상 로우레벨로 되어, 다이나믹형 RAM의 동작마진을 평가하기 위한 시험동작이 실시될 때 선택적으로 외부전원전압(VCC)과 같은 하이레벨로 된다. 다이나믹형 RAM은 통상의 동작 모드로 되어 상기 내부제어신호(TVLK)가 로우레벨로 될 때, 통상 영역용 기준전위 발생회로(VLFN)에서는 MPSFET(Q10)가 온 상태로 되며, 상기와 같은 기준전위(VLN)의 제어동작이 행하여진다. 그러나 다이나믹형 RAM의 동작마진을 평가하기 위한 시험동작이 실시되어 상기 내부제어수단(TVLK)가 하이레벨로 되면, MOSFET(Q10)는 오프상태로 되며, 통상 영역용 기준전위 발생회로(VLGN)는 실질적으로 그 동작을 정지한다.
다음, 기준전위 발생회로(VLG)의 번인 영역용 기준전위 발생회로(VLGB)는 P 채널형의 차동 MOSFET(Q5) 및 (Q6)를 기본구성으로 하는 연산증폭회로(OA2)와, 연산증폭회로(OA2)의 출력신호를 받는 N 채널형의 제어 MOSFET(Q49)를 포함한다. 이 제어 MOSFET(Q49)의 드레인은 N 채널 MOSFET(Q41-Q48)와 같이 귀환회로를 구성하는 직열저항(R1-R9)을 통하여, 외부전원전압(VCC)에 결합된다. 귀환 MOSFET(Q41-Q48)의 게이트에는, 상기 퓨즈회로(FC)로부터 대응하는 내부신호(FB0-FB7)가 각각 공급되고, 그 공통결합된 소오스는, 연산증폭회로(OA2)의 비반전입력단자(-) 즉 MOSFET(Q6)의 게이트에 결합된다. 연산증폭회로(OQ2)의 반전입력단자(-) 즉 MOSFET(Q5)의 게이트에는, 상기 참조전위 발생회로(VRG)에서 참조전위(VRB)가 공급된다. 제어 MOSFET(Q49)의 트레인 전위는, 번인 영역용 기준전위 발생회로(VLGB)의 출력신호 즉 기준전위(VRB)로 된다.
전술한 바와 같이, 내부신호(FB0-FB7)는 퓨즈회로(FC)의 단위 퓨즈회로(UFC3-UFC5)의 퓨즈수단(F1)이 대응하는 조합으로 절단상태 또는 의사절단상태로 되므로, 택일적으로 하이레벨로 된다. 이때 번인 영역용 기준전위 발생회로(VLGB)에서는, 대응하는 귀환 MOSFET(Q41-Q48)가 택일적으로 온 상태로 된다. 이 때문에, 기준전위(VLB)는 제28도 (b)의 등가회로도에 도시되는 바와 같이, 온 상태로 되는 MOSFET보다 외부전원전압(VCC)측의 저항으로 되는 귀환 저항(RC)과 출력단자(VLB)측의 저항으로 되는 귀환저항(RD)에 의하여 분압되어, 내부전위(VY)로서 연산증폭회로(OA2)의 비반전입력단자(+)에 기환된다.
주지하는 바와 같이, 연산증폭회로(OA2)의 출력신호는, 그 비반전입력신호(-) 즉, 내부전위(VY)가 반전입력신호(-) 즉 참조전위(VRB)보다 높게 될 때 높게 되며, 역의 상태에서는 낮게 된다. 연산증폭회로(OA2)의 출력신호가 높게 될 때, 제어 MOSFET(Q49)의 콘덕턴스는 크게 되고, 이것에 의하여 기준전위(VLB) 즉 내부전위(VY)가 낮게 된다. 한편, 연산증폭회로(OA2)의 출력신호가 낮게 될 때, 제어 MOSFET(Q49)의 콘덕턴스는 적게 되고, 이것에 의하여 기준전위(VLGB) 즉, 내부전위(VY)는 높게 된다. 그 결과, 연산증폭회로(OA2)는, 그 비반전출력신호(+) 즉 내부전위(VY)와 반전입력신호(-) 즉 참조전위(VRB)를 일치시키기 위해 작용하는 것으로 된다.
연산증폭회로(OA2)의 비반전입력신호(+) 즉, 내부전위(VY)와 그 반전입력신호(-) 즉 참조전위(VRB)가 일치할 때, 내부전위(VY)는
VY = VRB
= VLB + (VCC-VLB) X RD/(RC+RD)
로 된다. 그러나, 참조전위(VRB)는, 전술한 바와 같이
VRB = VCC-2VTHP
이므로, 위의 식을 정리하면
VLB [1-RD/(RC+RD)]
= VCC [1-RD/(RC+RD)]-2VTHP
로 되어 이것에 의하여,
VLB = VCC-2VTHP/[1-RD/(RC+RD)] = VCC-2VTHPx (RC+RD)/RC
= VCC-2VTHPx β
로 된다. 말할 것도 없이 β는,
β = (RC+RD)/RC
이며, 연산증폭회로(OA2)에 대한 귀환율에 대응한다. 이 실시예에 있어서, 상기 귀환율 β는, 특별히 제한되지 않으나, 그 중심치가 약 1.5가 되도록 설계된다. 전술한 바와 같이 P 채널 MOSFET의 드레시홀드 전압(VTHP)은 약 0.9V로 되기 때문에 번인 영역용 기준전위 발생회로(VLGB)의 출력신호 즉 기준전위(VLN)의 중심치는 VCC-2.7V로 되며, 외부전원전압(VCC)의 값에 비례해서 크게 되는 것이다.
여기서, 상기 참조전위(VRB)의 값은, 전술한 바와 같이, 제조 프로세스 등에 의한 MOSFET의 드레시홀드 전압의 변동분(△VTHP)을 포함하며,
VRB = VCC-2(VTHP±△VTHP)
로 된다. 따라서, 상기 기준전위(VLB)의 값은 이 변동분 △VTHP와 함께 되어 변동한다. 이 경우 퓨즈회로(FC)의 단위 퓨즈회로(UFC3-UFC5)의 퓨즈수단(F1)을 소정의 조합으로 선택적으로 절단상태 또는 의사절단 상태로서, 대응하는 귀환 MOSFET(Q41-Q48)을 택일적으로 온 상태로 함으로써, 기준전위(VLB)의 값을 트리밍하여, 소정의 값 결국 VCC-2.7V로 설정할 수가 있다.
기준전위 발생회로(VLG)의 기준전위 절환회로(VLS)는, 특별히 제한되지 않으나 차동형태로 되는 한 쌍의 N 채널 MOSFET(Q50) 및 (Q51)를 포함한다. 이들의 차동 MOSFET의 드레인은, 액티브 부하로 되는 한 쌍의 P 채널 MOSFET(Q1) 및 (Q2)를 통하여 외부전원전압(VCC)에 결합되고, 그 공통결합된 소오스와 회로의 접지전위와의 사이에는 N 채널 MOSFET(Q52)으로 되는 정전류원이 설치된다. MOSFET(Q50)의 게이트에는, 상기 번인 영역용 기준전위 발생회로(VLGB)의 출력신호 즉, 기준전위(VLB)가 공급되고, 다른 쪽의 MOSFET(Q51)의 게이트에는, 통상 영역용 기준전위 발생회로(VLGN)의 출력신호 즉 기준전위(VLN) 결국 기준전위(VL)가 공급된다.
외부전원전압(VCC)과 MOSFET(Q51)의 게이트 즉, 출력단자(VL)와의 사이에는 P 채널형의 제어 MOSFET(Q3)가 설치된다. 이 제어 MOSFET(Q3)의 게이트에는, 상기 MOSFET(Q50)의 드레인 전위가 공급된다. 이것에 의하여, MOSFET(Q50) 및 (Q51)를 기본구성으로 하는 차동회로와, 기준전위(VLB) 및 (VLN)의 레벨을 비교하는 비교회로로 해서 작용하여, 제어 MOSFET(Q3)는, 상기 비교회로의 출력신호가 로우레벨로 되는 것을 조건으로 환언하면, 기준전위(VLB)의 레벨이 기준전위(VLN)보다 높은 것을 조건으로 기준전위(VL)에 대한 제어 MOSFET로서 선택적으로 작용한다.
즉, 기준전위(VLB)가 기준전위(VLN)보다 낮을 때 MOSFET(Q50) 및 MOSFET(Q51)로 되는 비교회로의 출력신호는, 외부전원전압(VCC)과 같은 하이레벨로 된다. 이 때문에, MOSFET(Q3)는 오프상태로 되며, 제어 MOSFET로서 작용하지 않는다. 한편, 기준전위(VLB)가 기준전위(VLN)보다 높게 되면, 상기 비교회로의 출력신호는 기준전위(VLB)에 따라 로우레벨로 된다. 이 때문에, MOSFET(Q3)는 온 상태로 되며, 기준전위(VL)에 대한 제어 MOSFET로서 작용한다. 전술과 같이, 기준전위(VLB)의 값은, 외부전운전압(VCC)에 비례하여 크게 된다.
그 결과, 기준전위(VL)는, 외부전원전압(VCC)의 값이 소정치 이하로 될 때, 결국 외부전원전압(VCC)이 제1의 영역으로 될 때, 통상영역용 기준전위 발생회로(VLGN)의 출력신호, 즉 기준전위(VLN)에 대응하고, 외부전원전압(VCC)이 소정치 이상으로 될 때, 출력신호, 즉 기준전위(VLB)이 따라 변화되는 것으로 된다. 기준전위 발생회로(VLG)의 출력신호 즉 기준전위(VL)는 전술한 바와 같이, 내부전원전압발생회로(IVG)에 공급된다.
내부전원전압 발생회로(IVG)는, 제34도에 도시되는 바와 같이, 2개의 내부전원전압 발생회로(IVG1, IVG2)를 포함한다. 이들의 내부전원전압 발생회로의 공통결합된 출력단자와 회로의 접지전위와의 사이에는, 평활용의 커패시터(C3, C4)과 저항(R19)이 설치된다.
내부전원전압 발생회로(IVG1)는, N 채널형의 차동 MOSFET(Q69) 및 (Q70)를 기본구성으로 하는 연산증폭회로(OA3)를 포함한다. 상기 차동 MOSFET(Q69) 및 (Q70)의 드레인은, 엑티브 부하로 되는 P 채널 MOSFET(Q24) 및 (Q25)를 통하여 외부전원전압(VCC)에 결합되고, 그 공통결합된 소오스는, N 채널 MOSFET(Q71)를 통하여 회로의 접지전위에 결합된다. MOSFET(Q71)의 게이트에는, 타이밍 발생회로(TG)로부터 타이밍 신호(vc)가 공급된다. 전술한 바와 같이, 타이밍 신호(vc)는, 다이나믹형 RAM이 선택상태로 되는 동안, 선택적으로 하이레벨로 된다. 이것에 의하여 연산증폭회로(OA3)는 다이나믹형 RAM이 선택상태로 되고 상기 타이밍 신호(vc)가 하이레벨로 됨으로써, 선택적으로 동작상태로 된다.
연산증폭회로(OA3)의 반전입력단자(-) 즉, MOSFET(Q69)의 게이트에는, 상기 기준전위(VL)가 공급된다. 또, 연산증폭회로(OA3)의 출력신호는, 외부전원전압(VCC)과 그 비반전입력단자(+) 즉 MOSFET(Q70)의 게이트와의 사이에 설치되는 P 채널 제어 MOSFET(Q27)의 게이트에 공급된다. 여기서, 제어 MOSFET(Q27)는 비교적 큰 콘덕턴스를 가지도록 설계된다. 제어 MOSFET(Q27)의 드레인은, 그 게이트에 상기 타이밍신호(vc)를 받는 N 채널 MOSFET(Q72)를 통하여 회로의 접지전위에 결합됨과 동시에, 내부전원전압 발생회로(IVG)의 출력단자 즉 내부전원전압 공급점(VCL)에 결합된다. 그리고, 외부전원전압(VCC)과 제어 MOSFET(Q27)의 게이느의 사이에는, 그 게이트에 상기 타이밍신호(vc)가 하이레벨로 됨으로써 선택적으로 동작상태로 되어 그 출력신호 즉, 내부전원전압(VCL)의 레벨과 기준전위(VL)와를 일치시키도록 작용한다. 이때, 내부전원전압 발생회로(IVG1)의 전류공급증력은, 제어 MOSFET(Q27)의 콘덕턴스가 크게 되기 때문에, 비교적 크게 된다. 다이나믹형 RAM는 비선택상태로 되어 상기 타이밍 신호(vc)가 로우레벨로 될 때, 내부전원전압 발생회로(IVG1)의 동작은 정지된다.
한편, 내부전원전압 발생회로(IVG2)는 N 채널형의 차동 MOSFET(Q73) 및 (Q74)를 기본구성으로 하는 연산증폭회로(OA4)를 포함한다. 이들의 차동 MOSFET(Q73) 및 (Q74)의 드레인은, 엑티브 부하로 되는 P 채널 MOSFET(Q28) 및 (Q29)를 통하여 외부전원전압(VCC)에 결합되며, RM 공통결합된 소오스는 N 채널 MOSFET(Q74)를 통하여 회로의 접지전위에 결합된다. MOSFET(Q75)의 게이트에는, 외부전원전압(VCC)이 공급되고, 이것에 의하여 연산증폭회로(OA4)는 항상 동작상태로 된다.
연산증폭회로(OA4)의 반전입력단자(-) 즉 MOSFET(Q73)의 게이트에는, 상기 기준전위(VL)가 공급된다. 또, 연산증폭회로(OA4)의 출력신호는 외부전원전압(VCC)과 그 반전입력단자(+) 즉 MOSFET(Q74)의 게이트와의 사이에 설치되는 P 채널형의 제어 MOSFET(Q30)의 게이트에 공급된다. 여기서, 제거 MOSFET(Q30)는 비교적 적은 콘덕턴스를 가지도록 설계된다. 제어 MOSFET(Q30)의 드레인은, 그 게이트에 외부전원전압(VCC)을 받는 N 채널 MOSFET(Q76)를 통하여 회로의 접지전위에 결합됨과 동시에 내부전원전압 공급점(VCL)에 결합된다.
이러한 것으로부터, 내부전원전압 발생회로(IVG2)는 다이나믹형 RQM의 선택상태에 관계없이 항상 동작상태로 되어 그 출력신호 즉 내부전원전압(VCL)의 레벨과 기준전위(VL)와를 일치시키도록 작용한다. 이때, 내부전원전압 발생회로(IVG2)의 전류공급능력은 제어 MOSFET(Q30)의 콘덕턴스가 적게 되는 것으로, 비교적 적게 된다. 그 결과, 내부전원전압 발생회로(IVG)전체로 하여 본 전류공급능력은, 다이나믹형 RAM이 선택상태로 될 때 크게 되어 비선택상태로 될 때 필요 최소한으로 적게 되는 것으로 된다.
그러나, 기준전위 발생회로(VLG)로부터 공급되는 기준전위(VL)는, 전술과 같이, 외부전원전압(VCC)이 소정치 이하로 될 때, 기준전위(VLN), 즉 +3.3V에 안정화되어, 외부전원전압(VCC)이 소정치 이상으로 될 때, 외부전원전압(VCC)에 비례하고 높게 된다. 그런데, 내부 전원전압(VCL)의 중심치는 제29도의 출력특성도에 도시되는 바와 같이, 외부전원전압(VCC)이 소정치 이하로 될 때 환언하면 외부전원전압(VCC)가 통상영역(NM)(제2의 영역)에 있을 때, (VCLN)은 결국 +3.3V로 고정되어, 외부전원전압(VCC)이 소정치 이상으로 될 때, 환언하면 외부전원전압(VCC)이 번인 영역(BT)(제2의 영역)에 있을 때,
VCL = VCC - VS
= VCC - 2VTHPxβ
= VCC - 2.7
로 되며, 외부전원전압(VCC)에 비례하여 높게 되는 것으로 된다.
그리고, 이 실시예의 다이나믹형 RAM에서는, 번인영역에 있어서 기준전위(VL) 즉 VLB가 전술한 바와 같이, 퓨즈회로(FC)의 단위 퓨즈회로(UFC3-UFC5)의 퓨즈수단(F1)을 선택적으로 절단상태 또는 의사절단상태로 함으로써, 트리밍된다. 이 때문에, 번인영역(BT)에 있어서의 내부전원전압(VCL)의 값은 참조전위(VRB)를 결정하는 P 채널 MOSFET의 드레시홀드 전압(VTHP)이 제조 프로세스 등에 따라 변동함에도 불구하고, 상기 중심치에 가깝게 되어, 제29도의 실선으로 도시되는 바와 같이, 비교적 적은 변동(EC)밖에 나타내지 않는 것으로 된다. 또 트리밍 수단을 가지고 있지 않는 경우에는 제29도 점선으로 도시되는 바와 같이, 비교적 큰 변동(E0)이 일어난다. 이것에 의하여, 번인 테스트시에 있어서 내부전원전압(VCL)의 값을 소망의 전압(VCLB)에 충분히 가까운 값에 설정하는 것이 가능하게 된다. 그 결과 번인 테스트의 에러검출율 결국은 스크린닝 정밀도가 높게 되어, 다이나믹형 RAM의 신뢰성이 높게됨과 동시에, 소위 오버킬에 의한 정상의 회로소자의 파손이 적게 되어, 다이나믹형 RAM의 수율이 향상된다.
이상의 본 실시예에 도시되는 바와 같이, 본 발명을 전압변환회로를 내장하는 다이나믹형 RAM 등의 반도체 집적회로 장치에 적용함으로써, 다음과 같은 작용효과가 얻어진다. 즉, (1) 다이나믹형 RAM 등에 내장되어 또 번인 테스트시에 있어서 그 출력전압 즉 내부전원전압이 외부전원전압에 비례하여 높게 되는 소위 번인영역을 가진 전압변환회로에 소정의 조합으로 절단되기 때문에 상기 내부전원전압의 값을 선택적으로 절환할 수 있는 퓨즈수단을 설치함으로써, 번인영역에 있어서 내부전원전압의 값을 트리밍하여, 제조분포 등에 의한 변동을 억제할 수 있다고 하는 효과를 얻을 수 있다.
(2) 상기 (1)항에 의거, 번인 테스트의 에러 검출율을 높여, 그 스크린닝 정밀도를 높일 수가 있다고 하는 효과를 얻는다.
(3) 상기 (1)항에 의거, 소위 오버킬에 의한 정상의 회로소자의 파손을 적게 하여, 다이나믹형 RAM 등의 수율을 높일 수가 있다고 하는 효과를 얻을 수 있다.
(4) 상기 (1)항-(3)항에 있어서, 소정의 조합으로 절단되어서 통상 동작시에 있어서의 내부전원전압의 값을 선택적으로 절환할 수 있는 다른 퓨즈수단을 설치함으로서, 소위 통상영역에 있어서, 내부전원전압의 값을 트리밍하여, 그 제조편차 등에 의한 변동을 억제할 수 있다고 하는 효과를 얻을 수 있다.
(5) 상기 (4)항에 의거, 통상의 동작 모드에 있어서, 다이나믹형 RAM의 동작을 안정화 할 수 있다고 하는 효과를 얻을 수 있다.
(6) 상기 (1)항-(5)항에 있어서, 퓨즈수단과 직열형태로 소정의 시험제어 신호에 따라 선택적으로 오프상태로 되는 MOSFET 등의 의사절단수단을 설치함으로써, 트리밍용의 퓨즈수단을 의사적으로 절단상태로 할 수 있고, 절단하여야 할 퓨즈수단의 조합을 미리 결정 체크하여, 트리밍 정밀도를 높일 수 있다고 하는 효과를 얻을 수 있다.
(7) 상기 (6)항에 의거, 퓨즈수단을 물리적으로 절단하지 않고, 내부전원전압 등을 트리밍할 수 있다고 하는 효과를 얻을 수 있다.
(8) 상기 (1)항-(7)항에 있어서, 다이나믹형 RAM 등의 동작마진을 평가하기 위한 시험동작 등이 행하여질 때, 통상영역에 있어서의 내부전원전압의 값을 외부전원전압에 비례하여 높게 될 수 있도록 함으로써 동작마진 평가시에 있어서의 내부전원전압의 값을 외부전원전압에 따라 설정할 수 있다고 하는 효과를 얻을 수 있다.
(9) 상기 (1)항-(8)항에 있어서, 내부전원전압 공급점과 소정의 외부단자와의 사이에, 다이나믹형 RAM이 소정의 시험모드로 될 때 선택적으로 온 상태로 되는 MOSFET를 설치함으로써, 다이나믹형 RAM이 완성후, 외부단자를 통하여 내부전원전압의 값을 모니터 할 수 있다고 하는 효과를 얻을 수 있다.
(10) 상기 (6)항-(9)항에 의거, 다이나믹형 RAM 등의 시험동작을 효율화하여, 그 시험공수를 삭감할 수 있다고 하는 효과를 얻을 수 있다.
(11) 상기 (1)항-(10)항에 의거, 다이나믹혀 RAM의 신뢰성을 높이면서, 그 저코스트화를 추진할 수 있다고 하는 효과를 얻을 수 있다.
이상, 본 발명자에 의하여 된 발명을 실시예에 의거하여 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 말할 것도 없다. 예를 들면, 제27도에서 있어서, 각 기준전위 발생회로의 귀환회로를 구성하는 MOSFET 및 저항수, 결국 내부전원전압(VCL)의 트리밍 스텝수는, 임의로 설정할 수 있다.
또, 기준전위(VLN) 및 (VLB) 또(VL)를 트리밍하는 수단은, 여러 가지의 방법을 생각할 수 있으며, 이들의 기준전위 또 참조전위(VRN) 및 (VRB) 등의 구체치는 임의이다. 제29도에 있어서, 전압변화회로(VC)는, 예를 들면, 제30도 또는 제31도에 도시하는 바와 같은 출력특성을 가질 수 있다. 즉 제30도의 경우, 내부전원전압(VCL)은, 통상영역(NM)에 있어서, 외부전원전압(VCC)에 비례하여 느리게 상승한다. 또 제31도의 경우, 내부전원전압(VCL)은 통상영역(NM)에 있어서도, 번인영역(BT)과 동일의 비율로, 외부전원전압(VCC)에 비례하여 높게 된다. 어떠한 경우에도 번인영역(BT)에 있어서, 내부전원전압(VCL)의 값은, 예를 들면 퓨즈수단이 선택적으로 절단됨으로써 트리밍되어, 그 제조분포 등에 의한 변동이 억제된다. 제33도에 있어서, 퓨즈회로(FC)에 설치되는 퓨즈수단의 수는 임의이며, 그 절단상태를 식별하는 방법이나, 디코더 방법은, 여러 가지의 실시예를 생각할 수 있다.
또, 기준전위의 트리밍 스텝수가 몹시 많게 되어 퓨즈수단의 설치수가 많게 되는 경우, 퓨즈회로(FC)는, 제37도와 같은 변형예를 채택할 수 있다. 즉, 제37도에 있어서, 퓨즈회로(FC)는, 통상영역에 대응하여, 또 n개의 단위 퓨즈회로를 함유하는 퓨즈회로(FCN)와, 번인영역에 대응하여 또 n개의 단위 퓨즈회로를 함유하는 퓨즈회로(FCB)와를 구비하여, 그리고 이들의 퓨즈회로(FCN) 및 (FCB)에 대응하여 설치되는 nQXM의 카운터 회로(CTRN) 및 (CTRB)를 구비한다. 이들의 카운터 회로에는, 리셋트 신호(RST)와 카운더업 펄스(CU)가 공통으로 공급되어, 인에이블 신호(TEN) 및 (TEB)가 각각 공급된다. 그리고 이들의 카운터회로는 대응하는 인에이블 신호(TEN) 또는 (TEB)가 하이레벨로 되는 것으로 선택적으로 카운터업 펄스(CU)에 의한 보진동작을 하여, 그 출력신호 즉 내부신호(CNO∼CNn-1) 혹은 (CBO∼CNn-1)를 유효로 한다. 그 결과 다수의 시험패드를 각 단위 퓨즈회로에 대응하여 설치하지 않고, 퓨즈회로(FCN) 또는 (FCB)의 퓨즈수단의 의사절단상태를 여러 가지의 조합으로 실현할 수 있다.
제34도에 있어서, 내부전원전압 발생회로(IVG)는 전류공급능력이 다른 복수개의 내부전원전압 발생회로를 구비할 필요는 없으며, 이것을 소정의 타이밍 신호에 따라 선택적으로 동작상태로 할 필요도 없다. 제35도에 있어서, 외부전원전압(VCC)은, 특히 전압변환회로(VC)이외의 회로에 공급할 필요는 없으며, 외부전원전압(VCC) 및 내부전원전압(VCL)의 구체적인 값도 임의이다. 또 다이나믹형 RAM는, 예를 들면 그 출력전압이 다른 같은 모양의 복수개의 전압변환회로를 구비할 수 있다. 제36도에 있어서, 다이나믹형 RAM은, 복수개의 메모리매트를 구비할 수 있으며, 복수개 비트의 기억 데이트를 동시에 입출력하는 소위 다 비트구성을 채택하는 것이라도 된다. 또 다이나믹형 RAM는, 쉐어드 센스 방식 또 어드레스 멀티플렉서 방식을 채택하는 것을 필요조건으로 하지 않는다.
내부전원전압(VCL)을 모니터하는 외부단자는, 데이터 입력단자(Din)일지라도 되고, 어드레스 입력단자(AO-Ai)의 어느 것이라도 된다. 그리고, 제27도 또, 제32도 내지 제34도에 도시되는 기준전위 발생회로(VLG), 참조전위 발생회로(VRG), 퓨즈회로(FC), 및 내부전압발생회로(IVG)의 구체적인 회로구성이다.
제35도 및 제36도에 도시되는 전압변환회로(VC) 및 다이나믹형 RAM의 블록구성 및 제어신호나 어드레스 신호 및 전원전압 등의 조합 등은, 여러 가지의 실시형태를 채택할 수 있다.
이상의 설명에서는 주로 본 발명자에 의하여 이루어진 발명을 그 배경으로 된 이용분야인 다이나믹형 RAMDP 적용한 경우에 대하여 설명하였으나, 그것에 한정되는 것은 아니고, 예를 들면, 전압변환회로를 내장하는 각종 반도체 기억장치나 게이트 어레이 집적회로 등의 논리 집적회로 장치 등에도 적용할 수 있다. 또, 퓨즈수단을 의사적으로 절단상태로 하는 발명은 불량소자를 용장회로로 절환하기 DLN한 퓨즈수단이나, 다른 회로정수를 트리밍하기 위한 퓨즈수단을 구비한 각종의 반도체 기억장치 및 논리 집적회로 장치 등에도 적용할 수 있다.
본 발명은, 적어도, 전압변화회로를 내장하여 혹은 퓨즈수단을 구비한 반도체 집적회로장치에 넓게 적용된다. 본 발명이 적용된 다이나믹형 RAM을 사용하여 제26도에 도시하는 마이크로 컴퓨터 시스템을 구성할 수도 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면, 아래와 같다. 즉 다이나믹형 RAM 등에 내장되어 또 가속시험동작시에 있어서, 그 출력전압 결국 내부전원전압이 외부전원전압에 비례하여 변화되는 소위 번인영역을 가진 전압변환회로에, 소정의 조합으로 절단됨으로써, 번인영역에 있어서의 내부전원전압의 값을 선택적으로 절환할 수 있는 퓨즈수단을 설치한다. 또, 이들의 퓨즈수단을 의사적으로 절단상태로 할 수 있는 의사절단수단을 설치하고, 그리고 소정의 외부 단자를 통하여 내부전원전압의 값을 모니터할 수 있도록 한다. 이것에 의하면, 번인영역에 있어서의 내부전원전압의 값을 효율좋게 트리밍하여, 제조 편차 등에 의한 변동을 억제하여, 번인 테스트의 스크린닝 정밀도를 높일 수가 있다. 또, 소위 오버킬에 의한 정상의 회로소자의 파손을 적게 하여, 다이나믹형 RAM 등의 수율을 높일 수가 있다. 그 결과 다이나믹형 RAM 등의 신뢰성을 높이면서, 그의 저코스트화를 추진할 수 있다.

Claims (89)

  1. 외부전원전압을 내부전원전압으로 변환하는 전압변환회로를 가지는 반도체 집적회로장치에 있어서, 상기 내부전원전압의 값은, 상기 외부전원전압의 값보다 작고, 상기 내부전원전압은, 상기 외부전원전압이 제1전압범위내의 값일 때 제1전위이며, 상기 내부전원전압은 상기 외부전원전압이 제2전압범위내의 값일 때 상기 제1전위와 다른 전위이고, 상기 전압변환회로는, 상기 외부전원전압이 상기 제2전압범위내의 값일 때, 상기 내부전원전압의 값을 조정하는 제1조정수단을 가지며, 상기 반도체 집적회로장치는, 상기 외부전원전압이 상기 제1전압범위내의 값일 때 통상동작으로 동작하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 내부전원전압은, 상기 외부전원전압이 상기 제1전압범위내의 값일 때 실질적으로 일정한 소정의 전압이고, 상기 내부전원전압은, 상기 외부전원전압이 상기 제2전압범위내의 값일 때, 상기 외부전원전압의 값에 비례하여 변화하는 제2전위인 반도체 집적회로장치.
  3. 제2항에 있어서, 상기 전압변환회로는, 상기 외부전원전압이 상기 제1전압범위내의 값일 때, 상기 내부전원전압의 값을 조정하는 제2전압조정수단을 더 포함하는 반도체 집적회로장치.
  4. 제3항에 있어서, 상기 전압변환회로는, (1) 제1참조전압을 받아, 제1기준전압을 형성하는 제1기준전압 발생회로와, (2) 제2참조전압을 받아, 제2기준전압을 형성하는 제2기준전압 발생회로와, (3) 상기 제1기준전압 또는 상기 제2기준전압을 받는 기준전압 전환회로와, (4) 내부전원전압 발생회로를 더 포함하고, 상기 기준전압 전환회로는, 상기 외부전원전압이 상기 제1전압범위내의 값일 때, 상기 제1기준전압을 출력하고, 상기 기준전압 전환회로는, 상기 외부전원전압이 상기 제2전압범위내의 값일 때, 상기 제2기준전압을 출력하고, 상기 내부전원전압 발생회로는, 상기 기준전압 전환회로의 출력전압을 받아, 상기 내부전원전압을 출력하고, 상기 내부전원전압의 상기 제1전위는, 상기 제1기준전압에 대응하고, 상기 내부전원전압의 상기 제2전위는, 상기 제2기준전압에 대응하는 반도체 집적회로장치.
  5. 제4항에 있어서, 상기 제1기준전압 발생회로는, (1) 출력단자와, 제1입력단자와, 상기 제1참조전압을 받는 제2입력단자를 가지는 제1차동증폭회로와, (2) 상기 제1차동증폭회로의 상기 출력단자에 결합된 게이트를 가지는 제1MOSFET와, (3) 상기 제1기준전압에 대해 소정의 피드백율을 가지는 전압을 상기 제1차동증폭회로의 상기 제1입력단자로 출력하는 제1피드백회로를 더 포함하고, 상기 제2기준전압 발생회로는, (1) 출력단자와, 제1입력단자와, 상기 제1참조전압을 받는 제2입력단자를 가지는 제2차동증폭회로와, (2) 상기 제2차동증폭회로의 상기 출력단자에 결합된 게이트를 가지는 제2MOSFET와, (3) 상기 제2기준전압에 대해 소정의 피드백율을 가지는 전압을 상기 제2차동증폭회로의 상기 제1입력단자에 출력하는 제2피드백 회로를 더 포함하고, 상기 내부전원전압의 조정은, 상기 제1피드백 회로의 피드백율 또는 상기 제2피드백 회로의 피드백율을 바꾸기 위해 행하는 반도체 집적회로장치.
  6. 제5항에 있어서, 상기 제1조정수단은, 제1퓨즈수단을 포함하고, 상기 제1피드백 회로의 피드백율은, 상기 제1퓨즈수단의 상태에 의해 결정되며, 상기 제2조정수단은, 제2퓨즈수단을 포함하고, 상기 제2피드백 회로의 비드백율은, 상기 제2퓨즈수단의 상태에 의해 결정되어지는 반도체 집적회로장치.
  7. 제2항에 있어서, 상기 전압변환회로는, 상기 제1퓨즈수단에 포함되는 복수의 퓨즈소자의 절단/비절단을 행하지 않고 상기 제1퓨즈수단의 상태와 유사하게 실현하기 위한 수단과, 상기 제2퓨즈수단에 포함되는 복수의 퓨즈 소자의 절단/비절단을 행하지 않고 상기 제2퓨즈수단의 상태와 유사하게 실현하기 위한 수단을 포함하는 반도체 집적회로장치.
  8. 제7항에 있어서, 상기 유사하게 실현하기 위한 수단은, 상기 퓨즈 수단에 포함되는 퓨즈소자와 직렬형태로 결합된 MOSFET를 포함하고, 상기 MOSFET는 테스트신호에 따라 동작하는 반도체 집적회로장치.
  9. 제8항에 있어서, 상기 반도체 집적회로는, 상기 외부전원전압이 상기 제2의 전압범위내의 값일 때, 테스트 동작으로 동작하는 반도체 집적회로장치.
  10. 제9항에 있어서, 상기 테스트동작에 의해, 상기 반도체 집적회로장치의 동작마진이 테스트되어지는 반도체 집적회로장치.
  11. 제1항에 있어서, 상기 내부전원전압을 외부단자로 출력하는 수단을 더 포함하는 반도체 집적회로장치.
  12. 제11항에 있어서, 상기 외부단자는, 상기 반도체 집적회로장치가 상기 통상 동작으로 동작할 때, 소정의 목적으로 이용되어지는 반도체 집적회로장치.
  13. 제12항에 있어서, 상기 반도체 집적회로장치는, 다이나믹형 RAM인 반도체 집적회로장치.
  14. 전압변환회로와 내부회로를 가지는 하나의 반도체기판에 형성된 반도체 집적회로장치에 있어서, 상기 전압변환회로는, (1) 제1전원전압과, 상기 제1전원전압보다 절대치가 작은 제2전원전압을 받아, 상기 제2전원전압을 기준으로 제1출력전압을 형성하는 제1전압발생회로와, (2) 상기 제1전원전압과 상기 제2전원전압을 받아, 상기 제1전원전압을 기준으로 제2출력전압을 형성하는 제2전압발생회로와, (3) 상기 제1출력전압과 상기 제2출력전압을 받아, 상기 제1출력전압과 상기 제2출력전압중 어느 한 쪽에 기초해서 내부전원전압을 형성하여, 상기 내부전원전압을 출력하는 선택회로를 포함하고, 상기 내부회로는, 상기 내부전원전압을 받는 반도체 집적회로장치.
  15. 제14항에 있어서, 상기 제1출력전압은, 상기 제2전원전압보다도 소정의 제1전압치만큼 크고, 상기 제2출력전압은, 상기 제1전원전압보다도 소정의 제2전압치만큼 작응 반도체 집적회로장치.
  16. 제15항에 있어서, 상기 선택회로는, 상기 제1출력전압과 상기 제2출력전압중 큰 쪽을 선택하여 내부전원전압으로서 출력하는 반도체 집적회로장치.
  17. 제14항에 있어서, 상기 제1출력전압은, 상기 제1전원전압이 제1전압범위내의 값일 때, 상기 제2전원전압보다도 소정의 제1전압치만큼 큰 값이고, 상기 제2출력전압은, 상기 제1전원전압이 제2전압범위내의 값일 때, 상기 제1전원전압보다도 소정의 제2전압치만큼 작은 값인 반도체 집적회로장치.
  18. 제17항에 있어서, 상기 제1전압범위와 상기 제2전압범위는 연속하고 있는 반도체 집적회로장치.
  19. 제18항에 있어서, 상기 제1출력전압은, 상기 제1전원전압이 제3전압범위내의 값일 때, 상기 제1전원전압과 실질적으로 같은 값인 반도체 집적회로장치.
  20. 제19항에 있어서, 상기 제3전압범위는, 제1전위와 제2전위 사이의 범위이고, 상기 제2전위는, 상기 제1전위보다 크며, 상기 제1전압범위는 상기 제2전위와 제3전위 사이의 범위이고, 상기 제3전위는, 상기 제2전위보다 크며, 상기 제2전압범위는, 상기 제3전위와 제4전위 사이의 범위이고, 상기 제4전위는, 상기 제3전위보다 큰 반도체 보다 집적회로장치.
  21. 제20항에 있어서, 상기 선택회로는, 상기 제1출력전압과 상기 제2출력전압중 큰 쪽을 선택하여 내부전원전압으로서 출력하는 반도체 집적회로장치.
  22. 제17항에 있어서, 상기 제1전압발생회로는, 적어도 하나의 MOSFET를 포함하고, 상기 제1전위는, 상기 제1전압발생회로에 포함되는 상기 MOSFET의 드레시홀드(threshold)전압에 대응한 값이며, 상기 제2전압발생회로는, 적어도 하나의 MOSFET를 포함하고, 상기 제2전위는, 상기 제2전압발생회로에 포함되는 상기 MOSFT의 드레시홀드전압에 대응한 값인 반도체 집적회로장치.
  23. 제17항에 있어서, 상기 내부회로는, 상기 제1전원전압이 상기 제1전압범위내의 값일 때, 통상동작을 행하고, 상기 내부회로는, 상기 제1전원전압이 상기 제2전압범위내의 값일 때, 테스트동작을 행하는 반도체 집적회로장치.
  24. 제23항에 있어서, 상기 테스트동작은, 번인(burn-in) 테스트 동작인 반도체 집적회로장치.
  25. 제14항에 있어서, 상기 내부회로는, (1) 복수의 비트선과, (2) 복수의 워드선과, (3) 상기 복수의 비트선과 상기 복수의 워드선의 교점에 대응하여 설치된 복수의 메모리셀을 포함하는 반도체 집적회로장치.
  26. 전압변환회로와 내부회로를 가지는 하난의 반도체기판에 형성된 반도체 집적회로장치에 있어서, 상기 전압변환회로는, (1) 제1전원전압과, 상기 제1전원전압보다도 절대치가 작은 제2전압을 받아, 제1출력전압을 형성하는 제1전압발생회로와, (2) 상기 제1전원전압과 상기 제2전원전압을 받아, 제2출력전압을 형성하는 제2전압 발생회로와, (3) 상기 제1출력전압과 상기 제2출력전압을 받아 상기 제1출력전압과 상기 제2출력전압 중 어느 한 쪽에 기초해서 내부전원전압을 형성하여, 상기 내부전원전압을 출력하는 선택회로를 포함하고, 상기 제1전압발생회로는, 상기 제1출력전압의 값을 조정하기 위한 조정회로를 포함하며, 상기 내부회로는, 상기 내부전원전압을 받는 반도체 집적회로장치.
  27. 제26항에 있어서, 상기 제2전압발생회로는, 상기 제2출력전압의 값을 조정하기 위한 조정수단을 포함하는 반도체 집적회로장치.
  28. 제26항에 있어서, 상기 제1출력전압은, 상기 제2전원전압에 기초해서 형성되고, 상기 제2출력전압은, 상기 제1전원전압에 기초해서 형성되는 반도체 집적회로장치.
  29. 제28항에 있어서, 상기 제1전압은, 상기 제2전원전압에 소정의 제1전압치를 더한 전압이고, 상기 제2전압은, 상기 제1전원전압에서 소정의 제2전압치를 뺀 전압인 반도체 집적회로장치.
  30. 제29항에 있어서, 상기 선택회로는, 상기 제1출력전압 및 상기 제2출력전압 중에서 절대치가 큰 쪽을 선택하여 상기 내부전원전압으로서 출력하는 반도체 집적회로장치.
  31. 제28항에 있어서, 상기 제1출력전압은, 상기 제1전원전압이 제1전압범위내의 값일 때, 상기 제2전원전압보다도 소정의 제1전압치만큼 큰 값이고, 상기 제2출력전압은, 상기 제1전원전압이 제2전압범위내의 값일 때, 상기 제1전원전압보다도 소정의 제2전압치만큼 작은 값인 반도체 집적회로장치.
  32. 제31항에 있어서, 상기 제2전압범위와 상기 제2전압범위는 연속하고 있는 반도체 집적회로장치.
  33. 제32항에 있어서, 상기 제1출력전압은, 상기 제1전원전압이 제3전압범위내의 값일 때, 상기 제1전원전압과 실질적으로 같은 값인 반도체 집적회로장치.
  34. 제33항에 있어서, 상기 제3전압범위는 제1전위와 제2전위 사이의 범위이고, 상기 제2전위는, 제1전위보다 크며, 상기 제1전압범위는, 상기 제2전위와 제3전위 사이의 범위이고, 상기 제3전위는, 상기 제2전위보다 크며, 상기 제2전압범위는, 상기 제3전위와 제4전위 사이의 범위이고, 상기 제4전위는, 상기 제3전위보다 큰 반도체 집적회로장치.
  35. 제34항에 있어서, 상기 선택회로는, 상기 제1출력전압과 상기 제2출력전압중 큰 쪽을 선택하여 내부전원전압으로서 출력하는 반도체 집적회로장치.
  36. 제31항에 있어서, 상기 제1전압발생회로는, 적어도 하나의 MOSFET를 포함하고, 상기 제1전위는, 상기 제1전압발생회로에 포함되는 상기 MOSFET의 드레시홀드 전압에 대용한 값이며, 상기 제2전압발생회로는, 적어도 하나의 MOSFET를 포함하고, 상기 제2전위는, 상기 제2전압발생회로에 포함되는 상기 MOSFET의 드레시 홀드 전압에 대응한 값인 반도체 집적회로장치.
  37. 제31항에 있어서, 상기 내부회로는, 상기 제1전원전압이 상기 제1전압범위내의 값일 때, 통상동작을 행하고, 상기 내부회로는, 상기 제1전원전압이 상기 제2전압범위내의 값일 때, 테스트동작을 행하는 반도체 집적회로장치.
  38. 제37항에 있어서, 상기 테스트동작은, 번인(burn-in)테스트 동작인 반도체 집적회로장치.
  39. 제26항에 있어서, 상기 내부회로는, (1) 복수의 비트선과, (2) 복수의 워드선과, (3) 상기 복수의 비트선과 상기 복수의 워드선의 교점에 대응하여 설치된 복수의 메모리셀을 포함하는 반도체 집적회로장치.
  40. 제26항에 있어서, 상기 제1조정수단은, 적어도 하나의 퓨즈소자를 포함하는 반도체 집적회로장치.
  41. 제26항에 있어서, 상기 제1조정수단은, 불휘발성 소자를 포함하는 반도체 집적회로장치.
  42. 제41항에 있어서, 상기 불휘발성 소자는, 전기적으로 기록 및 소거가 가능한 랜덤 액세스메모리인 반도체 집적회로장치.
  43. 제27항에 있어서, 상기 제1조정수단은, 적어도 하나의 퓨즈소자를 포함하는 반도체 집적회로장치.
  44. 제27항에 있어서, 상기 제1조정수단은, 불휘발성 소자를 포함하는 반도체 집적회로장치.
  45. 제44항에 있어서, 상기 불휘발성소자는, 전기적으로 기록 및 소거가 가능한 랜덤 엑세스 메모리인 반도체 집적회로장치.
  46. 전압변환회로와 내부회로를 가지는 하나의 반도체기판에 형성된 반도체 집적회로장치에 있어서, 상기 전압변환회로는, (1) 제1전원전압과, 제1전원전압보다도 절대치가 작은 제2전원전압을 받아, 상기 제2전원전압을 기준으로 제1출력전압을 형성하는 제1전압발생회로와, (2) 상기 제1전원전압과 상기 제2전원전압을 받아, 상기 제1전원전압을 기준으로 제2출력전압을 형성하는 제2전압발생회로와, (3) 상기 제1출력전압을 받아, 제3출력전압을 출력하는 제3전압발생회로와, (4) 상기 제2출력전압을 받아, 제4출력전압을 출력하는 제4전압발생회로와, (5) 상기 제3출력전압과 상기 제4출력전압을 받아, 상기 제3출력전압과 상기 제4출력전압중 어느 한 쪽에 기초해서 내부전원전압을 형성하여, 상기 내부전원전압을 출력하는 선택회로를 포함하고, 상기 내부회로는, 상기 내부전원전압을 받는 반도체 집적회로장치.
  47. 제46항에 있어서, 상기 제1출력전압은, 상기 제2전원전압보다도 소정의 제1전압치만큼 큰 값이고, 상기 제2출력전압은, 상기 제1전원전압보다도 소정의 제2전압치만큼 작은 값인 반도체 집적회로장치.
  48. 제47항에 있어서, 상기 선택회로는, 상기 제3출력전압과 상기 제4출력전압중 큰 쪽을 선택하여, 내부전원전압으로서 출력하는 반도체 집적회로장치.
  49. 제46항에 있어서, 상기 제1출력전압은, 상기 제1전원전압이 제1전압범위내의 값일 때, 상기 제2전원전압보다도 소정의 제1전압치만큼 큰 값이고, 상기 제2출력전압은, 상기 제1전원전압이 제2전압범위내의 값일 때, 상기 제1전원전압보다도 소정의 제2전압치 만큼 작은 값인 반도체 집적회로장치.
  50. 제49항에 있어서, 상기 제1전압범위와 상기 제2전압범위는 연속하고 있는 반도체 집적회로장치.
  51. 제50항에 있어서, 상기 제1전압출력은, 상기 제1전원전압이 제3의 전압범위내의 값일 때, 상기 제1전원전압과 실질적으로 같은 값이고, 상기 제3전압범위와 상기 제1전압범위는 연속하고 있는 반도체 집적회로장치.
  52. 제51항에 있어서, 상기 제3전압범위는 제1전위와, 제2전위사이의 범위이고, 상기 제2전위는, 상기 제1전위보다 크며, 상기 제1전압범위는 상기 제2전위와 제3전위 사이의 범위이고, 상기 제3전위는, 상기 제2전위보다 크며, 상기 제2전압범위는, 상기 제3전위와 제4전위 사이의 범위이고, 상기 제4전위는, 상기 제3전위보다 큰 반도체 집적회로장치.
  53. 제49항에 있어서, 상기 제1전압발생회로는, 적어도 하나의 MOSFET를 포함하고, 상기 제1전압치는, 상기 제1전압발생회로에 포함되는 상기 MOSFET의 드레시홀드전압에 대응한 값이며, 상기 제2전압발생회로는, 적어도 하나의 MOSFET를 포함하고, 상기 제2전압치는, 상기 제2전압발생회로에 포함되는 상기 MOSFET의 드레시홀드전압에 대응한 값인 반도체 집적회로장치.
  54. 제53항에 있어서, 상기 내부회로는, 상기 제1전원전압이 상기 제1전압범위내의 값일 때, 통상동작을 행하고, 상기 내부회로는, 상기 제1전원전압이 상기 제2전압범위내의 값일 때, 테스트동작을 행하는 반도체 집적회로장치.
  55. 제54항에 있어서, 상기 테스트동작은, 번인 테스트동작인 반도체 집적회로장치.
  56. 제46항에 있어서, 상기 내부회로는, (1) 복수의 비트선과, (2) 복수의 워드선과, (3) 상기 복수의 비트선과 상기 복수의 워드선의 교점에 대응하여 설치된 복수의 메모리셀을 포함하는 반도체 집적회로장치.
  57. 제49항에 있어서, 상기 제3출력전압은, 상기 제1전원전압이 제4전압범위내의 값일 때, 상기 제2전원전압보다도 소정의 제3전압치만큼 큰 값이고, 상기 제4출력전압은, 상기 제1전원전압이 제5전압범위내의 값일 때, 상기 제1전원전압보다도 소정의 제4전압치만큼 작은 값인 반도체 집적회로장치.
  58. 제57항에 있어서, 상기 제4전압범위와 상기 제5전압범위는 연속하고 있는 반도체 집적회로장치.
  59. 제58항에 있어서, 상기 제1출력전압은, 상기 제1전원전압이 제6전원전압범위내의 값일 때, 상기 제1전원전압과 실질적으로 같은 값이고, 상기 제4전압범위와 상기 제6전압범위는 연속하고 있는 반도체 집적회로장치.
  60. 제59항에 있어서, 상기 제6전압범위는, 제4전위와 제5전위 사이의 범위이고, 상기 제5전위는 제4전위보다 크며, 상기 제4전압범위는, 상기 제5전위와 제6전위 사이의 범위이고, 상기 제6전위는, 상기 제5전위보다 크며, 상기 제5전압범위는, 상기 제6전위와 제7전위 사이의 범위이고, 상기 제7전위는, 상기 제6전위보다 큰 반도체 집적회로장치.
  61. 제60항에 있어서, 상기 선택회로는, 상기 제3출력전압과 상기 제4출력전압중 큰 쪽을 선택하여 내부전원전압으로서 출력하는 반도체 집적회로장치.
  62. 제46항에 있어서, 상기 제3전압발생회로는, (1) 상기 제1출력전압을 받는 제1입력과, 제2입력을 가지고, 제5출력 전압을 출력하는 차동증폭회로와, (2) 상기 차동증폭회로가 출력한 상기 제5전압을 받는 제어단자를 가지는 스위치 회로와, (3) 상기 스위치회로에 결합하여 상기 제3출력전압을 출력하는 출력단자와, (4) 상기 출력단자와 상기 스위치회로에 결합되어, 상기 차동증폭회로의 상기 제2입력에 기준전압을 출력하는 피드백회로를 포함하는 반도체 집적회로장치.
  63. 제62항에 있어서, 상기 스위치회로는, 상기 차동증폭회로가 출력한 제5출력전압을 받는 게이트와 상기 제1전원전압과 상기 제2전원전압 사이에 결합되는 소스드레인 경로를 가지는 MOSFET를 포함하고, 상기 피드백회로는 상기 MOSFET의 상기 소스드레인 경로의 한 쪽과 상기 제2전원전압 사이에 직렬형태로 접속된 복수의 저항을 포함하며, 상기 차동증폭회로의 상기 제2입력은, 상기 복수의 저항중 하나의 일단에 결합되고, 상기 출력단자는, 상기 MOSFET의 상기 소스드레인 경로의 한 쪽에 결합되는 반도체 집적회로장치.
  64. 전압변환회로와 내부회로를 가지는 하나의 반도체기판에 형성된 반도체 집적회로장치에 있어서, 상기 전압변환회로는, (1) 제1전원전압과, 제1전원전압보다도 절대치가 작은 제2전원전압을 받아, 상기 제2전원전압을 기준으로 제1출력전압을 형성하는 제1기준전압발생회로와, (2) 상기 제1전원전압과 상기 제2전원전압을 받아, 상기 제1전원전압을 기준으로 제2출력전압을 형성하 제2기준전압발생회로와, (3) 상기 제1출력전압을 받아, 제3출력전압을 출력하는 제1승압회로와, (4) 상기 제2출력전압을 바다, 제4출력전압을 출력하는 제2승압회로와, (5) 상기 제3출력전압과 상기 제4출력전압을 받아, 상기 제3출력전압과 상기 제4출력전압중 어느 한 쪽에 기초해서 내부전원전압을 형성하여, 상기 내부전원전압을 출력하는 선택회로를 포함하고, 상기 내부회로는, 상기 내부전원전압을 받고, 상기 제1기준전압 발생회로는, 상기 제1출력전압을 조정하는 제1조정수단을 포함하는 반도체 집적회로장치.
  65. 제64항에 있어서, 상기 제1승압회로는, (1) 상기 제1출력전압을 1받는 제1입력과, 제2입력을 가지고, 제5출력 전압을 출력하는 차동증폭회로와, (2) 상기 차동증폭회로가 출력한 상기 제5전압을 받는 제어단자를 가지는 스위치 회로와, (3) 상기 스위치회로에 결합하여 상기 제3출력전압을 출력하는 출력단자와, (4) 상기 출력단자와 상기 스위치회로에 결합되어, 상기 차동증폭회로의 상기 제2입력에 기준전압을 출력하는 피드백회로를 포함하는 반도체 집적회로장치.
  66. 제65항에 있어서, 상기 스위치회로는, 상기 차동증폭회로가 출력한 제5출력전압을 받는 게이트와 상기 제1전원전압과 상기 제2전원전압 사이에 결합되는 소스드레인 경로를 가지는 MOSFET를 포함하고, 상기 피드백회로는, 상기 MSOFET의 상기 소스드레인 경로의 한 쪽과 상기 제2전원전압 사이에 직렬형태로 접속된 복수의 저항을 포함하며, 상기 차동증폭회로의 상기 제2입력은, 상기 복수의 저항중 하나의 일단에 결합되고, 상기 출력단자는, 상기 MOSFET의 상기 소스드레인 경로의 한 쪽에 결합되는 반도체 집적회로장치.
  67. 제66항에 있어서, 상기 피드백회로의 피드백율은, 가변으로 설정할 수 있는 반도체 집적회로장치.
  68. 제64항에 있어서, 상기 제2기준압발생회로는, 상기 제2출력전압을 조정하는 제2조정수단을 포함하는 반도체 집적회로장치.
  69. 제64항에 있어서, 상기 제1조정수단은, 적어도 하나의 퓨즈소자를 포함하는 반도체 집적회로장치.
  70. 제64항에 있어서, 상기 제1조정수단은, 불휘발성 소자를 포함하는 반도체 집적회로장치.
  71. 제70항에 있어서, 상기 불휘발성 소자는, 전기적으로 기록 및 소거가 가능한 랜덤 액세스메모리인 반도체 집적회로장치.
  72. 제68항에 있어서, 상기 제1조정수단은, 적어도 하나의 퓨즈소자를 포함하는 반도체 집적회로장치.
  73. 제68항에 있어서, 상기 제1조정수단은, 불휘발성 소자를 포함하는 반도체 집적회로장치.
  74. 제73항에 있어서, 상기 불휘발성소자는, 전기적으로 기록 및 소거가 가능한 랜덤 액세스 메모리인 반도체 집적회로장치.
  75. 제64항에 있어서, 상기 제1출력전압은, 상기 제2전원전압보다도 소정의 제1전압치만큼 큰 값이고, 상기 제2출력전압은, 상기 제1전원전압보다도 소정의 제2전압치만큼 작은 값인 반도체 집적회로장치.
  76. 제75항에 있어서, 상기 선택회로는, 상기 제3출력전압과 상기 제4출력전압 중에서 큰 쪽을 선택하여, 내부전원전압으로서 출력하는 반도체 집적회로장치.
  77. 제64항에 있어서, 상기 제1출력전압은, 상기 제1전원전압이 제1전압범위내의 값일 때, 상기 제2전원 전압보다도 소정의 제1전압치만큼 큰 값이고, 상기 제2출력전압은, 상기 제1전원전압이 제2전압범위내의 값일 때, 상기 제1출력전압보다도 소정의 제2전압치만큼 작은 값인 반도체 집적회로장치.
  78. 제77항에 있어서, 상기 제1전압범위와 상기 제2전압범위는 연속하고 있는 반도체 집적회로장치.
  79. 제78항에 있어서, 상기 제1출력전압은, 상기 제1전원전압이 제3전압범위이내의 값일 때, 상기 제1전원전압과 실질적으로 같은 값이고, 상기 제3전압범위와 상기 제1전압범위는 연속하고 있는 반도체 집적회로장치.
  80. 제79항에 있어서, 상기 제3전압범위는, 제1전위와 제2전위사이의 범위이고, 상기 제2전위는, 상기 제1전위보다 크며, 상기 제1전압범위는 상기 제2전위와 제3범위 사이의 범위이고, 상기 제3전위는, 상기 제2전위보다 크며, 상기 제2전압범위는, KDRL 제3전위와 제4전위 사이의 범위이고, 상기 제4전위는 상기 제3전위보다 큰 반도체 집적회로장치.
  81. 제77항에 있어서, 상기 제1전압발생회로는, 적어도 하나의 MOSFET를 포함하고, 상기 제1전압장치는, 상기 제1전압발생회로에 포함되는 상기 MOSFET의 드레시홀드전압에 대응한 값이며, 상기 제2전압발생회로는, 적어도 하나의 MOSFET를 포함하고, 상기 제2전압장치는, 상기 제2전압발생회로에 포함되는 상기 MOSET의 드레시홀드전압에 대응한 값인 반도체 집적회로장치.
  82. 제77항에 있어서, 상기 내부회로는, 상기 제1전원전압이 상기 제1전압범위내의 값일 때, 통상동작을 행하고, 상기 내부회로는, 상기 제1전원전압이 상기 제2전압범위내의 값일 때, 테스트동작을 행하는 반도체 집적회로장치.
  83. 제82항에 있어서, 상기 테스트동작은, 번인 테스트동작인 반도체 집적회로장치.
  84. 제64항에 있어서, 상기 내부회로는, (1) 복수의 비트선과, (2) 복수의 워드선과, (3) 상기 복수의 비트선과 상기 복수의 워드선의 교점에 대응하여 설치된 복수의 메모리 셀을 포함하는 반도체 집적회로장치.
  85. 제79항에 있어서, 상기 제3출력전압은, 상기 제1전원전압이 제4전압범위내의 값일 때, 상기 제2전원전압보다도 소정의 제3전압치만큼 큰 값이고, 상기 제4출력전압은, 상기 제1전원전압이 제5전압범위내의 값일 때, 상기 전원전압보다도 소정의 제4전압치만큼 작은 값인 반도체 집적회로장치.
  86. 제85항에 있어서, 상기 제4전압범위와 상기 제5전압범위는 연속하고 있는 반도체 집적회로장치.
  87. 제86항에 있어서, 상기 제1출력전압은, 상기 제1전원전압이 제6전원전압범위내의 값일 때, 상기 제1전원전압과 실질적으로 같은 값이고, 상기 제4전압범위와 상기 제6 전압범위는 연속하고 있는 반도체 집적회로장치.
  88. 제87항에 있어서, 상기 제6전압범위는, 제4전위와 제5전위 사이의 범위이고, 상기 제5전위는, 제4전위보다 크며, 상기 제4전압범위는, 상기 제5전위와 제6전위 사이의 범위이고, 상기 제6전위는, 상기 제5전위보다 크며, 상기 제5의 전압범위는, 상기 제6전위와 제7전위 사이의 범위이고, 상기 제7전위는, 상기 제6전위보다 큰 반도체 집적회로장치.
  89. 제88항에 있어서, 상기 선택회로는, 상기 제3출력전압과 상기 제4출력전압중 큰 쪽을 선택하여 내부전원전압으로서 출력하는 반도체 집적회로장치.
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