JP3014420B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば、電
圧変換回路を内蔵するダイナミック型RAM（ランダムア
クセスメモリ）等に利用して特に有効な技術に関するも
のである。

〔従来の技術〕

ダイナミック型RAM等の高集積化・大容量化にともな
って回路素子の微細化が進み、その耐圧低下を補う一つ
の手段として、チップ内における内部電源電圧の値を例
えば＋3.3V程度に小さくする方法が採られている。この
場合、外部から供給される外部電源電圧の値は例えば＋
5.0Vに標準化し単一化することが効果的であることか
ら、ダイナミック型RAM等にはこの外部電源電圧を降圧
して安定した上記内部電源電圧を形成する電圧変換回路
が設けられる。

一方、上記のようなダイナミック型RAM等では、例え
ばゲート酸化膜不良等により障害が発生しやすくなった
MOSFET（金属酸化物半導体型電界効果トランジスタ。こ
の明細書では、MOSFETをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）等を早期に検出するため、例え
ば電源電圧や周辺温度を異常に高くした状態で加速試験
を行ういわゆるバーイン（エージング）テストが実施さ
れる。このとき、内部電源電圧の値は、正常な回路素子
が破壊される直前まで高くされ、これによってバーイン
テストのエラー検出率及び試験効率が高められる。

電圧変換回路を内蔵するダイナミック型RAMについて
は、例えば、特開昭59−110225号公報に記載されてい
る。

〔発明が解決しようとする課題〕

電圧変換回路を内蔵する上記のようなダイナミック型
RAM等において、内部電源電圧の値は、前述のように、
外部電源電圧の値が変動した場合でも、ほぼ一定とされ
る。したがって、バーインテストを行うために外部電源
電圧を高くしても内部電源電圧は変化せず、所望の加速
試験を実施することができない。これに対処するため、
本願発明者等は、この発明に先立って、第３図に示され
るような出力特性を有する電圧変換回路を開発した。す
なわち、ダイナミック型RAM等の通常動作が行われる通
常領域NMでは、電圧変換回路VCの出力信号つまり内部電
源電圧VCLの値は、外部電源電圧VCLの値に関係なく、例
えば＋3.3Vのような定電圧VCLNとされる。そして、外部
電源電圧VCLがさらに高くされいわゆるバーイン領域BT
に達すると、内部電源電圧VCLは外部電源電圧VCLに比例
して高くされる。これにより、従来のダイナミック型RA
M等の場合と同様に外部電源電圧VCLを所定の値まで高く
するだけで、内部電源電圧VCLを所定の高電圧VCLBに設
定し、所望のバーインテストを実施することができるも
のである。

しかしながら、これらのダイナミック型RAM等には次
のような問題点が残されていることが、本願発明者等に
よってさらに明らかとなった。すなわち、第３図の出力
特性を有する電圧変換回路では、例えば直列形態とされ
かつダイオード形態とされる複数のMOSFETの合成しきい
値電圧をもとに、バーイン領域BTにおける外部電源電圧
VCLと内部電源電圧VCLのレベル差VSが設定される。周知
のように、MOSFETのしきい値電圧は、製造プロセスや周
辺温度にともなって比較的大きく変動する。したがっ
て、外部電源電圧VCLを所定の設定値に設定しても、内
部電源電圧VCLの値は第３図に点線で示されるような比
較的大きな変動EOを呈する。このことは、バーインテス
トのエラー検出率つまりはスクリーニング精度を低下さ
せ、ダイナミック型RAMの信頼性低下を招くとともに、
ダイナミック型RAM等の試験効率を低下させ、またいわ
ゆるオーバキルによる歩留り低下を招く結果となる。

この発明の目的は、ダイナミック型RAM等に内蔵され
かつバーイン領域を有する電圧変換回路のバーイン領域
における出力電圧変動を抑制することにある。

この発明の他の目的は、電圧変換回路を有するダイナ
ミック型RAM等のバーインテストのスクリーニング精度
を高め、ダイナミック型ROMの信頼性を高めることにあ
る。

この発明のさらなる目的は、ダイナミック型RAM等の
試験効率及び歩留りを高め、その低コスト化を図ること
にある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
ダイナミック型RAM等に内蔵されかつ加速試験動作時に
おいてその出力電圧つまり内部電源電圧の値が外部電源
電圧に比例して高くされるいわゆるバーイン領域を有す
る電圧変換回路に、所定の組み合わせで切断されること
でバーイン領域における内部電源電圧の値を選択的に切
り換えうる複数のヒューズ手段を設ける。また、これら
のヒューズ手段を擬似的に切断状態としうる擬似切断手
段を設け、さらに所定の試験モードにおいて所定の外部
端子を介して内部電源電圧の値をモニタできるようにす
る。

〔作 用〕

上記した手段によれば、バーイン領域における内部電
源電圧の値を効率よくかつ的確にトリミングし、その製
造バラツキ等による変動を抑制することができる。これ
により、バーインテストのエラー検出率つまりはスクリ
ーニング精度を高めることができるとともに、いわゆる
オーバーキルによる正常な回路素子の破損を少なくし、
製品歩留りを高めることができる。その結果、ダイナミ
ック型RAM等の信頼性を高めつつ、その低コスト化を図
ることができる。

〔実施例〕

第10図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。また、第９
図には、第10図のダイナミック型RAMに内蔵される電圧
変換回路VCの一実施例のブロック図が示され、第１図，
第６図，第７図及び第８図には、第９図の電圧変換回路
VCに含まれる基準電位発生回路VLG,参照電位発生回路VR
G,ヒューズ回路FC及び内部電源電圧発生回路IVGの一実
施例の回路図がそれぞれ示されている。さらに、第２図
には、第１図の基準電位発生回路VLGの部分的な等価回
路図の一例が示され、第３図には、その一実施例の出力
特性図が示されている。これらの図をもとに、この実施
例のダイナミック型RAM及び電圧変換回路の構成と動作
及び特性の概要ならびにその特徴について説明する。

なお、第１図，第２図及び第６図ないし第８図の回路
素子ならびに第９図ないし第11図の各ブロックを構成す
る回路素子は、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上に形成される。以下の回路図において、
そのチャンネル（バックゲート）部に矢印が付されるMO
SFET（金属酸化物半導体型電界効果トランジスタ。この
明細書では、MOSFETをして絶縁ゲート型電界効果トラン
ジスタの総称とする）はＰチャンネル型であり、矢印の
付されないＮチャンネルMOSFETと区別して示される。

この実施例のダイナミック型RAMは、特に制限されな
いが、比較的大きな記憶容量を有し、メモリセルを中心
とする回路素子は極めて微細化され、その耐圧も低い。
このため、メモリアレイを含むダイナミック型RAMの内
部回路は、特に制限されないが、＋3.3Vの内部電源電圧
VCLをその動作電源とする。そして、ダイナミック型RAM
には、特に制限されないが、＋5.0Vの外部電源電圧VCC
をもとに上記内部電源電圧VCLを形成する電圧変換回路V
Cが内蔵される。これにより、回路素子の耐圧破壊を防
止しつつ、ダイナミック型RAMの低消費電力化ならびに
外部電源電圧の単一化が図られる。

第10図において、ダイナミック型RAMは、特に制限さ
れないが、いわゆるシェアドセンス方式を採り、センス
アンプSAをはさんで配置される一対のメモリアレイMARY
L及びMARYRをその基本構成とする。

メモリアレイMARYL及びMARYRは、同図の垂直方向に平
行して配置される複数のワード線と、水平方向に平行し
て配置される複数組の相補ビット線ならびにこれらのワ
ード線及び相補ビット線の交点に格子状に配置される多
数のダイナミック型メモリセルをそれぞれ含む。

メモリアレイMARYL及びMARYRを構成するワード線は、
特に制限されないが、対応するロウアドレスデコーダRA
DL及びRADRにそれぞれ結合され、択一的に選択状態とさ
れる。ロウアドレスデコーダRADL及びRADRには、特に制
限されないが、ロウアドレスバッファRABから最上位ビ
ットを除くｉビットの相補内部アドレス信号ax0〜axi−
１（ここで、例えば非反転内部アドレス信号ax0と反転
内部アドレス信号ax0Bをあわせて相補内部アドレス信号
ax0のように表す。また、反転信号には、反転内部アド
レス信号ax0Bのように、その信号名の末尾にＢを付加し
て表す。以下同様）が共通に供給され、タイミング発生
回路TGからタイミング信号φxl及びφxrがそれぞれ供給
される。また、ロウアドレスバッファRABには、アドレ
ス入力端子A0〜Aiを介してＸアドレス信号AX0〜AXiが時
分割的に供給され、リフレッシュアドレスカウンタRFC
からリフレッシュアドレス信号ar0〜ariが供給される。
さらに、ロウアドレスバッファRABには、タイミング発
生回路TGからタイミング信号φar及びφrfが供給され、
リフレッシュアドレスカウンタRFCにはタイミング信号
φrcが供給される。

ロウアドレスデコーダRADLは、タイミング信号φxlが
ハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、ロウアドレスデコーダRADL
は、相補内部アドレス信号ax0〜axi−１をデコードし、
メモリアレイMARYLの対応するワード線を択一的にハイ
レベルの選択状態とする。同様に、ロウアドレスデコー
ダRADRは、タイミング信号φxrがハイレベルとされるこ
とで選択的に動作状態とされ、相補内部アドレス信号ax
0〜axi−１に従ってメモリアレイMARYRの対応するワー
ド線を択一的にハイレベルの選択状態とする。

ロウアドレスバッファRABは、ダイナミック型RAMが通
常の動作モードとされタイミング信号φrfがロウレベル
とされるとき、アドレス入力端子A0〜Aiを介して時分割
的に供給されるＸアドレス信号AX0〜AXiをタイミング信
号φarに従って取り込む。また、ダイナミック型RAMが
リフレッシュモードとされタイミング信号φrfがハイレ
ベルとされるとき、リフレッシュアドレスカウンタRFC
から供給されるリフレッシュアドレス信号ar0〜ariを取
り込む。そして、これらのロウアドレス信号をもとに、
相補内部アドレス信号ax0〜axiを形成する。このうち、
最上位ビットの相補内部アドレス信号axiは、タイミン
グ発生回路TGに供給され、他の相補内部アドレス信号ax
0〜axi−１は、前述のように、ロウアドレスデコーダRA
DL及びRADRに共通に供給される。

リフレッシュアドレスカウンタRFCは、ダイナミック
型RAMがリフレッシュモードとされるとき、タイミング
信号φrcに従って歩進動作を行い、上記リフレッシュア
ドレス信号ar0〜ariを形成して、ロウアドレスバッファ
RABに供給する。

一方、メモリアレイMARYを構成する相補ビット線は、
センスアンプSAの対応するシェアドMOSFETを介して、セ
ンスアンプSAの対応する単位増幅回路に結合される。こ
れらの単位増幅回路の相補入出力ノードは、さらに対応
する一対のスイッチMOSFETを介して、相補共通データ線
CDにそれぞれ結合される。センスアンプSAのシェアドMO
SFETには、タイミング信号φsl又はφsrがそれぞれ共通
に供給され、単位増幅回路には、タイミング信号φpaに
従って選択的にオン状態とされる一対の駆動MOSFETを介
して内部電源電圧VCL及び接地電位が選択的に供給され
る。センスアンプSAの各対のスイッチMOSFETには、カラ
ムアドレスデコーダCADから対応するカラム選択信号が
それぞれ供給される。カラムアドレスデコーダCADに
は、カラムアドレスバッファCABからｉ＋１ビットの相
補内部アドレス信号ay0〜ayiが供給され、タイミング発
生回路TGからタイミング信号φｙが供給される。また、
カラムアドレスバッファCABには、アドレス入力端子A0
〜Aiを介してＹアドレス信号AY0〜AYiが時分割的に供給
され、タイミング発生回路TGからタイミング信号φacが
供給される。

センスアンプSAのシェアドMOSFETは、対応するタイミ
ング信号φsl又はφsrがハイレベルとされることで、選
択的にかつ一斉にオン状態とされる。これにより、メモ
リアレイMARYL又はMARYRの相補ビット線が、センスアン
プSAの対応する単位増幅回路の相補入出力ノードに選択
的に接続される。

センスアンプSAの単位増幅回路は、タイミング信号φ
paがハイレベルとされ駆動MOSFETを介して内部電源電圧
VCL及び接地電位が供給されることで、選択的に動作状
態とされる。この動作状態において、センスアンプSAの
各単位増幅回路は、メモリアレイMARYL又はMARYRの選択
されたワード線に結合される複数のメモリセルから対応
する相補ビット線を介して出力される微小読み出し信号
を増幅し、ハイレベル又はロウレベルの２値読み出し信
号とする。

センスアンプSAの各単位回路は、前述のように、さら
にＮチャンネル型の複数対のスイッチMOSFETを含む。こ
れらのスイッチMOSFETの一方は、センスアンプSAの対応
する単位増幅回路の相補入出力ノードにそれぞれ結合さ
れ、その他方は、相補共通データ線CDの非反転又は反転
信号線に共通結合される。また、各対のスイッチMOSFET
の共通結合されたゲートには、後述するカラムアドレス
デコーダCADから、対応するカラム選択信号がそれぞれ
供給される。これらのカラム選択信号は、通常すべてロ
ウレベルとされ、ダイナミック型RAMが選択状態とされ
るとき、Ｙアドレス信号AY0〜YAiに従って択一的にハイ
レベルとされる。

センスアンプSAの各対のスイッチMOSFETは、対応する
カラム選択信号が択一的にハイレベルとされることで選
択的にオン状態となり、対応する単位増幅回路の相補入
出力ノードと相補共通データ線CDを選択的に接続する。

カラムアドレスデコーダCADは、タイミング信号φｙ
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、カラムアドレスデコーダCA
Dは、相補内部アドレス信号ay0〜ayiをデコードし、対
応するカラム選択信号を択一的にハイレベルとする。

カラムアドレスバッファCABは、アドレス入力端子A0
〜Aiを介して時分割的に供給されるＹアドレス信号AY0
〜AYiを、タイミング信号φacに従って取り込み、保持
する。また、これらのＹアドレス信号をもとに、相補内
部アドレス信号ay0〜ayiを形成し、カラムアドレスデコ
ーダCADに供給する。

相補共通データ線CDは、メインアンプMAに結合され
る。メインアンプMAには、データ入力バッファDIBから
相補書き込み信号WDが供給され、その出力信号すなわち
相補読み出し信号RDはデータ出力バッファDOBに供給さ
れる。データ入力バッファDIBの入力端子は、データ入
力端子Dinに結合され、データ出力バッファDOBの出力端
子は、データ出力端子Doutに結合される。メインアンプ
MAには、タイミング発生回路TGからタイミング信号φｗ
及びφｒが供給され、データ出力バッファDOBにはタイ
ミング信号φoeが供給される。

メインアンプMAは、ダイナミック型RAMが書き込みモ
ードで選択状態とされタイミング信号φｗがハイレベル
とされるとき、データ入力バッファDIBから供給される
相補書き込み信号WDをもとに所定の書き込み信号を形成
し、相補共通データ線CDを介して、メモリアレイMARYL
又はMARYRの選択されたメモリセルに書き込む。また、
ダイナミック型RAMが読み出しモードで選択状態とされ
タイミング信号φｒがハイレベルとされるとき、メモリ
アレイMARYL又はMARYRの選択されたメモリセルから相補
共通データ線CDを介して出力される読み出し信号をさら
に増幅し、相補読み出し信号RDとしてデータ出力バッフ
ァDOBに伝達する。

データ入力バッファDIBは、ダイナミック型RAMが書き
込みモードで選択状態とされるとき、データ入力端子Di
nを介して供給される書き込みデータをもとに相補書き
込み信号WDを形成し、メインアンプMAに供給する。

データ出力バッファDOBは、ダイナミック型RAMが読み
出しモードで選択状態とされタイミング信号φoeがハイ
レベルとされるとき、メインアンプMAから供給される相
補読み出し信号RDをもとに所定の出力信号を形成し、デ
ータ出力端子Doutを介して外部に出力する。

ところで、この実施例のダイナミック型RAMでは、特
に制限されないが、内部電源電圧供給点VCLとデータ出
力端子Doutとの間に、そのゲートに内部制御信号tvoを
受けるＮチャンネルMOSFETQ79が設けられる。この内部
制御信号tvoは、特に制限されないが、カラムアドレス
ストローブ信号CASB及びライトイネーブル信号WEBがロ
ウアドレスストローブ信号RASBに先立ってロウレベルと
されるいわゆるWCBRサイクルが実行され、同時にアドレ
ス信号A0〜Aiの所定ビットがハイレベルとされること
で、ダイナミック型RAMが所定の試験モードとされると
き、選択的にハイレベルとされる。このハイレベルは、
内部電源電圧VCLをブーストすることによって形成さ
れ、この内部電源電圧VCLより少なくとも上記MOSFETQ79
のしきい値電圧分以上高い高電圧とされる。内部制御信
号tvoがハイレベルとされるとき、MOSFETQ79はオン状態
となり、内部電源電圧VCLが外部端子すなわちデータ出
力端子Doutを介して出力される。その結果、特別な外部
端子を増設することなく、内部電源電圧VCLのトリミン
グや評価を効率的に行い、ダイナミック型RAMの試験工
数を削減できる。

タイミング発生回路TGは、特に制限されないが、外部
から起動制御信号として供給されるロウアドレスストロ
ーブ信号RASB,カラムアドレスストローブ信号CASB及び
ライトイネーブル信号WEBと、ロウアドレスバッファRAB
から供給される最上位ビットの相補内部アドレス信号ax
iならびにアドレス信号A0〜Aiとをもとに、上記各種の
タイミング信号ならびに内部制御信号を形成し、ダイナ
ミック型RAMの各回路に供給する。

電圧変換回路VCには、特に制限されないが、電源電圧
供給端子VCCを介して外部電源電圧VCCが供給され、タイ
ミング発生回路TGからタイミング信号φvcが供給され
る。ここで、外部電源電圧VCCは、特に制限されない
が、＋5.0Vとされ、タイミング信号φvcは、ダイナミッ
ク型RAMが選択状態とされる間、選択的にハイレベルと
される。外部電源電圧VCCは、特に制限されないが、高
電圧の内部電源電圧VCCとして、例えばロウアドレスバ
ッファRAB及びカラムアドレスバッファCABならびにデー
タ入力バッファDIB及びデータ出力バッファDOB等の入出
力回路に供給される。

電圧変換回路VCは、特に制限されないが、第９図のブ
ロック図に示されるように、参照電位発生回路VRG,ヒュ
ーズ回路FC,基準電位発生回路VLG及び内部電源電圧発生
回路IVGを含む。これらの回路には、上記外部電源電圧V
CCが供給される。また、ヒューズ回路FCには、特に制限
されないが、６個の試験パッドを介して試験制御信号PF
S0〜PFS5が供給され、その出力信号すなわち内部信号FN
0〜FN7ならびにFB0〜FB7は基準電位発生回路VLGに供給
される。基準電位発生回路VLGには、さらに参照電位発
生回路VRGから参照電位VRN（第１の参照電位）及びVRB
（第２の参照電位）が供給され、その出力信号すなわち
基準電位VLは内部電源電圧発生回路IVGに供給される。
内部電源電圧発生回路IVGには、さらに上記タイミング
信号φvcが供給され、その出力信号すなわち内部電源電
圧VCLは、ダイナミック型RAMの各回路に供給される。

ここで、電圧変換回路VCの参照電位発生回路VRGは、
特に制限されないが、第６図に示されるように、バイア
ス回路BCと二つの参照電位発生回路VRGN及びVRGBを備え
る。

このうち、バイアス回路BCは、特に制限されないが、
外部電源電圧VCCと回路の接地電位との間に直列形態に
設けられる３個のＰチャンネルMOSFETQ17〜Q19と１個の
ＮチャンネルMOSFETQ67により構成される。MOSFETQ17及
びQ18ならびにQ67は、そのゲート及びドレインが共通結
合されることでダイオード形態とされ、MOSFETQ19は、
そのゲートが回路の接地電位に結合されることで常にオ
ン状態とされる。これにより、MOSFETQ17及びQ18ならび
にQ67のゲート電圧として、これらのMOSFETのソース・
ドレイン電圧つまりしきい値電圧によって設定される所
定のバイアス電圧VB1〜VB3が得られる。

一方、参照電位発生回路VRGNは、特に制限されない
が、外部電源電圧VCCと回路の接地電位との間に直列形
態に設けられる３個のＰチャンネルMOSFETQ20〜Q22と１
個のＮチャンネルMOSFETQ68を含み、さらに上記MOSFETQ
22及びQ68と並列形態に設けられるもう１個のＰチャン
ネルMOSFETQ23を含む。ここで、MOSFETQ23は、高しきい
値電圧型のMOSFETとされ、そのしきい値電圧は、MOSFET
Q22等の通常のＰチャンネルMOSFETのしきい値電圧V_THP
の約２倍つまり2V_THPとされる。

MOSFETQ20のゲートには、上記バイアス回路BCからバ
イアス電圧VB1が供給され、MOSFETQ21及びQ68のゲート
には、バイアス電圧VB2及びVB3がそれぞれ供給される。
また、MOSFETQ22及びQ23は、そのゲート及びドレインが
共通結合されることでダイオード形態とされ、MOSFETQ2
2及びQ68の共通結合されたドレイン電位は、この参照電
位発生回路VRGNの出力信号すなわち参照電位VRNとし
て、後段の基準電位発生回路VLGに供給される。

参照電位発生回路VRGNにおいて、MOSFETQ20及びQ21を
介して得られる電流は、MOSFETQ68の電流制限作用によ
りMOSFETQ22及びQ23に均等に分流される。このため、MO
SFETQ22のソース・ドレイン電圧はほぼそのしきい値電
圧V_THPとなり、MOSFETQ23のソース・ドレイン電圧もほ
ぼそのしきい値電圧2V_THPとなる。これにより、MOSFETQ
22のドレイン電圧すなわち参照電位VRNは、ほぼ＋V_THP
となる。この実施例において、MOSFETQ22を含むＰチャ
ンネルMOSFETのしきい値電圧V_THPは、特に制限されない
が、約0.9Vとされ、参照電位VRNは約＋0.9Vとなる。し
かし、実際には、しきい値電圧V_THPが製造プロセス等に
よって変動することから、参照電位VRNは、その変動分
ΔV_THPを含み＋V_THP±ΔV_THPつまりは約＋0.9±ΔV_THP
となる。

同様に、参照電位発生回路VRGBは、特に制限されない
が、外部電源電圧VCCと回路の接地電位との間に直列形
態に設けられる３個のＰチャンネルMOSFETQ11〜Q13と１
個のＮチャンネルMOSFETQ66を含み、さらにMOSFETQ11〜
Q13と並列形態に設けられる２個のＰチャンネルMOSFETQ
13及びQ14を含む。ここで、MOSFETQ14及びQ15は高しき
い値電圧型のMOSFETとされ、そのしきい値電圧は、上記
MOSFETQ23と同様に、MOSFETQ11〜Q13等の通常のＰチャ
ンネルMOSFETのしきい値電圧V_THPの約２倍すなわち2V
_THPとされる。MOSFETQ11のゲートには上記バイアス電圧
VB1が供給され、MOSFETQ66のゲートにはバイアス電圧VB
3が供給される。MOSFETQ12及びQ13ならびにQ14及びQ15
は、そのゲート及びドレインが共通結合されることで、
ダイオード形態とされる。MOSFETQ11のドレイン電位す
なわちMOSFETQ12のソース電位は、この参照電位発生回
路VRGBの出力信号すなわち参照電位VRBとして基準電位
発生回路VLGに供給される。

参照電位発生回路VRGBにおいて、MOSFETQ66を介して
得られる電流は、MOSFETQ11の電流制限作用によりMOSFE
TQ12及びQ13ならびにMOSFETQ14及びQ15に均等に分流さ
れる。このため、MOSFETQ12及びQ13のソース・ドレイン
電圧は、それぞれほぼそのしきい値電圧V_THPとなり、MO
SFETQ14及びQ15のソース・ドレイン電圧は、それぞれほ
ぼそのしきい値電圧2V_THPとなる。これにより、MOSFETQ
11のドレイン電圧すなわち参照電位VRBは、ほぼVCC−2V
_THPとなる。この実施例において、ＰチャンネルMOSFET
のしきい値電圧V_THPは、前述のように、約0.9Vとされ、
参照電位VRNは約VCC−1.8Vとなる。しかし、実際には、
しきい値電圧V_THPが製造プロセス等により変動すること
から、参照電位VRBは、その変動分ΔV_THPを含み、VCC−
２（V_THP±ΔV_THP）つまりは約VCC−1.8±２ΔV_THPとな
る。

次に、ヒューズ回路FCは、特に制限されないが、第７
図に示されるように、試験制御信号PFS0〜PFS5に対応し
て設けられる６個の単位ヒューズ回路UFC0〜UFC5と、２
個のデコーダDEC1及びDEC2を備える。

ヒューズ回路FCの単位ヒューズ回路UFC0〜UFC5は、特
に制限されないが、単位ヒューズ回路UCF0に代表して示
されるように、例えばレーザビーム等によって選択的に
切断されるヒューズ手段F1を含む。これらのヒューズ手
段F1の一方は、特に制限されないが、ＰチャンネルMOSF
ETQ31（擬似切断手段）を介して、外部電源電圧VCCに結
合される。また、その他方は、ＮチャンネルMOSFETQ77
及びQ78を介して回路の接地電位に結合され、さらにイ
ンバータ回路N1の入力端子に結合される。MOSFETQ31の
ゲートは、対応する抵抗R20を介して回路の接地電位に
結合され、さらに対応する上記試験パッドPFS0〜PFS5に
それぞれ結合される。また、MOSFETQ77のゲートには、
外部電源電圧VCCが供給され、MOSFETQ78ゲートには対応
するインバータ回路N1の出力信号がそれぞれ供給され
る。これにより、MOSFETQ77は負荷MOSFETとして作用
し、MOSFETQ78は、インバータ回路N1の出力信号をその
入力端子に伝達する帰還MOSFETとして作用する。試験パ
ッドPFS0〜PFS5は、特に制限されないが、通常開放状態
とされ、所定の試験動作時において選択的に外部電源電
圧VCCに結合される。

インバータ回路N1の出力信号は、インバータ回路N2に
より反転された後、各単位ヒューズ回路の反転出力信号
F0B〜F5Bとされる。これらの反転出力信号は、さらにイ
ンバータ回路N3により反転された後、各単位ヒューズ回
路の非反転出力信号F0〜F5とされる。単位ヒューズ回路
UFC0〜UFC2の相補出力F0〜F2は、デコーダDEC1に供給さ
れ、単位ヒューズ回路UFC3〜UFC5の相補出力信号F3〜F5
は、デコーダDEC2に供給される。

ダイナミック型RAMが通常の動作状態とされ試験パッ
ドPFS0〜PFS5が開放状態とされるとき、単位ヒューズ回
路UFC0〜UFC5のMOSFETQ31は、対応する抵抗R20を介して
回路の接地電位が供給されることで、オン状態となる。
このとき、対応するヒューズ手段F1が切断されていない
場合、インバータ回路N1の入力はハイレベルとなるた
め、単位ヒューズ回路UFC0〜UFC5の反転出力信号F0B〜F
5Bはハイレベルとなり、非反転出力信号F0〜F5がロウレ
ベルとなる。また、このとき、対応するヒューズ手段F1
が切断されている場合、インバータ回路N1の入力はロウ
レベルとなるため、単位ヒューズ回路UFC0〜UFC5の反転
出力信号F0B〜F5Bはロウレベルとなり、非反転出力信号
F0〜F5がハイレベルとなる。

一方、ダイナミック型RAMが所定の試験動作状態とさ
れ対応する試験パッドPFS0〜PFS5が外部電源電圧VCCに
結合されると、単位ヒューズ回路UFC0〜UFC5のMOSFETQ3
1はオフ状態となる。したがって、インバータ回路N1の
入力は、ヒューズ手段F1の如何にかかわらず強制的にロ
ウレベルとなる。このため、単位ヒューズ回路UFC0〜UF
C5の反転出力信号F0B〜F5Bは対応するヒューズ手段F1に
関係なく強制的にロウレベルとなり、非反転出力信号F0
〜F5がハイレベルとなる。つまり、この実施例のヒュー
ズ回路FCでは、試験パッドPFS0〜PFS5を外部電源電圧VC
Cに結合することで、対応する単位フーズ回路UFC0〜UFC
5のヒューズ手段F1の切断状態を擬似的に作りだすこと
ができる。

ヒューズ回路FCのデコーダDEC1は、特に制限されない
が、８個のノアゲート回路NO1〜NO8を含む。これらのノ
アゲート回路の第１ないし第３の入力端子には、単位ヒ
ューズ回路UFC0〜UFC2の反転出力信号F0B〜F2Bならびに
非反転出力信号F0〜F2が所定の組み合わせで供給され
る。ノアゲート回路NO1〜NO8の出力信号は、ヒューズ回
路FCの出力信号すなわち内部信号FN0〜FN7として基準電
位発生回路VLGの通常領域用基準電位発生回路VLGNに供
給される。これにより、内部信号FN0〜FN7は、単位ヒュ
ーズ回路UFC0〜UFC2のヒューズ手段F1が所定の組み合わ
せで切断状態又は擬似切断状態とされるとき、択一的に
ハイレベルとされる。すなわち、例えば単位ヒューズ回
路UFC0〜UFC2のヒューズ手段F1がすべて切断状態又は擬
似切断状態にないとき、内部信号FN0が択一的にハイレ
ベルとされ、これらのヒューズ手段がすべて切断状態又
は擬似切断状態にあるとき、内部信号FN7が択一的にハ
イレベルとされる。

同様に、ヒューズ回路FCのデコーダDEC2は、８個のノ
アゲート回路NO9〜NO16を含む。これらのノアゲート回
路の第１ないし第３の入力端子には、単位ヒューズ回路
UFC3〜UFC5の反転出力信号F3B〜F5Bならびに非反転出力
信号F3〜F5が所定の組み合わせで供給される。ノアゲー
ト回路NO9〜NO16の出力信号は、内部信号FB0〜FB7とし
て基準電位発生回路VLGのバーイン領域用基準電位発生
回路VLGBに供給される。これにより、内部信号FB0〜FB7
は、単位ヒューズ回路UFC3〜UFC5のヒューズ手段F1が対
応する組み合わせで切断状態又は擬似切断状態とされる
とき、択一的にハイレベルとされる。

基準電位発生回路VLGは、特に制限されないが、第１
図に示されるように、通常領域用基準電位発生回路VLGN
（第１の基準電位発生回路）及びバーイン領域用基準電
位発生回路VLGB（第２の基準電位発生回路）と、基準電
位切り換え回路VLSを備える。

このうち、通常領域用基準電位発生回路VLGNは、特に
制限されないが、一対の差動MOSFETQ55及びQ56を基本構
成とする演算増幅回路OA1を含む。これらのMOSFETのド
レインは、一対のＰチャンネルMOSFETQ7及びQ8を介して
外部電源電圧VCCに結合され、その共通結合されたソー
スは、ＮチャンネルMOSFETQ57を介して回路の接地電位
に結合される。MOSFETQ7及びQ8は、電流ミラー形態とさ
れることで、差動MOSFETQ55及びQ56に対するアクティブ
負荷として作用し、MOSFETQ57は、そのゲートに所定の
定電圧VS1が供給されることで、定電流源として作用す
る。MOSFETQ55及びQ56のゲートは、それぞれ演算増幅回
路OA1の反転入力端子−（第１の入力端子）及び非反転
入力端子＋（第２の入力端子）とされ、MOSFETQ7及びQ5
5の共通結合されたドレインは、演算増幅回路OA1の出力
端子とされる。

演算増幅回路OA1の反転入力端子−すなわちMOSFETQ55
のゲートには、上記参照電位発生回路VRGから参照電位V
RNが供給され、その出力信号すなわちMOSFETQ7及びQ55
の共通結合されたドレイン電位は、Ｐチャンネル型の制
御MOSFETQ9のゲートに供給される。制御MOSFETQ9のソー
スは、外部電源電圧VCCに結合され、そのドレインは、
そのゲートに内部制御信号TVLKを受けるＰチャンネルMO
SFETQ10を介して、基準電位発生回路VLGNの出力端子VLN
に結合される。出力端子VLNと回路の接地電位との間に
は、帰還回路を構成する抵抗R10〜R18が直列形態に設け
られる。また、これらの抵抗の共通結合された各ノード
は、上記帰還MOSFETQ58〜Q65を介して、演算増幅回路OA
1の非反転入力端子＋に共通結合される。帰還MOSFETQ58
〜Q65のゲートには、上記ヒューズ回路FCから、対応す
る内部信号FN0〜FN7がそれぞれ供給される。出力端子VL
Nの電位は、通常領域用基準電位発生回路VLGNの出力信
号すなわち基準電位VLN（第１の基準電位）とされると
ともに、基準電位発生回路VLGの出力信号すなわち基準
電位VLとして、内部電源電圧発生回路IVGに供給され
る。この出力端子VLNと回路の接地電位との間には、比
較的大きな静電容量を有する平滑用キャパシタC2が設け
られる。

前述のように、内部信号FN0〜FN7は、ヒューズ回路FC
の単位ヒューズ回路UFC0〜UFC2のヒューズ手段F1が所定
の組み合わせで切断状態又は擬似切断状態とされること
で、択一的にハイレベルとされる。このとき、通常領域
用基準電位発生回路VLGNでは、対応する帰還MOSFETQ58
〜Q65が択一的にオン状態となる。このため、基準電位V
LNは、第２図（ａ）の等価回路図に示されるように、オ
ン状態とされる帰還MOSFETより出力端子VLN側の抵抗か
らなる帰還抵抗RAと回路の接地電位側の抵抗からなる帰
還抵抗RBとにより分圧され、内部電位VXとして演算増幅
回路OA1の非反転入力端子＋に帰還される。

周知のように、演算増幅回路OA1の出力信号は、その
非反転入力信号＋すなわち内部電位VXが反転入力信号−
すなわち参照電位VRNより高いとき高くされ、逆の状態
においてロウレベルとされる。演算増幅回路OA1の出力
信号が高くされるとき、制御MOSFETQ9のコンダクタンス
は小さくされ、これによって基準電位VLNすなわち内部
電位VXが低くされる。一方、演算増幅回路OA1の出力信
号が低くされると、制御MOSFETQ9のコンダクタンスは大
きくされ、これによって基準電位VLNすなわち内部電位V
Xが高くされる。その結果、演算増幅回路OA1は、その非
反転入力信号＋すなわち内部電位VXと反転入力信号−す
なわち参照電位VRNを一致させるべく作用するものとな
る。

演算増幅回路OA1の非反転入力信号＋すなわち内部電
位VXとその反転入力信号−すなわち参照電位VRNが一致
するとき、内部電位VXは、 VX＝VRN ＝VLN×RB/（RA＋RB） となる。したがって、通常領域用基準電位発生回路VLG
により形成される基準電位VLNは、 VLN＝VRN×（RA＋RB）/RB ＝VRN×α となる。言うまでもなく、αは、 α＝（RA＋RB）/RB であり、演算増幅回路OA1に対する帰還率に対応する。
この実施例において、上記帰還率αは、特に制限されな
いが、その中心値を約3.67とすべく設計される。前述の
ように、参照電位VRNは約＋0.9Vとされるため、通常領
域用基準電位発生回路VLGNの出力信号すなわち基準電位
VLNの中心値は約＋3.3Vとなる。

ここで、上記参照電位VRNの値は、前述のように、製
造プロセス等によるMOSFETのしきい値電圧の変動分ΔV
_THPを含み、これにともなって上記基準電位VLNの値が変
動する。この場合、ヒューズ回路FCの単位ヒューズ回路
UFC0〜UFC2のヒューズ手段F1を所定の組み合わせで選択
的に切断状態とし、対応する帰還MOSFETQ58〜Q65を択一
的にオン状態とすることで、基準電位VLNの値をトリミ
ングし、所望の値つまり＋3.3Vに設定できる。そして、
このトリミングの工程において、ヒューズ回路FCの単位
ヒューズ回路UFC0〜UFC2のヒューズ手段F1は、前述のよ
うに、対応する試験パッドPFS0〜PFS2に外部電源電圧VC
Cを供給することで、擬似的に切断状態とすることがで
きる。その結果、ヒューズ手段F1を物理的に切断するこ
となく、切断すべきヒューズ手段F1の組み合わせを見つ
けることができ、効率的にしかも精度良く基準電位VLN
のトリミングを実施できるものである。

ところで、通常領域用基準電位発生回路VLGNには、制
御MOSFETQ9と出力端子VLNとの間に、そのゲートに内部
制御信号TVLKを受けるMOSFETQ10が設けられる。この内
部制御信号TVLKは、特に制限されないが、通常ロウレベ
ルとされ、ダイナミック型RAMの動作マージンを評価す
るための試験動作が実施されるとき選択的に外部電源電
圧VCCのようなハイレベルとされる。ダイナミック型RAM
が通常の動作モードとされ上記内部制御信号TVLKがロウ
レベルとされるとき、通常領域用基準電位発生回路VLGN
ではMOSFETQ10がオン状態となり、上記のような基準電
位VLNの制御動作が行われる。しかし、ダイナミック型R
AMの動作マージンを評価するための試験動作が実施され
上記内部制御信号TVLKがハイレベルとされると、MOSFET
Q10はオフ状態となり、通常領域用基準電位発生回路VLG
Nは実質的にその動作を停止する。

次に、基準電位発生回路VLGのバーイン領域用基準電
位発生回路VLGBは、特に制限されないが、Ｐチャンネル
型の差動MOSFETQ5及びQ6を基本構成とする演算増幅回路
OA2と、演算増幅回路OA2の出力信号を受けるＮチャンネ
ル型の制御MOSFETQ49を含む。この制御MOSFETQ49のドレ
インは、ＮチャンネルMOSFETQ41〜Q48とともに帰還回路
を構成する直列抵抗R1〜R9を介して、外部電源電圧VCC
に結合される。帰還MOSFETQ41〜Q48のゲートには、上記
ヒューズ回路FCから対応する内部信号FB0〜FB7がそれぞ
れ供給され、その共通結合されたソースは、演算増幅回
路OA2の非反転入力端子＋すなわちMOSFETQ6のゲートに
結合される。演算増幅回路OA2の反転入力端子−すなわ
ちMOSFETQ5のゲートには、上記参照電位発生回路VRGか
ら参照電位VRBが供給される。制御MOSFETQ49のドレイン
電位は、バーイン領域用基準電位発生回路VLGBの出力信
号すなわち基準電位VRBとされる。

前述のように、内部信号FB0〜FB7は、ヒューズ回路FC
の単位ヒューズ回路UFC3〜UFC5のヒューズ手段F1が対応
する組み合わせで切断状態又は擬似切断状態とされるこ
とで、択一的にハイレベルとされる。このとき、バーイ
ン領域用基準電位発生回路VLGBでは、対応する帰還MOSF
ETQ41〜Q48が択一的にオン状態となる。このため、基準
電位VLBは、第２図（ｂ）の等価回路図に示されるよう
に、オン状態とされるMOSFETより外部電源電圧VCC側の
抵抗からなる帰還抵抗RCと出力端子VLB側の抵抗からな
る帰還抵抗RDとによって分圧され、内部電位VYとして演
算増幅回路OA2の非反転入力端子＋に帰還される。

周知のように、演算増幅回路OA2の出力信号は、その
非反転入力信号＋すなわち内部電位VYが反転入力信号−
すなわち参照電位VRBより高くされるとき高くされ、逆
の状態において低くされる。演算増幅回路OA2の出力信
号が高くされるとき、制御MOSFETQ49のコンダクタンス
は大きくされ、これによって基準電位VLBすなわち内部
電位VYが低くされる。一方、演算増幅回路OA2の出力信
号が低くされるとき、制御MOSFETQ49のコンダクタンス
は小さくされ、これによって基準電位VLBすなわち内部
電位VYは高くされる。その結果、演算増幅回路OA2は、
その非反転出力信号＋すなわち内部電位VYと反転入力信
号−すなわち参照電位VRBを一致させるべく作用するも
のとなる。

演算増幅回路OA2の非反転入力信号＋すなわち内部電
位VYとその反転入力信号−すなわち参照電位VRBが一致
するとき、内部電位VYは、 VY＝VRB ＝VLB＋（VCC−VLB）×RD/（RC＋RD） となる。ところが、参照電位VRBは、前述のように、 VRB＝VCC−2V_THP であることから、上式を整理すると、 VLB［１−RD/（RC＋RD）］＝ VCC［１−RD/（RC＋RD）］−2V_THP となり、これによって、 VLB＝VCC−2V_THP/［１−RD/（RC＋RD）］ ＝VCC−2V_THP×（RC＋RD）/RC ＝VCC−2V_THP×β となる。言うまでもなく、βは、 β＝（RC＋RD）/RC であり、演算増幅回路OA2に対する帰還率に対応する。
この実施例において、上記帰還率βは、特に制限されな
いが、その中心値が約1.5となるべく設計される。前述
のように、ＰチャンネルMOSFETのしきい値電圧V_THPは約
0.9Vとされるため、バーイン領域用基準電位発生回路VL
GBの出力信号すなわち基準電位VLNの中心値はVCC−2.7V
となり、外部電源電圧VCCの値に比例して大きくされる
ものとなる。

ここで、上記参照電位VRBの値は、前述のように、製
造プロセス等によるMOSFETのしきい値電圧の変動分ΔV
_THPを含み、 VRB＝VCC−２（V_THP±ΔV_THP） とされる。したがって、上記基準電位VLBの値は、この
変動分ΔV_THPにともなって変動する。この場合、ヒュー
ズ回路FCの単位ヒューズ回路UFC3〜UFC5のヒューズ手段
F1を所定の組み合わせで選択的に切断状態又は擬似切断
状態とし、対応する帰還MOSFETQ41〜Q48を択一的にオン
状態とすることで、基準電位VLBの値をトリミングし、
所定の値つまりVCC−2.7Vに設定することができる。

基準電位発生回路VLGの基準電位切り換え回路VLSは、
特に制限されないが、差動形態とされる一対のＮチャン
ネルMOSFETQ50及びQ51を含む。これらの差動MOSFETのド
レインは、アクティブ負荷となる一対のＰチャンネルMO
SFETQ1及びQ2を介して外部電源電圧VCCに結合され、そ
の共通結合されたソースと回路の接地電位との間には、
ＮチャンネルMOSFETQ52からなる定電流源が設けられ
る。MOSFETQ50のゲートには、上記バーイン領域用基準
電位発生回路VLGBの出力信号すなわち基準電位VLBが供
給され、他方のMOSFETQ51のゲートには、通常領域用基
準電位発生回路VLGNの出力信号すなわち基準電位VLNつ
まり基準電位VLが供給される。外部電源電圧VCCとMOSFE
TQ51のゲートすなわち出力端子VLとの間には、Ｐチャン
ネル型の制御MOSFETQ3が設けられる。この制御MOSFETQ3
のゲートには、上記MOSFETQ50のドレイン電位が供給さ
れる。これにより、MOSFETQ50及びQ51を基本構成とする
差動回路は、基準電位VLB及びVLNのレベルを比較する比
較回路として作用し、制御MOSFETQ3は、上記比較回路の
出力信号がロウレベルとされることを条件に、言い換え
るならば基準電位VLBのレベルが基準電位VLNよりも高い
ことを条件に、基準電位VLに対する制御MOSFETとして選
択的に作用する。

すなわち、基準電位VLBが基準電位VLNより低いとき、
MOSFETQ50及びQ51からなる比較回路の出力信号は、外部
電源電圧VCCのようなハイレベルとなる。このため、MOS
FETQ3はオフ状態となり、制御MOSFETとして作用しな
い。一方、基準電位VLBが基準電位VLNより高くなると、
上記比較回路の出力信号は基準電位VLBに従ったロウレ
ベルとなる。このため、MOSFETQ3はオン状態となり、基
準電位VLに対する制御MOSFETとして作用する。前述のよ
うに、基準電位VLBの値は、外部電源電圧VCCに比例して
大きくされる。その結果、基準電位VLは、外部電源電圧
VCCの値が所定値以下とされるとき、つまり外部電源電
圧VCCが第１の領域とされるとき、通常領域用基準電位
発生回路VLGNの出力信号すなわち基準電位VLNに対応
し、外部電源電圧VCCが所定値以上とされるとき、つま
り外部電源電圧VCCが第２の領域とされるとき、バーイ
ン領域用基準電位発生回路VLGBの出力信号すなわち基準
電位VLBに従って変化されるものとなる。

基準電位発生回路VLGの出力信号すなわち基準電位VL
は、前述のように、内部電源電圧発生回路IVGに供給さ
れる。

内部電源電圧発生回路IVGは、特に制限されないが、
第８図に示されるように、二つの内部電源電圧発生回路
IVG1及びIVG2を含む。これらの内部電源電圧発生回路の
共通結合された出力端子と回路の接地電位との間には、
特に制限されないが、平滑用のキャパシタC3及びC4なら
びに抵抗R19が設けられる。

内部電源電圧発生回路IVG1は、特に制限されないが、
Ｎチャンネル型の差動MOSFETQ69及びQ70を基本構成とす
る演算増幅回路OA3を含む。上記差動MOSFETQ69及びQ70
のドレインは、アクティブ負荷となるＰチャンネルMOSF
ETQ24及びQ25を介して外部電源電圧VCCに結合され、そ
の共通結合されたソースは、ＮチャンネルMOSFETQ71を
介して回路の接地電位に結合される。MOSFETQ71のゲー
トには、タイミング発生回路TGからタイミング信号φvc
が供給される。前述のように、タイミング信号φvcは、
ダイナミック型RAMが選択状態とされる間、選択的にハ
イレベルとされる。これにより、演算増幅回路OA3は、
ダイナミック型RAMが選択状態とされ上記タイミング信
号φvcがハイレベルとされることで、選択的に動作状態
とされる。

演算増幅回路OA3の反転入力端子−すなわちMOSFETQ69
のゲートには、上記基準電位VLが供給される。また、演
算増幅回路OA3の出力信号は、外部電源電圧VCCとその非
反転入力端子＋すなわちMOSFETQ70のゲートとの間に設
けられるＰチャンネル型の制御MOSFETQ27のゲートに供
給される。ここで、制御MOSFETQ27は、比較的大きなコ
ンダクタンスを持つように設計される。制御MOSFETQ27
のドレインは、そのゲートに上記タイミング信号φvcを
受けるＮチャンネルMOSFETQ72を介して回路の接地電位
に結合されるとともに、内部電源電圧発生回路IVGの出
力端子すなわち内部電源電圧供給点VCLに結合される。
さらに、外部電源電圧VCCと制御MOSFETQ27のゲートとの
間には、そのゲートに上記タイミング信号φvcを受ける
ＰチャンネルMOSFETQ26が設けられる。

これらのことから、内部電源電圧発生回路IVG1は、ダ
イナミック型RAMが選択状態とされタイミング信号φvc
がハイレベルとされることで選択的に動作状態とされ、
その出力信号すなわち内部電源電圧VCLのレベルと基準
電位VLとを一致させるべく作用する。このとき、内部電
源電圧発生回路IVG1の電流供給能力は、制御MOSFETQ27
のコンダクタンスが大きくされることで、比較的大きく
される。ダイナミック型RAMが非選択状態とされ上記タ
イミング信号φvcがロウレベルとされるとき、内部電源
電圧発生回路IVG1の動作は停止される。

一方、内部電源電圧発生回路IVG2は、特に制限されな
いが、Ｎチャンネル型の差動MOSFETQ73及びQ74を基本構
成とする演算増幅回路OA4を含む。これらの差動MOSFETQ
73及びQ74のドレインは、アクティブ負荷となるＰチャ
ンネルMOSFETQ28及びQ29を介して外部電源電圧VCCに結
合され、その共通結合されたソースは、ＮチャンネルMO
SFETQ74を介して回路の接地電位に結合される。MOSFETQ
75のゲートには、外部電源電圧VCCが供給され、これに
よって演算増幅回路OA4は常に動作状態とされる。

演算増幅回路OA4の反転入力端子−すなわちMOSFETQ73
のゲートには、上記基準電位VLが供給される。また、演
算増幅回路OA4の出力信号は、外部電源電圧VCCとその非
反転入力端子＋すなわちMOSFETQ74のゲートとの間に設
けられるＰチャンネル型の制御MOSFETQ30のゲートに供
給される。ここで、制御MOSFETQ30は、比較的小さなコ
ンダクタンスを持つように設計される。制御MOSFETQ30
のドレインは、そのゲートに外部電源電圧VCCを受ける
ＮチャンネルMOSFETQ76を介して回路の接地電位に結合
されるとともに、内部電源電圧供給点VCLに結合され
る。

これらのことから、内部電源電圧発生回路IVG2は、ダ
イナミック型RAMの選択状態にかかわらず常に動作状態
とされ、その出力信号すなわち内部電源電圧のVCLのレ
ベルと基準電位VLとを一致させるべく作用する。このと
き、内部電源電位発生回路IVG2の電流供給能力は、制御
MOSFETQ30のコンダクタンスが小さくされることで、比
較的小さくされる。その結果、内部電源電圧発生回路IV
G全体としてみた電流供給能力は、ダイナミック型RAMが
選択状態とされると大きくされ、非選択状態とされると
き必要最小限に小さくされるものとなる。

ところで、基準電位発生回路VLGから供給される基準
電位VLは、前述のように、外部電源電圧VCCが所定値以
下とされるとき、基準電位VLNすなわち＋3.3Vに安定化
され、外部電源電圧VCCが所定値以上とされるとき、外
部電源電圧VCCに比例して高くされる。しかるに、内部
電源電圧VCLの中心値は、第３図の出力特性図に示され
るように、外部電源電圧VCCが所定値以下とされると
き、言い換えるならば外部電源電圧VCCが通常領域NM
（第１の領域）にあるとき、VCLNつまり＋3.3Vに固定さ
れ、外部電源電圧VCCが所定値以上とされるとき、言い
換えるならば外部電源電圧VCCがバーイン領域BT（第２
の領域）にあるとき、 VCL＝VCC−VS ＝VCC−2V_THP×β ＝VCC−2.7 となり、外部電源電圧VCCに比例して高くされるものと
なる。

さらに、この実施例のダイナミック型RAMでは、バー
イン領域における基準電位VLすなわちVLBが、前述のよ
うに、ヒューズ回路FCの単位ヒューズ回路UFC3〜UF5の
ヒューズ手段F1を選択的に切断状態又は擬似切断状態と
することで、トリミングされる。このため、バーイン領
域BTにおける内部電源電圧VCLの値は、参照電位VRBを決
定するＰチャンネルMOSFETのしきい値電圧V_THPが製造プ
ロセス等に従って変動するにもかかわらず、上記中心値
に近づけられ、第３図に実線で示されるように、比較的
小さな変動ECしか呈さないものとなる。これにより、バ
ーインテスト時における内部電源電圧VCLの値を、所望
の電圧VCLBに充分近い値に設定することが可能となる。
その結果、バーインテストのエラー検出率つまりはスク
リーニング精度が高められ、ダイナミック型RAMの信頼
性が高められるとともに、いわゆるオーバーキルによる
正常な回路素子の破損が少なくなり、ダイナミック型RA
Mの歩留りが向上する。

以上の本実施例に示されるように、この発明を電圧変
換回路を内蔵するダイナミック型RAM等の半導体集積回
路装置に適用することで、次のような作用効果が得られ
る。すなわち、 （１）ダイナミック型RAM等に内蔵されかつバーインテ
スト時においてその出力電圧すなわち内部電源電圧が外
部電源電圧に比例して高くされるいわゆるバーイン領域
を有する電圧変換回路に、所定の組み合わせで切断され
ることで上記内部電源電圧の値を選択的に切り換えうる
ヒューズ手段を設けることで、バーイン領域における内
部電源電圧の値をトリミングし、製造バラツキ等による
変動を抑制できるという効果が得られる。

（２）上記（１）項により、バーインテストのエラー検
出率を高め、そのスクリーニング精度を高めることがで
きるという効果が得られる。

（３）上記（１）項により、いわゆるオーバーキルによ
る正常な回路素子の破損を少なくし、ダイナミック型RA
M等の歩留りを高めることができるという効果が得られ
る。

（４）上記（１）項〜（３）項において、所定の組み合
わせで切断されることで通常動作時における内部電源電
圧の値を選択的に切り換えうる他のヒューズ手段を設け
ることで、いわゆる通常領域における内部電源電圧の値
をトリミングし、その製造バラツキ等による変動を抑制
できるという効果が得られる。

（５）上記（４）項により、通常の動作モードにおける
ダイナミック型RAMの動作を安定化できるという効果が
得られる。

（６）上記（１）項〜（５）項において、ヒューズ手段
と直列形態に、所定の試験制御信号に従って選択的にオ
フ状態とされるMOSFET等の擬似切断手段を設けること
で、トリミング用のヒューズ手段を擬似的に切断状態と
することができ、切断すべきヒューズ手段の組み合わせ
を予め決定・チェックして、トリミング精度を高めるこ
とができるという効果が得られる。

（７）上記（６）項により、ヒューズ手段を物理的に切
断することなく、内部電源電圧等をトリミングできると
いう効果が得られる。

（８）上記（１）項〜（７）項において、ダイナミック
型RAM等の動作マージンを評価するための試験動作等が
行われるとき、通常領域における内部電源電圧の値を外
部電源電圧に比例して高くできるようにすることで、動
作マージン評価時における内部電源電圧の値を外部電源
電圧に従って設定できるという効果が得られる。

（９）上記（１）項〜（８）項において、内部電源電圧
供給点と所定の外部端子との間に、ダイナミック型RAM
が所定の試験モードとされるとき選択的にオン状態とさ
れるMOSFETを設けることで、ダイナミック型RAMの完成
後、外部端子を介して内部電源電圧の値をモニタできる
という効果が得られる。

（10）上記（６）項〜（９）項により、ダイナミック型
RAM等の試験動作を効率化し、その試験工数を削減でき
るという効果が得られる。

（11）上記（１）項〜（10）項により、ダイナミック型
RAMの信頼性を高めつつ、その低コスト化を推進できる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、各基準電位発生回路の帰還回路を構成するMOSFET
及び抵抗の数、つまり内部電源電圧VCLのトリミングス
テップ数は、任意に設定できる。また、基準電位VLN及
びVLBならびにVLをトリミングする手段は、種々の方法
が考えられるし、これらの基準電位ならびに参照電位VR
N及びVRB等の具体値は任意である。第３図において、電
圧変換回路VCは、例えば第４図又は第５図に示されるよ
うな出力特性を持つこともできる。すなわち、第４図の
場合、内部電源電圧VCLは、通常領域NMにおいて、外部
電源電圧VCCに比例して緩やかに上昇する。また、第５
図の場合、内部電源電圧VCLは、通常領域NMにおいて
も、バーイン領域BTと同一の比率で、外部電源電圧VCC
に比例して高くされる。いずれの場合も、バーイン領域
BTにおける内部電源電圧VCLの値は、例えばヒューズ手
段が選択的に切断されることによってトリミングされ、
その製造バラツキ等による変動が抑制される。第７図に
おいて、ヒューズ回路FCに設けられるヒューズ手段の数
は任意であるし、その切断状態を識別する方法やデコー
ド方法は、種々の実施例が考えられよう。また、基準電
位のトリミングステップ数が非常に多くされ、ヒューズ
手段の設置数が多くされる場合、ヒューズ回路FCは、第
11図のような変形例を採ることができる。すなわち、第
11図において、ヒューズ回路FCは、通常領域に対応しか
つｎ個の単位ヒューズ回路を含むヒューズ回路FCNと、
バーイン領域に対応しかつｎ個の単位ヒューズ回路を含
むヒューズ回路FCBとを備え、さらにこれらのヒューズ
回路FCN及びFCBに対応して設けられるｎビットのカウン
タ回路CTRN及びCTRBを備える。これらのカウンタ回路に
は、リセット信号RSTとカウントアップパルスCUが共通
に供給され、イネーブル信号TEN及びTEBがそれぞれ供給
される。そして、これらのカウンタ回路は、対応するイ
ネーブル信号TEN又はTEBがハイレベルとされることで選
択的にカウントアップパルスCUによる歩進動作を行い、
その出力信号すなわち内部信号CN0〜CNn−１あるいはCB
0〜CBn−１を有効とする。その結果、多数の試験パッド
を各単位ヒューズ回路に対応して設けることなく、ヒュ
ーズ回路FCN又はFCBのヒューズ手段の擬似切断状態を種
々の組み合わせで実現することができる。第８図におい
て、内部電源電圧発生回路IVGは、電流供給能力の異な
る複数の内部電源電圧発生回路を備える必要はないし、
これを所定のタイミング信号に従って選択的に動作状態
とする必要もない。第９図において、外部電源電圧VCC
は、特に電圧変換回路VC以外の回路に供給される必要は
ないし、外部電源電圧VCC及び内部電源電圧VCLの具体的
な値も任意である。また、ダイナミック型RAMは、例え
ばその出力電圧が異なる同様な複数の電圧変換回路を備
えることができる。第10図において、ダイナミック型RA
Mは、複数のメモリマットを備えることができるし、複
数ビットの記憶データを同時に入出力するいわゆる多ビ
ット構成を採るものであってもよい。また、ダイナミッ
ク型RAMは、シェアドセンス方式ならびにアドレスマル
チプレクス方式を採ることを必要条件としない。内部電
源電圧VCLをモニタする外部端子は、データ入力端子Din
であってもよいし、アドレス入力端子A0〜Aiのいずれか
であってもよい。さらに、第１図ならびに第６図ないし
第８図に示される基準電位発生回路VLG,参照電位発生回
路VRG,ヒューズ回路FC,及び内部電源電圧発生回路IVGの
具体的な回路構成や、第９図及び第10図に示される電圧
変換回路VC及びダイナミック型RAMのブロック構成なら
びに制御信号やアドレス信号及び電源電圧等の組み合わ
せ等は、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型RA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えば、電圧変換回路を内蔵する各種
半導体記憶装置やゲートアレイ集積回路等の論理集積回
路装置等にも適用できる。また、ヒューズ手段を擬似的
に切断状態とする発明は、不良素子を選択的に冗長回路
に切り換えるためのヒューズ手段や他の回路定数をトリ
ミングするためのヒューズ手段を備える各種の半導体記
憶装置及び論理集積回路装置等にも適用できる。本発明
は、少なくとも、電圧変換回路を内蔵しあるいはヒュー
ズ手段を備える半導体集積回路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、ダイナミック型RAM等に内蔵されかつ
加速試験動作時においてその出力電圧つまり内部電源電
圧が外部電源電圧に比例して変化されるいわゆるバーイ
ン領域を有する電圧変換回路に、所定の組み合わせで切
断されることでバーイン領域における内部電源電圧の値
を選択的に切り換えうるヒューズ手段を設ける。また、
これらのヒューズ手段を擬似的に切断状態としうる擬似
切断手段を設け、さらに所定の外部端子を介して内部電
源電圧の値をモニタできるようにする。これにより、バ
ーイン領域における内部電源電圧の値を効率をよくトリ
ミングし、製造バラツキ等による変動を抑制して、バー
インテストのスクリーニング精度を高めることができ
る。また、いわゆるオーバーキルによる正常な回路素子
の破損を少なくし、ダイナミック型RAM等の歩留りを高
めることができる。その結果、ダイナミック型RAM等の
信頼性を高めつつ、その低コスト化を推進することがで
きる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
電圧変換回路に含まれる基準電位発生回路の一実施例を
示す回路図、 第２図は、第１図の基準電位発生回路の一例を示す部分
的な等価回路図、 第３図は、第１図の基準電位発生回路を含む電圧変換回
路の第１の実施例を示す出力特性図、 第４図は、第１図の基準電位発生回路を含む電圧変換回
路の第２の実施例を示す出力特性図、 第５図は、第１図の基準電位発生回路を含む電圧変換回
路の第３の実施例を示す出力特性図、 第６図は、この発明が適用されたダイナミック型RAMの
電圧変換回路に含まれる参照電位発生回路の一実施例を
示す回路図、 第７図は、この発明が適用されたダイナミック型RAMの
電圧変換回路に含まれるヒューズ回路の一実施例を示す
回路図、 第８図は、この発明が適用されたダイナミック型RAMの
電圧変換回路に含まれる内部電源電圧発生回路の一実施
例を示す回路図、 第９図は、この発明が適用されたダイナミック型RAMの
電圧変換回路の一実施例を示すブロック図、 第10図は、この発明が適用されたダイナミック型RAMの
一実施例を示すブロック図、 第11図は、この発明が適用されたダイナミック型RAMの
電圧変換回路に含まれるヒューズ回路の他の実施例を示
すブロック図である。 VLG……基準電位発生回路、VLGN……通常領域用基準電
位発生回路、VLGB……バーイン領域用基準電位発生回
路、VLS……基準電位切り換え回路、Q1〜Q31……Ｐチャ
ンネルMOSFET、Q41〜Q79……ＮチャンネルMOSFET、C1〜
C4……キャパシタ、R1〜R20……抵抗。 OA1〜OA4……演算増幅回路、RA〜RD……帰還抵抗。 VRG……参照電位発生回路、BC……バイアス回路、VRGN
……通常領域用参照電位発生回路、VRGB……バーイン領
域用参照電位発生回路。 FC……ヒューズ回路、UFC0〜UFC5……単位ヒューズ回
路、DEC1〜DEC2……デコーダ、F1……ヒューズ手段、N1
〜N3……インバータ回路、NO1〜NO16……ノアゲート回
路。 IVG,IVG1〜IVG2……内部電源電圧発生回路。 VC……電圧変換回路。 DRAM……ダイナミック型RAM、MARYL,MARYR……メモリア
レイ、SA……センスアンプ、RADL,RADR……ロウアドレ
スデコーダ、RAB……ロウアドレスバッファ、RFC……リ
フレッシュアドレスカウンタ、CAD……カラムアドレス
デコーダ、CAB……カラムアドレスバッファ、MA……メ
インアンプ、DIB……データ入力バッファ、DOB……デー
タ出力バッファ、TG……タイミング発生回路。 FCN,FCB……ヒューズ回路、CTRN,CTRB……カウンタ回
路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 角崎 学 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 大嶋 一義 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭62−232155（ＪＰ，Ａ) 特開 平４−22000（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/401 G11C 11/407 G01R 31/28

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】外部から供給される外部電源電圧の値が第
   １の領域内にあるとき、上記外部電源電圧を降圧して上
   記外部電源電圧の変化に対してその変化の傾きよりも小
   さな変化の傾きを持つ第１内部電源電圧を生成し、 上記外部電源電圧が上記第１の領域を超えた第２の領域
   にあるとき、上記外部電源電圧の変化に対して上記第１
   内部電源電圧の変化の傾きよりも大きな変化の傾きを持
   つ第２内部電源電圧を生成し、 かつ、上記外部電源電圧が上記第２の領域にあるときの
   上記第２内部電源電圧の値をトリミングする機能を持つ
   電圧変換回路と、 上記電圧変換回路で形成された上記第１及び第２内部電
   源電圧を所定の外部端子から出力させるモニタ手段とを
   有することを特徴とする半導体集積回路装置。
2. 【請求項２】請求項１において、 上記外部端子は、 上記半導体集積回路装置の第１動作モードにおいて、所
   定の目的のために用いられるものであり、 上記半導体集積回路装置の第２動作モードにおいて、上
   記第１及び第２内部電源電圧を出力するために用いられ
   るものであることを特徴とする半導体集積回路装置。
3. 【請求項３】請求項１又は２において、 上記第１の領域は、上記半導体集積回路装置の通常動作
   において用いられる電圧であり、 上記第２の領域は、上記半導体集積回路装置の加速試験
   において用いられる電圧であることを特徴とする半導体
   集積回路装置。
4. 【請求項４】動作電圧を受けて内部電圧を発生するため
   の内部電圧発生回路を有する半導体集積回路装置におい
   て、 上記内部電圧を出力するための外部端子を含むモニタ手
   段を具備し、 上記外部端子は、 上記半導体集積回路装置が第１動作モードであるとき所
   定の目的に用いられ、 上記半導体集積回路装置が第２動作モードであるとき、
   上記内部電圧の出力に用いられることを特徴とする半導
   体集積回路装置。
5. 【請求項５】請求項４において、 上記内部電圧発生回路は、上記内部電圧を調節するため
   のトリミング機能を含むことを特徴とする半導体集積回
   路装置。
6. 【請求項６】請求項４又は５において、 上記内部電圧発生回路は、上記動作電圧が第１の領域に
   おいて、上記動作の増加量より小さい増加量の第１内部
   電圧を発生させ、上記動作電圧が第２の領域において、
   上記第１内部電圧の増加量より大きな増加量の第２内部
   電圧を発生させることを特徴とする半導体集積回路装
   置。
7. 【請求項７】請求項６において、 上記第１又は第２内部電圧は、上記動作電圧より小さい
   電圧であることを特徴とする半導体集積回路装置。
8. 【請求項８】請求項４から７のいずれかにおいて、 上記第１動作モードは、上記半導体集積回路装置の通常
   動作であり、 上記第２動作モードは、上記半導体集積回路装置のテス
   ト動作であることを特徴とする半導体集積回路装置。
9. 【請求項９】請求項８において、 上記外部端子は、上記第１動作モードにおいて、データ
   の出力に用いられることを特徴とする半導体集積回路装
   置。
10. 【請求項１０】請求項４から９のいずれかにおいて、 上記半導体集積回路装置は、ダイナミック型ランダム・
    アクセス・メモリであることを特徴とする半導体集積回
    路装置。