KR100236815B1 - 부하 변동에 대해 출력 레벨을 안정하게 유지할 수 있는 내부 전원 회로를 구비한 반도체 집적 회로 장치 - Google Patents

부하 변동에 대해 출력 레벨을 안정하게 유지할 수 있는 내부 전원 회로를 구비한 반도체 집적 회로 장치 Download PDF

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Abstract

레이아웃 면적을 증대시키지 않고, 안정한 내부 전원 전압(int. Vcc)을 공급할 수 있는 내부 전원 회로를 갖는 반도체 장치를 제공하는 것을 목적으로 한다. 전압 강압 회로(109)에 있어서의 차동 증폭 회로(202)는, 트랜지스터(P14)의 드레인의 전위 레벨 VOUT을 기준 전위 VREF로 되도록 제어한다. 전위 VOUT가 상승하면, 용량 C2의 커플링 작용에 의해, 트랜지스터(N12)의 게이트 전위가 상승하며, 트랜지스터는 도통 상태로 된다. 따라서, 전위 레벨 VOUT은 하강한다. 역으로, 전위 레벨 VOUT이 저하된 경우는, 트랜지스터(P12)가 도통 상태로 되어 전위 레벨 VOUT은 하강된다.

Description

부하 변동에 대해 출력 레벨을 안정하게 유지할 수 있는 내부 전원 회로를 구비한 반도체 집적 회로 장치
본 발명은, 반도체 집적 회로 장치에 관한 것으로, 특히 다이나믹형 랜덤 액세스 메모리(이하, DRAM)와 같은 내부 전원 회로를 갖는 반도체 집적 회로 장치에 관한 것이다.
DRAM 등의 반도체 기억 장치의 고집적화와, MOS 트랜지스터의 게이트 길이의 스케일 다운(scaled down)에 따라, 트랜지스터의 신뢰성 확보와 동시에 소비 전력 감소를 위해서는, 동작 전원 전압의 저전압화가 요구되고 있다. 그러나, 트랜지스터-트랜지스터 논리(이하, TTL)와의 호환성 유지를 위해, 반도체 기억 장치의 외부 전압 레벨로서 종래의 5 V가 사용되어 왔다.
따라서, 칩 내부에 외부 전원 전압 ext. Vcc를 5 V에서 3∼4 V 정도까지 강압시키고, 이를 내부 회로에 공급하는 내부 강압 회로를 형성하여, 고신뢰성, 고속 동작, 저소비 전력을 만족시키는 방법이 일반적으로 사용되고 있다.
또한, DRAM의 고집적화에 의한 메모리 셀 면적의 지수함수적인 감소에도 불구하고, 충분한 S/N비 등이나 소프트 에러 내성(soft error immunity)을 유지하기 위해 메모리 셀 캐패시터의 용량은 일정 이상이 요구되어서, 필연적으로 메모리 셀 캐패시터의 절연막 두께는 박막화된다. 그러나, 박막화에는 막의 질(quality)의 열화나 터널(tunnel) 전류의 증가라고 하는 곤란한 점이 있으며, 이것을 완화시키기 위해, 메모리 셀 플레이트 전위 Vcp를 Vcc/2로 하여 절연막에서의 전하 강도를 감소시키는 것이 일반적이다.
집적화가 진행됨에 따라, 비트선간의 간격도 매우 좁게 되어, 비트선간의 결합 용량을 통해 인접 비트선으로부터 수신되는 간섭 노이즈는 무시될 수 없게 된다. 이 대책으로서, 비트선쌍을 서로 인접하도록 배치하고, 비트선으로 인가되는 노이즈를 비트선쌍에 공통으로 중첩시켜 노이즈를 없앤다. 이 경우, 비트선은 스탠바이시에는, 전원 전압을 Vcc로 할 때 Vcc/2(프리차지 전압 : VBL)로 설정된다.
전술한 바와 같이, 고집적화가 진행된 DRAM 등의 반도체 집적 회로 장치에 있어서는, 하나의 5 V 외부 전원이 사용되어도, 칩내에서 그 회로 동작에 필요한 각종 전위를 제공하는 내부 전원 회로를 탑재하고 있다.
이것의 내부 전원 회로의 출력 전위는, 반도체 집적 회로 장치내의 내부 회로의 동작 속도, 동작 마진 등에 직접 영향을 주기 때문에, 그 출력 전위는 안정될 필요가 있다.
도 7은, 종래의 내부 강압 회로(500)의 구성을 일부 생략하여 도시하는 개략 블럭도이다.
내부 강압 회로(500)는, 소스에 전원 전위 ext. Vcc를 수신하는 1 쌍의 P 채널 MOS 트랜지스터(P21, P22)로 구성되는 전류 미러 회로와, P채널 MOS 트랜지스터(P22)의 드레인과 드레인이 접속되며, 게이트에 기준 전위 VREF를 수신하는 N 채널 MOS 트랜지스터(N22)와, P 채널 MOS 트랜지스터(P21)의 드레인과 드레인이 접속되는 N 채널 MOS 트랜지스터(N21)와, N 채널 MOS 트랜지스터(N21, N22)의 소스와 접지 전위 Vss와의 사이에 접속되며, 게이트에 전원 전위 Vcc를 수신하는 N 채널 MOS 트랜지스터(N23)를 포함한다.
MOS 트랜지스터(P21, P22, N21, N22, N23)로, 전류 미러형의 차동 증폭 회로를 구성한다. 이 경우, N 채널 MOS 트랜지스터(N21, N22)의 게이트는 차동 증폭 회로의 제 1 및 제 2 입력 노드로 되며, P 채널 MOS 트랜지스터(P22)의 드레인과, N 채널 MOS 트랜지스터(N22)의 드레인의 접속점이 차동 증폭 회로의 출력 노드로 된다.
상기의 구성에서는, N 채널 MOS 트랜지스터(N23)의 게이트 전위는, 전원 전위 Vcc로 고정되는 구성으로 되어 있지만, 예를 들면, 이 게이트에 차동 증폭 회로 활성화 신호가 입력되는 구성으로 하여, 이 차동 증폭 활성화 신호에 의해 차동 증폭 회로의 동작이 제어되는 구성으로 하여도 좋다.
내부 강압 회로(500)는, 또한, 차동 증폭 회로의 출력 노드의 전위를 게이트에서 수신하며, 소스에서 전원 전위 ext. Vcc를 수신하고, 드레인이 N 채널 MOS 트랜지스터(N21)의 게이트와 접속하는 P 채널 MOS 트랜지스터(P23)를 포함한다. P 채널 MOS 트랜지스터(P23)의 드레인의 전위는, 내부 강압 전위 int. Vcc로서 출력된다.
즉, 이 내부 강압 전위가 기준 전위 VREF보다도 적게 된 경우, 차동 증폭 회로에 대한 입력간에 전위차가 발생하여, 그 출력 노드의 전위는, 정상 상태에 있어서의 전위보다도 부측(negative side)으로 변화한다. 즉, P 채널 MOS 트랜지스터(P23)의 게이트 전위는 저하되고, 이 트랜지스터는 보다 강한 온 상태로 되기 때문에, 출력 노드의 전위 레벨은 상승한다.
이와 대조적으로, 출력 노드, 즉 N 채널 MOS 트랜지스터(N21)의 게이트 전위가 기준 전위 VREF보다도 상승한 경우, 이에 대응하여, 차동 증폭 회로의 출력 전위 레벨도 상승한다. 따라서, P 채널 MOS 트랜지스터(P23)의 게이트 전위도 상승한다. 따라서, P 채널 MOS 트랜지스터(P23)는, 보다 약하게 온 상태로 되어, 출력 노드 즉, P 채널 MOS 트랜지스터(P23)의 드레인의 전위 레벨은 저하된다.
이상의 동작에 의해, 출력 노드의 전위 레벨 int. Vcc는, 기준 전위 VREF와 일치하도록 제어된다.
이 경우, 출력 노드의 전위 레벨을 보다 안정화하기 위해, 출력 노드와 전원 전위 ext. Vcc가 공급되는 노드와의 사이에 캐패시터 C1을, 출력노드와 접지 전위 Vss가 공급되는 노드와의 사이에 캐패시터 C2를 접속하는 것이 일반적으로 행해진다.
이 캐패시터 C1 및 C2가 존재하므로써, 출력 노드의 전위 레벨의 변화에는, 이 캐패시터의 충방전이 필요하기 때문에, 출력 노드의 전위 레벨의 변동이 완화되는 효과가 있다.
그러나, 종래의 내부 강압 회로(500)는, 전술한 바와 같은 구성이었으므로, 출력 전위 레벨을 보다 안정화하기 위해서는, 캐패시터 C1 및 C2의 용량을 보다 증가시킬 필요가 있었다.
이 경우, 캐패시터를 구성하는 유전체막의 두께에는 신뢰성 등의 관점에 의해 하한이 존재하기 때문에, 캐패시터 C1 및 C2의 용량을 일정값 이상으로하기 위해서는, 캐패시터 면적을 증대시킬 필요가 있다. 이는, 이 캐패시터 부분이 차지하는 레이아웃 면적의 증대를 의미하며, 이는 반도체 집적 회로의 고집적화에 불리한 문제점이다.
또한, 충분한 출력 전위의 안정화를 획득하기 위해, 이 캐패시터 C1 및 C2의 용량을 크게하는 것은, 이 내부 전원 회로의 전원 전압의 변동이나 부하 변동 등에 대한 과도 응답 특성을 열화시키게 된다.
본 발명의 목적은, 레이아웃 면적의 증대를 억제하면서, 내부 전원 회로의 출력 전위의 안정화, 즉 전원 전압의 변동이나 부하 변동에 대한 출력 전위 레벨의 안정화를 도모하는 것이 가능한 내부 전원 회로를 구비한 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 다른 목적은, 출력 전위 레벨의 안정화와 출력 전위 레벨의 과도 응답 특성의 향상을 양립시키는 것이 가능한 내부 전원 회로를 구비한 반도체 집적 회로 장치를 제공하는 것이다.
본 발명을 요약하면, 반도체 집적 회로 장치에 있어서, 제 1 전원 노드와, 제 2 전원 노드와, 내부 전압 공급 회로를 구비한다. 제 1 전원 노드에는 제 1 전원 전위가 공급되며, 제 2 전원 노드에는 제 2 전원 전위가 공급되고, 내부 전압 공급 회로는 제 1 및 제 2 전원 전위 중간의 소정의 내부 전압을 발생하는 전압 발생 회로와, 전압 발생 회로의 출력 노드에, 각각 하나의 단부가 접속되는 제 1 및 제 2 용량과, 제 1 용량의 다른 단부의 전위의 저하에 따라, 제 1 전원 노드와 출력 노드의 접속을 도통 상태로 하는 제 1 전압 제어 회로와, 제 2 용량의 다른 단부의 전위의 상승에 따라, 제 2 전원 노드와 출력 노드와의 접속을 도통 상태로 하는 제 2 전압 제어 회로를 포함한다.
따라서, 본 발명의 주된 이점은 출력 전압에 변동이 생긴 경우, 그 정상 전위 레벨로의 복귀가 빠르며, 양호한 과도 응답 특성을 갖는 내부 전압 공급 회로를 포함하는 반도체 집적 회로 장치가 실현된다.
본 발명의 다른 이점은, 과도 응답 특성을 향상시키고 레이아웃 면적의 증대를 제어할 수 있는 내부 전원 회로를 포함하는 반도체 집적 회로 장치가 실현된다.
본 발명의 또다른 장점, 특징, 관점 및 이점은 첨부된 도면을 참조하여 취해진 본 발명의 이하의 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명의 실시예 1의 반도체 기억 장치(100)의 구성을 도시하는 개략 블럭도
도 2는 본 발명의 실시예 1의 반도체 기억 장치(100)에 있어서의 전압 강압 회로(109)의 구성을 도시하는 개략 블럭도
도 3은 전압 강압 회로(109)의 구성을 보다 상세히 도시하는 회로도
도 4는 전압 강압 회로(109)의 동작을 설명하기 위한 제 1 타이밍차트
도 5는 전압 강압 회로(109)의 동작을 설명하기 위한 제 2 타이밍차트
도 6은 본 발명의 실시예 2의 내부 전원 회로(300)의 구성을 도시하는 회로도
도 7은 종래의 내부 강압 회로의 구성을 도시하는 주요 부분의 회로도
*도면의 주요 부분에 대한 부호의 설명
2, 3, 4, 5 : 외부 제어 신호 입력 단자 8 : 외부 어드레스 입력 단자
10 : 데이타 입출력 단자 100 : 반도체 기억 장치
101 : 메모리 셀 어레이 102 : 행디코더
103 : 열디코더 104 : 센스 앰프+I/O 제어 회로
105 : 어드레스 버퍼 106 : 데이타 입력 버퍼
107 : 데이타 출력 버퍼 108 : 전압 강압 회로
실시예 1
도 1은, 본 발명의 실시예 1의 반도체 기억 장치(100)의 구성을 도시하는 개략 블럭도이다.
도 1에 있어서, 반도체 기억 장치(100)는, 외부 제어 신호 입력 단자에 단자(2"<5)를 통해 인가되는 외부 제어 신호 ext. /W, ext. /OE, ext./RAS 및 ext./CAS를 수신하며, 내부 제어 신호를 발생하는 제어 신호 발생 회로(108)와, 메모리 셀이 행렬 형태로 배열되는 메모리 셀 어레이(101)와, 어드레스 신호 입력 단자(8)를 통해 인가되는 외부 어드레스 신호 A0"<Ai를 수신하며, 제어 신호 발생 회로(108)의 제어하에 내부 행어드레스 신호 및 내부 열어드레스 신호를 발생하는 어드레스 버퍼(105)와, 제어 신호 발생 회로(108)의 제어하에 활성화되어, 어드레스 버퍼(105)로부터 인가되는 내부 행어드레스 신호를 디코딩하고, 메모리 셀 어레이(101)의 행(워드선)을 선택하는 행디코더(102)를 포함한다.
외부 제어 신호 입력 단자(2)에 인가되는 신호 ext. /W는, 데이타 기록을 지정하는 기록 인에이블 신호이다. 외부 제어 신호 입력 단자(3)에 인가되는 신호 ext./OE는, 데이타 출력을 지정하는 출력 인에이블 신호이다. 외부 제어 신호 입력 단자(4)에 인가되는 신호 ext. /RAS는, 반도체 기억 장치의 내부 동작을 개시시키며, 내부 동작의 활성 기간을 결정하는 행어드레스 스트로브 신호이다. 이 신호 ext. /RAS의 활성화시, 행디코더 회로(102) 등의 메모리 셀 어레이(101)의 행을 선택하는 동작에 관련되는 회로는 활성 상태로 된다. 외부 제어 신호 입력 단자(5)로 인가되는 신호 ext. /CAS는, 열어드레스 스트로브 신호이며, 이는 메모리 셀 어레이(101)에 있어서의 열을 선택하는 회로를 활성화한다.
반도체 기억 장치(100)는, 또한 제어 신호 발생 회로(108)의 제어하에 활성화되며, 어드레스 버퍼 회로(105)로부터의 내부 열어드레스 신호를 디코딩하고, 메모리 셀 어레이(101)의 열을 선택하는 열선택 신호를 발생하는 열디코더 회로(103)와, 메모리 셀 어레이(101)의 선택된 행에 접속되는 메모리 셀의 데이타를 검출하여 증폭하는 센스 앰프와, 열디코더 회로(103)로부터의 열선택 신호에 따라 메모리 셀 어레이(101)의 선택된 열을 내부 디코더 버스에 접속하는 I/O 회로와, 제어 신호 발생 회로(108)의 제어하에, 데이타 판독시, 내부 데이타 버스에 판독된 내부 판독 데이타로부터 외부 판독 데이타 DQ0"<DQ8을 생성하고, 데이타 입출력 단자(10)로 출력하는 데이타 출력 버퍼(107)와, 제어 신호 발생 회로(108)의 제어하에, 데이타 기록시, 데이타 출력 단자(10)로 인가된 외부 기록 데이타 DQ1"<DQ8로부터, 내부 기록 데이타를 생성하고, 대응하는 내부 데이타 버스에 출력하는 데이타 입력 버퍼(106)를 포함한다. 도 1에 있어서는, 센스 앰프와 I/O 회로는, 1 개의 블럭(104)으로 나타낸다. 출력 버퍼 회로(107)는, 판독 동작에 있어서는, 외부 출력 인에이블 신호 ext. /OE에 따라, 제어 신호 발생 회로(108)에서 발생되는 내부 출력 인에이블 신호 OEM의 활성화에 따라 활성 상태로 되며, 입력 버퍼 회로(106)는, 기록 동작에 있어서, 외부 기록 인에이블 신호 ext. /W에 따라 제어 신호 발생 회로(108)에서 발생되는 내부 기록 인에이블 신호 WBE의 활성화에 따라 활성상태로 된다.
반도체 기억 장치(100)는, 또한 외부 전원 전압 ext.Vcc와 접지 전위 Vss를 수신하며, 내부 강압 전압에 대한 기준 전압인 VREF를 발생하는 기준 전압 발생 회로(110)와, 외부 전원 전압 ext. Vcc와, 기준 전압 VREF를 수신하여, 강압된 내부 전압 int.Vcc를 발생하는 전압 강압 회로(109)와, 외부 전원 전압 ext.Vcc와 접지 전압 Vss를 수신하며, 메모리 셀내의 셀 플레이트에 공급되는 셀 플레이트 전압 Vcp를 발생하는 셀 플레이트 전압 발생 회로(111)와, 스탠바이시에 있어서 비트선쌍을 프리차지하는 전압 VBL을 발생하는 비트선 프리차지 전압 발생 회로(112)를 포함한다.
전술한 바와 같이, 셀 플레이트 전압 Vcp 및 비트선 프리차지 전압 VBL은, 모두 int. Vcc/2로 설정된다.
도 2는, 본 발명의 실시예 1의 반도체 기억 장치(100)에 있어서의 전압 강압 회로(109)의 구성을 도시하는 개략 블럭도이다.
전압 강압 회로(109)는, 기준 전압 발생 회로(110)의 출력 전위 VREF를 한쪽의 입력으로 하여 수신하는 차동 증폭 회로(202)와, 차동 증폭 회로(202)의 출력 전위를 게이트에서 수신하며, 전원 전위 ext. Vcc가 공급되는 노드와, 차동 증폭 회로(202)의 다른쪽의 입력 노드와의 사이에 접속되는 P 채널 MOS 트랜지스터(P14)와, P 채널 MOS 트랜지스터(P14)와 차동 증폭 회로(202)의 다른쪽 입력 노드와의 접속점(이하, 제 1 출력 노드로 칭함)의 전위를 수신하여, 내부 강압 전압 int. Vcc를 출력하는 전압 제어 회로(210)를 포함한다.
전압 제어 회로(210)는, 제 1 출력 노드에 각각 한쪽 단자가 접속되는 제 1 및 제 2 캐패시터 C1 및 C2와, 소스 및 드레인이, 각각 전원 전위 ext.Vcc가 공급되는 전원 노드 및 제 1 캐패시터 C1의 다른쪽 단자에 접속되는 P 채널 MOS 트랜지스터(P11)와, 소스 및 드레인이, 전원 전위 Vcc가 공급되는 전원 노드 및 제 1 출력 노드에 접속되는 P 채널 MOS 트랜지스터(P12)를 포함한다. P 채널 MOS 트랜지스터(P11, P12)의 게이트는 상호 접속되며, P 채널 MOS 트랜지스터(P11)의 게이트는 드레인과 접속되어 있다.
전압 제어 회로(210)는, 또한 소스 및 드레인이, 각각 접지 전위 Vss가 공급되는 접지 노드 및 제 2 캐패시터 C2의 다른쪽 단자에 접속되는 N 채널 MOS 트랜지스터(N11)와, 소스 및 드레인이, 각각 접지 노드 및 제 1 출력 노드에 접속되는 N 채널 MOS 트랜지스터(N12)를 포함한다. N 채널 MOS 트랜지스터(N11, N12)의 게이트는 상호 접속되며, N 채널 MOS 트랜지스터(N11)의 게이트와 드레인은 서로 접속되어 있다.
즉, P 채널 MOS 트랜지스터(P11, P12) 및 N 채널 MOS 트랜지스터(N11, N12)는, 각각 쌍을 이루어 전류 미러 회로를 구성하고 있다.
도 3은, 도 2에 도시된 전압 강압 회로(109)의 구성을 더 상세히 도시한 회로도이다.
도 3에 있어서는, 차동 증폭 회로(202)로서, 도 7에 도시된 종래의 내부 강압 회로(500)의 구성과 동일하게, 전류 미러형의 차동 증폭기를 사용하는 구성으로 하고 있다.
즉, 차동 증폭 회로(202)는, 소스가 모두 전원 전위 ext. Vcc가 공급되는 노드에 접속되는 1 쌍의 P 채널 MOS 트랜지스터(P21, P22)를 포함한다. P 채널 MOS 트랜지스터(P21)의 게이트와 드레인은 서로 접속되며, 이 MOS 트랜지스터(P21, P22)로 전류 미러 회로를 구성하고 있다.
차동 증폭 회로(202)는, 또한 자신의 드레인이 P 채널 MOS 트랜지스터(P21)의 드레인과 접속되며, 게이트는 P 채널 MOS 트랜지스터(P14)의 드레인과 접속되는 N 채널 MOS 트랜지스터(N21)와, 드레인이 P 채널 MOS 트랜지스터(P22)의 드레인과 접속되며, 게이트가 기준 전위 VREF를 수신하는 N 채널 MOS 트랜지스터(N22)와, MOS 트랜지스터(N21, N22)의 소스와 접지 전위 Vss가 공급되는 노드와의 사이에 접속되며, 게이트에서 전원 전위 ext. Vcc를 수신하는 N 채널 MOS 트랜지스터(N23)를 포함한다.
즉, N 채널 MOS 트랜지스터(N21, N22)의 게이트가, 차동 증폭 회로(202)의 제 1 및 제 2 입력 노드로 되며, MOS 트랜지스터(P22)의 드레인과 MOS 트랜지스터(N22)의 드레인의 접속점의 전위가 차동 증폭 회로(202)의 출력 전위로 된다.
본 실시예에 있어서도, N 채널 MOS 트랜지스터(N23)의 게이트 전위를 차동 증폭기 활성화 신호에 의해 제어하는 구성으로 하여, 차동 증폭기 활성화 신호가 활성("H" 레벨)인 기간중에만 차동 증폭 회로를 동작시키는 구성으로 하는 것도 가능하다.
P 채널 MOS 트랜지스터(P21, P22)가 전류 미러 회로를 구성하므로, N 채널 MOS 트랜지스터(N21, N22)에 흐르는 전류는, 항상 같은 값으로 유지된다. N 채널 MOS 트랜지스터(N22)의 게이트 전위는 기준 전위 VREF로 고정되어 있기 때문에, 예를 들면, N 채널 MOS 트랜지스터(N21)의 게이트 전위가 VREF보다도 상승하면, 이 MOS 트랜지스터(N21)에 흐르는 전류와 동일한 전류가 MOS 트랜지스터(N22)에 흐르도록, MOS 트랜지스터(N22)의 드레인 전위는 상승한다. 따라서, P 채널 MOS 트랜지스터(P14)의 게이트 전위가 상승하여, 트랜지스터(P23)는 약하게 온 상태로 되기 때문에, 제 1 출력 노드, 즉 N 채널 MOS 트랜지스터(N21)의 게이트 전위는 저하하게 된다.
N 채널 MOS 트랜지스터(N21)의 게이트 전위, 즉 제 1 출력 노드의 전위 레벨이 기준 전위 VREF보다도 저하했을 경우는, 상술한 것과 반대의 동작에 의해, 제 1 출력 노드의 전위 레벨은 상승하게 된다.
다음에, 전압 강압 회로(109)의 동작에 대해 설명한다.
도 4는, 도 2에 도시된 전압 강압 회로의 동작을 도시하는 타이밍차트이다.
이하에서는, 제 1 출력 노드의 전위 레벨을 VOUT으로 표시하는 것으로 한다.
제 1 출력 노드의 전위 레벨의 변동에 대해 그 기준 전위 레벨 VREF로의 복귀 동작에 있어서 충분한 전류 구동 능력을 갖도록, P 채널 MOS 트랜지스터(P11, P12)에서는, 트랜지스터(P12)의 게이트폭이 크게 되도록 설정한다.
동일하게, N 채널 MOS 트랜지스터(N11, N12)에서는, 트랜지스터(N12)의 게이트폭이 더 크게 되도록 한다.
시각 t0에서의 정상 상태에 있어서는, P 채널 MOS 트랜지스터(P11, P12)로 이루어지는 제 1 전류 미러 회로 및 N 채널 MOS 트랜지스터(N11, N12)로 이루어지는 제 2 전류 미러 회로에는 모두 전류가 흐르지 않는다. 즉, P 채널 MOS 트랜지스터(P11)의 드레인과 캐패시터 C1의 접속점(이하, 노드 A로 칭함)의 전위는, 전원 전위 Vcc보다, P 채널 MOS 트랜지스터(P11, P12)의 문턱값 전압인 Vthp까지 저하한 전위 Vcc-Vthp로 되어 있다.
마찬가지로 하여, N 채널 MOS 트랜지스터(N11)와 캐패시터 C2와의 접속점(이하, 노드 B로 칭함)의 전위는, 접지 전위 Vss보다 N 채널 MOS 트랜지스터(N11, N12)의 문턱값 전압 Vthn만큼 상승한 전위인, 전위 Vthn으로 되어 있다.
시각 t1에 있어서, 전위 VOUT이, 전원 전압의 변동 등의 영향때문에 상승하면, 노드 A 및 노드 B의 전위 레벨(도면에서, VA및 VB로 나타냄)도, 캐패시터 C1 및 C2에 의한 전위 커플링의 작용에 의해 상승한다.
노드 B의 전위 레벨이 상승함에 따라, N 채널 MOS 트랜지스터(N12)가 도통 상태로 되며, 제 1 출력 노드의 전위 레벨, 즉 전위 VOUT을 저하시킨다. 따라서, 시각 t2에 있어서, 전위 VOUT은, 시각 t0에 있어서의 값까지 저하하여 안정하다.
한편, 시각 t3에 있어서, 예를 들면 전위 VOUT이 저하한 경우는, 노드 A 및 노드 B의 전위 레벨도 모두 저하하며, 이에 따라, P 채널 MOS 트랜지스터(P12)가 도통 상태로 된다. 따라서, 제 1 출력 노드의 전위 레벨, 즉 전위 VOUT은 상승하며, 시각 t4에 있어서 시각 t0에 있어서의 값으로 되어 정상 상태로 된다.
전술한 설명에 있어서는, 전위 VOUT의 변동이, 문턱값 전압 Vthp 혹은 Vthn 정도인 경우에 대해 기술하였다.
그러나, 전원 전위 VOUT의 변동은, 순간적으로 보다 큰 절대값으로 변동하는 경우가 생긴다.
도 5는, 그와 같은 경우에 있어서의 전압 제어 회로(210)의 동작을 설명하기 위한 타이밍차트이다.
시각 t0에 있어서의 정상 상태에서는, 노드 A의 전위 레벨은, 전위 Vcc-Vthp이며, 노드 B의 전위 레벨은, 전위 Vthn이어서, 도 4에 있어서의 경우와 동일하다.
시각 t1에 있어서 전위 VOUT가 크게 변동하여, 전위 Vcc+Vthp 이상으로 되면, 노드 A 및 노드 B의 전위 레벨도 마찬가지로 상승한다. 이 때, 노드 A의 전위 레벨이 전위 Vcc+Vthp 이상으로 되어, P 채널 MOS 트랜지스터(P13)가 도통 상태로 된다. 따라서, 노드 A의 전위 레벨은, 전원 전위 Vcc로의 방전에 의해 전위 Vcc+Vthp까지 저하한다. 이에 따라, 전위 VOUT및 노드 B의 전위 레벨도 저하하게 된다. 또한, 도 4에 있어서와 마찬가지로, N 채널 MOS 트랜지스터(N12)의 게이트 전위의 전위 레벨, 즉 노드 B의 전위 레벨이 상승하는 것에 의해, N 채널 MOS 트랜지스터(N12)가 도통 상태로 되어, 전위 VOUT가 저하한다.
즉, 전위 VOUT가 크게 변동한 경우에는, N 채널 MOS 트랜지스터(N12)뿐만 아니라, P 채널 MOS 트랜지스터(P13)도 도통 상태로 되므로, 전위 VOUT를 정상 상태로의 값으로 복귀시킨다.
마찬가지로 하여, 시각 t3에 있어서, 전위 레벨이 크게 저하하여, 예를 들면, 전위 -Vthn 이하로 된 경우는, N 채널 MOS 트랜지스터(N13)가 도통 상태로 되며, 노드 B의 전위 레벨은, 접지 전위로부터의 충전에 의해 상승한다. 이에 따라, 전위 VOUT및 노드 A의 전위 레벨도 상승한다. 동시에, P 채널 MOS 트랜지스터(P12)가 도통 상태로 되는 것에 의해, 전위 VOUT의 레벨은 정상 상태의 값으로 복귀된다.
즉, 전위 VOUT가, 부측으로 크게 변동한 경우는, P 채널 MOS 트랜지스터(P12) 및 N 채널 MOS 트랜지스터(N13)이 모두 도통 상태로 되므로, 전위 VOUT는 정상 상태로 복귀된다.
따라서, 트랜지스터(P13, N13)가 존재하므로써, 큰 전압 변동이 생긴 경우에도, 그 정상 전위 레벨로의 복귀가 빠르게 되어, 전압 강압 회로(109)의 과도 응답 특성을 향상시킬 수 있다.
실시예 2
실시예 1에 있어서는, 내부 강압 회로(109)에 대해, 전압 제어 회로(210)를 사용한 경우를 설명하였다.
마찬가지로 하여, 도 1에 도시된 반도체 기억 장치(100)의 구성에 있어서, 셀 플레이트 전압 발생 회로(111)와 비트선 프리차지 전압 발생 회로(112)에 대해 전압 제어 회로(210)를 적용시킬 수 있다.
도 6은, 셀 플레이트 전압 발생 회로(110)와, 비트선 프리차지 전압 발생 회로(112)와 같이, 전압 Vcc/2를 발생하는 내부 전원 회로(300)에 대해 전압 제어 회로(210)를 적용한 경우의 구성을 도시하는 회로도이다.
내부 전원 회로(300)는, Vcc/2 발생 회로(302)와 전압 제어 회로(210)를 포함한다.
전압 제어 회로(210)의 구성은, 도 3에 도시된 전압 제어 회로(210)의 구성과 동일하다. 이상에서는, Vcc/2 발생 회로(302)의 출력 노드를 제 2 출력 노드로 칭하고, 전압 제어 회로(210)는, 이 제 2 출력 노드의 전위 레벨을 수신하여, 전위 Vcc/2를 출력한다.
Vcc/2 발생 회로(302)는, 전원 전위 Vcc가 공급되는 전원 노드와 제 2 출력 노드와의 사이에 접속되는 N 채널 MOS 트랜지스터(N31)와, 접지 전위가 공급되는 접지 노드와 제 2 출력 노드와의 사이에 접속되는 P 채널 MOS 트랜지스터(P31)와, P 채널 MOS 트랜지스터(P31) 및 N 채널 MOS 트랜지스터(N31)의 게이트 전위를 제어하는 바이어스 제어 회로(310)를 포함한다.
바이어스 제어 회로(310)는, 전원 전위 Vcc가 공급되는 전원 노드에 한쪽 단부가 접속되는 저항체 R1과, 저항체 R1의 다른쪽 단부와 드레인 및 게이트가 접속되는 N 채널 MOS 트랜지스터(N32)와, MOS 트랜지스터(N32)의 소스와, 접지 노드와의 사이에 접속되는 저항체 R2와, 접지 노드에 한쪽 단부가 접속되는 저항체 R3와, 저항체 R3의 다른쪽 단부와 드레인 및 게이트가 접속되는 P 채널 MOS 트랜지스터(P32)와, P 채널 MOS 트랜지스터(P32)의 소스와 전원 전위 Vcc가 공급되는 전원 노드와의 사이에 접속되는 저항체 R4를 포함한다. N 채널 MOS 트랜지스터(N32)의 게이트와 N 채널 MOS 트랜지스터(N31)의 게이트가 서로 접속되며, P 채널 MOS 트랜지스터(P32)의 게이트와 P 채널 MOS 트랜지스터(P31)의 게이트가 서로 접속된다.
이하, 저항체 R1와 N 채널 MOS 트랜지스터(N32)와의 접속점을 노드 C로 칭하고, 저항체 R3과 P 채널 MOS 트랜지스터(P32)와의 접속점을 노드 D로 칭한다.
저항체 R1 및 R2의 저항값을 서로 같게하고, 충분히 큰 값으로 하면, 노드 C의 전위 레벨은 N 채널 MOS 트랜지스터(N32)의 문턱값 전압을 Vthn으로 할 때, Vcc/2+Vthn으로 된다. 마찬가지로 하여, 저항체 R3 및 R4의 저항값을 서로 같게하고, 충분히 큰 값으로 하므로써, 노드 D의 전위 레벨은, P 채널 MOS 트랜지스터(P32)의 문턱값 전압을 Vthp로 할때, Vcc/2-Vthp로 된다. 노드 C의 전위 레벨이 N 채널 MOS 트랜지스터(N31)의 게이트에, 노드 D의 전위 레벨이 P 채널 MOS 트랜지스터(P31)의 게이트에 각각 인가되는 구성으로 되어 있다. 또한, N 채널 MOS 트랜지스터(N31, N32), 또는 P 채널 MOS 트랜지스터(P31, P32)가 거의 동일한 트랜지스터 특성을 갖도록 형성되어 있기 때문에, 프로세스 조건 등이 변동하여도 안정하게, N 채널 MOS 트랜지스터(N31)와 P 채널 MOS 트랜지스터(P31)와의 접속점의 전위 레벨은 Vcc/2의 전위 레벨로 유지된다.
이 Vcc/2 발생 회로(302)의 출력 전위를 수신하여, 전압 제어 회로(210)는, 실시예 1에 있어서와 마찬가지로, 그 출력 전위 VOUT이 상승한 경우는 N 채널 MOS 트랜지스터(N12)가 도통 상태로 되므로, 정상 상태에 있어서의 전위 레벨까지 복귀된다.
한편, 전위 VOUT이 저하한 경우는, P 채널 MOS 트랜지스터(P12)가 도통 상태로 되므로, 역시 정상 상태에 있어서의 전위 레벨로 복귀된다.
또한, 실시예 1에 있어서와 마찬가지로, 출력 전위 VOUT이 크게 상승한 경우는, P 채널 MOS 트랜지스터(P13) 및 N 채널 MOS 트랜지스터(N12)가 모두 도통 상태로 되며, 전위 VOUT가 크게 저하한 경우는, P 채널 MOS 트랜지스터(P12) 및 N 채널 MOS 트랜지스터(N13)가 모두 도통 상태로 되어서, 전위 VOUT은 정상 상태에 있어서의 값으로 복귀된다.
따라서, 실시예 2에 있어서의 내부 전원 회로(300), 예를 들면 셀 플레이트 전압 발생 회로와 비트선 프리차지 전압 발생 회로에 있어서도, 출력 전위의 안정화가 도모되는 동시에, 과도 응답 특성이 향상될 수 있다.
본 발명이 상세히 기술되고 묘사되었지만, 이는 본 발명의 제한을 의미하는 것이 아니라 단지 예시로서만 기술되었으며, 본 발명의 정신 및 범주는 첨부된 특허 청구의 범위에 의해서만 제한됨을 주지해야 한다.
본 발명은, 출력 전압에 변동이 생긴 경우, 그 정상 전위 레벨로의 복귀가 빠르며, 양호한 과도 응답 특성을 갖는 내부 전압 공급 회로를 포함하는 반도체 집적 회로 장치를 구현할 수 있다.
본 발명은 또한, 과도 응답 특성을 향상시키고 레이아웃 면적의 증대를 제어할 수 있는 내부 전원 회로를 포함하는 반도체 집적 회로 장치를 구현할 수 있다.

Claims (5)

  1. 반도체 집적 회로 장치에 있어서,
    제 1 전원 전위(Vss)가 공급되는 제 1 전원 노드와,
    제 2 전원 전위(ext.Vcc)가 공급되는 제 2 전원 노드와,
    내부 전압 공급 수단(109)을 포함하며,
    상기 내부 전압 공급 수단(109)은,
    상기 제 1 및 상기 제 2 전원 전위 사이의 소정의 내부 전압(int.Vcc)을 발생하는 전압 발생 수단(202, P14)과,
    상기 전압 발생 수단의 출력 노드에, 각각의 한쪽 단부가 접속되는 제 1 및 제 2 용량 수단(C1, C2)과,
    상기 제 1 용량 수단(C2)의 다른쪽 단부의 전위의 저하에 따라, 상기 제 1 전원 노드와 상기 출력 노드와의 접속을 도통 상태로 하는 제 1 전압 제어 수단(N11, N12)과,
    상기 제 2 용량 수단의 다른쪽 단부의 전위 상승에 따라, 상기 제 2 전원 노드와 상기 출력 노드와의 접속을 도통 상태로 하는 제 2 전압 제어 수단(P11, P12)을 포함하는
    반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압 제어 수단은,
    소스 및 드레인이 각각 상기 제 1 전원 노드 및 상기 출력 노드에 접속되는 제 1 도전형의 제 1 MOS 트랜지스터(N12)와,
    소스 및 드레인이 각각 상기 제 1 전원 노드 및 상기 제 1 용량 수단의 다른쪽 단부에 접속되는 제 1 도전형의 제 2 MOS 트랜지스터(N11)를 포함하며,
    상기 제 1 및 제 2 MOS 트랜지스터의 게이트는 서로 접속되고, 상기 제 2 MOS 트랜지스터의 게이트와 드레인이 서로 접속되며,
    상기 제 2 전압 제어 수단은,
    소스 및 드레인이 각각 상기 제 2 전원 노드 및 상기 출력 노드에 접속되는 제 2 도전형의 제 3 MOS 트랜지스터(P12)와,
    소스 및 드레인이 각각 상기 제 2 전원 노드 및 상기 제 2 용량 수단의 다른쪽 단부에 접속되는 제 2 도전형의 제 4 MOS 트랜지스터(P11)를 포함하며,
    상기 제 3 및 제 4 MOS 트랜지스터의 게이트는 서로 접속되며, 상기 제 4 MOS 트랜지스터의 게이트와 드레인이 서로 접속되는
    반도체 집적 회로 장치.
  3. 제 2 항에 있어서,
    상기 제 1 전압 제어 수단은, 상기 제 2 MOS 트랜지스터와 병렬로 접속되며, 게이트가 상기 제 1 전원 노드와 접속되는 제 1 도전형의 제 5 MOS 트랜지스터(N13)를 포함하며,
    상기 제 2 전압 제어 수단은, 상기 제 4 MOS 트랜지스터와 병렬로 접속되며, 게이트가 상기 제 2 전원 노드와 접속되는 제 2 도전형의 제 6 MOS 트랜지스터(P13)를 포함하는 반도체 집적 회로 장치.
  4. 제 3 항에 있어서,
    상기 전압 발생 수단은,
    제 1 및 제 2 입력 노드에 인가되는 입력 전위간의 차에 따라 출력 전위를 발생하는 차동 증폭 수단(202)과,
    상기 차동 증폭 수단의 출력 전위를 게이트에서 수신하며, 소스가 상기 제 1 전원 노드와 접속되는 제 1 도전형의 제 7 MOS 트랜지스터(P14)를 포함하며,
    상기 제 1 입력 노드는, 소정의 기준 전위(VREF)를 수신하며,
    상기 제 7 MOS 트랜지스터의 드레인 및 상기 제 2 입력 노드는, 상기 전압 발생 수단의 출력 노드에 접속되는 반도체 집적 회로 장치.
  5. 제 3 항에 있어서,
    상기 전압 발생 수단은,
    상기 제 1 전원 노드와 상기 출력 노드와의 사이에 접속되는 제 2 도전형의 제 8 MOS 트랜지스터(P31)와,
    상기 제 2 전원 노드와 상기 출력 노드와의 사이에 접속되는 제 1 도전형의 제 9 MOS 트랜지스터(N31)와,
    상기 제 8 및 제 9 MOS 트랜지스터의 게이트 전위를 제어하는 바이어스 수단을 포함하며,
    상기 바이어스 수단은,
    상기 제 1 전원 노드에 한쪽 단부가 접속되는 제 1 저항체(R3)와,
    상기 제 1 저항체의 다른쪽 단부에 드레인 및 게이트가 접속되는 제 2 도전형의 제 10 MOS 트랜지스터(P32)와,
    상기 제 10 MOS 트랜지스터의 소스와, 상기 제 2 전원 노드와의 사이에 접속되는 제 2 저항체(R4)와,
    상기 제 2 전원 노드에 한쪽 단부가 접속되는 제 3 저항체(R1)와,
    상기 제 3 저항체의 다른쪽 단부에 드레인 및 게이트가 접속되는 제 1 도전형의 제 11 MOS 트랜지스터(N32)와,
    상기 제 11 MOS 트랜지스터의 소스와, 상기 제 1 전원 노드와의 사이에 접속되는 제 4 저항체(R2)를 포함하며,
    상기 제 8 및 제 9 MOS 트랜지스터의 게이트가, 각각 상기 제 10 및 제 11 MOS 트랜지스터의 게이트에 접속되는 반도체 집적 회로 장치.
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