JP2005050473A - 半導体装置 - Google Patents

Abstract

【課題】 スタンバイ時の消費電流を低減した基準電圧発生回路を備える半導体装置を提供する。
【解決手段】 動作時は、制御信号ＣＳがＨレベルとなり、従来型の第１の基準電圧発生回路１２が活性化され、第１の基準電圧発生回路１２によって基準電圧Ｖｒｅｆが発生される。スタンバイ時は、制御信号ＣＳがＬレベルとなり、第１の基準電圧発生回路１２が不活性化され、第１の基準電圧発生回路１２において貫通電流は流れない。そして、Ｔ（テラ）Ωオーダーの高抵抗値を有する抵抗Ｒ４〜Ｒ６からなる抵抗分割回路を含み、かつ、貫通電流が極めて小さい第２の基準電圧発生回路１４によって発生される基準電圧Ｖｒｅｆが内部電圧発生回路１６に供給される。
【選択図】 図１

Description

この発明は、半導体装置に関し、特に、基準電圧を発生する基準電圧発生回路を備える半導体装置に関する。

半導体加工技術の進展に伴ない、近年、半導体素子は、ますます微細化してきており、これによって半導体素子に印加できる電圧が低下してきている。また、集積される半導体素子数の増加による消費電力の増加を抑える面からも、印加される電源電圧は、低下してきている。

一方、半導体装置は、様々な他の装置とともに電子機器に組込まれて使用され、外部の電源電圧は、必ずしも低電圧であるとは限らない。そこで一般に、半導体装置は、内部電圧発生回路を内部に備え、半導体装置の外部においては、半導体装置が搭載される電子機器に要求される電源電圧が用いられ、半導体装置の内部においては、内部電圧発生回路によって発生される、外部電源電圧よりも低い内部電源電圧が用いられる。

半導体装置において所望の内部電源電圧を発生させるためには、所望の電圧を基準電圧として発生させる必要がある。基準電圧を発生する基準電圧発生回路としては、たとえば、しきい値電圧基準型の回路が知られている。この基準電圧発生回路は、カレントミラー回路を構成する同一サイズの２つのＰチャネルＭＯＳトランジスタと、しきい値電圧がＶｔｈの２つのＮチャネルＭＯＳトランジスタと、抵抗素子とによって構成され、しきい値電圧Ｖｔｈを基準とする安定したバイアス電流Ｉが流れ、安定した基準電圧Ｖｒｅｆを発生することができる。

また、ここ数年、電子機器は小型化・携帯化がさらに進み、このような電子機器に搭載される半導体装置においては、低消費電力化が必須となっている。そして、特開２００２−１５０７７２号公報では、基準電圧発生回路を備える半導体記憶装置において、通常動作時は所定の基準電圧Ｖａを発生させ、スタンバイ時は基準電圧Ｖａよりも低い基準電圧Ｖｂを発生させることにより、スタンバイ電流を低減させて消費電流を削減する技術が開示されている（特許文献１参照）。
特開２００２−１５０７７２号公報

基準電圧発生回路においては、基準電圧を発生させるために貫通電流が流れる。上述のしきい値電圧基準型の基準電圧発生回路では、しきい値電圧Ｖｔｈを基準とするバイアス電流Ｉが貫通電流として流れるが、この貫通電流は、スタンバイ時の低電流特性が必要なデバイスにおいて問題となる。

たとえば、ＳＲＡＭ（Static Random Access Memory）は、ＤＲＡＭ（Dynamic Random Access Memory）において必要なリフレッシュ動作が不要であるため、スタンバイ時にＳＲＡＭをバッテリでバックアップすることによって、擬似的に不揮発的な半導体記憶装置を実現することが可能である（このようなＳＲＡＭは、「ＬＰＳＲＡＭ（Low Power SRAM）」などとも称される）。しかしながら、基準電圧発生回路における貫通電流が大きいと、スタンバイ時にバッテリが直ちに放電され、結局短時間しかデータを保持できないことになる。

上述のしきい値電圧基準型に代表される従来の基準電圧発生回路においては、基準電圧を発生させるための貫通電流が大きく、ＬＰＳＲＡＭなどスタンバイ時の低電流特性が必要とされる半導体装置において、スタンバイ電流の低減が課題となっている。

また、特開２００２−１５０７７２号公報に記載された半導体記憶装置は、スタンバイ時に基準電圧を低下させることによってスタンバイ電流の低減を図るものであり、基準電圧発生回路自体には、常時大きな貫通電流が流れるカレントミラー回路が２つ備えられている。また、本公報によって示される技術は、スタンバイ時に基準電圧を低下させるものであって、スタンバイ時も通常動作時と同じ基準電圧に維持する必要がある半導体装置には、この技術を適用することはできない。

そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、スタンバイ時の消費電流を低減した基準電圧発生回路を備える半導体装置を提供することである。

この発明によれば、半導体装置は、スタンバイ時に不活性化され、非スタンバイ時である動作時に所定の基準電圧を発生して基準電圧線に出力する第１の基準電圧発生回路と、第１の基準電圧発生回路よりも小さい貫通電流でスタンバイ時に基準電圧を発生し、その発生した基準電圧を基準電圧線に出力する第２の基準電圧発生回路とを備える。

この発明による半導体装置によれば、動作時には、従来型の第１の基準電圧発生回路を用い、スタンバイ時には、第１の基準電圧発生回路を不活性化し、第１の基準電圧発生回路よりも貫通電流の小さい第２の基準電圧発生回路を用いるようにしたので、スタンバイ時の消費電流が削減される。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

実施の形態１．
図１は、この発明の実施の形態１による半導体装置１０の要部の構成を示す回路図である。

図１を参照して、半導体装置１０は、第１の基準電圧発生回路１２と、第２の基準電圧発生回路１４と、ＮチャネルＭＯＳトランジスタＮ３と、ＰチャネルＭＯＳトランジスタＰ４と、インバータＩｖと、内部電圧発生回路１６と、内部回路１８と、基準電圧ラインＬ１と、内部電源ラインＬ２と、キャパシタＣ１，Ｃ２とを備える。

第１の基準電圧発生回路１２は、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３と、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２と、抵抗Ｒ１〜Ｒ３とを含む。第２の基準電圧発生回路１４は、抵抗Ｒ４〜Ｒ６を含む。

第１の基準電圧発生回路１２は、しきい値電圧基準型の電圧発生回路である。ＰチャネルＭＯＳトランジスタＰ１は、外部電源電圧ｅｘｔ．Ｖｃｃが印加される電源ノード２０とノードＮＤ１との間に接続され、ノードＮＤ２にゲートが接続される。ＰチャネルＭＯＳトランジスタＰ２は、電源ノード２０とノードＮＤ２との間に接続され、ノードＮＤ２にゲートが接続される。

ＮチャネルＭＯＳトランジスタＮ１は、ノードＮＤ１とノードＮＤ４との間に接続され、ノードＮＤ３にゲートが接続される。ＮチャネルＭＯＳトランジスタＮ２は、ノードＮＤ２とノードＮＤ３との間に接続され、ノードＮＤ１にゲートが接続される。ＰチャネルＭＯＳトランジスタＰ３は、電源ノード２０と抵抗Ｒ２との間に接続され、ノードＮＤ２にゲートが接続される。抵抗Ｒ１は、ノードＮＤ３とノードＮＤ４との間に接続され、抵抗Ｒ２は、ＰチャネルＭＯＳトランジスタＰ３とノードＮＤ５との間に接続され、抵抗Ｒ３は、ノードＮＤ５とノードＮＤ４との間に接続される。

第１の基準電圧発生回路１２においては、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、同一サイズであり、カレントミラー回路を構成する。そして、ＮチャネルＭＯＳトランジスタＮ２およびＰチャネルＭＯＳトランジスタＰ１，Ｐ２によるフィードバックが、抵抗Ｒ１に流れる電流Ｉと同一の電流をＮチャネルＭＯＳトランジスタＮ１に流そうとすることにより、安定した基準電圧が発生される。

ＰチャネルＭＯＳトランジスタＰ３および抵抗Ｒ２，Ｒ３は、動作の安定化を図るために設けられる。ＰチャネルＭＯＳトランジスタＰ３がＰチャネルＭＯＳトランジスタＰ２と同じゲート電圧をゲートに受け、抵抗Ｒ２，Ｒ３によって構成される負荷回路に定電流が流されることで、さらに安定化された基準電圧ＶｒｅｆがノードＮＤ５に発生する。

ＮチャネルＭＯＳトランジスタＮ３は、第１の基準電圧発生回路１２を活性化／不活性化させるために設けられる。ＮチャネルＭＯＳトランジスタＮ３は、第１の基準電圧発生回路１２のノードＮＤ４と接地電圧ＧＮＤが印加される接地ノード２２との間に接続され、制御信号ＣＳをゲートに受ける。ここで、制御信号ＣＳは、動作時にＨ（論理ハイ）レベルとなり、スタンバイ時にＬ（論理ロー）レベルとなる信号である。

したがって、動作時は、ＮチャネルＭＯＳトランジスタＮ３がＯＮし、第１の基準電圧発生回路１２が活性化され、第１の基準電圧発生回路１２のノードＮＤ５に基準電圧Ｖｒｅｆが発生するとともに、ＮチャネルＭＯＳトランジスタＮ３に貫通電流Ｉｐ１が流れる。一方、スタンバイ時は、ＮチャネルＭＯＳトランジスタＮ３がＯＦＦし、第１の基準電圧発生回路１２は不活性化され、貫通電流Ｉｐ１は流れない。

ＰチャネルＭＯＳトランジスタＰ４は、第１の基準電圧発生回路１２の基準電圧ラインＬ１への電気的な接続／切離しを行なうために設けられる。ＰチャネルＭＯＳトランジスタＰ４は、第１の基準電圧発生回路１２のノードＮＤ５と後述する第２の基準電圧発生回路１４のノードＮＤ６との間に接続され、インバータＩｖからの出力信号をゲートに受ける。インバータＩｖは、制御信号ＣＳを反転した信号を出力する。

第２の基準電圧発生回路１４は、抵抗分割型の電圧発生回路である。抵抗Ｒ４は、電源ノード２０と抵抗Ｒ５との間に接続され、抵抗Ｒ５は、抵抗Ｒ４とノードＮＤ６との間に接続される。抵抗Ｒ６は、ノードＮＤ６と接地ノード２２との間に接続される。

抵抗Ｒ４〜Ｒ６は、抵抗値がＴ（テラ）Ωオーダーのポリシリコンからなる抵抗素子である。抵抗Ｒ４〜Ｒ６の各々は、電源ノード２０に印加される外部電源電圧ｅｘｔ．Ｖｃｃ、所望の基準電圧Ｖｒｅｆ、およびスタンバイ時に許容可能な貫通電流に基づいて理論計算された抵抗値を有する。

第２の基準電圧発生回路１４においては、抵抗Ｒ４〜Ｒ６により構成される抵抗分割回路によってノードＮＤ６に基準電圧Ｖｒｅｆが発生する。そして、抵抗Ｒ４〜Ｒ６の抵抗値は、上述のようにＴΩオーダーと非常に高いため、電源ノード２０から接地ノード２２に流れる貫通電流Ｉｐ２は、極めて小さい。

基準電圧Ｖｒｅｆの電圧値に基づいて動作する内部動作回路の１つである内部電圧発生回路１６は、基準電圧Ｖｒｅｆに基づいて内部電源電圧ｉｎｔ．Ｖｃｃを発生し、その発生した内部電源電圧ｉｎｔ．Ｖｃｃを内部電源ラインＬ２へ出力する。

内部回路１８は、図１に示された回路を除く半導体装置１０の各回路を総括的に示したものである。内部回路１８に含まれる各回路は、内部電源ラインＬ２から内部電源電圧ｉｎｔ．Ｖｃｃを受けて動作する。

キャパシタＣ１，Ｃ２は、内部電源電圧ｉｎｔ．Ｖｃｃの安定化のために設けられる。キャパシタＣ１は、電源ノード２０と内部電源ラインＬ２との間に接続され、キャパシタＣ２は、内部電源ラインＬ２と接地ノード２２との間に接続される。

以下、この半導体装置１０の動作について説明する。

（１）動作時
動作時は、制御信号ＣＳがＨレベルとなり、ＮチャネルＭＯＳトランジスタＮ３およびＰチャネルＭＯＳトランジスタＰ４がＯＮする。そうすると、第１の基準電圧発生回路１２が活性化され、第１の基準電圧発生回路１２によって発生された基準電圧Ｖｒｅｆが基準電圧ラインＬ１に出力される。第１の基準電圧発生回路１２においては、貫通電流Ｉｐ１が流れ、その大きさは、０．５〜１．０μＡ（マイクロアンペア）程度である。

一方、第２の基準電圧発生回路１４も、基準電圧ラインＬ１に基準電圧Ｖｒｅｆを出力しているが、第２の基準電圧発生回路１４は、上述のようにその抵抗値がＴΩオーダーと高く、第１の基準電圧発生回路１２の動作中は、全体動作にほとんど影響を与えない。

そして、内部電圧発生回路１６は、主に第１の基準電圧発生回路１２によって発生された基準電圧Ｖｒｅｆに基づいて内部電源電圧ｉｎｔ．Ｖｃｃを発生し、内部回路１８に含まれる各回路は、その内部電源電圧ｉｎｔ．Ｖｃｃを受けて動作する。

（２）スタンバイ時
スタンバイ時は、制御信号ＣＳがＬレベルとなり、ＮチャネルＭＯＳトランジスタＮ３およびＰチャネルＭＯＳトランジスタＰ４がＯＦＦする。そうすると、第１の基準電圧発生回路１２が不活性化され、第１の基準電圧発生回路１２において貫通電流Ｉｐ１は流れなくなる。また、第１の基準電圧発生回路１２は、基準電圧ラインＬ１から電気的に分離される。

したがって、第２の基準電圧発生回路１４が発生する基準電圧Ｖｒｅｆが内部電圧発生回路１６に供給される。そして、内部電圧発生回路１６は、第２の基準電圧発生回路１４によって発生された基準電圧Ｖｒｅｆに基づいて内部電源電圧ｉｎｔ．Ｖｃｃを発生し、その発生した内部電源電圧ｉｎｔ．Ｖｃｃを内部回路１８へ供給する。

ここで、第２の基準電圧発生回路１４を構成する抵抗Ｒ４〜Ｒ６の抵抗値がＴΩオーダーであるところ、第２の基準電圧発生回路１４に流れる貫通電流Ｉｐ２は、ｐ（ピコ）Ａ〜ｎ（ナノ）Ａオーダーであり、この値は、動作時に第１の基準電圧発生回路１２に流れる貫通電流Ｉｐ１よりも２桁以上小さい値であって、極めて低電流である。したがって、スタンバイ時における低電流特性が実現される。

この実施の形態１では、第２の基準電圧発生回路１４は、スタンバイ時のみならず、第１の基準電圧発生回路１２が活性化される動作時においても常時活性化されている。したがって、動作状態からスタンバイ状態に動作モードが移行するとき、第２の基準電圧発生回路１４が活性化されるまでの遅延がなく、さらに、第２の基準電圧発生回路１４の貫通電流は小さく、すなわち、第２の基準電圧発生回路１４の電流駆動力は小さいので、基準電圧Ｖｒｅｆの急激な変動が抑えられる。そして、上述のように、第２の基準電圧発生回路１４の消費電流は小さいので、第２の基準電圧発生回路１４が常時活性化されていても、消費電流の増加は問題とならない。

一方、スタンバイ状態から動作状態に動作モードが移行するときは、第１の基準電圧発生回路１２が活性化されるまでの基準電圧Ｖｒｅｆの下降が懸念され、また、第１の基準電圧発生回路１２の活性化に応じて、基準電圧ラインＬ１に流れる電流量が急激に増加し、内部電源電圧ｉｎｔ．Ｖｃｃが大きく変動することが懸念される。しかしながら、内部電源ラインＬ２に接続されるキャパシタＣ１，Ｃ２によってそのような変動は緩和され、内部電源電圧ｉｎｔ．Ｖｃｃの安定化が図られている。なお、このキャパシタＣ１，Ｃ２の容量は、たとえば、メモリの周辺回路用に対してはｎＦオーダー程度である。

なお、外部電源電圧ｅｘｔ．Ｖｃｃは、許容範囲内で多少変動するため、第２の基準電圧発生回路１４においては、その変動が直接基準電圧Ｖｒｅｆに反映される。しかしながら、スタンバイ時は、動作時ほど厳密に電圧を制御する必要はなく、スタンバイ時に電圧の供給を受けるトランジスタの信頼性を損なわない範囲で第２の基準電圧発生回路１４における抵抗分割を調整すれば問題はない。

以上のように、この実施の形態１による半導体装置１０によれば、動作時は、従来型の第１の基準電圧発生回路１２を用い、スタンバイ時は、第１の基準電圧発生回路１２を不活性化し、第１の基準電圧発生回路１２よりも貫通電流の小さい第２の基準電圧発生回路１４を用いるようにしたので、スタンバイ時の消費電流が削減される。

実施の形態２．
図２は、この発明の実施の形態２による半導体装置１０Ａの要部の構成を示す回路図である。

図２を参照して、半導体装置１０Ａは、実施の形態１による半導体装置１０の構成において、第２の基準電圧発生回路１４に代えて第２の基準電圧発生回路１４Ａを備える。その他の構成は、半導体装置１０と同じである。

第２の基準電圧発生回路１４Ａは、Ｐチャネル薄膜トランジスタ（以下、薄膜トランジスタを「ＴＦＴ（Thin Film Transistor）」とも称する。）３２〜３６を含む。ＰチャネルＴＦＴ３２は、電源ノード２０とＰチャネルＴＦＴ３４との間に接続され、接地電圧ＧＮＤをゲートに受ける。ＰチャネルＴＦＴ３４は、ＰチャネルＴＦＴ３２とノードＮＤ６との間に接続され、接地電圧ＧＮＤをゲートに受ける。ＰチャネルＴＦＴ３６は、ノードＮＤ６と接地ノード２２との間に接続され、接地電圧ＧＮＤをゲートに受ける。

この第２の基準電圧発生回路１４Ａも、抵抗分割型の電圧発生回路である。ＰチャネルＴＦＴ３２〜３６は、常時ＯＮしており、そのＯＮ抵抗値は、Ｇ（ギガ）Ωオーダーである。そして、ＰチャネルＴＦＴ３２〜３６の各々は、電源ノード２０に印加される外部電源電圧ｅｘｔ．Ｖｃｃ、所望の基準電圧Ｖｒｅｆ、およびスタンバイ時に許容可能な貫通電流に基づいて理論計算されたＯＮ抵抗値を有する。

この実施の形態２による半導体装置１０Ａの動作は、実施の形態１による半導体装置１０の動作と同じである。そして、第２の基準電圧発生回路１４Ａを構成するＰチャネルＴＦＴ３２〜３６のＯＮ抵抗値がＧΩオーダーであるところ、スタンバイ時に第２の基準電圧発生回路１４Ａに流れる貫通電流Ｉｐ２は、ｎＡオーダーであり、この値は、動作時に第１の基準電圧発生回路１２に流れる貫通電流Ｉｐ１よりも２桁以上小さい値であって、極めて低電流である。したがって、この実施の形態２による半導体装置１０Ａによっても、スタンバイ時における低電流特性が実現される。

なお、スタンバイ時におけるｎＡオーダーの貫通電流をもさらに抑制したい場合には、ＰチャネルＴＦＴ３２〜３６をＯＦＦ状態で用いることもできる。しかしながら、ＯＦＦ状態では、基準電圧ラインＬ１への充電能力がＯＮ状態に比べて劣るため、電圧ノイズ耐性の面からは、ＰチャネルＴＦＴ３２〜３６をＯＮ状態で用いる方が優れている。

この半導体装置１０Ａにおける内部回路１８は、ＴＦＴ負荷型のＳＲＡＭを含む。

図３は、図２に示した内部回路１８に含まれるＳＲＡＭのメモリセルの構成を示す回路図である。

図３を参照して、このメモリセル５０は、ＮチャネルＭＯＳトランジスタ５２〜５８と、ＰチャネルＴＦＴ６０，６２と、記憶ノード６４，６６とを備える。

メモリセル５０においては、ＰチャネルＴＦＴ６０およびＮチャネルＭＯＳトランジスタ５２からなるインバータと、ＰチャネルＴＦＴ６２およびＮチャネルＭＯＳトランジスタ５４からなるインバータとを交差接続したフリップフロップが、アクセストランジスタを構成する２つのＮチャネルＭＯＳトランジスタ５６，５８を介してビット線６８Ａ，６８Ｂに接続される。

ＳＲＡＭにおいては、メモリセルを構成するフリップフロップに記憶されるデータは双安定状態であり、内部電源電圧ｉｎｔ．Ｖｃｃが供給されている限りは状態が維持される。また、ＳＲＡＭは、ＤＲＡＭのようにリフレッシュ動作を必要とせず、消費電流が小さい。したがって、スタンバイ時にこの半導体装置１０Ａをバッテリでバックアップして記憶データを保持する場合、長期にわたりＳＲＡＭの記憶状態を維持することができる。

さらに、このメモリセル５０におけるＰチャネルＴＦＴ６０，６２は、第２の基準電圧発生回路１４ＡのＰチャネルＴＦＴ３２〜３６と構造が同じである。言換えると、第２の基準電圧発生回路１４Ａは、ＳＲＡＭのメモリセルにおけるＰチャネルＴＦＴと同一構造のＰチャネルＴＦＴを用いて構成される。具体的には、メモリセル５０のＰチャネルＴＦＴ６０，６２および第２の基準電圧発生回路１４ＡのＰチャネルＴＦＴ３２〜３６の各々は、ソース、ドレインおよびチャネルが形成される第１のポリシリコンと、ゲート電極を構成する第２のポリシリコンと、第１および第２のポリシリコンの間に設けられるゲート絶縁膜とからなり、第１および第２のポリシリコンの上下関係および膜厚、ならびにゲート絶縁膜の厚さは、各ＰチャネルＴＦＴにおいて実質的に等しい。

なお、第１および第２のポリシリコンの長さおよび幅については、各部の抵抗値に依存するので、各ＰチャネルＴＦＴにおいて必ずしも等しくなくてもよいが、仕様の許容範囲で各ＰチャネルＴＦＴにおける第１および第２のポリシリコンの長さおよび幅を等しく設計できれば、各ＰチャネルＴＦＴの製造ばらつきを抑えることができる。

以上のように、この半導体装置１０Ａによれば、実施の形態１と同様の効果が得られるうえ、スタンバイ時におけるＳＲＡＭの記憶データを保持するためのバッテリを備えることによって、長期にわたりデータを保持可能なＳＲＡＭを有する半導体装置が実現できる。

そして、第２の基準電圧発生回路１４Ａをメモリセル５０に含まれるＰチャネルＴＦＴと同一構造のＰチャネルＴＦＴを用いて構成したので、第２の基準電圧発生回路１４ＡのＰチャネルＴＦＴ３２〜３６をメモリセル５０のＰチャネルＴＦＴ６０，６２と同じプロセスで形成することができ、この半導体装置１０Ａの特徴である第２の基準電圧発生回路１４Ａを効率的に構成することができる。

実施の形態３．
実施の形態３による半導体装置の全体構成は、図２に示した実施の形態２による半導体装置１０Ａの全体構成と同じである。そして、実施の形態３も、実施の形態２と同様に、内部回路１８にデータを記憶する記憶部を含むが、この実施の形態３における記憶部は、ＳＲＡＭのメモリセルよりもスタンバイ中のデータ保持特性に優れたメモリセルを有する。

図４は、実施の形態３による半導体装置の内部回路１８に含まれる記憶部のメモリセルの構成を示す回路図である。

図４を参照して、このメモリセル１００は、１ビットのデータに対して、そのデータと、そのデータが反転された反転データとをそれぞれ記憶する、隣接した２つのデータ保持部１０２Ａ，１０２Ｂを含む。データ保持部１０２Ａは、ＮチャネルＭＯＳトランジスタ１０４Ａと、キャパシタ１０６Ａと、電荷補填回路１０８Ａと、記憶ノード１１０とからなり、データ保持部１０２Ｂは、ＮチャネルＭＯＳトランジスタ１０４Ｂと、キャパシタ１０６Ｂと、電荷補填回路１０８Ｂと、記憶ノード１１２とからなる。

ＮチャネルＭＯＳトランジスタ１０４Ａは、ビット線６８Ａと記憶ノード１１０との間に接続され、ゲートがワード線７０Ａに接続される。ＮチャネルＭＯＳトランジスタ１０４Ａは、データ書込時またはデータ読出時に活性化されるワード線７０Ａによって駆動され、データ書込時またはデータ読出時、ビット線６８Ａと記憶ノード１１０との間で電荷のやり取りを行なう。

キャパシタ１０６Ａは、記憶ノード１１０とセルプレート１２２との間に接続され、電荷を蓄積しているか否かに応じて、データ“１”または“０”を記憶する。そして、ビット線６８ＡからＮチャネルＭＯＳトランジスタ１０４Ａおよび記憶ノード１１０を介してデータ“１”，“０”に対応した電圧がキャパシタ１０６Ａに印加されることによって、キャパシタ１０６Ａの充放電が行なわれ、データの書込みが行なわれる。

電荷補填回路１０８Ａは、ＰチャネルＴＦＴ１１４と、ＮチャネルＭＯＳトランジスタ１１６とからなる。ＰチャネルＴＦＴ１１４は、内部電源電圧ｉｎｔ．Ｖｃｃが印加される電源ノード７２と記憶ノード１１０との間に接続され、記憶ノード１１０と対を成す記憶ノード１１２にゲートが接続される。ＮチャネルＭＯＳトランジスタ１１６は、記憶ノード１１０と接地電圧ＧＮＤが印加される接地ノード７４との間に接続され、ゲートが記憶ノード１１２に接続される。

この電荷補填回路１０８Ａは、ＰチャネルＴＦＴ１１４およびＮチャネルＭＯＳトランジスタ１１６からなるインバータで構成され、このインバータの入力ノードおよび出力ノードがそれぞれ記憶ノード１１２，１１０に接続される構成となっている。

データ保持部１０２Ａと対を成すデータ保持部１０２Ｂの基本的な構成は、データ保持部１０２Ａと同じである。ＮチャネルＭＯＳトランジスタ１０４Ｂは、ビット線６８Ｂと記憶ノード１１２との間に接続され、ゲートがワード線７０Ｂに接続される。キャパシタ１０６Ｂは、記憶ノード１１２とセルプレート１２２との間に接続され、キャパシタ１０６Ａが記憶するデータの反転データに対応する電荷を蓄積する。電荷補填回路１０８Ｂは、ＰチャネルＴＦＴ１１８およびＮチャネルＭＯＳトランジスタ１２０からなるインバータで構成され、このインバータの入力ノードおよび出力ノードがそれぞれ記憶ノード１１０，１１２に接続される構成となっている。

キャパシタ１０６Ａに電荷が蓄電され、キャパシタ１０６Ｂに電荷が蓄電されていない状態がデータ“１”に対応するものとして、このメモリセルの動作について説明すると、データ“１”の書込みが行なわれるときは、ビット線６８Ａ，６８Ｂがそれぞれ内部電源電圧ｉｎｔ．Ｖｃｃおよび接地電圧ＧＮＤにプリチャージされ、ワード線７０Ａ，７０Ｂが活性化される。これによって、ＮチャネルＭＯＳトランジスタ１０４Ａ，１０４ＢがＯＮし、ビット線６８ＡからＮチャネルＭＯＳトランジスタ１０４Ａおよび記憶ノード１１０を介してキャパシタ１０６Ａに内部電源電圧ｉｎｔ．Ｖｃｃが印加され、キャパシタ１０６Ａに電荷が蓄電される。一方、ビット線６８ＢからはＮチャネルＭＯＳトランジスタ１０４Ｂおよび記憶ノード１１２を介してキャパシタ１０６Ｂに接地電圧ＧＮＤが印加され、キャパシタ１０６Ｂからビット線６８Ｂに電荷が放電される。

データ“１”が書込まれると、記憶ノード１１０，１１２は、それぞれＨレベル，Ｌレベルとなり、ＰチャネルＴＦＴ１１４，１１８およびＮチャネルＭＯＳトランジスタ１１６，１２０は、それぞれＯＮ，ＯＦＦ，ＯＦＦ，ＯＮする。ここで、ＰチャネルＴＦＴ１１４，１１８のＯＮ電流およびＯＦＦ電流は、それぞれ１×１０^-11Ａおよび１×１０^-13Ａ程度であり、バルクトランジスタのＯＦＦ電流による記憶ノード１１０，１１２からのリーク電流は１×１０^-15Ａ程度であるところ、ＰチャネルＴＦＴ１１４のＯＮ電流は、記憶ノード１１０からのリーク電流を４桁上回るため、データ“１”が書込まれた後、ＰチャネルＴＦＴ１１４によって電源ノード７２から記憶ノード１１０およびこれに接続されるキャパシタ１０６Ａを充電することができる。一方、記憶ノード１１２およびそれに接続されるキャパシタ１０６Ｂの電荷は、ＯＮしているＮチャネルＭＯＳトランジスタ１２０によって引抜かれるので、記憶ノード１１２は、接地電圧ＧＮＤレベルに保持される。

このように、記憶ノード１１０，１１２は、それぞれ内部電源電圧ｉｎｔ．Ｖｃｃおよび接地電圧ＧＮＤレベルとなり、この電圧状態は、電荷補填回路１０８Ａ，１０８Ｂが連動することによってラッチされ、その後リフレッシュ動作することなく、書込まれたデータ“１”が保持される。

なお、上述した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。

データ読出時は、予めビット線６８Ａ，６８Ｂが電圧ｉｎｔ．Ｖｃｃ／２にプリチャージされた後、ワード線７０Ａ，７０Ｂが活性化される。そうすると、ＮチャネルＭＯＳトランジスタ１０４Ａ，１０４ＢがそれぞれＯＮし、キャパシタ１０６Ａ，１０６Ｂの蓄電状態に応じて、ビット線６８Ａの電位は僅かに上昇し、ビット線６８Ｂの電位は僅かに下降する。そして、この電圧変化は、図示されないセンスアンプによって比較され、ビット線６８Ａ，６８Ｂの電圧がそれぞれ内部電源電圧ｉｎｔ．Ｖｃｃおよび接地電圧ＧＮＤまで増幅される。このビット線６８Ａの電圧レベルがデータ“１”に対応する。

なお、データ保持部１０２Ａ，１０２Ｂは、その回路構成が同じであるので、データ“０”の書込み、保持、および読出しの各動作は、上述したデータ保持部１０２Ａ，１０２Ｂの動作が互いに入れ替わるだけで上述の動作と同様の動作が行なわれるので、その説明は繰り返さない。

このように、このデータ保持部１０２Ａ，１０２Ｂは、ＤＲＡＭと同じく一対のキャパシタおよびＮチャネルＭＯＳトランジスタを基本構成要素とし、キャパシタの電荷を電荷補填回路によって補填するので、リフレッシュ動作が不要である。そして、電荷補填回路に含まれるＰチャネルＴＦＴによってスタンバイ電流が決定されるので、このメモリセルにおけるスタンバイ電流は、ＳＲＡＭのそれと同等であり小さい。したがって、スタンバイ時にバッテリでバックアップして記憶データを保持する場合、内部回路１８に含まれる記憶部の記憶状態を長期にわたり維持することができる。

ここで、このメモリセル１００は、キャパシタを用いてデータを記憶するので、α線等によるソフトエラーに極めて強い特性を有している。すなわち、α線によるソフトエラーは、α線が基板に入射するとその飛程に沿って発生した電子がＮ型拡散領域に収集され、この収集された電子によってデータの反転が発生する。しかしながら、このメモリセル１００においては、メモリセル１００を構成するＮチャネルＭＯＳトランジスタ１０４Ａ，１０４Ｂ，１１６，１２０上にキャパシタ１０６Ａ，１０６Ｂが別途設けられ、このキャパシタに電荷が保持されている。

そして、このメモリセル１００においては、α線によって収集された電子量よりもキャパシタ１０６Ａ，１０６Ｂによって保持されている電荷量の方が大きいので、収集された電子によるデータの反転は発生しない。したがって、このメモリセル１００によれば、スタンバイ中にソフトエラーを起こすことなく、不揮発的なデータ保持が可能となる。

さらに、このメモリセル１００におけるＰチャネルＴＦＴ１１４，１１８は、第２の基準電圧発生回路１４ＡのＰチャネルＴＦＴ３２〜３６と構造が同じである。言換えると、実施の形態２で説明したのと同様に、第２の基準電圧発生回路１４Ａは、このメモリセル１００におけるＰチャネルＴＦＴと同一構造のＰチャネルＴＦＴを用いて構成される。したがって、第２の基準電圧発生回路１４ＡのＰチャネルＴＦＴ３２〜３６をメモリセル１００のＰチャネルＴＦＴ１１４，１１８と同じプロセスで形成することができ、第２の基準電圧発生回路１４Ａを効率的に構成することができる。

以上のように、実施の形態３による半導体装置によれば、実施の形態１と同様の効果が得られるうえ、スタンバイ時における記憶部のデータを保持するためのバッテリを備えることによって、実施の形態２による半導体装置１０Ａよりもさらに安定かつ長期間にわたりデータを保持できる擬似的な不揮発性メモリを有する半導体装置が実現できる。

実施の形態４．
実施の形態１では、第１の基準電圧発生回路１２および第２の基準電圧発生回路１４は、直列に接続されるが、実施の形態４では、両回路が並列に接続され、動作モードに応じていずれか一方が基準電圧ラインＬ１と電気的に接続される。

図５は、この発明の実施の形態４による半導体装置１０Ｂの要部の構成を示す回路図である。

図５を参照して、半導体装置１０Ｂは、実施の形態１による半導体装置１０の構成において、ＰチャネルＭＯＳトランジスタＰ５と、ＰチャネルＭＯＳトランジスタＰ４，Ｐ５が接続されるノードＮＤ７とをさらに備え、第２の基準電圧発生回路１４は、ＰチャネルＭＯＳトランジスタＰ５を介して第１の基準電圧発生回路１２と並列に接続される。

ＰチャネルＭＯＳトランジスタＰ５は、ノードＮＤ７と第２の基準電圧発生回路１４のノードＮＤ６との間に接続され、制御信号ＣＳをゲートに受ける。その他の構成は、実施の形態１による半導体装置１０と同じであり、その説明は繰返さない。

なお、ＰチャネルＭＯＳトランジスタＰ４，Ｐ５は、「切替回路」を構成する。

この半導体装置１０Ｂにおいては、制御信号ＣＳがＨレベルになると、ＮチャネルＭＯＳトランジスタＮ３およびＰチャネルＭＯＳトランジスタＰ４がＯＮし、ＰチャネルＭＯＳトランジスタＰ５がＯＦＦする。そうすると、第１の基準電圧発生回路１２が活性化され、第１の基準電圧発生回路１２によって発生された基準電圧Ｖｒｅｆが基準電圧ラインＬ１に出力される。第２の基準電圧発生回路１４は、基準電圧ラインＬ１と電気的に分離される。

そして、内部電圧発生回路１６は、第１の基準電圧発生回路１２によって発生された基準電圧Ｖｒｅｆに基づいて内部電源電圧ｉｎｔ．Ｖｃｃを発生し、内部回路１８に含まれる各回路は、その内部電源電圧ｉｎｔ．Ｖｃｃを受けて動作する。

一方、制御信号ＣＳがＬレベルになると、ＮチャネルＭＯＳトランジスタＮ３およびＰチャネルＭＯＳトランジスタＰ４がＯＦＦし、ＰチャネルＭＯＳトランジスタＰ５がＯＮする。そうすると、第１の基準電圧発生回路１２が不活性化され、第１の基準電圧発生回路１２において貫通電流Ｉｐ１は流れなくなる。また、第１の基準電圧発生回路１２は、基準電圧ラインＬ１から電気的に分離される。

そして、第２の基準電圧発生回路１４が基準電圧ラインＬ１と電気的に接続され、第２の基準電圧発生回路１４が発生する基準電圧Ｖｒｅｆが内部電圧発生回路１６に供給される。内部電圧発生回路１６は、第２の基準電圧発生回路１４によって発生された基準電圧Ｖｒｅｆに基づいて内部電源電圧ｉｎｔ．Ｖｃｃを発生し、その発生した内部電源電圧ｉｎｔ．Ｖｃｃを内部回路１８へ供給する。

この実施の形態４による半導体装置１０Ｂにおいて、第１および第２の基準電圧発生回路１２，１４を切替える構成としたのは、以下の理由による。第１の基準電圧発生回路１２の貫通電流Ｉｐ１と第２の基準電圧発生回路１４の貫通電流Ｉｐ２との差が小さい場合、第１および第２の基準電圧発生回路１２，１４の電流駆動力の差も小さくなる。そして、貫通電流Ｉｐ１，Ｉｐ２の差が特に１桁以内であるような場合には、図１に示した実施の形態１のような構成とすると、動作時において、第１の基準電圧発生回路１２の出力が第２の基準電圧発生回路１４の出力の影響を受けてしまう。しかしながら、この半導体装置１０Ｂは、第１および第２の基準電圧発生回路１２，１４を切替可能な切替回路を備えるので、第１および第２の基準電圧発生回路１２，１４の出力の干渉を防止することができる。

なお、特に図示しないが、第２の基準電圧発生回路１４と接地ノード２２との間に制御信号ＣＳの反転信号をゲートに受けるＮチャネルＭＯＳトランジスタまたは制御信号ＣＳをゲートに受けるＰチャネルＭＯＳトランジスタを設けてもよい。第２の基準電圧発生回路１４における貫通電流Ｉｐ２は小さいが、こうすることで、動作時における第２の基準電圧発生回路１４の消費電流を０とすることができる。

以上のように、この実施の形態４によっても、実施の形態１と同様の効果を得ることができるうえ、第１および第２の基準電圧発生回路１２，１４の出力の干渉を防止することができる。

実施の形態５．
実施の形態５では、第１の基準電圧発生回路および第２の基準電圧発生回路が並列に接続され、第２の基準電圧発生回路は、ＴＦＴで構成される。

図６は、この発明の実施の形態５による半導体装置１０Ｃの要部の構成を示す回路図である。

図６を参照して、半導体装置１０Ｃは、実施の形態４による半導体装置１０Ｂの構成において、第２の基準電圧発生回路１４に代えて第２の基準電圧発生回路１４Ａを備える。第２の基準電圧発生回路１４Ａの構成は、実施の形態２において既に説明したので、その説明は繰返さない。

この半導体装置１０Ｃの動作は、実施の形態４による半導体装置１０Ｂの動作と同じである。したがって、この半導体装置１０Ｃも、半導体装置１０Ｂと同様に、第１および第２の基準電圧発生回路１２，１４Ａを切替可能な切替回路を備えることによって、第１および第２の基準電圧発生回路１２，１４Ａの出力の干渉を防止することができる。

なお、この半導体装置１０Ｃにおける内部回路１８も、実施の形態２で説明したように、ＴＦＴ負荷型のＳＲＡＭを含んでもよい。また、ＴＦＴ負荷型のＳＲＡＭに代えて、実施の形態３で説明した記憶部を含んでもよい。この場合、上記のＳＲＡＭまたは記憶部のメモリセルにおけるＰチャネルＴＦＴと同じ構造のＰチャネルＴＦＴを用いて第２の基準電圧発生回路１４Ａを構成することによって、第２の基準電圧発生回路１４Ａを効率的に構成することができる。

以上のように、この実施の形態５によっても、実施の形態１と同様の効果を得ることができるうえ、第１および第２の基準電圧発生回路１２，１４Ａの出力の干渉を防止することができる。

なお、上記の実施の形態１，４における第２の基準電圧発生回路１４の抵抗数および実施の形態２，３，５における第２の基準電圧発生回路１４ＡのＴＦＴの数は、これらに限られるものではない。基準電圧Ｖｒｅｆやスタンバイ時における貫通電流Ｉｐ２の許容範囲などに基づいて、適切な抵抗数およびＴＦＴの数ならびにそれらの抵抗値が決定される。

また、上記の各実施の形態における第１の基準電圧発生回路１２は、しきい値電圧基準型の電圧発生回路に限られるものではない。たとえば、ダイオード接続型、バンドギャップ基準型など、一般的に知られている従来の基準電圧発生回路を用いてもよい。

また、上記の各実施の形態では、第１および第２の基準電圧発生回路によって発生される基準電圧Ｖｒｅｆは、内部電圧発生回路１６の基準電圧として用いられるものとしたが、基準電圧Ｖｒｅｆの用途は、これに限られるものではない。半導体装置においては、基準電圧Ｖｒｅｆは、様々な回路によって用いられ、それらの各回路において第１および第２の基準電圧発生回路によって発生される基準電圧Ｖｒｅｆを用いることができる。

また、上記の実施の形態２，３，５においては、第２の基準電圧発生回路１４Ａを構成するＴＦＴは、Ｐチャネル型としたが、Ｎチャネル型であってもよい。この場合も、第２の基準電圧発生回路１４Ａにおける貫通電流Ｉｐ２を極めて小さくすることができる。

また、上記の各実施の形態では、第１の基準電圧発生回路１２と基準電源ラインＬ１との間、および第２の基準電圧発生回路１４，１４Ａと基準電源ラインＬ１との間には、それぞれＰチャネルＭＯＳトランジスタＰ４，Ｐ５が設けられたが、これはＮチャネルＭＯＳトランジスタであってもよい。この場合は、ＮチャネルＭＯＳトランジスタにおいてしきい値電圧分の電圧降下が発生しないよう、ＮチャネルＭＯＳトランジスタのゲート電圧をブーストするなどの対応が必要である。

また、抵抗Ｒ４〜Ｒ６で構成される第２の基準電圧発生回路１４を備える実施の形態１，４において、図３で示したメモリセル５０の構成においてＰチャネルＴＦＴを高抵抗に置換えた高抵抗負荷型のＳＲＡＭを内部回路１８が含んでもよい。あるいは、図４で示したメモリセル１００の構成においてＰチャネルＴＦＴを高抵抗に置換えたメモリセルからなる記憶部を内部回路１８が含んでもよい。高抵抗負荷型のＳＲＡＭ、およびメモリセル１００の構成においてＰチャネルＴＦＴを高抵抗に置換えたメモリセルからなる記憶部も、それぞれＴＦＴ負荷型のＳＲＡＭ、およびメモリセル１００からなる記憶部と同等の動作を行うことができる。したがって、上記のＳＲＡＭまたは記憶部のメモリセルにおける高抵抗と同じものを用いて第２の基準電圧発生回路１４を構成することによって、第２の基準電圧発生回路１４を効率的に構成することができる。

また、上記の各実施の形態においては、第１の基準電圧発生回路１２を基準電圧ラインＬ１と接続または切離すためにＰチャネルＭＯＳトランジスタＰ４が設けられたが、このＰチャネルＭＯＳトランジスタＰ４に代えて、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを並列に接続したトランスファーゲートを設けてもよい。こうすることで、より広範囲の電圧を第１の基準電圧発生回路１２から基準電圧ラインＬ１へ伝達することができる。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この半導体装置においては、動作時は、従来型の第１の基準電圧発生回路を活性化させ、スタンバイ時は、第１の基準電圧発生回路を不活性化させ、かつ、第１の基準電圧発生回路よりも貫通電流の小さい第２の基準電圧発生回路によって発生される基準電圧を用いるようにしたので、スタンバイ時の低電流特性が必要な半導体装置全般に利用することができる。

この発明の実施の形態１による半導体装置の要部の構成を示す回路図である。 この発明の実施の形態２による半導体装置の要部の構成を示す回路図である。 図２に示す内部回路に含まれるＳＲＡＭのメモリセルの構成を示す回路図である。 実施の形態３による半導体装置の内部回路に含まれる記憶部のメモリセルの構成を示す回路図である。 この発明の実施の形態４による半導体装置の要部の構成を示す回路図である。 この発明の実施の形態５による半導体装置の要部の構成を示す回路図である。

符号の説明

１０，１０Ａ〜１０Ｃ 半導体装置、１２ 第１の基準電圧発生回路、１４，１４Ａ 第２の基準電圧発生回路、１６ 内部電圧発生回路、１８ 内部回路、２０，７２ 電源ノード、２２，７４ 接地ノード、３２〜３６，６０，６２，１１４，１１８ ＰチャネルＴＦＴ、５０，１００ メモリセル、５２〜５８，１０４Ａ，１０４Ｂ，１１６，１２０，Ｎ１〜Ｎ３ ＮチャネルＭＯＳトランジスタ、６４，６６，１１０，１１２ 記憶ノード、６８Ａ，６８Ｂ ビット線、７０，７０Ａ，７０Ｂ ワード線、１０２Ａ，１０２Ｂ データ保持部、１０６Ａ，１０６Ｂ，Ｃ１，Ｃ２ キャパシタ、１０８Ａ，１０８Ｂ 電荷補填回路、１２２ セルプレート、Ｐ１〜Ｐ５ ＰチャネルＭＯＳトランジスタ、Ｒ１〜Ｒ６ 抵抗、Ｉｖ インバータ、Ｌ１ 基準電圧ライン、Ｌ２ 内部電源ライン、ＮＤ１〜ＮＤ７ ノード。

Claims (6)

1. スタンバイ時に不活性化され、非スタンバイ時である動作時に所定の基準電圧を発生して基準電圧線に出力する第１の基準電圧発生回路と、
   前記第１の基準電圧発生回路よりも小さい貫通電流で前記スタンバイ時に前記基準電圧を発生し、その発生した基準電圧を前記基準電圧線に出力する第２の基準電圧発生回路とを備える半導体装置。
2. 前記第２の基準電圧発生回路は、常時、前記基準電圧線と電気的に接続され、かつ、活性化される、請求項１に記載の半導体装置。
3. 前記第２の基準電圧発生回路は、
   各々がポリシリコンで構成され、かつ、前記基準電圧よりも高い第１の電源電圧が印加される第１のノードと前記基準電圧が発生される第２のノードとの間に直列接続される少なくとも１つの第１の抵抗素子と、
   各々が前記ポリシリコンで構成され、かつ、前記第２のノードと前記基準電圧よりも低い第２の電源電圧が印加される第３のノードとの間に直列接続される少なくとも１つの第２の抵抗素子とを含み、
   前記少なくとも１つの第１の抵抗素子および前記少なくとも１つの第２の抵抗素子の各々は、オン状態の薄膜トランジスタからなる、請求項１または請求項２に記載の半導体装置。
4. データを記憶する複数のメモリセルを含む記憶回路をさらに備え、
   前記第２の基準電圧発生回路は、
   各々がポリシリコンで構成され、かつ、前記基準電圧よりも高い第１の電源電圧が印加される第１のノードと前記基準電圧が発生される第２のノードとの間に直列接続される少なくとも１つの第１の抵抗素子と、
   各々が前記ポリシリコンで構成され、かつ、前記第２のノードと前記基準電圧よりも低い第２の電源電圧が印加される第３のノードとの間に直列接続される少なくとも１つの第２の抵抗素子とを含み、
   前記複数のメモリセルの各々は、前記ポリシリコンで構成される第３の抵抗素子を含み、
   前記少なくとも１つの第１の抵抗素子、前記少なくとも１つの第２の抵抗素子、および前記第３の抵抗素子の各々は、同一の構造からなる、請求項１または請求項２に記載の半導体装置。
5. 前記動作時、前記第１の基準電圧発生回路を前記基準電圧線と電気的に接続し、前記スタンバイ時、前記第２の基準電圧発生回路を前記基準電圧線と電気的に接続する切替回路をさらに備える、請求項１に記載の半導体装置。
6. 前記基準電圧を用いて当該半導体装置の内部電源電圧を発生する内部電圧発生回路と、
   前記基準電圧よりも高い第１の電源電圧が印加される第１のノードと前記内部電圧発生回路によって発生される前記内部電源電圧が出力される内部電源線との間に接続される第１の容量素子と、
   前記内部電源線と前記基準電圧よりも低い第２の電源電圧が印加される第２のノードとの間に接続される第２の容量素子とをさらに備える、請求項１に記載の半導体装置。

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