JP5078118B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置にかかわり、特にはＤＲＡＭにおいて“１”,“０”両データのリテンション特性を改善するための技術に関する。
近年、特に混載ＤＲＡＭにはＳＯＣ（System On Chip）を低コストで実現するための高集積化が求められている。メモリ面積の大半を占めるのがメモリアレイ部であり、高集積化を実現するためにメモリセルトランジスタや高誘電率絶縁膜を用いたメモリキャパシタの微細化技術によってメモリセル自体の面積縮小が行われてきた。
スタック型メモリセルの場合、微細化によるキャパシタ表面積の減少に対して、新しい高誘電率絶縁膜の導入によってキャパシタ容量の確保は図っている。しかし、キャパシタ容量を増大させるには絶縁膜厚を極限まで薄くする必要があり、これがキャパシタ絶縁膜のトンネルリーク電流を増大させている。さらに、微細化プロセスではロジックコンパチビリティが強く要求され、ストレージノードがシリサイド化されるが、これによってストレージノードの接合リークの増大が発生する。
図１０はリーク電流によるストレージノード電圧のリテンション時間依存性を模式的に示す。“０”データに対してはキャパシタ絶縁膜のトンネルリークが支配的となるので、時間が経つとともにストレージノード電圧はセルプレート電圧ＶＣＰに向かって増大する。一方、“１”データに対してはアクセストランジスタのチャネルリークや接合リークが影響し、最終的には基板バイアス電圧ＶＢＢに向かって減少する。
ビット線１本当たりの寄生容量をＣｂ、キャパシタＣの容量をＣｓ、ビット線プリチャージ電圧ＶＢＰと“０”ストレージノード電圧Ｖ０との電位差をΔＶＤＬ（ΔＶＤＬ＝ＶＢＰ−Ｖ０）、“１”ストレージ電圧Ｖ１とビット線プリチャージ電圧ＶＢＰとの電位差をΔＶＤＨを（ΔＶＤＨ＝Ｖ１−ＶＢＰ）とする。
リテンション時間ｔｐで、メモリセルＭＣの“０”データがビット線ＢＬ上に読み出されたときの、相補ビット線／ＢＬとの間に生じる電位差であるセンシングシグナルΔＶＬの大きさ、同じく“１”データのセンシングシグナルΔＶＨの大きさはそれぞれ、
ΔＶＬ＝ｋ・ΔＶＤＬ＝ｋ・（ＶＢＰ−Ｖ０）
ΔＶＨ＝ｋ・ΔＶＤＨ＝ｋ・（Ｖ１−ＶＢＰ）
ｋ＝１／（Ｃｂ／Ｃｓ＋１）
で表される。
“１”ストレージ電圧Ｖ１についての差分電圧（Ｖ１−ＶＢＰ）の下限電圧をＶ１m、“０”ストレージノード電圧Ｖ０についての差分電圧（ＶＢＰ−Ｖ０）の下限電圧をＶ０mとする。“０”ストレージノード電圧Ｖ０の下限電圧Ｖ０mの有効範囲は時間的にかなり後方までとなるが、“１”ストレージ電圧Ｖ１の下限電圧Ｖ１mの有効範囲は時間的にかなり前で限界となる。すなわち、“１”データのリーク電流が相対的に大きいために、リテンション時間ｔｐの後は“１”データのセンシングシグナル量の減少が顕著となることから、“１”ストレージ電圧Ｖ１の下限電圧Ｖ１mの有効範囲がリテンション時間ｔｐを律速することとなる。
これに対して、図１１に示されるように、“１”ストレージ電圧Ｖ１についてリテンション時間の延長のためにビット線プリチャージ電圧ＶＢＰを下げることで、リテンション時間後の“１”データのセンシングシグナルを確保し、“１”データリテンション時間を改善する手法がある（例えば特許文献１参照）。この場合、ビット線プリチャージ電圧ＶＢＰをセルプレート電圧ＶＣＰよりも低く設定している。“１”ストレージ電圧Ｖ１の下限電圧Ｖ１mの有効範囲は時間的にかなり後方まであるが、“０”ストレージノード電圧Ｖ０の下限電圧Ｖ０mの有効範囲は時間的にかなり前で限界となる。すなわち、“０”ストレージノード電圧Ｖ０の下限電圧Ｖ０mの有効範囲がリテンション時間ｔｐを律速することとなる。
特開平１１−１６３５４号公報
しかし、図１１の従来技術においては、リテンション時間ｔｐの後の“１”データセンシングシグナルは確保できるが、最新の微細化混載ＤＲＡＭプロセスでは高誘電率絶縁膜のトンネルリーク電流の増大が顕著であるため、逆に“０”データのセンシングシグナルが減少する。ビット線プリチャージ電圧ＶＢＰがセルプレート電圧ＶＣＰよりも低く設定されているため、“０”ストレージノード電圧Ｖ０の下限電圧Ｖ０mの有効範囲は、“０”ストレージノード電圧Ｖ０がビット線プリチャージ電圧ＶＢＰを超える範囲には拡張できない。つまり、“０”ストレージノード電圧Ｖ０の下限電圧Ｖ０mの有効範囲がリテンション時間ｔｐを律速してしまうという課題がある。
本発明は、このような事情に鑑みて創作したものであり、“０”データのリテンション特性を改善し、結果として“１”,“０”両データのリテンション特性を改善することを目的としている。
本発明による半導体記憶装置は、
ソースがビット線に接続されゲートがワード線に接続されたアクセストランジスタと前記アクセストランジスタのドレインにストレージ電極が接続されたキャパシタから構成され、行および列方向にマトリックス状に配置された複数のメモリセルと、
前記アクセストランジスタのソースに前記ビット線を介して接続されたセンスアンプ回路と、
前記センスアンプ回路に供給されるセンスアンプ供給電圧よりも低くメモリセル基板バイアス電圧に依存するビット線プリチャージ電圧を発生し、選択スイッチを介して前記ビット線に供給するビット線プリチャージ電圧発生回路と、
前記ビット線プリチャージ電圧発生回路による前記ビット線プリチャージ電圧よりも低く前記メモリセル基板バイアス電圧に依存するセルプレート電圧を発生し、前記キャパシタのプレート電極に供給するセルプレート電圧発生回路とを備えたものである。
この構成によれば、"１"ストレージ電圧についてリテンション時間の延長のためにビット線プリチャージ電圧を低めに設定しても、セルプレート電圧はその低めに設定したビット線プリチャージ電圧よりも低いものとなる。したがって、キャパシタ絶縁膜のトンネルリークに起因して"０"ストレージノード電圧がセルプレート電圧に接近するように増大した場合に、その上限であるセルプレート電圧がビット線プリチャージ電圧よりも低く設定されているため、"０"ストレージノード電圧はビット線プリチャージ電圧を超えることはなく、"０"データセンシングシグナルは確保される。その結果として、リテンション時間の延長化が実効あるものとなり、"１","０"両データのリテンション特性が矛盾なく改善される。
この構成においては、セルプレート電圧とプリチャージ電圧とをメモリセル基板バイアス電圧に依存して発生させている。メモリセル基板バイアス電圧が下がり、メモリセルの接合リークが増大して"１"データリーク速度が増大したとしても、同時にビット線プリチャージ電圧も下がるので、"１"データのリテンション特性が向上し、しかも、同時にセルプレート電圧も下がるので、"０"データのリテンション特性も向上する。つまり、メモリセル基板バイアス電圧の変動に対して、データのリテンション特性の悪化を防ぐように調整することが可能となる。
上記構成の半導体記憶装置において、前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、それぞれの前記差動増幅器に対する参照電圧発生回路を共用しているという態様がある。この構成によれば、電源電圧の変動に対して、ビット線プリチャージ電圧とセルプレート電圧との差分の変動が小さく、安定した動作が可能となる。
また上記構成の半導体記憶装置において、前記セルプレート電圧発生回路は、前記セルプレート電圧が前記ビット線プリチャージ電圧発生回路による前記ビット線プリチャージ電圧を基準に発生されるように構成されているという態様がある。この構成によれば、ビット線プリチャージ電圧が差動増幅器などの特性ばらつきなどのためにビット線プリチャージ電圧発生回路への参照電圧からずれたとしても、セルプレート電圧発生回路によるセルプレート電圧は、実際に供給されているビット線プリチャージ電圧を基準として降圧したものであるので、セルプレート電圧の設定精度を向上させることが可能となる。
また上記構成の半導体記憶装置において、前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、前記セルプレート電圧発生回路の参照電圧発生回路は、前記ビット線プリチャージ電圧発生回路の出力端子に接続され、前記ビット線プリチャージ電圧と接地電圧との中間電圧を発生するように構成されているという態様がある。この構成によれば、ビット線プリチャージ電圧がビット線プリチャージ回路での電流消費や差動増幅器の特性ばらつきなどのために参照電圧からずれたとしても、セルプレート電圧は、実際に供給されているビット線プリチャージ電圧を基準として、それを降圧したものであることから、セルプレート電圧の設定精度を向上させることが可能となる。
また上記構成の半導体記憶装置において、前記ビット線プリチャージ電圧発生回路は、フィードバック制御される差動増幅器で構成されているとともに、前記セルプレート電圧発生回路は、前記ビット線プリチャージ電圧発生回路による前記ビット線プリチャージ電圧と接地電圧との中間電圧のソースフォロワに構成されているという態様がある。ビット線プリチャージ電圧発生回路は、電流消費のあるビット線プリチャージ回路に電流を供給することから、フィードバック制御が必須である。これに対して、セルプレート電圧発生回路は、電流消費の発生しないセルプレートを一定電圧に保持するためのセルプレート電圧を供給するものである。したがって、セルプレート電圧発生回路ではフィードバック制御のための差動増幅器を省略することも可能であり、差動増幅器を省略することにより、性能を劣化させずに差動増幅器を省略した分だけ面積の削減が可能となる。
上記構成の半導体記憶装置において、前記ビット線プリチャージ電圧と前記セルプレート電圧との差電圧は、前記センスアンプ回路に供給されるセンスアンプ供給電圧から独立した一定電圧とされているという態様がある。この構成においては、ビット線プリチャージ電圧とセルプレート電圧との差電圧が電源電圧に依存しない一定電圧に設定されているため、電源電圧が高くなったときにもメモリセルのキャパシタの絶縁膜の信頼性を損なわずにリテンション特性を向上させることが可能となる。
また上記の構成の半導体記憶装置において、前記ビット線プリチャージ電圧と前記セルプレート電圧との差電圧は、トランジスタのしきい値電圧よりも小さい電圧に設定されているという態様がある。
そして、前記ビット線プリチャージ電圧と前記セルプレート電圧との差電圧を、トランジスタのしきい値電圧よりも小さい電圧に設定するに際して、前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、前記セルプレート電圧発生回路の前記差動増幅器の参照電圧は、前記ビット線プリチャージ電圧と前記ビット線プリチャージ電圧をダイオード降圧した電圧との中間電圧に設定されているという態様がある。
上記のように構成すれば、ビット線プリチャージ電圧とセルプレート電圧との差電圧がトランジスタのしきい値電圧以下の一定電圧に設定されるため、キャパシタ絶縁膜の信頼性をより高めて、リテンション特性も向上させることが可能となる。
また上記の構成の半導体記憶装置において、前記セルプレート電圧発生回路は、前記セルプレート電圧を電圧クランプによって制限された電圧範囲内で発生させるという態様がある。
この構成において、セルプレート電圧発生回路が発生するセルプレート電圧は電圧クランプによって所定の電圧範囲内に制限されるので、セルプレート電圧がノイズの影響などで変動したとしても、そのセルプレート電圧はある一定電圧よりも下がることはなく、キャパシタ絶縁膜の信頼性を損なわずにリテンション特性の向上が期待される。
上記の電圧クランプに言及した半導体記憶装置において、前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、前記セルプレート電圧発生回路は、前記セルプレート電圧の出力端子にダイオードクランプ回路が接続されているという態様がある。この構成によれば、上記のリテンション特性に優れノイズの影響に強い半導体記憶装置を簡単に構成することが可能となる。
上記のメモリセル基板バイアス電圧に言及した半導体記憶装置において、前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路に対する参照電圧発生回路は、前記センスアンプ供給電圧と前記メモリセル基板バイアス電圧との中間電圧を発生するように構成されているという態様がある。この構成によれば、上記のリテンション特性に優れメモリセル基板バイアス電圧の変動に強い半導体記憶装置を簡単に構成することが可能となる。
本発明によれば、ビット線プリチャージ電圧よりもセルプレート電圧を低く設定するように構成してあるので、“１”,“０”両データのリテンション特性を矛盾なく改善することができる。
以下、本発明にかかわる半導体記憶装置の実施の形態を図面を用いて詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態１における半導体記憶装置の構成を示す回路図である。図１において、ＢＬ，ＮＢＬはビット線、ＷＬはワード線、ＭＣはメモリセル、ＶＢＢはメモリセル基板バイアス電圧、１はビット線プリチャージ回路、ＰＲはプリチャージ制御信号線、２はセンスアンプ回路、ＳＥ，ＮＳＥはセンスアンプ制御信号線、ＶＤＤは電源電圧（センスアンプ供給電圧）、３はビット線プリチャージ電圧発生回路、ＶＢＰはビット線プリチャージ電圧、４はセルプレート電圧発生回路、ＶＣＰはセルプレート電圧、５は参照電圧発生回路である。
アクセストランジスタＡＴとキャパシタＣからなるメモリセルＭＣがビット線ＢＬとワード線ＷＬに接続されている。すなわち、アクセストランジスタＡＴのソースがビット線ＢＬに接続され、ドレインがキャパシタＣのストレージ電極に接続され、ゲートがワード線ＷＬに接続されている。キャパシタＣのプレート電極がセルプレート電圧発生回路４の出力端子に接続され、セルプレート電圧ＶＣＰが印加されるようになっている。以上のようなメモリセルＭＣが行列方向に多数マトリックス状に並列配置され、メモリセルアレイを構成している。ビット線ＢＬ，ＮＢＬは、センスアンプ回路２に接続されているとともに、ビット線プリチャージ回路１の選択スイッチＱ１，Ｑ２を介してビット線プリチャージ電圧発生回路３の出力端子に接続され、ビット線プリチャージ電圧ＶＢＰが印加されるようになっている。センスアンプ回路２に供給されるセンスアンプ供給電圧ＶＤＤ（電源電圧）はビット線プリチャージ電圧ＶＢＰより高く、セルプレート電圧ＶＣＰはビット線プリチャージ電圧ＶＢＰよりも低く設定されている。
図２は本実施の形態におけるビット線プリチャージ電圧発生回路３とセルプレート電圧発生回路４と参照電圧発生回路５の構成を示す回路図である。図２において、Ｒａ，Ｒｂ，Ｒｃは抵抗素子、ＲＥＦ１，ＲＥＦ２は参照電圧、ＯＡ１，ＯＡ２は差動増幅器、ＱＰ１，ＱＰ２はＰＭＯＳトランジスタである。
参照電圧発生回路５は、電源電圧ＶＤＤの端子と接地電圧ＶＳＳの端子の間に直列に介挿された抵抗素子Ｒａ，Ｒｂ，Ｒｃから構成され、電源電圧ＶＤＤと接地電圧ＶＳＳとの差電圧の抵抗分割によって発生した参照電圧ＲＥＦ１，ＲＥＦ２をビット線プリチャージ電圧発生回路３とセルプレート電圧発生回路４に供給するようになっている。すなわち、抵抗素子Ｒａと抵抗素子Ｒｂの接続点がビット線プリチャージ電圧発生回路３における差動増幅器ＯＡ１の非反転入力端子（＋）に接続されている。また、抵抗素子Ｒｂと抵抗素子Ｒｃの接続点がセルプレート電圧発生回路４における差動増幅器ＯＡ２の非反転入力端子（＋）に接続されている。ビット線プリチャージ電圧発生回路３とセルプレート電圧発生回路４とは参照電圧発生回路５を共用している。
ビット線プリチャージ電圧発生回路３は、差動増幅器ＯＡ１とＰＭＯＳトランジスタＱＰ１からなり、差動増幅器ＯＡ１の出力端子はＰＭＯＳトランジスタＱＰ１のゲートに接続され、ＰＭＯＳトランジスタＱＰ１のソースは電源電圧ＶＤＤの端子に接続され、ドレインは差動増幅器ＯＡ１の反転入力端子（−）に負帰還接続されているとともに、図１のビット線プリチャージ回路１の選択スイッチＱ１，Ｑ２を介してビット線ＢＬ，ＮＢＬに接続されてビット線プリチャージ電圧ＶＢＰを供給するようになっている。
セルプレート電圧発生回路４は、差動増幅器ＯＡ２とＰＭＯＳトランジスタＱＰ２からなり、差動増幅器ＯＡ２の出力端子はＰＭＯＳトランジスタＱＰ２のゲートに接続され、ＰＭＯＳトランジスタＱＰ２のソースは電源電圧ＶＤＤの端子に接続され、ドレインは差動増幅器ＯＡ２の反転入力端子（−）に負帰還接続されているとともに、図１のメモリセルＭＣにおけるキャパシタＣのプレート電極に接続されてセルプレート電圧ＶＣＰを供給するようになっている。
ビット線プリチャージ電圧発生回路３において、差動増幅器ＯＡ１でのフィードバック制御によりビット線プリチャージ電圧ＶＢＰは参照電圧ＲＥＦ１と等電位になるように制御される。また、セルプレート電圧発生回路４において、差動増幅器ＯＡ２でのフィードバック制御によりセルプレート電圧ＶＣＰは参照電圧ＲＥＦ２と等電位になるように制御される。
差動増幅器ＯＡ２の参照電圧ＲＥＦ２は差動増幅器ＯＡ１の参照電圧ＲＥＦ１よりも常に低いので、セルプレート電圧ＶＣＰはビット線プリチャージ電圧ＶＢＰよりも常に低く設定される。
このような構成を用いることによって、図３に示すように、“１”ストレージ電圧Ｖ１についてリテンション時間ｔｐの延長のためにビット線プリチャージ電圧ＶＢＰのレベルを低めに設定し、センスアンプ回路２に供給される電源電圧ＶＤＤの１／２よりも下げたときにも、キャパシタ絶縁膜トンネル電流によって増大する“０”ストレージノード電圧Ｖ０が接近していくセルプレート電圧ＶＣＰが常にビット線プリチャージ電圧ＶＢＰよりも低いので、“０”データセンシングシグナルが確保されることになり、リテンション特性を向上させることができる。
ビット線プリチャージ電圧ＶＢＰと“０”ストレージノード電圧Ｖ０との電位差をΔＶＤＬ（ΔＶＤＬ＝ＶＢＰ−Ｖ０）、“１”ストレージ電圧Ｖ１とビット線プリチャージ電圧ＶＢＰとの電位差をΔＶＤＨを（ΔＶＤＨ＝Ｖ１−ＶＢＰ）として、
メモリセルＭＣの“０”データのセンシングシグナルΔＶＬの大きさ、“１”データのセンシングシグナルΔＶＨの大きさはそれぞれ、
ΔＶＬ＝ｋ・ΔＶＤＬ＝ｋ・（ＶＢＰ−Ｖ０）
ΔＶＨ＝ｋ・ΔＶＤＨ＝ｋ・（Ｖ１−ＶＢＰ）
ｋ＝１／（Ｃｂ／Ｃｓ＋１）
で表される。
ここで、“０”ストレージノード電圧Ｖ０に注目すると、キャパシタ絶縁膜のトンネルリークに起因して“０”ストレージノード電圧Ｖ０はセルプレート電圧ＶＣＰに接近するように増大するが、その上限はセルプレート電圧ＶＣＰである。セルプレート電圧ＶＣＰはビット線プリチャージ電圧ＶＢＰよりも低く設定されているため、“０”ストレージノード電圧Ｖ０はビット線プリチャージ電圧ＶＢＰを超えることはない。図１１の従来の技術の場合には、ビット線プリチャージ電圧ＶＢＰがセルプレート電圧ＶＣＰより低く設定されているため、“０”ストレージノード電圧Ｖ０がビット線プリチャージ電圧ＶＢＰを超えてしまうことがあり得たが、本実施の形態ではそのようなことは確実に防止されることになる。
“０”ストレージノード電圧Ｖ０についての差分電圧（ＶＢＰ−Ｖ０）の下限電圧Ｖ０mの有効範囲は時間的にかなり後方まである。また、“１”ストレージ電圧Ｖ１についての差分電圧（Ｖ１−ＶＢＰ）の下限電圧Ｖ１mの有効範囲は時間的に余裕をもっており、リテンション時間ｔｐの延長化が図られている。すなわち、“０”データのリテンション特性が改善され、結果として“１”,“０”両データのリテンション特性を矛盾なく改善することができる。
（実施の形態２）
図４は本発明の実施の形態２における半導体記憶装置の構成を示す回路図である。図４において、実施の形態１の図２におけるのと同じ符号は同一構成要素を指している。
本実施の形態においては、ビット線プリチャージ電圧発生回路３における差動増幅器ＯＡ１に対する参照電圧発生回路５ａとは別に、セルプレート電圧発生回路４における差動増幅器ＯＡ２に対する参照電圧発生回路５ｂが設けられている。参照電圧発生回路５ｂでは、抵抗素子Ｒｄと抵抗素子Ｒｅの直列回路がビット線プリチャージ電圧発生回路３の出力端子と接地電圧ＶＳＳの端子との間に接続され、抵抗素子Ｒｄと抵抗素子Ｒｅとの接続点が差動増幅器ＯＡ２の非反転入力端子（＋）に接続されている。差動増幅器ＯＡ２に対する参照電圧ＲＥＦ２は、ビット線プリチャージ電圧発生回路３から出力されるビット線プリチャージ電圧ＶＢＰを抵抗素子Ｒｄと抵抗素子Ｒｅで抵抗分割したものであり、結果として、セルプレート電圧ＶＣＰはビット線プリチャージ電圧ＶＢＰを基準に発生される。その他の構成については、実施の形態１と同様であるので、説明を省略する。
本実施の形態によれば、ビット線プリチャージ電圧ＶＢＰがビット線プリチャージ回路１での電流消費や差動増幅器ＯＡ１の特性ばらつきなどのために参照電圧ＲＥＦ１からずれたとしても、セルプレート電圧ＶＣＰは、実際に供給されているビット線プリチャージ電圧ＶＢＰを基準として、それを降圧したものであることから、セルプレート電圧ＶＣＰの設定精度を向上させることができる。
（実施の形態３）
図５は本発明の実施の形態３における半導体記憶装置の構成を示す回路図である。図５において、実施の形態２の図４におけるのと同じ符号は同一構成要素を指している。
本実施の形態においては、セルプレート電圧発生回路４における差動増幅器ＯＡ２が省かれており、参照電圧発生回路５ｂの抵抗素子Ｒｄと抵抗素子Ｒｅとの接続点がＰＭＯＳトランジスタＱＰ２のゲートに直接接続されている。すなわち、セルプレート電圧発生回路４は、ビット線プリチャージ電圧発生回路３によるビット線プリチャージ電圧ＶＢＰと接地電圧ＶＳＳとの中間電圧のソースフォロワに構成されている。その他の構成については、実施の形態２と同様であるので、説明を省略する。
ビット線プリチャージ電圧発生回路３は、電流消費のあるビット線プリチャージ回路１に電流を供給することから、フィードバック制御のための差動増幅器ＯＡ１が必須である。これに対して、セルプレート電圧発生回路４は、電流消費の発生しないメモリセルＭＣにおけるキャパシタＣのセルプレートを一定電圧に保持するためのセルプレート電圧を供給するものである。したがって、セルプレート電圧発生回路４ではフィードバック制御のための差動増幅器ＯＡ２を省略することも可能である。差動増幅器ＯＡ２を省略することにより、性能を劣化させずに、差動増幅器ＯＡ２を省略した分だけ面積を削減することができる。
（実施の形態４）
図６は本発明の実施の形態４における半導体記憶装置の構成を示す回路図である。図６において、実施の形態２の図４におけるのと同じ符号は同一構成要素を指している。
本実施の形態においては、セルプレート電圧発生回路４に対する参照電圧発生回路５ｂの構成に特徴がある。ＱＮ１はＮＭＯＳトランジスタ、Ｒｆ，Ｒｇは抵抗素子、Ｉｓは定電流源である。ＮＭＯＳトランジスタＱＮ１のドレインがビット線プリチャージ電圧ＶＢＰを出力するＰＭＯＳトランジスタＱＰ１のドレインに接続され、ＮＭＯＳトランジスタＱＮ１のソースが定電流源Ｉｓを介して接地電圧ＶＳＳの端子に接続されている。ＮＭＯＳトランジスタＱＮ１はゲートがドレインに接続されたダイオード構造とされている。また、ＮＭＯＳトランジスタＱＮ１に対して並列に抵抗素子Ｒｆ，Ｒｇの直列回路が接続されている。そして、抵抗素子Ｒｆと抵抗素子Ｒｇとの接続点がセルプレート電圧発生回路４の差動増幅器ＯＡ２の非反転入力端子（＋）に接続されている。
差動増幅器ＯＡ２の参照電圧ＲＥＦ２は、ビット線プリチャージ電圧ＶＢＰから抵抗素子Ｒｆによる降下電圧を減算した電圧であるが、この降下電圧は定電流源Ｉｓによって一定化される。セルプレート電圧ＶＣＰは参照電圧ＲＥＦ２に等しくなるように制御されるから、結局、ビット線プリチャージ電圧ＶＢＰとセルプレート電圧ＶＣＰとの差電圧ΔＶは、抵抗素子Ｒｆの降下電圧に等しくなり、これは電源電圧ＶＤＤから独立した電圧となる。
ビット線プリチャージ電圧ＶＢＰとセルプレート電圧ＶＣＰとの差電圧ΔＶは、センシングシグナル（〜１００ｍＶ）を出力できる最小の電圧であることが望ましい。なぜならば、前記の差電圧ΔＶが大きくなるほど、メモリセルＭＣに“１”データを書き込んだ場合に、メモリセルＭＣのキャパシタＣの絶縁膜に印加される電圧差が大きくなり、絶縁膜破壊のおそれが高まるからである。
本実施の形態においては、ビット線プリチャージ電圧発生回路３およびセルプレート電圧発生回路４は、それぞれフィードバック制御される差動増幅器ＯＡ１，ＯＡ２で構成されているとともに、セルプレート電圧発生回路４の差動増幅器ＯＡ２の参照電圧ＲＥＦ２は、ビット線プリチャージ電圧ＶＢＰとこのビット線プリチャージ電圧ＶＢＰをダイオード構造のＮＭＯＳトランジスタＱＮ１によってダイオード降圧した電圧Ｖｄとの中間電圧に設定されている。
本実施の形態によれば、ビット線プリチャージ電圧ＶＢＰとセルプレート電圧ＶＣＰとの差電圧ΔＶがセンスアンプ回路２に供給される電源電圧ＶＤＤから独立した、トランジスタしきい値電圧以下の一定電圧に設定できるため、キャパシタＣの絶縁膜の信頼性を損なわずにリテンション特性を向上させることができる。
（実施の形態５）
図７は本発明の実施の形態５における半導体記憶装置の構成を示す回路図である。図７において、実施の形態１の図２におけるのと同じ符号は同一構成要素を指している。
本実施の形態においては、ゲートがドレインに接続されたダイオード構造のＰＭＯＳトランジスタＱＰ３がセルプレート電圧発生回路４におけるセルプレート電圧ＶＣＰの出力ノードに接続されて、ダイオードクランプ回路として動作するように構成されている。
本実施の形態によれば、セルプレート電圧ＶＣＰがノイズの影響などで変動したときも、ある一定電圧の電圧よりも下がることはないので、キャパシタ絶縁膜の信頼性を損なわずにリテンション特性を向上させることができる。
（実施の形態６）
図８は本発明の実施の形態６における半導体記憶装置の構成を示す回路図である。図８において、実施の形態１の図２におけるのと同じ符号は同一構成要素を指している。
実施の形態１の場合には、参照電圧発生回路５において、直列接続された抵抗素子Ｒａ，Ｒｂ，Ｒｃが接続されているのが電源電圧ＶＤＤの端子と接地電圧ＶＳＳの端子とである。これに対して、本実施の形態においては、直列接続された抵抗素子Ｒａ，Ｒｂ，Ｒｃが電源電圧ＶＤＤの端子とメモリセル基板バイアス電圧ＶＢＢの端子との間に接続されている。すなわち、ビット線プリチャージ電圧発生回路３およびセルプレート電圧発生回路４の参照電圧ＲＥＦ１，ＲＥＦ２が電源電圧ＶＤＤとメモリセル基板バイアス電圧ＶＢＢとの中間電圧として発生されている。
本実施の形態によれば、メモリセル基板バイアス電圧ＶＢＢが下がり、メモリセルの接合リークが増大して“１”データリーク速度が増大したとしても、同時にビット線プリチャージ電圧ＶＢＰも下がるので、“１”データのリテンション特性が向上する。しかも、同時にセルプレート電圧ＶＣＰも下がるので、“０”データのリテンション特性も向上する。つまり、メモリセル基板バイアス電圧ＶＢＢの変動に対して、データのリテンション特性の悪化を防ぐように調整することができる。
（実施の形態７）
図９は本発明の実施の形態７における半導体記憶装置の構成を示す回路図である。図９において、実施の形態１の図２におけるのと同じ符号は同一構成要素を指している。
本実施の形態においては、参照電圧発生回路５が通常動作モードとテストモードとで状態切り替え可能に構成されている。図９において、図２に対して追加された構成要素として、Ｒｖａ，Ｒｖｂ，Ｒｖｃ，Ｒｖｄは可変抵抗素子、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４はスイッチ素子である。抵抗素子Ｒａと抵抗素子Ｒｂとの間にスイッチ素子ＳＷ１が介挿され、抵抗素子Ｒｂと抵抗素子Ｒｃとの間にスイッチ素子ＳＷ２が介挿されている。電源電圧ＶＤＤの端子と接地電圧ＶＳＳの端子との間に可変抵抗素子Ｒｖａ，Ｒｖｂの直列回路が接続され、可変抵抗素子Ｒｖａと可変抵抗素子Ｒｖｂとの接続点がスイッチ素子ＳＷ３を介して差動増幅器ＯＡ１の非反転入力端子（＋）に接続されている。また、電源電圧ＶＤＤの端子と接地電圧ＶＳＳの端子との間に可変抵抗素子Ｒｖｃ，Ｒｖｄの直列回路が接続され、可変抵抗素子Ｒｖｃと可変抵抗素子Ｒｖｄとの接続点がスイッチ素子ＳＷ４を介して差動増幅器ＯＡ２の非反転入力端子（＋）に接続されている。
通常動作モード時には、スイッチ素子ＳＷ１およびスイッチ素子ＳＷ２がオンにされ、スイッチ素子ＳＷ３およびスイッチ素子ＳＷ４がオフにされる。
また、テストモード時には、スイッチ素子ＳＷ１およびスイッチ素子ＳＷ２がオフにされ、スイッチ素子ＳＷ３およびスイッチ素子ＳＷ４がオンにされる。すなわち、通常動作時とテスト時とで、ビット線プリチャージ電圧発生回路３およびセルプレート電圧発生回路４の参照電圧発生回路を切り替える機能が追加されている。
テストモードにおいては、可変抵抗素子Ｒｖａ，Ｒｖｂ，Ｒｖｃ，Ｒｖｄの抵抗値を任意かつ独立に調整することが可能である。つまり、ビット線プリチャージ電圧ＶＢＰとセルプレート電圧ＶＣＰとの差電圧ΔＶを任意に調整可能である。したがって、ビット線プリチャージ電圧ＶＢＰやセルプレート電圧ＶＣＰに対する動作下限電圧やリテンション特性の依存性の詳細な評価が可能となる。
なお、本発明は上記の実施の形態のみに限定されるものではなく、その要旨を逸脱しない範囲において種々に変更可能であることはいうまでもない。例えば、本発明の実施の形態３と実施の形態６を組み合わせた構成であってもよい。
本発明の半導体記憶装置は、ＤＲＡＭなどにおけるリテンション時間の向上を実現する技術として有用である。
本発明の実施の形態１における半導体記憶装置の構成を示す回路図 本発明の実施の形態１におけるビット線プリチャージ電圧発生回路とセルプレート電圧発生回路と参照電圧発生回路の構成を示す回路図 本発明の実施の形態１におけるストレージノード電圧のリテンション時間依存性を示す特性図 本発明の実施の形態２におけるビット線プリチャージ電圧発生回路とセルプレート電圧発生回路と参照電圧発生回路の構成を示す回路図 本発明の実施の形態３におけるビット線プリチャージ電圧発生回路とセルプレート電圧発生回路と参照電圧発生回路の構成を示す回路図 本発明の実施の形態４におけるビット線プリチャージ電圧発生回路とセルプレート電圧発生回路と参照電圧発生回路の構成を示す回路図 本発明の実施の形態５におけるビット線プリチャージ電圧発生回路とセルプレート電圧発生回路と参照電圧発生回路の構成を示す回路図 本発明の実施の形態６におけるビット線プリチャージ電圧発生回路とセルプレート電圧発生回路と参照電圧発生回路の構成を示す回路図 本発明の実施の形態７におけるビット線プリチャージ電圧発生回路とセルプレート電圧発生回路と参照電圧発生回路の構成を示す回路図 従来の技術におけるストレージノード電圧のリテンション時間依存性を示す特性図 別の従来の技術におけるストレージノード電圧のリテンション時間依存性を示す特性図
符号の説明
１ ビット線プリチャージ回路
２ センスアンプ回路
３ ビット線プリチャージ電圧発生回路
４ セルプレート電圧発生回路
５，５ａ，５ｂ 参照電圧発生回路
ＢＬ，ＮＢＬ ビット線
ＰＲ プリチャージ制御信号線
ＳＥ，ＮＳＥ センスアンプ制御信号線
ＷＬ ワード線
ＯＡ１，ＯＡ２ 差動増幅器
ＱＰ１〜ＱＰ３ ＰＭＯＳトランジスタ
ＱＮ１ ＮＭＯＳトランジスタ
Ｒａ〜Ｒｄ 抵抗素子
Ｒｖａ〜Ｒｖｄ 可変抵抗素子
ＲＥＦ１，ＲＥＦ２ 参照電圧
ＳＷ１〜ＳＷ４ スイッチ素子
ｔｐ リテンション時間
ＶＢＢ メモリセル基板バイアス電圧
ＶＢＰ ビット線プリチャージ電圧
ＶＣＰ セルプレート電圧
ＶＤＤ 電源電圧（センスアンプ供給電圧）

Claims (12)

  1. ソースがビット線に接続されゲートがワード線に接続されたアクセストランジスタと前記アクセストランジスタのドレインにストレージ電極が接続されたキャパシタから構成され、行および列方向にマトリックス状に配置された複数のメモリセルと、
    前記アクセストランジスタのソースに前記ビット線を介して接続されたセンスアンプ回路と、
    前記センスアンプ回路に供給されるセンスアンプ供給電圧よりも低くメモリセル基板バイアス電圧に依存するビット線プリチャージ電圧を発生し、選択スイッチを介して前記ビット線に供給するビット線プリチャージ電圧発生回路と、
    前記ビット線プリチャージ電圧発生回路による前記ビット線プリチャージ電圧よりも低く前記メモリセル基板バイアス電圧に依存するセルプレート電圧を発生し、前記キャパシタのプレート電極に供給するセルプレート電圧発生回路とを備えた半導体記憶装置。
  2. 前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、それぞれの前記差動増幅器に対する参照電圧発生回路を共用している請求項１に記載の半導体記憶装置。
  3. 前記セルプレート電圧発生回路は、前記セルプレート電圧が前記ビット線プリチャージ電圧発生回路による前記ビット線プリチャージ電圧を基準に発生されるように構成されている請求項１に記載の半導体記憶装置。
  4. 前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、前記セルプレート電圧発生回路の参照電圧発生回路は、前記ビット線プリチャージ電圧発生回路の出力端子に接続され、前記ビット線プリチャージ電圧と接地電圧との中間電圧を発生するように構成されている請求項３に記載の半導体記憶装置。
  5. 前記ビット線プリチャージ電圧発生回路は、フィードバック制御される差動増幅器で構成されているとともに、前記セルプレート電圧発生回路は、前記ビット線プリチャージ電圧発生回路による前記ビット線プリチャージ電圧と接地電圧との中間電圧のソースフォロワに構成されている請求項３に記載の半導体記憶装置。
  6. 前記ビット線プリチャージ電圧と前記セルプレート電圧との差電圧は、前記センスアンプ回路に供給されるセンスアンプ供給電圧から独立した一定電圧とされている請求項３に記載の半導体記憶装置。
  7. 前記ビット線プリチャージ電圧と前記セルプレート電圧との差電圧は、トランジスタのしきい値電圧よりも小さい電圧に設定されている請求項６に記載の半導体記憶装置。
  8. 前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、前記セルプレート電圧発生回路の前記差動増幅器の参照電圧は、前記ビット線プリチャージ電圧と前記ビット線プリチャージ電圧をダイオード降圧した電圧との中間電圧に設定されている請求項７に記載の半導体記憶装置。
  9. 前記セルプレート電圧発生回路は、前記セルプレート電圧を電圧クランプによって制限された電圧範囲内で発生させる請求項１に記載の半導体記憶装置。
  10. 前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、前記セルプレート電圧発生回路は、前記セルプレート電圧の出力端子にダイオードクランプ回路が接続されている請求項９に記載の半導体記憶装置。
  11. 前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路に対する参照電圧発生回路は、前記センスアンプ供給電圧と前記メモリセル基板バイアス電圧との中間電圧を発生するように構成されている請求項１に記載の半導体記憶装置。
  12. 前記ビット線プリチャージ電圧発生回路および前記セルプレート電圧発生回路は、それぞれフィードバック制御される差動増幅器で構成されているとともに、前記差動増幅器に対する参照電圧発生回路は、通常動作モード時とテストモード時とで出力する参照電圧を切り替え可能に構成され、テストモード時には前記参照電圧を任意に調整可能に構成されている請求項１に記載の半導体記憶装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7986577B2 (en) * 2007-03-19 2011-07-26 Hynix Semiconductor Inc. Precharge voltage supplying circuit
US7508726B2 (en) * 2007-05-10 2009-03-24 Etron Technology Inc. Signal sensing circuit and semiconductor memory device using the same
CN102855930B (zh) * 2012-09-19 2017-06-30 上海华虹宏力半导体制造有限公司 存储器、存储阵列的编程控制方法及装置
US9053761B2 (en) * 2012-11-07 2015-06-09 Avago Technologies General Ip (Singapore) Pte. Ltd. Circuit and method for improving sense amplifier reaction time in memory read operations
US9378814B2 (en) * 2013-05-21 2016-06-28 Sandisk Technologies Inc. Sense amplifier local feedback to control bit line voltage
US9786345B1 (en) 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
US10388361B1 (en) * 2018-03-13 2019-08-20 Micron Technology, Inc. Differential amplifier schemes for sensing memory cells
CN113948142B (zh) * 2020-07-16 2023-09-12 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
US11404140B2 (en) * 2021-01-04 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method and memory device with increased read and write margin
JP2022148858A (ja) * 2021-03-24 2022-10-06 キオクシア株式会社 半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06243678A (ja) * 1993-02-19 1994-09-02 Hitachi Ltd ダイナミック型ｒａｍとそのプレート電圧設定方法及び情報処理システム
TW306001B (ja) * 1995-02-08 1997-05-21 Matsushita Electric Ind Co Ltd
JP3707888B2 (ja) * 1996-02-01 2005-10-19 株式会社日立製作所 半導体回路
JP3399787B2 (ja) 1997-06-27 2003-04-21 富士通株式会社 半導体記憶装置
JPH11213664A (ja) * 1998-01-23 1999-08-06 Mitsubishi Electric Corp 半導体集積回路装置
JP2000075944A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体装置
JP2001035151A (ja) * 1999-07-23 2001-02-09 Mitsubishi Electric Corp 半導体記憶装置
KR100336751B1 (ko) * 1999-07-28 2002-05-13 박종섭 전압 조정회로
JP2001308295A (ja) * 2000-04-24 2001-11-02 Matsushita Electric Ind Co Ltd 半導体記憶装置の使用方法と半導体記憶装置およびその製造方法
JP2002015565A (ja) * 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体記憶装置
JP2002091581A (ja) * 2000-09-20 2002-03-29 Fuji Electric Co Ltd 基準電圧回路
JP2002359296A (ja) 2001-06-01 2002-12-13 Mitsubishi Electric Corp 半導体記憶装置
JP3816022B2 (ja) 2002-05-28 2006-08-30 松下電器産業株式会社 半導体記憶装置
JP2004110863A (ja) * 2002-09-13 2004-04-08 Renesas Technology Corp 半導体記憶装置
JP2005174432A (ja) * 2003-12-10 2005-06-30 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs
US7561458B2 (en) * 2006-12-26 2009-07-14 Texas Instruments Incorporated Ferroelectric memory array for implementing a zero cancellation scheme to reduce plateline voltage in ferroelectric memory

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