JP2009260072A - 半導体装置 - Google Patents
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Abstract
【課題】負電位のバラつきを抑制することが可能な半導体装置を提供すること。
【解決手段】温度に対して比例するドレイン電流を供給する第1トランジスタと温度に対して反比例するドレイン電流を供給し、且つドレインが前記第1トランジスタのドレインに接続された第2トランジスタとを含み、第1ノードに電流を供給する電流源と、一端が前記第1ノードに接続され、且つ他端が電位検知の対象となる第2ノードに接続された第1抵抗素子と、前記第2ノードにおける電位の検知レベルに応じた基準電位と、前記第1ノードの電圧とを比較する比較器と、前記比較器における比較結果に基づいて、前記検知レベルの負電圧を発生し、発生した前記負電圧を前記第2ノードに出力するチャージポンプとを具備し、前記電流源は、前記第1トランジスタの前記ドレイン電流と、前記第2トランジスタの前記ドレイン電流との和を、前記第1ノードに供給する。
【選択図】図10
【解決手段】温度に対して比例するドレイン電流を供給する第1トランジスタと温度に対して反比例するドレイン電流を供給し、且つドレインが前記第1トランジスタのドレインに接続された第2トランジスタとを含み、第1ノードに電流を供給する電流源と、一端が前記第1ノードに接続され、且つ他端が電位検知の対象となる第2ノードに接続された第1抵抗素子と、前記第2ノードにおける電位の検知レベルに応じた基準電位と、前記第1ノードの電圧とを比較する比較器と、前記比較器における比較結果に基づいて、前記検知レベルの負電圧を発生し、発生した前記負電圧を前記第2ノードに出力するチャージポンプとを具備し、前記電流源は、前記第1トランジスタの前記ドレイン電流と、前記第2トランジスタの前記ドレイン電流との和を、前記第1ノードに供給する。
【選択図】図10
Description
本発明は、半導体装置に係り、例えば、負電圧発生回路に関する。
近年から、携帯電話などといったモバイル機器には、低電圧動作や、温度に依存しない安定した動作特性が要求されてきた。そうしたなかで、上記モバイル機器特有のさまざまな問題が顕在化していきている。例えば、その1つに、半導体装置内に備えられているメモリで発生する内部電位(以下、負電位の場合について説明する)についての問題がある。
その負電位に関する問題のうち例を1つ挙げ、以下述べてみる。例えば、ここでDRAMの場合を考える。DRAMでは、セルキャパシタに蓄積された電荷を保持するため、定期的にリフレッシュ動作を行っている。しかし、負電位が設定電位よりも更に負側に落ち込んでしまった場合、DRAMセルにおけるjunctionリーク電流が増加してしまう。このため、上記セルキャパシタに蓄積された電荷を保持する時間(ポーズ特性)が短くなる。すなわちポーズ特性が劣化してしまうといった問題があった。
そこで、従来では、負電位に正電荷を注入することで、負側に落ち込んだ負電位の値を瞬時に設定電位に戻す手法がとられていた(例えば、特許文献1参照。)。しかし、上記手法は、過渡的に負電位レベルが深くなった際の問題を対策したものでしかなかった。すなわち、根本的な負電位レベルのバラつきを抑えることが困難であるといった問題は解決できていななかった。
特開平2003−168293号公報
本発明は、負電位のバラつきを抑制することが可能な半導体装置を提供する。
この発明の一態様に係る半導体装置は、温度に対して比例するドレイン電流を供給する第1トランジスタと温度に対して反比例するドレイン電流を供給し、且つドレインが前記第1トランジスタのドレインに接続された第2トランジスタとを含み、第1ノードに電流を供給する電流源と、一端が前記第1ノードに接続され、且つ他端が電位検知の対象となる第2ノードに接続された第1抵抗素子と、前記第2ノードにおける電位の検知レベルに応じた基準電位と、前記第1ノードの電圧とを比較する比較器と、前記比較器における比較結果に基づいて、前記検知レベルの負電圧を発生し、発生した前記負電圧を前記第2ノードに出力するチャージポンプとを具備し、前記電流源は、前記第1トランジスタの前記ドレイン電流と、前記第2トランジスタの前記ドレイン電流との和を、前記第1ノードに供給する。
本発明によれば、負電位のバラつきを抑制することが可能な半導体装置を提供できる。
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
[第1の実施形態]
この発明に第1の実施形態に従った半導体装置について図1を用いて説明する。図1は本実施形態に係る半導体装置のブロック図であり、一例としてDRAMを搭載したLSIの構成を示している。
この発明に第1の実施形態に従った半導体装置について図1を用いて説明する。図1は本実施形態に係る半導体装置のブロック図であり、一例としてDRAMを搭載したLSIの構成を示している。
<半導体装置の全体構成について>
図示するように半導体装置は、メモリセルアレイ1、ロウデコーダ2、カラムデコーダ3、及び電源発生回路4を備える。
図示するように半導体装置は、メモリセルアレイ1、ロウデコーダ2、カラムデコーダ3、及び電源発生回路4を備える。
メモリセルアレイ1は、複数のDRAM型のメモリセルMCを備えている。メモリセルMCの各々は、いずれかのワード線WL0〜WLm(mは自然数)と、いずれかのビット線対BL0〜BLn、/BL0〜/BLn(nは自然数)とに接続されている。以下、ワード線WL0〜WLmを区別しない場合には単にワード線WLと呼び、ビット線対BL0〜BLn、/BL0〜/BLnを区別しない場合には単にビット線対BL、/BL、またはビット線BLと呼ぶ。
ロウデコーダ2は、メモリセルアレイ1のロウ方向を選択する。すなわち、ワード線WLを選択して、選択したワード線WLに対して電源発生回路4から供給された電圧を印加する。
カラムデコーダ3は、メモリセルアレイ1のカラム方向を選択する。すなわち、ビット線BLを選択する。
電源発生回路4は、正電圧VPP及び負電圧VBBを発生する。そして、正電圧はロウデコーダ2に与えられ、ロウデコーダ2によってワード線WLに印加される。また電圧発生回路4は、負電圧VBBをメモリセルアレイ1においてメモリセルMCが形成された半導体基板に印加する。つまり負電圧VBBは、メモリセルMCのバックゲートバイアスとして使用される。
<メモリセルアレイの構成について>
次に、メモリセルアレイ1の詳細について、図1を参照しつつ説明する。
次に、メモリセルアレイ1の詳細について、図1を参照しつつ説明する。
メモリセルアレイ1における各々のメモリセルMCは、セルトランジスタCTとセルキャパシタCCとを備えている。セルトランジスタCTは、ゲート電極がいずれかのワード線WLに接続され、ドレインがいずれかのビット線BLに接続され、ソースがセルキャパシタCCの一方電極(以下、ストレージノード電極と呼ぶ)に接続される。セルキャパシタCCの他方電極(以下、プレート電極)は、図示せぬプレート線に接続される。なお、複数のセルキャパシタCCのプレート電極は、プレート線により互いに共通に接続される。
メモリセルアレイ1内において、ビット線方向で隣接する2つのメモリセルMCを含む構成が、千鳥状に配置される。すなわち、ワード線WLi、WL(i+1)に接続された2つのメモリセルMCがビット線BLjに接続され、ワード線WL(i+2)、WL(i+3)に接続された2つのメモリセルMCがビット線/BLjに接続される(i、jは自然数、0≦i≦m、0≦j≦n)。そして、ビット線BLj、/BLjのいずれか一方に接続されたメモリセルからデータを読み出す際には、ビット線BLj、/BLjのいずれか他方を基準にして、データがセンス・増幅される。
上記構成のメモリセルMCへのデータの書き込み方法及び読み出し方法について、簡単に説明する。以下では簡単化のために、ビット線BL0に接続されたメモリセルMCからデータを読み出す場合及び書き込む場合について説明する。データの書き込み及び読み出しにあたっては、上記セルトランジスタCTのバックゲートバイアスとして、負電圧VBB(例えば−0.3[V])が印加される。
まず‘1’データの書き込み及び読み出しについて説明する。はじめに、ビット線対BL0、/BL0が、図示せぬプリチャージ回路によってプリチャージされる。そして、ビット線対BL0、/BL0はプリチャージ電位でフローティングの状態とされる。プリチャージ電位は例えばVDD/2である(VDDは内部電源電位)。
その後、ロウデコーダ2がロウアドレスをデコードし、データを読み出すべき、または書き込むべきメモリセルMCが接続されたワード線WLを選択する。そして選択したワード線WLに正電圧VPPを印加し、非選択のワード線WLに負電圧VNNを印加する。負電圧VNNは、例えば電圧発生回路4によって発生される。
すると、選択ワード線WLに接続されたメモリセルMCではセルトランジスタCTがオン状態とされ、ビット線対BL0、/BL0と、セルキャパシタCCのストレージノード電極とが電気的に接続される。
その結果、セルキャパシタCCに電荷が蓄積されていれば、ビット線BL0に電荷が放電され、ビット線BL0の電位はビット線/BL0に比べて+ΔVだけ高くなる。すると、図示せぬセンスアンプが、ビット線対に現れた電位差+ΔVを増幅する。これにより、‘1’データの読み出しが行われる。
センスアンプの増幅動作により、ビット線BL0の電位は約VDDまで上昇し、ビット線/BL0の電位は約VSS(接地電位=0V)まで下降する。ビット線BL0の電位がVDDに上昇することで、ビット線BL0及び選択ワード線WLに接続されたメモリセルMCでは、セルキャパシタCCのストレージノード電極の電位もVDDまで上昇する。これにより、‘1’データが再書き込みされる。
次に‘0’データの書き込み及び読み出しについて説明する。ビット線対のプリチャージとワード線WLの選択動作までは、‘1’データの場合と同じである。
セルキャパシタCCに電荷が蓄積されていなければ、ビット線BL0及び選択ワード線WLに接続されたメモリセルMCのセルキャパシタCCに、ビット線BL0から電荷が充電される。これにより、ビット線BL0の電位はビット線/BL0に比べて−ΔVだけ低くなる。そして、図示せぬセンスアンプが、ビット線対に現れた電位差−ΔVを増幅する。これにより、‘0’データの読み出しが行われる。
センスアンプの増幅動作により、ビット線BL0の電位は約VSSまで低下し、ビット線/BL0の電位は約VDDまで上昇する。ビット線BL0の電位がVSSに低下することで、ビット線BL0及び選択ワード線WLに接続されたメモリセルMCでは、セルキャパシタCCから電荷が放電される。これにより、‘0’データが再書き込みされる。
次に図2を用いて上記構成のメモリセルMCの、ビット線方向に沿った断面構造について説明する。図2はメモリセルMCを概略的に示した断面図である。
図示するように、p型半導体基板20にはトレンチ31が形成されている。このトレンチ31の上部を除いた内周面上には、膜厚が例えば10[nm]のシリコン酸化膜等を材料に用いたキャパシタ絶縁膜28が形成されている。なお、このキャパシタ絶縁膜28の材料として、シリコン酸化膜の他にONO膜(シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなる3層構造絶縁膜)、ON膜(シリコン酸化膜及びシリコン窒化膜からなる2層構造絶縁膜)等も使用できる。更に、上記トレンチ31の上部を除いた内周面上で上記キャパシタ絶縁膜28よりも上部には、このキャパシタ絶縁膜28よりも十分に膜厚が厚い、例えば、30〜40[nm]のシリコン酸化膜(カラー酸化膜)27が形成されている。
また、上記トレンチ31内には、n型不純物が導入されることにより低抵抗化された、例えば多結晶シリコン層等を材料に用いたストレージノード電極29がトレンチ31内部を途中まで埋めるように形成されている。なお、このストレージノード電極29の材料として、多結晶シリコン層の他にアモルファスシリコン層(非晶質シリコン層)などが使用可能である。また、半導体基板20中には、キャパシタ絶縁膜28を覆うように、プレート電極30が形成されている。プレート電極30は、例えば半導体基板20中にn型不純物を注入することにより形成される。更に上記トレンチ31内の上記ストレージノード電極29の上部には、n型不純物が導入されることにより低抵抗化された例えば多結晶シリコン層を材料とする、導電体層26が形成されている。また、上記導電体層26の一部を含む半導体基板20の表面には素子分離領域32が形成されている。
上記半導体基板20の表面から離間した半導体基板20内部には、板状のn型埋め込み層21が埋設するように形成されている。更にこのn型埋め込み層21は、その上面が、膜厚が厚い前記シリコン酸化膜27の下部よりも深い位置となり、且つプレート電極30に接するように形成されている。上記n型埋め込み層21にはn型不純物として、例えばリン(P)が導入されている。そして、上記半導体基板20は、この板状のn型埋め込み層21により上部領域20Aと下部領域20Bとに電気的に分離されている。
半導体基板20の上部領域20Aの表面上には、セルキャパシタCCのストレージノード電極29に電気的に接続されるセルトランジスタCTが形成されている。すなわち、上部領域20Aの表面内には、n型のソース領域22及びドレイン領域25が互いに離隔して形成されている。ソース領域22は、導電体層26に接続されている。また、ソース領域22とドレイン領域25との間のチャネル領域上には、ゲート絶縁膜23を介在してゲート電極(ワード線WL)24が形成されている。
以上により、セルキャパシタCCとセルトランジスタCTとを含むメモリセルMCが形成されている。そして半導体基板20上には、上記メモリセルMCを被覆するようにして、層間絶縁膜33が形成されている。更に層間絶縁膜33上には、金属配線層34が形成されている。金属配線層34はビット線BLとして機能する。ソース領域22は上記トレンチ31の側壁部で上記導電体層26と電気的に接続されている。そして、層間絶縁膜33中にコンタクトプラグCPが形成され、該コンタクトプラグCPの上面は金属配線層33に接し、該下面はドレイン領域25に接している。
すなわち、上記構成のメモリセルMCでは、半導体基板20に形成されたトレンチ31内にキャパシタが形成されている。そして、ベリード・ストラップ(埋め込みストラップ)として作用する導電体層26を介して、セルキャパシタCCのストレージノード電極29が、絶縁ゲート型トランジスタのソース領域22接続されている。そして、キャパシタの形状は、板状のn型埋め込み層21に試験管状のトレンチが突き刺さっているような形状にされている。そして、データの読み出し及び書き込み時には、電圧発生回路4によって負電圧VBBが上部領域20Aに印加される。また下部領域20B及びn型埋め込み層21には、例えばロウデコーダ2によって0Vが印加される。これにより、プレート電極30の電位も0Vとされる。
<電源発生回路4の詳細について>
次に、電源発生回路4について図3を用いて説明する。図3は、電源発生回路4のブロック図である。
次に、電源発生回路4について図3を用いて説明する。図3は、電源発生回路4のブロック図である。
図示するように、電源発生回路4はバンドギャップリファレンス回路10(以下、BGR回路10と称す)、基準電圧発生回路11(以下、Ref回路11と称す)、負電圧発生回路12、及び正電圧発生回路13を備える。以下、電源発生回路4の構成についてそれぞれ説明する。
BGR回路10は、外部電源から電圧を供給され、この電圧に基づいて電圧VBGRを発生する。そして、得られた電圧VBGRをRef回路11に供給する。電圧VBGRは、温度には依存しない一定の特性を有している。BGR回路10が発生させる電位VBGRについては後述する。
Ref回路11は、上記BGR回路10から与えられる電圧VBGRに基づき基準電圧VREF1を発生する。そして、発生させた基準電圧VREF1を、負電圧発生回路12へと供給する。またRef回路11は、電圧VBGRに基づいて基準電圧VREF2を発生し、正電圧発生回路13へ供給する。基準電圧VREF1、VREF2(以下、区別しない場合は、単に基準電圧VREFと称す)は同じ値であっても良いし、異なる値であっても良い。
負電圧発生回路12は、Ref回路11から与えられる基準電圧VREF1に基づき、負電圧VBBを発生する。負電圧発生回路12で発生された負電圧VBBは、セルトランジスタCTのバックゲートに印加される。
正電圧発生回路13は、Ref回路11から与えられる基準電圧VREF2に基づき、正電圧VPPを発生する。正電圧発生回路13で発生された正電圧VPPは、ロウデコーダ2に与えられる。そして前述の通り、ロウデコーダ2は選択ワード線WLに対して正電圧VPPを印加する。
次に、上記BGR回路10、Ref回路11、負電圧発生回路12、及び正電圧発生回路13の詳細について説明する。まず、BGR回路10から説明する。
<BGR回路10について>
図4は電源発生回路4が備えるBGR回路10の回路図である。図示するように、BGR回路10は、抵抗素子35〜37、p型MOSトランジスタ40〜44、差動増幅器45、46(以下、オペアンプ45、46と称する)、ダイオード47、及び並列接続されたN個のダイオード48(N:自然数)を備える。ダイオード48の数は、例えば100個である(N=100)。
図4は電源発生回路4が備えるBGR回路10の回路図である。図示するように、BGR回路10は、抵抗素子35〜37、p型MOSトランジスタ40〜44、差動増幅器45、46(以下、オペアンプ45、46と称する)、ダイオード47、及び並列接続されたN個のダイオード48(N:自然数)を備える。ダイオード48の数は、例えば100個である(N=100)。
BGR回路10は外部電源から与えられる電圧を電源電圧として用いて動作し、該外部電源より電圧が投入されると、電圧VBGRを発生する。
MOSトランジスタ40は、ゲートがオペアンプ45の出力端子に接続され、ソースには外部電源が接続されている。ダイオード47は、アノードがMOSトランジスタ40のドレインに接続され、カソードは接地されている。MOSトランジスタ40のドレインとダイオード47のアノードとの接続ノードにおける電位を、以下Vaと呼ぶ。MOSトランジスタ41は、ゲートがオペアンプ45の出力端子に接続され、ソースには外部電源が接続され、ドレインには抵抗素子35の一端が接続されている。MOSトランジスタ41のドレインと抵抗素子35の一端との接続ノードにおける電位を、以下Vbと呼ぶ。抵抗素子35の他端は、N個のダイオード48のアノードに接続されている。ダイオード48のカソードは接地されている。MOSトランジスタ40のドレインとダイオード47のアノードとの接続ノードは、オペアンプ45、46の反転入力端子に接続されている。またMOSトランジスタ41のドレインと抵抗素子35の一端との接続ノードは、オペアンプ45の正入力端子に接続されている。すなわちオペアンプ45は、電位Vaと電位Vbとを比較し、両者が一致するように、MOSトランジスタ40、41のゲート電位を制御する。
MOSトランジスタ42は、ゲートがオペアンプ45の出力端子に接続され、ソースには外部電源が接続されている。MOSトランジスタ43は、ゲートがオペアンプ46の出力端子に接続され、ソースには外部電源が接続されている。MOSトランジスタ42、43のドレインは共通接続され、この共通接続ノードは抵抗素子36の一端に接続されている。抵抗素子36の他端は接地されている。MOSトランジスタ44のゲートはオペアンプ46の出力端子に接続され、ソースには外部電源が接続され、ドレインは抵抗素子37の一端に接続されている。MOSトランジスタ44のドレインと抵抗素子37の一端との接続ノードにおける電位を、以下Vcと呼ぶ。抵抗素子37の他端は接地されている。MOSトランジスタ44のドレインと抵抗素子37の一端との接続ノードは、オペアンプ46の正入力端子に接続されている。また、MOSトランジスタ40のドレインとダイオード47のアノードとの接続ノードは、オペアンプ46の反転入力端子に接続されている。すなわちオペアンプ46は、電位Vaと電位Vcとを比較し、両者が一致するように、MOSトランジスタ44のゲート電位を制御する。そして、MOSトランジスタ42、43のドレインと抵抗素子36の一端との接続ノードにおける電圧が、電圧VBGRとして出力される。なお、オペアンプ45、46の出力電圧(比較結果)を、それぞれBias1、Bias2とする。
BGR回路10の出力する電圧VBGRは、下記の(1)式で表される。
VBGR=(R2/R3)・(Vf1+(R3/R1)・VT・ln(N))…(1)
ここで、R1〜R3はそれぞれ抵抗素子35〜37の抵抗値、Vf1はダイオード47における電圧降下、VTとはダイオード48(N:自然数)の熱起電力であり、(k・T/q)と表すことも出来る。但し、kはボルツマン定数、Tは周囲温度(絶対温度)、qは電子の電荷量である。(1)式から明らかなように、抵抗素子35〜37の抵抗値R1、R2、R3を可変とし、抵抗値R1、R2、R3を調整することで、電圧VBGRの温度特性を任意に調整できる。
VBGR=(R2/R3)・(Vf1+(R3/R1)・VT・ln(N))…(1)
ここで、R1〜R3はそれぞれ抵抗素子35〜37の抵抗値、Vf1はダイオード47における電圧降下、VTとはダイオード48(N:自然数)の熱起電力であり、(k・T/q)と表すことも出来る。但し、kはボルツマン定数、Tは周囲温度(絶対温度)、qは電子の電荷量である。(1)式から明らかなように、抵抗素子35〜37の抵抗値R1、R2、R3を可変とし、抵抗値R1、R2、R3を調整することで、電圧VBGRの温度特性を任意に調整できる。
つまり、(1)式を絶対温度Tで微分した値(∂VBGR/∂T)が‘0’となるよう、抵抗値R1、R3を調整することで、温度に依存しない一定電圧を発生させることが可能である。また、この際、抵抗素子R2に流れる電流Ibgrは
Ibgr=Vf1/R3+(VTln(N)/R1)…(2)
となる。すなわち、電圧VGBRにおいて、温度に寄らず一定の値を保つよう抵抗値R1、R3を決定することで、同時に電流Ibgrの値も温度に依存しない電流となる。
Ibgr=Vf1/R3+(VTln(N)/R1)…(2)
となる。すなわち、電圧VGBRにおいて、温度に寄らず一定の値を保つよう抵抗値R1、R3を決定することで、同時に電流Ibgrの値も温度に依存しない電流となる。
<Ref回路11について>
次にRef回路11について説明する。以下では、Ref回路11のうち、基準電圧VREF1を発生する領域についてのみ示す。図5はRef回路11の回路図である。図示するようにRef回路11は差動増幅器50(以下、オペアンプ50と称す)、及びp型MOSトランジスタ49を備える。
次にRef回路11について説明する。以下では、Ref回路11のうち、基準電圧VREF1を発生する領域についてのみ示す。図5はRef回路11の回路図である。図示するようにRef回路11は差動増幅器50(以下、オペアンプ50と称す)、及びp型MOSトランジスタ49を備える。
上記BGR回路10から供給された電圧VBGRはオペアンプ50の反転入力端子に供給される。MOSトランジスタ49は、ゲートがオペアンプ50の出力端子に接続され、ソースには外部電源が接続されている。MOSトランジスタ49のドレインは、オペアンプ50の正入力端子に接続されている。すなわちオペアンプ50は、MOSトランジスタ49のドレイン電位が電圧VBGRに等しくなるよう、MOSトランジスタ49のゲート電位を制御する。そして、MOSトランジスタ49のドレイン電圧が、基準電圧VREF1として出力される。つまり、Ref回路11に外部電圧及び上記BGR回路10から電圧VBGRが印加され、出力電圧として基準電圧VREF1が出力される。なお、本実施形態において図5に示すRef回路11はユニティゲインバッファーである。すなわち供給された電圧VBGR、基準電圧VREF1のそれぞれの大きさは同一である。
前述の通り、基準電圧VREF1、VREF2は等しくても良い。この場合には、MOSトランジスタ49のドレイン電位をそのまま基準電圧VREF2として用いても良い。
<負電圧発生回路12の詳細>
次に、図6を用いて負電圧発生回路12の詳細について説明する。図6は負電圧発生回路12のブロック図である。図示するように、負電圧発生回路12は、比較器51、チャージポンプ52、及びレベルモニター部53を備えている。
次に、図6を用いて負電圧発生回路12の詳細について説明する。図6は負電圧発生回路12のブロック図である。図示するように、負電圧発生回路12は、比較器51、チャージポンプ52、及びレベルモニター部53を備えている。
図示するように、レベルモニター部53は、電流源53a、及び抵抗素子53bを備えている。電流源53aの出力ノードは抵抗素子53bの一端に接続されている。以下、電流源53aと抵抗素子53bとの接続ノードをノードN1と呼ぶ。また、抵抗素子53bの他端は、電位検知の対象となる第2ノードN2に接続されている。電位検知については後述する。なお、電流源53aが動作するための電圧は、図1に示した半導体装置の外部から供給しても良いし、該半導体装置に含まれるいずれかの回路から供給しても良い。
比較器51は、正入力端子がノードN1に接続され、反転入力端子に上記REF回路11から供給された基準電圧VREF1が供給される。以下、ノードN1における電圧をVREF_moniと呼ぶ。更に、比較器51の出力端はチャージポンプ52に接続されている。
すなわち比較器51は、基準電圧VREF1と電圧VREF_moniとを比較する。そして、比較器51は、比較結果を信号VBBGO(‘H’又は‘L’レベル)として、チャージポンプ52へと出力する。つまり、例えばVREF1≧VREF_moniである場合、比較器51はVBBGOとして‘L’を出力し、VREF1<VREF_moniである場合、比較器51はVBBGOとして‘H’を出力する。
チャージポンプ52は、負電圧を発生するチャージポンプ回路である。そして、比較器51から供給される信号VBBGOに基づき、負電圧VBBを発生する。負電圧VBBは、上記電位検知の対象となる第2ノードN2にも与えられる。チャージポンプ52は負電圧VBBを常に設定値(例えば−0.3[V])に保たれるよう、ポンピング又はその停止を行うことで負電圧VBBの値の制御を行っている。つまり、VBBGO=‘H’の場合、チャージポンプ52はポンピングを行い、負電圧VBBの電位を設定電位まで降圧させる。すなわち、マイナス側(−0.3[V]に向かう方向へ)へ電位を下げる。またVBBGO=‘L’の場合、チャージポンプ52はポンピングを停止する。また、設定電圧に維持されたVBBは、図3に示すようにセルトランジスタCTのバックゲートバイアスとして印加される。
<負電圧発生回路12の動作について>
次に具体例な数値を挙げ、上記負電圧発生回路12の動作について説明する。
次に具体例な数値を挙げ、上記負電圧発生回路12の動作について説明する。
図6において、電圧VREF_moniは下記(3)式で表される。
VREF_moni=Ibias×Rm+VBB (3)
ここで、Ibiasは電流源53aから出力される電流であり、Rmは抵抗素子53bの抵抗値であり、上式(3)はオームの法則を適用する事で導くことが出来る。
ここで、Ibiasは電流源53aから出力される電流であり、Rmは抵抗素子53bの抵抗値であり、上式(3)はオームの法則を適用する事で導くことが出来る。
また例えばここで、基準電圧VREFの値を1.0[V]、VBBの設定値を−0.3[V]とする。そこで、Ibias×Rm=1.3[V]となるIbias、抵抗素子53bの値を決定する。これにより、VBB=−0.3[V]であれば、VREF_moniの電圧は1.0[V]となり、VREF_moni=VREF1となる。従って、信号VBBGO=‘L’となる。その結果、チャージポンプ52はポンピングを停止する。
また、例えば、VREF_moniの電圧が1.0[V]未満である場合も同様である。すなわち、VBBが−0.3[V]よりも深くなると(すなわち、|VBB|>0.3V)、VREF_moniは1.0[V]より低くなる。この場合、比較器51はVBBGOとして‘L’を出力する。比較器51から結果‘L’を供給されたチャージポンプ52は、VBBのポンピングを停止する。
また、VBBが−0.3[V]よりも浅くなると(すなわち、|VBB|<0.3[V])、VREF_moniの電圧が1.0[V]より高くなる。この場合、比較器51はVBBGOとして‘H’を出力する。従って、チャージポンプ52はポンピングを行い、VBBが設定値になるまで下降させる。すなわち、VBBが−0.3[V]に達するまでポンピングを行う。VBBの電位が設定電位(−0.3[V])に達した時点でチャージポンプ52によるポンピングが停止される。
<正電圧発生回路13の詳細>
次に図3に示す正電圧発生回路13について図7を用いて説明する。図7は正電圧発生回路13のブロック図である。図示するように、正電圧発生回路13は抵抗素子38、39、比較器54及びチャージポンプ55を備えており、上記Ref回路11から供給される基準電圧VREF2を使用して正電圧VPPを制御する。また、抵抗素子38の抵抗値はR4、抵抗素子39の抵抗値はR5である。
次に図3に示す正電圧発生回路13について図7を用いて説明する。図7は正電圧発生回路13のブロック図である。図示するように、正電圧発生回路13は抵抗素子38、39、比較器54及びチャージポンプ55を備えており、上記Ref回路11から供給される基準電圧VREF2を使用して正電圧VPPを制御する。また、抵抗素子38の抵抗値はR4、抵抗素子39の抵抗値はR5である。
抵抗素子38と抵抗素子39とが互いの一端を共通にして直列に接続されている。また、抵抗素子39の他端はグランド(0[V])に接地されている。抵抗素子38の他端は電位検知の対象となるノードに接続されている。このノードには、チャージポンプ55の発生した正電圧VPPが印加される。これにより、検知対象となる正電圧VPPの値を確認することが出来る。また、抵抗素子38、39は直列接続されることで正電圧VPPを分圧する役目を持っている。
比較器54は、抵抗素子38の一端と抵抗素子39との共通する互いの一端に接続された正入力端子と、上記Ref回路11から供給された基準電圧VREF2が供給される反転入力端子とを備える。以下、抵抗素子38、39の接続ノードにおける電位をVREF_VPPと呼ぶ。更に、比較器54の出力端はチャージポンプ55に接続されている。すなわち比較器54は、電位VREF2とVREF_VPPとを比較する。そして、比較結果を信号VPPGO(‘H’又は‘L’レベル)として、チャージポンプ55へと出力する。つまり、例えばVREF2>VREF_VPPである場合、比較器54はVPPGOとして‘H’を出力し、VREF2≦VREF_VPPである場合、比較器54はVPPGOとして‘L’を出力する。
チャージポンプ55は、正電圧を発生するチャージポンプ回路である。比較器54から供給される信号VPPGOに基づき、正電圧VPPを発生する。チャージポンプ55は、正電圧VPPの値が常に設定値(例えば3.2[V])に保たれるよう、ポンピング又はその停止を行うことで、正電圧VPPの制御を行っている。つまり、VPPGO=‘H’の場合、チャージポンプ55はポンピングを行い、正電圧VPPを設定電位まで上昇させる。すなわち、プラス側(3.2[V]に向かう方向へ)へ電位を上げる。またVPPGO=‘L’の場合、チャージポンプ55はポンピングを停止する。また、設定電圧に維持された正電圧VPPは、選択ワード線WLに印加される。
<正電圧発生回路13の動作について>
次に具体例な数値を挙げ、上記正電圧発生回路13の動作について説明する。
次に具体例な数値を挙げ、上記正電圧発生回路13の動作について説明する。
例えばここで、基準電圧VREFの値を1.0[V]、正電圧VPPの設定値を3.2[V]とする。また、抵抗素子38の抵抗値を22[Ω]、抵抗素子39の抵抗値を10[Ω]とする。なお、図示するように、抵抗素子39の一端はグランド(0[V])に接地されている。
正電圧VPP=3.2[V]の場合、電圧VREF_VPPは基準電圧VREF2と同じ1.0[V]となる。これにより、比較器54からはVPPGOとして‘L’を出力する。その結果、チャージポンプ55はポンピングを停止する。また、正電圧VPPが3.2[V]より高い場合も同様である。すなわち、正電圧VPPが3.2[V]よりも高くなると、電圧VREF_VPPが1.0[V]以上となるから、VPPGOは‘L’となる。
また、正電圧VPPが3.2[V]よりも低くなると、電圧VREF_VPPが1.0[V]未満となってしまう。この場合、比較器54はVPPGOを‘H’とする。従ってチャージポンプ55は、正電圧VPPのポンピングを行い、正電圧VPPが設定値になるまでポンピングを行う。正電圧VPPが設定値(3.2[V])に達した時点でチャージポンプ55によるポンピングが停止される。
このように、図7に示す正電位発生回路13は、正電圧VPP自身を抵抗分圧でモニターし、比較器54を介してチャージポンプ55を制御する。
<効果>
上記のように第1の実施形態に係る半導体装置によれば、下記(1)の効果が得られる。
上記のように第1の実施形態に係る半導体装置によれば、下記(1)の効果が得られる。
(1)回路規模が小さく出来、動作特性が向上できる。
本効果につき、本実施形態に対する比較例を挙げつつ以下詳細に説明する。
本効果につき、本実施形態に対する比較例を挙げつつ以下詳細に説明する。
まず、DRAM型のメモリセルMCはその特性として、セルキャパシタCCに蓄積された電荷を保持するため、定期的にリフレッシュ動作を行っている。これは、セルキャパシタCCに蓄積された電荷がリーク(例えば、オフリーク、Junctionリーク)電流により漏れ出すといったDRAMセル特有の問題があるからである。更に例えば、このリーク電流が大きい場合、セルキャパシタCCに蓄積された電荷を保持するためには、短い周期でのリフレッシュ動作が不可欠であった。しかし、上記周期を短くするとスタンバイ電流の増加を招いてしまう。これは、リフレッシュ動作を制御する回路動作を伴うためである。
このため、リーク電流は小さく、セルキャパシタCCに蓄積されている電荷の保持する時間は長い方が良い。しかし、メモリ内部で発生する負電圧VBBのバラつきが生じると、上記リーク電流が増加してしまうといった問題が発生していた。この問題につき図8を用いて説明する。なお、バックバイアスとして印加する負電圧VBBの役割の1つとして、上部領域20Aとドレインとして機能するn型不純物層22との間に逆バイアスを掛けることで、該上部領域20A、n型不純物層22間におけるリーク電流を抑圧させるために使用される。
図8にメモリセルMCの断面図を示す。図8は、メモリセルアレイ1の備えるメモリセルMCの、ビット線BL方向に沿った断面図である。なお、本実施形態と同じ部材には同様の参照番号を付している。
図示するように、ワード線WLとして機能するゲート電極24に、正電圧VPPが印加されるものとする。また同時にセルトランジスタCTのバックゲートVBBが印加されるものとする。
メモリセルMCは揮発性であるため、セルキャパシタCCに長い時間、電荷を保持することができない。すなわち、セルキャパシタCCに蓄積された電荷は、セルトランジスタCTに掛かる負電位のバラつきにより発生するリーク電流に起因して漏れ出してしまう。
ここで例えば、セルトランジスタCTのゲート電極24に正電圧VPP、ビット線BLにVBLH(選択時に印加される電圧を、VBLHとする)を印加することで、セルキャパシタCCに‘1’データが書き込まれているとする。この際、例えばセルトランジスタCTに、設定電圧(例えば−0.3[V])よりも深い負電圧VBBが印加されるとする。例えば、負電圧VBBの値が、よりマイナス側になった、例えば−0.5[V]などである。
この場合、バックバイアス効果により必要以上にゲートの閾値が相対的に上昇する為、オフリーク電流(チャネルリーク電流、図中(a)、Ioffと示す。)は減少する。しかし、図示するようにp型の上部領域20Aと、ソースとして機能するn型不純物層22との間が、pn接合の逆バイアスとなる。そしてVBBが深くなることにより、該pn接合に掛かる逆バイアスが大きくなり、その結果、結晶欠陥によるJunctionリーク電流(図中(b)、Ijuncと示す)が増加する。すなわち、セルキャパシタCCに蓄積されている電荷の保持時間が短くなる(以下この現象をポーズ特性の劣化と称す)。
逆に、例えばセルトランジスタCTに印加される負電圧VBBの値が、設定値(例えば−0.3[V])よりも浅かったとする。例えば、VBBの値が、設定電圧よりプラス側になった、例えば−0.1[V]などである。この場合、上部領域20Bとn型不純物層22との間のpn接合に掛かる逆バイアスが小さくなる。このため、Junctionリークが減少する。しかし、バックバイアス効果によりゲートの閾値が相対的に下降する為、オフリーク(チャネルリーク)電流は増加する。すなわち、この場合においてもメモリセルMCのポーズ特性の劣化が生じる。
また上述したVNNを印加する場合も同様である。なお、VNNとは、非選択ワード線WL(ゲート電極24)に印加される負電圧である。すなわち、VNNが深いとオフリークは減少するが、GIDL(Gate Induced Drain Leakage)と呼ばれる現象によって流れるリーク電流(図中(c)、IGIDLと示す)が増加するためポーズ特性が劣化する。逆に、VNNが浅くなるとIGIDLは減少するが、オフリーク電流が増加する。
このように、負電圧VBB及び負電圧VNNは設定電圧よりも深すぎても、浅すぎても問題となるため、あるウィンドウの範囲内で設定する必要がある。すなわち、負電圧VBB及び負電圧VNNは、ウィンドウの中心値近傍に設定されていることが望ましく、更に、設定値に対する一定のばらつき幅は、より狭いことが望ましい。しかし、後述する比較例として挙げる負電圧発生回路であると、制御システムの構造上、バラつきが大きくなってしまう問題を抱えている。以下、負電圧発生回路について図9を用いて説明する。
<負電圧発生回路(比較例)>
図9は比較の一例として挙げる負電圧発生回路15のブロック図である。なお、図9に示す負電圧発生回路15は図3における負電圧発生回路12に相当する。図示するように、負電圧発生回路15は、比較器60、チャージポンプ61、VREFDCB発生回路62、抵抗素子65、66を備える。また、比較器60、チャージポンプ61に関しては上述した負電圧発生回路12における比較器51、チャージポンプ52と同一であるので説明を省略する。
図9は比較の一例として挙げる負電圧発生回路15のブロック図である。なお、図9に示す負電圧発生回路15は図3における負電圧発生回路12に相当する。図示するように、負電圧発生回路15は、比較器60、チャージポンプ61、VREFDCB発生回路62、抵抗素子65、66を備える。また、比較器60、チャージポンプ61に関しては上述した負電圧発生回路12における比較器51、チャージポンプ52と同一であるので説明を省略する。
VREFDCB発生回路62は、抵抗素子63、64、差動増幅器59(以下、オペアンプ59と称す)、p型MOSトランジスタ58を備える。
MOSトランジスタ58のゲートにオペアンプ59の出力が供給されている。また、該MOSトランジスタ58のソースには外部電源が接続され、ドレインには抵抗素子63の一端が接続されている。また、MOSトランジスタ58のドレインと抵抗素子63との接続ノードにおける電圧が、抵抗素子65、66により分圧される。該抵抗素子63の他端は、抵抗素子64の一端と直列接続されており、該抵抗素子64の他端はグランド(0[V])に接地されている。すなわち、上記MOSトランジスタ58のドレインから出力される電圧を抵抗素子63、64により分圧する。また、抵抗素子63の抵抗値はRa、抵抗素子64の抵抗値はRbである。
オペアンプ59の反転入力端子には、前述したRef回路11で生成された電圧VREFが供給される。また、抵抗素子63、64との接続ノードにおける電圧がオペアンプ59の正入力端子に供給される。すなわち、オペアンプ59は、該オペアンプ59に供給される上記基準電圧VREFと抵抗素子63、64との接続ノードにおける電圧とを比較する。その結果、基準電圧VREFと該接続ノードとに掛かる電圧が一致するように、MOSトランジスタ58に印加する電圧を制御する。
このように一例に挙げた負電圧発生回路15では上記VREFDCB発生回路62が必要とされていた。なぜなら、負電圧VBBを設定値に制御するために、比較器60が基準電圧VREFを用いて比較しているからである。このため、一例に挙げた負電圧発生回路15における負電圧VBBだけでは、基準電圧VREFと比較させるための電圧を出力することができなかった。
そこで、図9に示す一例の負電圧発生回路15では、新たに上記VREFDCB発生回路62を設けることで、負電圧VBBを設定値に制御する負電圧発生回路として機能させていた。このようなことから負電圧VBBの値がバラつかないようにするためには、VREFDCB発生回路62が、その製造プロセスや、VREFDCB発生回路62に供給する外部からの電源電圧、温度に対して一定の特性を持つことが望ましい。しかし、図示する負電位発生回路15では、VREFDCB発生回路62がバラつくだけでなく、そのバラつきを抵抗素子65、66の比によっては増幅もさせていた。
以下、具体例を挙げて説明する。
<負電圧発生回路12の動作>
次に具体例な数値を挙げ、上記比較例として挙げた負電圧発生回路15の動作について説明する。
次に具体例な数値を挙げ、上記比較例として挙げた負電圧発生回路15の動作について説明する。
例えば、負電圧VBBを設定電圧(−0.3[V])、基準電圧VREFの電位を1.0[V]、VREFDCB発生回路62からの電圧VREFDCBを1.6[V]とする。この時、抵抗素子65、66の接続ノードにおける電圧を、比較器60の正入力端子に供給される基準電圧VREF(1.0[V])と同一の電位にする。つまりこの時、抵抗素子の値はそれぞれ例えば、R6=6[Ω]、R7=13[Ω]となる。
また、図示する負電圧発生回路15では、負電圧VBBと電圧VREFDCBとの電位差を、抵抗素子65、66を用いて分圧する。つまり、電圧VREF_VBBと基準電位VREFとを比較器60で比較する。そして、比較器60から供給される信号VBBGO=‘H’又は‘L’いずれかに基づきチャージポンプ61は負電圧VBBを発生する。このため、負電圧VBBは下記(4)式で表される。
VBB={(R6+R7)/R6}VREF−(R7/R6)VREFDCB…(4)
と表すことが出来る。但し、R6、R7はそれぞれ抵抗素子65、66の抵抗値である。また、上記(4)の電圧VREFDCBは、下記(5)式で表される。
と表すことが出来る。但し、R6、R7はそれぞれ抵抗素子65、66の抵抗値である。また、上記(4)の電圧VREFDCBは、下記(5)式で表される。
VREFDCB=(1+Ra/Rb)×VREF…(5)
但し、Ra、Rbはそれぞれ抵抗素子63、64の抵抗値である。つまり、上述したように基準電圧VREFは1.0[V]であるから、電圧VREFDCBの値を1.6[V]としたいとき、抵抗比率Ra/Rbの値は0.6となる。すなわち、例えば抵抗素子63=6[Ω]、Rb=10[Ω]とする。これにより、基準電圧1.0[V]と比較する電圧VREF_VBBのための電圧VREFDCBを(1.6[V]として)得る事が出来る。しかし例えば基準電圧VREFがバラついてしまった場合、(5)式より1.6倍となって電圧VREFDCBがバラついてしまう。
但し、Ra、Rbはそれぞれ抵抗素子63、64の抵抗値である。つまり、上述したように基準電圧VREFは1.0[V]であるから、電圧VREFDCBの値を1.6[V]としたいとき、抵抗比率Ra/Rbの値は0.6となる。すなわち、例えば抵抗素子63=6[Ω]、Rb=10[Ω]とする。これにより、基準電圧1.0[V]と比較する電圧VREF_VBBのための電圧VREFDCBを(1.6[V]として)得る事が出来る。しかし例えば基準電圧VREFがバラついてしまった場合、(5)式より1.6倍となって電圧VREFDCBがバラついてしまう。
また更に(4)式より、基準電圧VREFに対し1.6倍バラついた電圧VREFDCBの値が更に(R7/R6)倍となってバラつく。ここでは、抵抗素子38=6[Ω]、抵抗素子39=13[Ω]としているので、つまり、13/6倍となってバラついてしまう。負電圧発生回路は上記正電圧VPPにおける回路と異なり、VREFDCB発生回路62も負電圧VBBのバラつきの原因となる。ここで、例えば、抵抗素子65、66の値をそれぞれ1[Ω]とすれば、R7/R6によるVREFDCBバラつきの増幅はなくなる((4)式による増幅はなくなる)。しかし、たとえ抵抗素子65、66をそれぞれ1[Ω]としても電圧VREFDCBの成分は(4)式から消すことが出来ない為、負電圧VBBのバラつきの成分としては残ってしまう。
また、たとえ抵抗素子65、66の比を1:1に設定しても、以下の課題が残る。つまり、上記説明と同様に負電圧VBBを設定電圧(−0.3[V])、基準電圧VREFを1.0[V]、更にMOSトランジスタ58のソースに印加される外部電圧を1.8[V]設定した場合、VREFDCB発生回路62から発生させるVREFDCの値を2.3[V]に発生させることができなくなる。
以上のように、一例に挙げた負電圧発生回路であると、大きく以下の3つの問題があった。
・問題点その1
一例に挙げた負電圧発生回路であると、VREFDCB発生回路62の電源として、2.3[V]以上の昇圧系電源を使用する必要がある。つまり、低電圧動作を考えた場合、電圧VREFDCBレベルよりも外部電源が低いことが想定され、(例えば、外部電源=1.8[V]、VREFDCB=2.3[V])、chip(LSI)内部の電圧発生回路により十分な動作マージンをもって電圧VREFDCBを発生させるためには、電圧VREFDCB以上の電源が必要となる。Chip(LSI)内に別の昇圧電源があれば、それを使うことも可能であるが、消費電流の増加懸念がある。なぜなら、昇圧電源を消費する場合、その消費を補うために昇圧回路が動作することによる消費電流分も加算されるからである。
・問題点その1
一例に挙げた負電圧発生回路であると、VREFDCB発生回路62の電源として、2.3[V]以上の昇圧系電源を使用する必要がある。つまり、低電圧動作を考えた場合、電圧VREFDCBレベルよりも外部電源が低いことが想定され、(例えば、外部電源=1.8[V]、VREFDCB=2.3[V])、chip(LSI)内部の電圧発生回路により十分な動作マージンをもって電圧VREFDCBを発生させるためには、電圧VREFDCB以上の電源が必要となる。Chip(LSI)内に別の昇圧電源があれば、それを使うことも可能であるが、消費電流の増加懸念がある。なぜなら、昇圧電源を消費する場合、その消費を補うために昇圧回路が動作することによる消費電流分も加算されるからである。
また、chip(LSI)内にそのような昇圧電源が無い場合には、新たな昇圧回路が必要となり回路規模の増加も招くこととなる。
・問題点その2
一例に挙げた負電圧発生回路は、VREFDCB発生回路62を採用していたがために負電圧VBBのバラつきが顕著に生じていた。すなわち負電圧VBBのバラつきは、基準電圧VREFのバラつき、比較器60のバラつき及びVREFDCB発生回路62のバラつきの足し合わせと考えることが出来る。なお、基準電圧VREFのバラつきは電圧VBGRのバラつきとRef回路11のバラつきとの足し合わせとなる。更に、上述したようにVREFDCB回路62のバラつきは(R7/R6)倍される。
・問題点その2
一例に挙げた負電圧発生回路は、VREFDCB発生回路62を採用していたがために負電圧VBBのバラつきが顕著に生じていた。すなわち負電圧VBBのバラつきは、基準電圧VREFのバラつき、比較器60のバラつき及びVREFDCB発生回路62のバラつきの足し合わせと考えることが出来る。なお、基準電圧VREFのバラつきは電圧VBGRのバラつきとRef回路11のバラつきとの足し合わせとなる。更に、上述したようにVREFDCB回路62のバラつきは(R7/R6)倍される。
そして上記負電圧VBBのバラつきは、メモリセルMCのポーズ特性の劣化に直接影響を与える。つまり、ポーズ特性の劣化、並びにメモリセルMCのリフレッシュ周期が短くせざるを得ないことにより、スタンバイ電流の増加などを招いてしまう。
・問題点その3
一例に挙げた負電圧発生回路では、比較器60で基準電圧VREFと比較するための電圧VREF_VBBを、抵抗素子65、66で分圧するため、VREFDCB発生回路62を採用していた。すると、抵抗素子65、66以外にVREFDCB発生回路62から負電圧VBBの間における配線に寄生抵抗(配線抵抗、Via抵抗)などがあると、VBBとVREFDCBとの間の電位差の分圧比(抵抗値の比率)が崩れてしまう。その結果、負電圧VBBのバラつきに影響を与える要因となっていた。
・問題点その3
一例に挙げた負電圧発生回路では、比較器60で基準電圧VREFと比較するための電圧VREF_VBBを、抵抗素子65、66で分圧するため、VREFDCB発生回路62を採用していた。すると、抵抗素子65、66以外にVREFDCB発生回路62から負電圧VBBの間における配線に寄生抵抗(配線抵抗、Via抵抗)などがあると、VBBとVREFDCBとの間の電位差の分圧比(抵抗値の比率)が崩れてしまう。その結果、負電圧VBBのバラつきに影響を与える要因となっていた。
以上3つの問題点は、低電圧で動作する製品において歩留まりを悪化させる原因となってきている。しかしながら本実施形態に係る負電圧発生回路であると、上記3つの問題を解決する事ができる。以下、問題点その1乃至その3に対する効果を、効果(1−1)〜(1−3)として述べる。
(1−1)回路規模を縮小出来る(その1)
上記問題点その1に対して、本実施形態に係る負電圧発生回路では、VREFDCB発生回路62を採用せず、図6に示すように電流源を採用している。更に、電流源を採用しているためVREFDCB発生回路62に使用する電源として必要とされる2.3[V]以上の昇圧電源も必要としなくなる。これにより、回路規模が小さく出来る。
上記問題点その1に対して、本実施形態に係る負電圧発生回路では、VREFDCB発生回路62を採用せず、図6に示すように電流源を採用している。更に、電流源を採用しているためVREFDCB発生回路62に使用する電源として必要とされる2.3[V]以上の昇圧電源も必要としなくなる。これにより、回路規模が小さく出来る。
(1−2)負電圧のバラツキを抑制出来る(その1)
また上記問題点その2に対し、本実施形態に係る半導体装置ではVREFDCB発生回路62を廃し、電流源を採用している。そのため負電圧VBBのバラつきは、基準電圧VRERのバラつき及び比較器52のバラつきのみとなる。なお、前述のように、基準電圧VREFのバラつきは電圧VBGRのバラつきとRef回路11のバラつきとの足し合わせである。
また上記問題点その2に対し、本実施形態に係る半導体装置ではVREFDCB発生回路62を廃し、電流源を採用している。そのため負電圧VBBのバラつきは、基準電圧VRERのバラつき及び比較器52のバラつきのみとなる。なお、前述のように、基準電圧VREFのバラつきは電圧VBGRのバラつきとRef回路11のバラつきとの足し合わせである。
これにより、比較例に挙げた負電圧発生回路に比べてVBBのバラツキを抑制し、メモリセルMCのポーズ特性の劣化を抑圧することが出来る。
(1−3)負電圧のバラツキを抑制出来る(その2)
更に問題点その3に対して、本実施形態に係る半導体装置ではVREFDCB発生回路62を廃し、電流源を採用している。上記比較例では、VREFDCB発生回路62から、負電圧発生回路12までの配線距離が長いほど負電圧VBBの設定電位からのズレが大きくなる。すなわち、VREFDCB発生回路62から負電圧発生回路12までの寄生抵抗(配線における配線抵抗やVia等)が負電圧VBBのズレに影響を与えていた。しかし、本実施形態ではVREFDCB発生回路62のように電圧ではなく、電流源を採用している。そして電流源は出力抵抗が非常に大きく、従来のVREFDCBからレベルをモニターするノードまでの配線抵抗は実使用上無視出来る。従って、負電圧のバラツキを抑制出来る。
更に問題点その3に対して、本実施形態に係る半導体装置ではVREFDCB発生回路62を廃し、電流源を採用している。上記比較例では、VREFDCB発生回路62から、負電圧発生回路12までの配線距離が長いほど負電圧VBBの設定電位からのズレが大きくなる。すなわち、VREFDCB発生回路62から負電圧発生回路12までの寄生抵抗(配線における配線抵抗やVia等)が負電圧VBBのズレに影響を与えていた。しかし、本実施形態ではVREFDCB発生回路62のように電圧ではなく、電流源を採用している。そして電流源は出力抵抗が非常に大きく、従来のVREFDCBからレベルをモニターするノードまでの配線抵抗は実使用上無視出来る。従って、負電圧のバラツキを抑制出来る。
[第2の実施形態]
この発明に第2の実施形態に従った半導体装置について説明する。本実施形態に係る半導体装置は、上記第1の実施形態で説明した図3の電源発生回路4においてVBGR回路10、Ref回路11、正電圧発生回路13、及び負電圧発生回路14を備えた構成をとる。すなわち本実施形態は、上記第1の実施形態で説明した負電圧発生回路12を廃し、負電圧発生回路14に置き換えたものである。
この発明に第2の実施形態に従った半導体装置について説明する。本実施形態に係る半導体装置は、上記第1の実施形態で説明した図3の電源発生回路4においてVBGR回路10、Ref回路11、正電圧発生回路13、及び負電圧発生回路14を備えた構成をとる。すなわち本実施形態は、上記第1の実施形態で説明した負電圧発生回路12を廃し、負電圧発生回路14に置き換えたものである。
また、本実施形態に係る半導体装置は、上記第1の実施形態のBGR回路10内で流れる電流をカレントミラー回路により取り出し、これを抵抗素子67に供給する。以下、負電圧発生回路14について図10を用いて説明する。
図10は、BGR回路10、Ref回路11及び負電圧発生回路14のブロック図である。図示するように負電圧発生回路14は、pチャネルMOSトランジスタ68、69、比較器56、チャージポンプ57、抵抗素子67とを備えている。そして、MOSトランジスタ68、69は上記説明したBGR回路10に流れる電流と同一の電流を得るための構成をとる。また、比較器56、チャージポンプ57、抵抗素子67に関しては、上述した負電圧発生回路12における比較器56、チャージポンプ52、抵抗素子53bと同一であるので説明を省略する。
<MOSトランジスタ68、69について>
MOSトランジスタ68、69は、第1の実施形態で説明した電流源53aに相当する。MOSトランジスタ68は、ゲートがオペアンプ45の出力端に接続され、ソースには外部電源が接続されている。またMOSトランジスタ69は、ゲートがオペアンプ46の出力端に接続され、ソースには外部電源が接続されている。そしてMOSトランジスタ68、69のそれぞれのソースは互いに共通接続されている。そして共通接続されたソースには、抵抗素子67の一端が接続されている。
MOSトランジスタ68、69は、第1の実施形態で説明した電流源53aに相当する。MOSトランジスタ68は、ゲートがオペアンプ45の出力端に接続され、ソースには外部電源が接続されている。またMOSトランジスタ69は、ゲートがオペアンプ46の出力端に接続され、ソースには外部電源が接続されている。そしてMOSトランジスタ68、69のそれぞれのソースは互いに共通接続されている。そして共通接続されたソースには、抵抗素子67の一端が接続されている。
つまり、MOSトランジスタ68、69はそれぞれ、MOSトランジスタ41、44と共にカレントミラー回路を構成する。そして、MOSトランジスタ68、69はそれぞれMOSトランジスタ41、44と同一の特性を有する。すなわち、同一の閾値電圧及びゲート幅を有する。従って、MOSトランジスタ68、69のドレイン電流は、MOSトランジスタ41、44のドレイン電流に等しくなる。BGR回路10におけるMOSトランジスタ41のドレインに流れる電流Ibは下記(6)式で表される。
Ib=VTln(N)/R1…(6)
そして、BGR回路10におけるMOSトランジスタ44のドレインに流れる電流Icは下記(7)式で表される。
そして、BGR回路10におけるMOSトランジスタ44のドレインに流れる電流Icは下記(7)式で表される。
Ic=Vf1/R3…(7)
従って、MOSトランジスタ68、69のドレイン電流も、それぞれ(6)、(7)式に等しく、電流源53aの出力電流はIb+Icとなる。すなわち、電流源53aの出力電流は、第1の実施形態で説明した(2)式となる。そして、(2)式に示す電流が、抵抗素子67に流れる。
従って、MOSトランジスタ68、69のドレイン電流も、それぞれ(6)、(7)式に等しく、電流源53aの出力電流はIb+Icとなる。すなわち、電流源53aの出力電流は、第1の実施形態で説明した(2)式となる。そして、(2)式に示す電流が、抵抗素子67に流れる。
第1の実施形態で説明した通り、MOSトランジスタ41に流れる電流は温度に比例して増加する特性を持ち、逆にMOSトランジスタ44に流れる電流は温度に反比例して低下する特性を持つ。従って、(6)式及び(7)式の電流比を適当に決定することでIb+Ic=Ibiasは、温度に依存しない定電流源となる。
また、(6)式及び(7)式の電流比を適当に決定することで、
Ibias=(VBGR/R2)…(8)
と表すこともできる。
Ibias=(VBGR/R2)…(8)
と表すこともできる。
<効果>
上記本実施形態に係る半導体装置であると、上記第1の実施形態で説明した効果に加え、(2−1)〜(2−3)の効果を得ることができる。
(2−1)回路規模を縮小出来る(その2)
本実施形態に従った構成では、MOSトランジスタ68、69を用意し、BGR回路10内を流れる電流をミラーすることで温度特性の無い定電流Ibiasを得ている。すなわち、半導体装置内部の既存の回路を利用して、レイアウトサイズを大きくすること無く負電圧のバラつきを抑制することが出来る。従って、新たな電流源を用意する場合に比べ、回路規模を縮小出来る。
上記本実施形態に係る半導体装置であると、上記第1の実施形態で説明した効果に加え、(2−1)〜(2−3)の効果を得ることができる。
(2−1)回路規模を縮小出来る(その2)
本実施形態に従った構成では、MOSトランジスタ68、69を用意し、BGR回路10内を流れる電流をミラーすることで温度特性の無い定電流Ibiasを得ている。すなわち、半導体装置内部の既存の回路を利用して、レイアウトサイズを大きくすること無く負電圧のバラつきを抑制することが出来る。従って、新たな電流源を用意する場合に比べ、回路規模を縮小出来る。
(2−2)スタンバイ電流を削減出来る
本実施形態に従った構成では、MOSトランジスタ68、69を用意し、BGR回路10内を流れる電流をミラーすることで温度特性の無い定電流Ibiasを得ている。従って、比較例の昇圧系電源を使用するVREFDCB発生回路62とは異なり、外部電源を使用して電流源を構成しているので、スタンバイ電流の大幅な削減が可能となる。
本実施形態に従った構成では、MOSトランジスタ68、69を用意し、BGR回路10内を流れる電流をミラーすることで温度特性の無い定電流Ibiasを得ている。従って、比較例の昇圧系電源を使用するVREFDCB発生回路62とは異なり、外部電源を使用して電流源を構成しているので、スタンバイ電流の大幅な削減が可能となる。
(2−3)負電圧のバラツキを抑制出来る(その3)
本実施形態に従った構成であると、上記第1の実施形態における負電圧発生回路よりも安定した負電圧を供給することができる。
一般に、上記第1の実施形態で説明した抵抗素子53bの抵抗値は、プロセスの製造プロセスや、温度等によって、わずかであるがバラついてしまう。そのバラつきとして、抵抗素子53bのシート抵抗が挙げられる。すなわち、BGR回路10から供給される定電流Ibiasが一定である場合、比較器56に供給される電圧VREFと比較される電圧VREF_moniは、(Ibias×Rm)で表すことができる。Rmは抵抗素子67の抵抗値である。このため、抵抗素子67の抵抗値バラつきによりVREF_moniがバラついてしまう。その結果、比較器56、チャージポンプ57を介して、負電圧VBBの値がバラついてしまう。
本実施形態に従った構成であると、上記第1の実施形態における負電圧発生回路よりも安定した負電圧を供給することができる。
一般に、上記第1の実施形態で説明した抵抗素子53bの抵抗値は、プロセスの製造プロセスや、温度等によって、わずかであるがバラついてしまう。そのバラつきとして、抵抗素子53bのシート抵抗が挙げられる。すなわち、BGR回路10から供給される定電流Ibiasが一定である場合、比較器56に供給される電圧VREFと比較される電圧VREF_moniは、(Ibias×Rm)で表すことができる。Rmは抵抗素子67の抵抗値である。このため、抵抗素子67の抵抗値バラつきによりVREF_moniがバラついてしまう。その結果、比較器56、チャージポンプ57を介して、負電圧VBBの値がバラついてしまう。
これに対して、本実施形態では、定電流源53aの出力電流を(8)式で表される値とすることで、該電流が、抵抗素子67のバラつきの影響を受けることから防止できる。すなわち、(8)式で表される電流が抵抗素子67に流れると、抵抗素子67で発生する電圧降下は、Rm×(VBGR/R2)である。従って、抵抗素子67の抵抗値のバラつきは、抵抗素子36の抵抗値のバラつきによって相殺できる。これは、抵抗素子36、67は同一基板上に配置され、同一の製造プロセスで製造されるため、両者のバラつきの程度もほぼ同程度となるからである。
例えば抵抗素子67の抵抗値Rmが、バラつきにより、(Rm+ΔR)に変化したとする。この場合、抵抗素子35の抵抗値R2も同程度バラつき、その抵抗値は(R2+ΔR)となる。従って、抵抗素子67における電圧降下に対するΔRの影響を無視することが出来る。その結果、(Ibias×Rm)で表される電圧VREF_moniも、抵抗値のバラつきの影響を受けず安定した値となる。すなわち、これにより安定した負電圧VBBが得られる。
また、第1の実施形態で説明したように、Ibiasは温度に対しても一定の値を有する。従って、抵抗素子67における電圧降下は、抵抗値だけでなく温度に対しても影響を受けない。従って、抵抗値のバラつき及び温度に依存しない、安定した負電圧VBBが得られる。
以上の結果、負電圧VBBのバラつきを小さくすることが出来る。負電圧VBBの設定電圧に対するバラつきを、図11に示す。図11は、縦軸にその頻度を示し、横軸に負電圧VBBの値を表したグラフである。図11に示す(a)は上記比較例として一例に挙げた半導体装置に係る負電圧発生回路による負電圧VBBの分布を示し、(b)は本実施形態における負電圧VBBの分布を示している。図示するように、本実施形態に係る構成であると、比較例に比べて負電圧VBBのズレ幅を大幅に縮小出来る。
以上のように、この発明の第1、第2の実施形態に係る半導体装置であると、負電圧のバラツキを抑制出来る。なお、上記第2の実施形態では、BGR回路10におけるMOSトランジスタ41、44の両方からの電流を用いて温度に依存しない定電流源とする場合について説明した。しかし、MOSトランジスタ41、44のドレインに流れる電流の比率を適当に変えることで、セルトランジスタCTを温度に依存しないよう制御することが出来る。
通常、セルトランジスタCTの閾値電圧は温度に依存する特性を持つ。つまり、セルトランジスタCTは、低温時であるほど、閾値電圧が上昇する。そして、高温時であるほど、閾値電圧が低下する。もしこの時、セルトランジスタCTのバックゲートバイアスとして印加される負電圧VBBが一定であるとすると、セルトランジスタCTの閾値電圧がそのまま温度特性として現れる。このセルトランジスタCTの温度特性を鑑みて、上記第1、第2の実施形態で説明した負電圧VBBの設定電位を意図的に変動させることで、セルトランジスタCT全体として温度に依存しない特性を持たせても良い。
そこで、以下に述べる方法により、負電圧VBBに温度特性を持たせるようにしても良い。すなわち、(8)式により、負電圧VBBの電圧レベルを積極的に変化させる構成としても良い。
1つ目に、MOSトランジスタ68、69それぞれのドレイン端に、スイッチ回路を設置し、MOSトランジスタ68、69のドレイン端から流れる電流IbとIcとのどちらか一方の電流を流す。
2つ目に、MOSトランジスタ41、44とそれぞれカレントミラー回路を構成するMOSトランジスタ68、69の数をそれぞれ複数設けることで、電流比を調整する。つまり、電流比に合わせてMOSトランジスタ68、69を必要なだけ設置する。
なお、2つ目の手法の場合であっても、複数設けたMOSトランジスタのドレインにスイッチ回路を設け、電流比を可変にしても良い。
上記2つの手法により、抵抗素子67に流れる電流比を変化させることが出来、負電圧VBBに温度特性を持たせることが出来る。そして、MOSトランジスタ68、69に共通するソースには、(8)式に温度特性を持たせたIbiasと同一のミラー電流が流れる。
前述の通り、低温時である場合、セルトランジスタCTの閾値電圧は上昇する。そこで負電圧VBBの設定電位を正側にシフトさせる。すなわち、上記第1の実施形態で説明したように、例えば設定電位を−0.3から−0.1[V]へとシフトさせる。これによりセルトランジスタCTは温度に一定の特性を持つ。つまり、バックバイアス効果により、セルトランジスタCTの閾値電圧が低下する。
同様に、高温時である場合、セルトランジスタCTの閾値電圧は低下する。そこで負電圧VBBの設定電位を負側にシフトさせる。すなわち、上記第1の実施形態で説明したように、例えば設定電位を−0.3から−0.5[V]へとシフトさせる。つまり、このバックバイアス効果により、セルトランジスタCTの閾値電圧が上昇する。これにより、セルトランジスタCTは温度に対し一定の特性を持つ。
また、上記第1、第2の実施形態は、半導体記憶装置としてDRAMを備えたLSIを例に説明したが、DRAMの代わりに例えばフラッシュEEPROM(Electrically Erasable Programmable Read Only Memory)を備えたLSIにも適用可能である。
フラッシュEEPROMのメモリセルMCは、電荷蓄積層を備えたメモリセルトランジスタMTを有している。メモリセルトランジスタMTは、p型半導体基板上に、ゲート絶縁膜を介在して形成された電荷蓄積層(絶縁膜)と、該電荷蓄積層に用いられる絶縁膜よりも高誘電率である材料を使用したブロック層と、ブロック層上に形成された制御ゲートとを含む積層ゲート(MONOS構造)を備えたMOSトランジスタである。
そして、制御ゲートがワード線WLに接続され、ドレインがビット線に接続され、ソースがソース線に接続される。本構成において、電荷蓄積層に電荷をトラップするか否かにより、メモリセルトランジスタMTの閾値電圧が変化し、これによりデータを保持する。
上記フラッシュEEPROMにおいて、データの消去は電荷蓄積層から電荷を半導体基板に引き抜くことによって行われる。この際、ワード線WLには、ロウデコーダによって消去電圧(例えば−7[V])が印加される。この消去電圧の発生用として、上記説明した負電圧発生回路を使用出来る。また消去の際には、メモリセルトランジスタMTのドレインはフローティングとされ、ソースには例えば5[V]が印加される。そこで以下では、上記第1、第2の実施形態に係る負電圧発生回路12、若しくは負電圧発生回路14から出力される負電圧を−7[V]に設定するための、いずれかの手段の説明をする。なお、以下負電圧発生回路の説明には図10を用いる。
例えば、図10の負電圧発生回路14の抵抗素子67の抵抗値を所定の値にする方法がある。ここで図10の比較器56に供給される基準電圧VREF1を1.0[V]とする。また、チャージポンプの出力ノードと接続している抵抗素子67の一端の電圧を0[V]とする。更に、定電流Ibiasの値を1[A]とする。
チャージポンプ57は比較器56の反転入力端子及び正入力端子に掛かる電位差をなくすよう、つまり上記基準電圧VREF1と電圧VREF_moniとの電位差を一致させるように所定の電位を出力する。上記条件の場合、負電圧VBBの値が−7[V]になるには、抵抗素子67の抵抗値を8[Ω]とする必要がある。
つまり、抵抗素子67に掛かる電圧が8[V]となるため、比較器56の電圧VREF_moniの電位が1[V]となるには、チャージポンプ57からの出力される電位が−7[V]とする必要がある。すなわち、比較器56の上記入力端子の電位を一致させるよう、チャージポンプ57が−7[V]の負電圧VBBを発生させる。これにより、抵抗素子67の一端の電位は、それまでの0から−7[V]までと変化する。これにより、負電位発生回路12、若しくは14から出力される負電圧VBBの値は−7[V]となる。
第1、第2の実施形態をフラッシュEEPROMに適用した場合についても、第1、第2の実施形態で述べたのと同様の効果を得ることが出来る。
なお、以上EEPROMにおいてMONOS構造について説明したが、FG型の構成をとるメモリセルでも良い。FG型の構成であると、積層ゲートはp型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート(導電層)と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
1…メモリセルトランジスタ、2…ロウデコーダ、3…カラムデコーダ、4…電源発生回路、10…バンドギャップリファレンス回路(BGR回路)、11…基準電圧発生回路(Ref回路)、12…負電圧発生回路、13…正電圧発生回路、14…負電圧発生回路、15…負電圧発生回路、20(20A、20B)…p型半導体基板、21…n型ウェル、22…n型不純物層(ドレイン)、23…ゲート絶縁膜、24…ゲート電極(ワード線WL)25…n型不純物層(ソース)、27…カラー酸化膜、28…キャパシタ絶縁膜、29…電極、30…電極、31…トレンチ、32…素子分離領域、35、36、37、53b、63、64、65、66、67…抵抗素子40、41、42、43、44、49、58、68、69…pMOSトランジスタ、50、59…差動増幅回路、51、54、56、60…比較器、52、55、57、61…チャージポンプ、53…レベルモニター部
Claims (5)
- 温度に対して比例するドレイン電流を供給する第1トランジスタと温度に対して反比例するドレイン電流を供給し、且つドレインが前記第1トランジスタのドレインに接続された第2トランジスタとを含み、第1ノードに電流を供給する電流源と、
一端が前記第1ノードに接続され、且つ他端が電位検知の対象となる第2ノードに接続された第1抵抗素子と、
前記第2ノードにおける電位の検知レベルに応じた基準電位と、前記第1ノードの電圧とを比較する比較器と、
前記比較器における比較結果に基づいて、前記検知レベルの負電圧を発生し、発生した前記負電圧を前記第2ノードに出力するチャージポンプと
を具備し、
前記電流源は、前記第1トランジスタの前記ドレイン電流と、前記第2トランジスタの前記ドレイン電流との和を、前記第1ノードに供給する
ことを特徴とする半導体装置。 - 温度依存性を有しない定電圧を発生するバンドギャップリファレンス回路を更に備え、
前記基準電位は、前記定電圧を元に生成され、
前記バンドギャップリファレンス回路は、温度に対して比例するドレイン電流を供給する第3トランジスタと、
温度に対して反比例するドレイン電流を供給し、且つドレインが前記第3トランジスタのドレインに接続された第4トランジスタと、
前記第3、第4トランジスタのドレインに一端が接続された第2抵抗素子とを備え、
前記バンドギャップリファレンス回路は、前記第2抵抗素子において発生する電圧を、前記定電圧として出力し、
前記第1トランジスタのゲートは、前記第3トランジスタのゲートに接続され、
前記第2トランジスタのゲートは、前記第4トランジスタのゲートに接続される
ことを特徴とする請求項1記載の半導体装置。 - 前記第1トランジスタの前記ドレイン電流と、前記第2トランジスタの前記ドレイン電流との和は、温度に依存しない
ことを特徴とする請求項1記載の半導体装置。 - 前記第1トランジスタの前記ドレイン電流と、前記第2トランジスタのドレイン前記ドレイン電流との和を温度に依存させることで、前記検知レベルを制御する
ことを特徴とする請求項1記載の半導体装置。 - 半導体基板上に形成されたメモリセルを複数含むメモリセルアレイを更に備え、
前記チャージポンプが発生した前記負電圧は、前記メモリセルのバックゲートまたはワード線に印加することが可能である
ことを特徴とする請求項1記載の半導体装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018063743A (ja) * | 2015-12-29 | 2018-04-19 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器、半導体ウエハ |
TWI708133B (zh) * | 2019-05-27 | 2020-10-21 | 南亞科技股份有限公司 | 電壓供應裝置與其操作方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103365330A (zh) * | 2012-04-09 | 2013-10-23 | 联咏科技股份有限公司 | 参考电压/电流产生装置 |
CN103529889B (zh) * | 2012-07-02 | 2015-10-07 | 中国科学院声学研究所 | 低噪声cmos集成参考电压产生电路 |
US10803962B1 (en) * | 2019-04-01 | 2020-10-13 | Micron Technology, Inc. | Current monitoring in semiconductor packages |
TWI831158B (zh) * | 2022-03-22 | 2024-02-01 | 瑞昱半導體股份有限公司 | 以比較器為核心的切換電容式電路及其電流源 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10243636A (ja) * | 1997-02-26 | 1998-09-11 | Toshiba Corp | 昇圧回路及び半導体記憶装置 |
JP2007026523A (ja) * | 2005-07-14 | 2007-02-01 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6087820A (en) * | 1999-03-09 | 2000-07-11 | Siemens Aktiengesellschaft | Current source |
JP3718106B2 (ja) * | 2000-05-22 | 2005-11-16 | 松下電器産業株式会社 | 半導体集積回路 |
US6737907B2 (en) * | 2001-07-03 | 2004-05-18 | International Business Machines Corporation | Programmable DC voltage generator system |
JP2003168293A (ja) * | 2001-11-29 | 2003-06-13 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
TW574782B (en) * | 2002-04-30 | 2004-02-01 | Realtek Semiconductor Corp | Fast start-up low-voltage bandgap voltage reference circuit |
US7078958B2 (en) * | 2003-02-10 | 2006-07-18 | Exar Corporation | CMOS bandgap reference with low voltage operation |
DE102004004775B4 (de) * | 2004-01-30 | 2006-11-23 | Infineon Technologies Ag | Spannungsregelsystem |
US20070080740A1 (en) * | 2005-10-06 | 2007-04-12 | Berens Michael T | Reference circuit for providing a temperature independent reference voltage and current |
TWI307211B (en) * | 2006-03-06 | 2009-03-01 | Novatek Microelectronics Corp | Current source with adjustable temperature coefficient and method for generating current with specific temperature coefficient |
US7400123B1 (en) * | 2006-04-11 | 2008-07-15 | Xilinx, Inc. | Voltage regulator with variable drive strength for improved phase margin in integrated circuits |
US7579902B2 (en) * | 2006-12-11 | 2009-08-25 | Atmel Corporation | Charge pump for generation of multiple output-voltage levels |
KR100818105B1 (ko) * | 2006-12-27 | 2008-03-31 | 주식회사 하이닉스반도체 | 내부 전압 발생 회로 |
US20090080276A1 (en) * | 2007-09-23 | 2009-03-26 | Jin Cai | Temperature Dependent Bias for Minimal Stand-by Power in CMOS Circuits |
-
2008
- 2008-04-17 JP JP2008108050A patent/JP2009260072A/ja active Pending
-
2009
- 2009-03-18 US US12/406,365 patent/US20090261893A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10243636A (ja) * | 1997-02-26 | 1998-09-11 | Toshiba Corp | 昇圧回路及び半導体記憶装置 |
JP2007026523A (ja) * | 2005-07-14 | 2007-02-01 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018063743A (ja) * | 2015-12-29 | 2018-04-19 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器、半導体ウエハ |
TWI708133B (zh) * | 2019-05-27 | 2020-10-21 | 南亞科技股份有限公司 | 電壓供應裝置與其操作方法 |
Also Published As
Publication number | Publication date |
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