JP2006073627A - 半導体集積装置 - Google Patents

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Abstract

【課題】 SOI基板内の埋め込み酸化膜を薄膜化しても、デバイス特性が劣化することがなく、バイポーラトランジスタも形成可能な半導体集積回路を提供する。
【解決手段】 SOI基板３内の埋め込み酸化膜２の上面には、FBC４、NFET５およびPFET６が互いに分離して形成されている。FBC４の下方に位置するｐ支持基板１内には、埋め込み酸化膜２に接してｎウェル拡散領域７が形成されている。NFET５の下方に位置するｐ支持基板１内には、ｐウェル拡散領域８が形成されている。PFET６の下方に位置するｐ支持基板１内には、ｎウェル拡散領域９が形成されている。NFET５とPFET６の形成箇所に合わせて、埋め込み酸化膜２の下面側にそれぞれｐウェル拡散領域８とｎウェル拡散領域９を形成して、各ウェル拡散領域にそれぞれ所定の電圧を印加するため、NFET５とPFET６にバックチャネルが形成されなくなり、デバイス特性がよくなる。
【選択図】 図１

Description

本発明は、SOI（Silicon On Insulator）基板内に形成されるウェル拡散領域を備えた半導体集積装置に関する。
トレンチキャパシタ(trench capacitor)やスタックットキャパシタ(stacked capacitor)を有する従来の１トランジスタと１キャパシタからなるDRAMセルは微細化に伴ってその作製が困難になることが懸念されているが、それに替わり得るメモリセルとして、SOI（Silicon on Insulator）の上などに形成されたFET (Field Effect Transistor)のフローティングボディに多数キャリアを蓄積して情報を記憶する新メモリセルFBCが提案されている（特許文献１，２参照）。
この種のFBCは、1ビットの情報を記憶する素子単位が1個のMISFET(Metal Insulator Semiconductor Field Effect Transistor)のみであるために、1ビット分の占有面積が小さく、限られたシリコン面積上に大容量の記憶素子を形成することができて、記憶容量の増大に寄与できると考えられている。
PD-SOI上に形成したFBCの書き込み及び読み出しの原理は、N型のMISFETを例にとると、以下のように説明できる。「１」書きの状態をボディに正孔が多い状態、逆に正孔が少ない状態を「０」と定義する。
FBCは、例えばSOI上に形成されたnFETからなり、ソースはGND(0V)であり、ドレインはビット線(BL)に接続され、ゲートはワード線(WL)である。FBCのボディは電気的にフローティングである。「１」を書き込むためにはトランジスタを飽和状態で動作させる。例えばワード線WLを1.5V、ビット線BLを1.5Vにバイアスする。このような状態ではインパクトイオン化によりドレイン近傍において電子・正孔対が大量に発生する。これらのうち、電子はドレイン端子に吸い込まれて行くが、正孔はポテンシャルが低いボディに蓄えられる。インパクトイオン化でホールが発生される電流と、ボディとソースとの間のpn接合のフォワード電流が釣り合った状態でボディ電圧は平衡状態に達する。大体、0.7V程度である。
次に、「０」データを書き込み方法を説明する。「０」を書き込むためには、ビット線BLを負の電圧に引き下げる。例えば、-1.5Vに下げる。この動作により、ボディのp領域とBLにつながったn領域が大きくフォワードにバイアスされるので、ボディに蓄えられていた正孔の多くはn領域に吐き出される。これにより正孔の数が減った状態が「０」状態である。データの読み出しは、ワード線WLを例えば1.5V、BLを例えば0.2Vに低く設定し、トランジスタを線形領域で動作させ、ボディに蓄えられている正孔の数の違いによりトランジスタの閾値電圧(Vth)が異なる効果(ボディ効果)を利用して電流差を検知して「１」と「０」を識別する。
読み出し時に、ビット線電圧をこの例では0.2Vと低く設定する理由は、ビット線電圧を高くして飽和状態にバイアスしてしまうと、「０」を読み出す場合にインパクトイオン化によりデータが「１」に化けてしまい、「０」を正しく検知できなくなる恐れがあるためである。
FBCをメモリセルとして用いる半導体記憶装置（以下、FBCメモリ）はSOI基板を用いて形成されるが、SOI基板内の埋め込み酸化膜の膜厚が厚いと、ボディと支持基板間に形成される安定化容量（Stabilizing Capacitor）が確保できなくなり、メモリセルの信号量を大きくできないという問題がある。
その一方で、埋め込み絶縁膜を薄くすると、埋め込み絶縁膜よりも上方に形成されたFBC、NFETおよびPFETのチャネル領域に対向する側（埋め込み絶縁膜に近接する領域）にバックチャネルが形成され、周辺回路のデバイス特性が劣化してしまう。
ところで、FBCをメモリセルとして用いる半導体記憶装置（以下、FBCメモリ）の周辺回路には、一定の基準電圧を必要とする回路が存在する。例えば、各種の内部電源電圧のレベルを調整する回路や入力論理レベルを判断するための入力バッファ回路などである。これらの基準電圧は、電源電圧の変動、温度変動およびトランジスタなどのデバイス特性のばらつきなどに影響されない一定の電圧値が要求される。
精度の高い安定した基準電圧を生成する回路として、バンドギャップリファレンス（BGR：Band Gap Reference）回路が知られている。この種のBGR回路では、pnpバイポーラトランジスタを用いることが多い。pnpバイポーラトランジスタは、ｐ基板をコレクタとして接地電圧に設定し、ｎウェル内のｐ+拡散層をエミッタとする構造である。
この構造は、多重拡散層の縦型バイポーラトランジスタを形成するものであり、大きな接触面積を確保でき、ベースの幅も狭くでき、特性のよいトランジスタを実現できることが知られている。
しかしながら、この種のバイポーラトランジスタをSOIの埋め込み酸化膜下の支持基板上に形成するには、埋め込み酸化膜が厚い場合にはコンタクトの形成が困難になる。
特開2003-68877公報 特開2002-246571公報
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、SOI基板内の埋め込み酸化膜を薄膜化しても、デバイス特性が劣化することがなく、バイポーラトランジスタを形成することも可能な半導体集積回路を提供することにある。
本発明の一態様によれば、第１または第２導電型の支持基板と埋め込み絶縁膜とを有するSOI（Silicon On Insulator）基板と、前記SOI基板上に、互いに分離して形成されるNMOSFET、PMOSFETおよびFBC（Floating Body Cell）と、前記NMOSFETの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第１導電型の第１ウェル拡散領域と、前記PMOSFETの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第２導電型の第２ウェル拡散領域と、前記FBCの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第１または第２導電型の第３ウェル拡散領域と、を備え、前記第１および第２ウェル拡散領域は、前記NMOSFETおよび前記PMOSFETの各チャネル領域と前記埋め込み絶縁膜とで挟まれる領域のうち前記埋め込み絶縁膜に近い側の導電型が反転しないように、それぞれ所定の電位に設定される。
また、本発明の一態様によれば、第１または第２導電型の支持基板と埋め込み絶縁膜とを有するSOI（Silicon On Insulator）基板と、前記SOI基板上に、互いに分離して形成されるNMOSFET、PMOSFETおよびFBC（Floating Body Cell）と、前記NMOSFETの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第１導電型の第１ウェル拡散領域と、前記PMOSFETの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第２導電型の第２ウェル拡散領域と、前記FBCの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第１または第２導電型の第３ウェル拡散領域と、前記第１ウェル拡散領域および前記第２ウェル拡散領域の下面に接して形成される第１または第２導電型の第４ウェル拡散領域と、を備え、前記第１および第２ウェル拡散領域は、前記NMOSFETおよび前記PMOSFETの各チャネル領域と前記埋め込み絶縁膜とで挟まれる領域のうち前記埋め込み絶縁膜に近い側の導電型が反転しないように、それぞれ所定の電位に設定される。
また、本発明の一態様によれば、第１または第２導電型の支持基板と埋め込み絶縁膜とを有するSOI（Silicon On Insulator）基板と、前記埋め込み絶縁膜に接してその下方に形成される第１導電型の第１ウェル拡散領域と、前記第１ウェル拡散領域内に形成され、前記埋め込み絶縁膜に接するように形成される第１導電型の第１拡散領域と、前記第１ウェル拡散領域内に形成され、前記埋め込み絶縁膜に接するように形成され前記第１拡散領域と分離して形成される第２導電型の第２拡散領域と、前記埋め込み絶縁膜に接してその下方に形成され、前記第１ウェル拡散領域と分離して形成される第２導電型の第３拡散領域と、前記第１拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第１コンタクトと、前記第２拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第２コンタクトと、前記第３拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第３コンタクトと、前記第１コンタクトに接続されるベース電極と、前記第２コンタクトに接続されるエミッタ電極と、前記第３コンタクトに接続されるコレクタ電極と、を備える。
また、第１または第２導電型の支持基板と埋め込み絶縁膜とを有するSOI（Silicon On Insulator）基板と、前記埋め込み絶縁膜に接してその下方に形成される第１導電型の第１拡散領域と、前記埋め込み絶縁膜に接してその下方に形成され前記第１拡散領域と分離して形成される第２導電型の第２拡散領域と、前記埋め込み絶縁膜に接してその下方に形成され、前記第１および第２拡散領域よりも深く形成される第１導電型の第３ウェル拡散領域と、前記埋め込み絶縁膜に接してその下方に形成され、前記第１および第２拡散領域よりも深く形成される第１導電型の第４ウェル拡散領域と、前記第３および第４ウェル拡散領域に接して形成される第１導電型の第５ウェル拡散領域と、前記第１および第２拡散領域を覆い、前記第３、第４および第５のウェル拡散領域で前記支持基板から分離された領域に存在する第２導電型の第６ウェル拡散領域と、前記第１拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第１コンタクトと、前記第２拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第２コンタクトと、前記第３ウェル拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第３コンタクトと、前記第４ウェル拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第４コンタクトと、前記第１コンタクトに接続されるカソード電極と、前記第２コンタクトに接続されるアノード電極と、前記第３および第４コンタクトに接続される電源端子と、を備える。
本発明によれば、SOI基板内の埋め込み酸化膜を薄膜化しても、埋め込み酸化膜に近接する領域にバックチャネルが形成されるおそれがなく、デバイス特性を向上できるとともに、バイポーラトランジスタも容易に形成することができる。
以下、図面を参照しながら、本発明の一実施形態について説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積装置の断面図である。図１の半導体集積装置は、FBCをメモリセルとして用いる半導体記憶装置の周辺回路の断面構造を示している。
本実施形態では、ｐ支持基板１と薄膜化された埋め込み酸化膜２とを有するSOI基板３を用いている。埋め込み酸化膜２を薄膜化することにより、FBCの信号量を十分に確保でき、データ保持時間も長くできる。
図１において、SOI基板３内の埋め込み酸化膜２の上面には、FBC４、NFET５およびPFET６が互いに分離して形成されている。FBC４の下方に位置するｐ支持基板１内には、埋め込み酸化膜２に接してｎウェル拡散領域７が形成されている。NFET５の下方に位置するｐ支持基板１内には、ｐウェル拡散領域８が形成されている。PFET６の下方に位置するｐ支持基板１内には、ｎウェル拡散領域９が形成されている。
ｐ支持基板１は電圧Ｖsub＝０Ｖに設定され、ｎウェル拡散領域７には電圧ＶPL＝１Ｖが印加され、ｐウェル拡散領域８は電圧ＶPL＝０Ｖに設定され、ｎウェル拡散領域９には電圧ＶPL＝2.5Ｖが印加される。
ｎウェル拡散領域７は、ｐ支持基板１に対して逆バイアスになればよいため、必ずしも１Ｖに設定する必要はなく、０〜１Ｖの電圧を印加してもよい。
また、ｐウェル拡散領域８の電圧ＶPLは必ずしも０Ｖでなくてもよく、０Ｖ以下であればよい。同様に、ｎウェル拡散領域９の電圧ＶPLは必ずしも2.5Ｖでなくてもよく、Ｖcc以上であればよい。
このように、ｐウェル拡散領域８とｎウェル拡散領域９に所定の電圧をそれぞれ印加することにより、NFET５とPFET６にバックチャネルが形成されなくなり、デバイス特性が向上する。例えば、NFET５の下方の埋め込み酸化膜２の下面側が０Ｖより高い電位であったとすると、NFET５のチャネル領域の下方で埋め込み酸化膜２に沿ってバックチャネルが形成されるおそれがある。ところが、本実施形態では、埋め込み酸化膜２の下面側にｐウェル拡散領域８を設けて、このｐウェル拡散領域８を０Ｖか、それ以下の電圧に設定するため、NFET５に対してバックチャネルが形成されるおそれがなくなり、NFETのデバイス特性がよくなる。
同様に、PFET６の下方の埋め込み酸化膜２の下面側が2.5Ｖより低い電位であったとすると、PFET６のチャネル領域の下方で埋め込み酸化膜２に沿ってバックチャネルが形成されるおそれがある。ところが、本実施形態では、埋め込み酸化膜２の下面側にｎウェル拡散領域９を設けて、このｎウェル拡散領域９を2.5Ｖ以上の電圧に設定するため、PFET６に対してバックチャネルが形成されるおそれがなくなり、PFETのデバイス特性がよくなる。
図２は図１の変形例であり、ｐ支持基板１に電圧ＶSUB＝−１Ｖを印加し、FBC４の直下にｐウェル拡散領域１０を形成する例を示している。ｐウェル拡散領域１０には、ｐ支持基板１と同じ電圧ＶPL＝−１Ｖが印加され、NFET５の直下に位置するｐウェル拡散領域８にも、ｐ支持基板１と同じ電圧ＶPL＝−１Ｖが印加される。ｐウェル拡散領域８の電圧ＶPLが０Ｖ以下の場合には、NFET５にはバックチャネルは形成されないため、図２の場合も、バックチャネルの発生を防止できる。
このように、第１の実施形態では、NFET５とPFET６の形成箇所に合わせて、埋め込み酸化膜２の下面側にそれぞれｐウェル拡散領域８とｎウェル拡散領域９を形成して、各ウェル拡散領域にそれぞれ所定の電圧を印加するため、NFET５とPFET６にバックチャネルが形成されなくなり、デバイス特性がよくなる。
（第２の実施形態）
第２の実施形態は、SOI基板３内のｐ支持基板１に０Ｖ未満の電圧を印加する場合に、バックチャネルが形成されないようにしたものである。
図３は本発明の第２の実施形態に係る半導体集積装置の断面図である。図３の半導体集積装置は、図１と同様に、ｐ支持基板１と薄膜化された埋め込み酸化膜２とを有するSOI基板３上に、互いに分離して形成されるFBC４、NFET５およびPFET６を備えている。
図１と同様に、FBC４の下方に位置するｐ支持基板１内にはｎウェル拡散領域７が形成され、NFET５の下方に位置するｐ支持基板１内にはｐウェル拡散領域８が形成されている。また、ｐウェル拡散領域８に隣接してｎウェル拡散領域１１が形成され、両ｎウェル拡散領域９，１１の下面にはｎウェル拡散領域１２が形成されている。これにより、ｐウェル拡散領域８は、ｐ支持基板１から分離されている。
ｎウェル拡散領域７には電圧ＶPL＝−１Ｖが印加され、ｐウェル拡散領域８は電圧ＶPL＝０Ｖに設定され、ｎウェル拡散領域９には電圧ＶPL＝２．５Ｖが印加されている。このように、ｎウェル拡散領域１２を設けることで、ｐウェル拡散領域８にｐ支持基板１とは異なる電圧を印加することができる。
これにより、第１の実施形態と同様に、NFET５とPFET６にバックチャネルが形成されなくなる。
図４は図３の変形例であり、FBC４の直下にｐウェル拡散領域１０を設け、このｐウェル拡散領域１０に電圧ＶPL＝−１Ｖを印加する例を示している。このｐウェル拡散領域１０以外は、図３と同様であり、図３と同様に、ｎウェル拡散領域１２により、ｐウェル拡散領域８をｐ支持基板１から分離している。
このように、第２の実施形態では、ｐ支持基板１にマイナスの電圧が印加されている場合でも、NFET５とPFET６の直下にそれぞれｐウェル拡散領域８とｎウェル拡散領域９を設け、さらに、その下面にｎウェル拡散領域１２を設けて、ｐウェル拡散領域８をｐ支持基板１から分離するため、NFET５とPFET６にバックチャネルが形成されないような電圧をｐウェル拡散領域８とｎウェル拡散領域９に印加できる。
（第３の実施形態）
第１および第２の実施形態では、ｐ支持基板１を有するSOI基板３を用いたが、ｎ支持基板を有するSOI基板３を用いてもよい。
この場合、図１に対応する構造は図５のようになる。図５の半導体集積装置は、FBC４の下方に形成されるｎウェル拡散領域７と、NFET５の下方に形成されるｐウェル拡散領域８と、PFET６の下方に形成されるｎウェル拡散領域９と、ｐウェル拡散領域８およびｎウェル拡散領域９の下面側に形成されるｐウェル拡散領域１３とを備えている。
ｎ支持基板２０は電圧Ｖsub＝０Ｖに設定され、ｎウェル拡散領域７には電圧ＶPL＝１Ｖが印加され、ｐウェル拡散領域８は電圧ＶPL＝０Ｖに設定され、ｎウェル拡散領域９には電圧ＶPL＝2.5Ｖが印加される。ｎウェル拡散領域９とｎ支持基板２０との短絡防止のために、ｐウェル拡散領域１３が設けられている。
図５の半導体集積装置においても、NFET５とPFET６にはバックチャネルは形成されない。
このように、ｎ支持基板２０を有するSOI基板３の場合も、ｐ支持基板１と同様に、NFET５とPFET６の下方にそれぞれｐウェル拡散領域８とｎウェル拡散領域９を形成して、各領域にそれぞれ所定の電圧を印加することで、バックチャネルの形成を確実に防止できる。
（第４の実施形態）
第４の実施形態は、薄膜化された埋め込み酸化膜２を有するSOI基板３を用いて、バンドギャップリファレンス回路（BGR回路）を形成するものである。
上述したように、FBC４メモリの周辺回路には、電源電圧の変動、温度の変化およびデバイス特性のばらつき等に影響されずに常に一定の基準電圧を発生する基準電位発生回路が設けられることが多い。
図６は基準電位発生回路の一例であるBGR回路の内部構成を示す回路図である。図６のBGR回路は、電源電圧と接地電圧との間に直列接続されるPFET２１およびpnpトランジスタ２２と、同じく電源電圧と接地電圧との間に直列接続されるPFET２３、抵抗Ｒ1、抵抗Ｒ2およびpnpトランジスタ２４と、抵抗Ｒ1，Ｒ2間の電圧とpnpトランジスタ２１のエミッタ電圧との電位差に応じた電圧をPFET２１，２３のゲートに供給するオペアンプ２５とを有する。PFET２３のドレインから基準電圧ＶREFが出力される。
トランジスタ２２は面積Ａのpnpバイポーラトランジスタであるのに対し、トランジスタ２４は同じ面積Ａのpnpバイポーラトランジスタをｎ個並列接続して構成している。
これらトランジスタ２２，２４に流れる電流Ｉは互いに等しく、（１）および（２）式で表される。
I=Is×exp[Va/VT] …（１）
I=n×Is×exp[Vb/VT] …（２）
ここで、Isは面積Aのトランジスタ２２の飽和電流、ＶaはPFET２１のドレイン電圧、Ｖbはpnpバイポーラトランジスタのエミッタ電圧、VTは熱電圧(thermal voltage)kT/qをそれぞれ表す。また、kはボルツマン定数（Boltzmann constant(1.38×10-23J/K)）、Tは絶対温度（Absolute Temperature）、qは素電荷（Elementary Charge(1.6×10-19C)）を表す。
オペアンプ２５は、電位差（Va−Vb）を増幅するが、電位差（Va−Vb）は、（３）式で表される。
Va−Vb=VT×ln[I/Is] − VT×ln[I/(n×Is)]=VT×ln[n] …（３）
図６の回路では、フィードバックループによってVa＝Vcとなるように制御されているので、（４）式が成り立つ。
Vc−Vb＝Va−Vb=VT×ln[n] …（４）
また、（５）式も成り立つ。
Vd−Vb=(1＋R2/R1)×(Vc−Vb)＝(1＋R2/R1)×VT×ln[n] …（５）
（４）式および（５）式より、（６）式が得られる。
VREF=VBE＋Vd−Vb＝VBE+(1＋R2/R1)×VT×ln[n] …（６）
ここで、VBEは面積n×Aのpnpトランジスタ２４のベース・エミッタ間の電圧である。（６）式の温度に関する微分係数は（７）式で表される。
∂VREF/∂T＝−α+(1＋R2/R1)×ln[n]×(k/q) …（７）
ここで、VBEは負の微分係数−αを持つとした。α=1.5mV/K(@室温)である。従って、VREFの温度依存性が室温において無くなるためには、（８）式が成り立てばよい。
(1＋R2/R1)×ln[n]＝α×(q/k)=17.4 …（８）
（８）式より、例えばR2/R1=4およびn=32.5とすれば実現できることがわかる。
このように、抵抗Ｒ1，Ｒ2の比とトランジスタ２２，２４のサイズの比を適切に選ぶことにより、温度や電源電圧に依存しない安定した基準電圧が得られる。プロセスが変動しても、この安定化条件はデバイスパラメータの比にしか依らないので、一定の基準電位が得られる。
図７は図６のpnpバイポーラトランジスタ２２，２４の断面構造を示す図である。図７のトランジスタは、薄膜化された埋め込み酸化膜２を有するSOI基板３を用いて形成される。埋め込み酸化膜２の上面にはシリコン膜２８および絶縁膜２９が順に形成されている。
埋め込み酸化膜２の下面に沿って、ｐ支持基板１内に、ｎウェル拡散領域３１と、コレクタ用のｐ+拡散領域３２とが形成されている。ｎウェル拡散領域３１の内部にはさらに、埋め込み酸化膜２に沿って、ベース用のｎ+拡散領域３３と、エミッタ用のｐ+拡散領域３４とが形成されている。
ｐ+拡散領域３２、ｎ+拡散領域３３およびｐ+拡散領域３４には、埋め込み酸化膜２を貫通するコンタクト３５，３６，３７がそれぞれ形成され、各コンタクトにはそれぞれコレクタ電極３８、ベース電極３９およびエミッタ電極４０が形成されている。
図７のpnpバイポーラトランジスタは、埋め込み酸化膜２を薄膜化しているため、各ウェル拡散領域から上方に容易にコンタクトを形成することができる。
図７のpnpバイポーラトランジスタは、上述した図１等に示したFBC４およびその周辺回路と同じSOI基板３上に形成することができる。これにより、FBC４およびその周辺回路で利用する基準電圧発生回路を容易に同一基板上に形成できる。
ところが、図３のように、支持基板にマイナスの電圧が印加されている場合には、pnpバイポーラトランジスタを形成することができない。その理由は、支持基板がマイナス電位だと、pnpバイポーラトランジスタのコレクタを接地電位にすることができないためである。そこで、そのような場合は、pnpバイポーラトランジスタの代わりにダイオードを用いればよい。
図８はpnpバイポーラトランジスタの代わりにダイオードを設けたBGR回路の一例を示す回路図である。図８のBGR回路は、図６のpnpバイポーラトランジスタ２２，２４をダイオード４１，４２に置換し、ダイオード４１のアノードをPFET２１のドレインに接続し、そのカソードを接地する。また、ダイオード４２のアノードを抵抗Ｒ１に接続し、そのカソードを接地する。
図９は図８のダイオードをSOI基板３上に形成した場合の断面構造の一例を示す断面図である。埋め込み酸化膜２の下面側のｐ支持基板１内に、電源用のｎウェル拡散領域４５、アノード用のｐ+拡散領域４６、カソード用のｎ+拡散領域４７、電源用のｎウェル拡散領域４８が形成されている。ｎウェル拡散領域４５，４８内にはそれぞれｎ+拡散領域４９，５０が形成されている。
ｎ+拡散領域４９、ｐ+拡散領域４６、ｎ+拡散領域４７およびｎ+拡散領域５０にはそれぞれ、埋め込み酸化膜２を貫通するコンタクト５１，５２，５３，５４が形成されている。コンタクト５１，５４は電源端子５５，５６にそれぞれ接続され、コンタクト５２はアノード電極５７に接続され、コンタクト５３はカソード電極５８にそれぞれ接続されている。
ｎウェル拡散領域４５，４８は、ｐ+拡散領域４６とｎ+拡散領域４７よりも深く形成されており、これらｎウェル拡散領域４５，４８の下面にはｎウェル拡散領域５９が形成されている。このｎウェル拡散領域５９により、ｐ+拡散領域４６はｐ支持基板１から分離される。
図９の構造のダイオードは、ｐ支持基板１をマイナス電位に設定できるため、図３の構造の半導体集積装置と同一基板上に形成することができる。
このように、第４の実施形態では、薄膜化された埋め込み酸化膜２を有するSOI基板３を用いてバイポーラトランジスタやダイオードを形成するため、FBC４メモリやその周辺回路で必要とする基準電圧を発生する基準電圧発生回路を同一基板上に容易に形成できる。
（その他の実施形態）
図７ではpnpバイポーラトランジスタを形成する例を説明したが、npnバイポーラトランジスタを形成することも可能である。図１０はｎ支持基板２０を有するSOI基板３を用いてnpnバイポーラトランジスタを形成した場合の断面構造を示す断面図である。
図１０のnpnバイポーラトランジスタは、埋め込み酸化膜２の下面側に形成されるｎ+拡散領域６１と、ｐウェル拡散領域６２とを有する。ｐウェル拡散領域６２の内部には、ベース用のｐ+拡散領域６３と、エミッタ用のｎ+拡散領域６４とが形成されている。図７と同様に、ｎ+拡散領域６１、ｐ+拡散領域６３およびｎ+拡散領域６４には、埋め込み酸化膜２を貫通するコンタクト６５，６６，６７が形成され、それぞれコレクタ電極６８、ベース電極６９およびエミッタ電極７０に接続されている。
図１０のnpnバイポーラトランジスタは、例えば図５の半導体集積装置と同一基板上に形成可能である。
上述したFBC４、FBC４の周辺回路、バイポーラトランジスタおよびダイオードの各ウェル拡散領域に電圧を印加するには、埋め込み酸化膜２を貫通するコンタクトを形成して、このコンタクトの上面側に電極を形成すればよい。
図１１は上述した各回路のすべてのウェル拡散領域に共通して適用可能な電圧印加方法を示す図である。図示のように、埋め込み酸化膜２に接してｐ支持基板１内にｎウェル拡散領域３１が形成され、このｎウェル拡散領域３１の内部にｎ+拡散領域４２が形成されている場合、ｎ+拡散領域４２から上方に埋め込み酸化膜２を貫通するコンタクト４３を形成すればよい。このコンタクトは電極４４に接続される。同様に、ｐ支持基板１内のｐ+拡散領域４５の上方にも、埋め込み酸化膜２を貫通するコンタクト４６を形成して電極４７に接続すればよい。
本発明の第１の実施形態に係る半導体集積装置の断面図。 図１の変形例であり、ｐ支持基板１に電圧ＶSUB＝−１Ｖを印加し、FBC４の直下にｐウェル拡散領域１０を形成する例を示す断面図。 本発明の第２の実施形態に係る半導体集積装置の断面図。 図３の変形例であり、FBC４の直下にｐウェル拡散領域１０を設け、このｐウェル拡散領域１０に電圧ＶPL＝−１Ｖを印加する例を示す断面図。 ｎ支持基板を有するSOI基板を用いた半導体集積装置の断面図。 基準電位発生回路の一例であるBGR回路の内部構成を示す回路図。 図６のpnpバイポーラトランジスタ２２，２４の断面構造を示す図。 pnpバイポーラトランジスタの代わりにダイオードを設けたBGR回路の一例を示す回路図。 図８のダイオードをSOI基板３上に形成した場合の断面構造の一例を示す断面図。 ｎ支持基板２０を有するSOI基板３を用いてnpnバイポーラトランジスタを形成した場合の断面構造を示す断面図。 ウェル領域への電圧印加方法を説明する図。
符号の説明
１ ｐ支持基板
２ 埋め込み酸化膜
３ SOI基板
４ FBC
５ NFET
６ PFET
７ ｎウェル拡散領域
８ ｐウェル拡散領域
９ ｎウェル拡散領域
１０ ｐウェル拡散領域

Claims (5)

  1. 第１または第２導電型の支持基板と埋め込み絶縁膜とを有するSOI（Silicon On Insulator）基板と、
    前記SOI基板上に、互いに分離して形成されるNMOSFET、PMOSFETおよびFBC（Floating Body Cell）と、
    前記NMOSFETの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第１導電型の第１ウェル拡散領域と、
    前記PMOSFETの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第２導電型の第２ウェル拡散領域と、
    前記FBCの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第１または第２導電型の第３ウェル拡散領域と、を備え、
    前記第１および第２ウェル拡散領域は、前記NMOSFETおよび前記PMOSFETの各チャネル領域と前記埋め込み絶縁膜とで挟まれる領域のうち前記埋め込み絶縁膜に近い側の導電型が反転しないように、それぞれ所定の電位に設定されることを特徴とする半導体集積装置。
  2. 第１または第２導電型の支持基板と埋め込み絶縁膜とを有するSOI（Silicon On Insulator）基板と、
    前記SOI基板上に、互いに分離して形成されるNMOSFET、PMOSFETおよびFBC（Floating Body Cell）と、
    前記NMOSFETの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第１導電型の第１ウェル拡散領域と、
    前記PMOSFETの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第２導電型の第２ウェル拡散領域と、
    前記FBCの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第１または第２導電型の第３ウェル拡散領域と、
    前記第１ウェル拡散領域および前記第２ウェル拡散領域の下面に接して形成される第１または第２導電型の第４ウェル拡散領域と、を備え、
    前記第１および第２ウェル拡散領域は、前記NMOSFETおよび前記PMOSFETの各チャネル領域と前記埋め込み絶縁膜とで挟まれる領域のうち前記埋め込み絶縁膜に近い側の導電型が反転しないように、それぞれ所定の電位に設定されることを特徴とする半導体集積装置。
  3. 前記第１ウェル拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第１コンタクトと、
    前記第２ウェル拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第２コンタクトと、
    前記第３ウェル拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第３コンタクトと、を備え、
    前記第１乃至第３コンタクトを介して前記第１乃至第３ウェル拡散領域にそれぞれ所定の電圧が印加されることを特徴とする請求項１または２に記載の半導体集積装置。
  4. 第１または第２導電型の支持基板と埋め込み絶縁膜とを有するSOI（Silicon On Insulator）基板と、
    前記埋め込み絶縁膜に接してその下方に形成される第１導電型の第１ウェル拡散領域と、
    前記第１ウェル拡散領域内に形成され、前記埋め込み絶縁膜に接するように形成される第１導電型の第１拡散領域と、
    前記第１ウェル拡散領域内に形成され、前記埋め込み絶縁膜に接するように形成され前記第１拡散領域と分離して形成される第２導電型の第２拡散領域と、
    前記埋め込み絶縁膜に接してその下方に形成され、前記第１ウェル拡散領域と分離して形成される第２導電型の第３拡散領域と、
    前記第１拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第１コンタクトと、
    前記第２拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第２コンタクトと、
    前記第３拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第３コンタクトと、
    前記第１コンタクトに接続されるベース電極と、
    前記第２コンタクトに接続されるエミッタ電極と、
    前記第３コンタクトに接続されるコレクタ電極と、を備えることを特徴とする半導体集積装置。
  5. 第１または第２導電型の支持基板と埋め込み絶縁膜とを有するSOI（Silicon On Insulator）基板と、
    前記埋め込み絶縁膜に接してその下方に形成される第１導電型の第１拡散領域と、
    前記埋め込み絶縁膜に接してその下方に形成され前記第１拡散領域と分離して形成される第２導電型の第２拡散領域と、
    前記埋め込み絶縁膜に接してその下方に形成され、前記第１および第２拡散領域よりも深く形成される第１導電型の第３ウェル拡散領域と、
    前記埋め込み絶縁膜に接してその下方に形成され、前記第１および第２拡散領域よりも深く形成される第１導電型の第４ウェル拡散領域と、
    前記第３および第４ウェル拡散領域に接して形成される第１導電型の第５ウェル拡散領域と、
    前記第１および第２拡散領域を覆い、前記第３、第４および第５のウェル拡散領域で前記支持基板から分離された領域に存在する第２導電型の第６ウェル拡散領域と、
    前記第１拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第１コンタクトと、
    前記第２拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第２コンタクトと、
    前記第３ウェル拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第３コンタクトと、
    前記第４ウェル拡散領域から前記埋め込み絶縁膜を貫通して上方に伸びる第４コンタクトと、
    前記第１コンタクトに接続されるカソード電極と、
    前記第２コンタクトに接続されるアノード電極と、
    前記第３および第４コンタクトに接続される電源端子と、を備えることを特徴とする半導体集積装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242950A (ja) * 2006-03-09 2007-09-20 Toshiba Corp 半導体記憶装置
JP2010130027A (ja) * 2008-12-01 2010-06-10 Samsung Electronics Co Ltd 半導体装置と半導体装置の製造方法
JP2012015429A (ja) * 2010-07-05 2012-01-19 Denso Corp 半導体装置
WO2021002276A1 (ja) * 2019-07-02 2021-01-07 株式会社東海理化電機製作所 半導体集積回路
JP2021009961A (ja) * 2019-07-02 2021-01-28 株式会社東海理化電機製作所 半導体集積回路
JP2021009962A (ja) * 2019-07-02 2021-01-28 株式会社東海理化電機製作所 半導体集積回路

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851859B2 (en) * 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
KR100801707B1 (ko) * 2006-12-13 2008-02-11 삼성전자주식회사 플로팅 바디 메모리 및 그 제조방법
KR100881825B1 (ko) * 2007-07-27 2009-02-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8264875B2 (en) 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
CN101458337B (zh) * 2007-12-12 2010-12-08 中国科学院微电子研究所 基于绝缘体上硅的双探头pmos辐射剂量计
CN101937091B (zh) * 2007-12-12 2012-07-25 中国科学院微电子研究所 一种可调整量程的堆叠测量电路
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
US8018007B2 (en) * 2009-07-20 2011-09-13 International Business Machines Corporation Selective floating body SRAM cell
FR2955204B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US20120313173A1 (en) * 2011-06-07 2012-12-13 Rf Micro Devices, Inc. Method for isolating rf functional blocks on silicon-on-insulator (soi) substrates
US8835900B2 (en) 2011-06-07 2014-09-16 International Business Machines Corporation Highly scaled ETSOI floating body memory and memory circuit
FR2980035B1 (fr) * 2011-09-08 2013-10-04 Commissariat Energie Atomique Circuit integre realise en soi comprenant des cellules adjacentes de differents types
US8809905B2 (en) * 2011-12-28 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical BJT and SCR for ESD
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
US9214932B2 (en) 2013-02-11 2015-12-15 Triquint Semiconductor, Inc. Body-biased switching device
US9203396B1 (en) 2013-02-22 2015-12-01 Triquint Semiconductor, Inc. Radio frequency switch device with source-follower
US8865561B2 (en) 2013-03-14 2014-10-21 International Business Machines Corporation Back-gated substrate and semiconductor device, and related method of fabrication
US9379698B2 (en) 2014-02-04 2016-06-28 Triquint Semiconductor, Inc. Field effect transistor switching circuit
US9318492B2 (en) 2014-04-02 2016-04-19 International Business Machines Corporation Floating body storage device employing a charge storage trench

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151859A (ja) * 1992-09-15 1994-05-31 Canon Inc 半導体装置
JP2001036054A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp Ｓｏｉ基板の製造方法
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
JP4216483B2 (ja) * 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
JP2002299591A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置
JP4227341B2 (ja) * 2002-02-21 2009-02-18 セイコーインスツル株式会社 半導体集積回路の構造及びその製造方法
JP2003282878A (ja) * 2002-03-20 2003-10-03 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP4162515B2 (ja) * 2002-03-25 2008-10-08 セイコーインスツル株式会社 半導体装置およびその製造方法
JP4282388B2 (ja) * 2003-06-30 2009-06-17 株式会社東芝 半導体記憶装置
JP3933608B2 (ja) * 2003-06-30 2007-06-20 株式会社東芝 半導体記憶装置及び半導体集積回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242950A (ja) * 2006-03-09 2007-09-20 Toshiba Corp 半導体記憶装置
JP2010130027A (ja) * 2008-12-01 2010-06-10 Samsung Electronics Co Ltd 半導体装置と半導体装置の製造方法
JP2012015429A (ja) * 2010-07-05 2012-01-19 Denso Corp 半導体装置
WO2021002276A1 (ja) * 2019-07-02 2021-01-07 株式会社東海理化電機製作所 半導体集積回路
JP2021009961A (ja) * 2019-07-02 2021-01-28 株式会社東海理化電機製作所 半導体集積回路
JP2021009962A (ja) * 2019-07-02 2021-01-28 株式会社東海理化電機製作所 半導体集積回路

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