JP2010130027A - 半導体装置と半導体装置の製造方法 - Google Patents

半導体装置と半導体装置の製造方法 Download PDF

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Abstract

【課題】選択的なエッチング技術を利用して特定領域のみにＳＯＩ構造を持つメモリセルを形成させることができる半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、基板１１０、第１ないし第３ウェル１２０、１３０、１４０、及びＳＯＩ構造１７０、１８１、１８２、１８３を備える。ＳＯＩ構造は、絶縁領域１７０とボディ領域１８１、１８２、１８３とで形成される。第３ウェル１４０の下部を選択的にエッチングする技術を利用して、絶縁領域１７０とボディ領域１８１、１８２、１８３とを形成する。ＳＯＩ構造にはメモリセル（例えば、１Ｔ−ＤＲＡＭセル）が形成され、第１及び第２ウェル１２０、１３０にはメモリセルを駆動する回路が形成される。第３ウェル１４０に形成されるメモリセルは、第１及び第２ウェル１２０、１３０に形成される駆動回路と電気的に分離されるため、メモリセルと駆動回路とには相異なるバイアス電圧が印加される。
【選択図】図１

Description

本発明は半導体装置と半導体装置の製造方法に係り、特に、選択的なエッチング技術を利用して特定領域のみにＳＯＩ構造を持つメモリセルを形成させることができる半導体装置の製造方法に関する。
最近では、キャパシタを備えずに一つのトランジスタのみで具現される１−Ｔ（Ｏｎｅ−Ｔｒａｎｓｉｓｔｏｒ）ＤＲＡＭが用いられている。１−Ｔ ＤＲＡＭは、単純な製造工程によって製作できるだけではなく、向上したセンシングマージンを持つ。
しかし、１−Ｔ ＤＲＡＭは、ＳＯＩウェーハ上で具現されねばならない。ＳＯＩウェーハ上で１−Ｔ ＤＲＡＭを具現する場合に、ＳＯＩウェーハに起因して製作コストが上昇する問題がある。また、ＳＯＩウェーハの物性が完全に把握されていないため、１−Ｔ ＤＲＡＭをスタンド・アローン形態に製作できず、埋め込み形態で製作されざるをえないという問題がある。関連先行技術としては、特許文献１がある。
米国特許出願公開ＵＳ２００３／０１４６４８８ Ａ１号明細書
本発明が解決しようとする技術的課題は、選択的なエッチング技術を利用して特定領域のみにＳＯＩ構造を持つメモリセルを形成させることができる半導体装置の製造方法を提供するところにある。
前記技術的課題を達成するための本発明の実施の態様による半導体装置の製造方法は、第１導電型のバルク基板に複数のウェルを形成する工程と、前記複数のウェルのうち、一つのウェルにＳＯＩ構造を形成する工程と、を含む。前記ＳＯＩ構造を形成する工程は、前記一つのウェルに一つ以上のフローティングボディパターンを形成する第１工程と、前記フローティングボディパターンの下部をエッチングして、前記一つのウェルを下部ウェル領域とフローティングボディ領域とに分離する第２工程と、前記フローティングボディ領域と前記下部ウェル領域との間を絶縁物質で充填する第３工程と、を含む。
前記第１導電型のバルク基板に複数のウェルを形成する工程は、前記第１導電型の基板領域に前記第２導電型の第１ウェルを形成する工程と、前記第２導電型の第１ウェル内部に、前記第１導電型の第２ウェルと第３ウェルとを形成する工程と、を含む。前記ＳＯＩ構造を形成する工程は、前記第１導電型の第３ウェルに前記ＳＯＩ構造を形成する。
前記技術的課題を達成するための本発明の他の実施の態様による半導体装置の製造方法は、第１導電型のバルク基板に複数のウェルを形成する工程と、前記第１導電型のバルク基板において、前記複数のウェルが形成されていない部分にＳＯＩ構造を形成する工程と、を含む。前記ＳＯＩ構造を形成する工程は、前記複数のウェルが形成されていない部分に、一つ以上のフローティングボディパターンを形成する第１工程と、前記フローティングボディパターン下部をエッチングして、前記複数のウェルが形成されていない部分を基板領域とフローティングボディ領域とに分離する第２工程と、前記フローティングボディ領域と前記基板領域との間を絶縁物質で充填する第３工程と、を含む。
本発明の実施形態による半導体装置と半導体装置の製造方法は、ＳＯＩ構造を持つメモリセル領域と周辺（ｐｅｒｉｐｈｅｒａｌ）領域とに相異なるバイアスを印加できるという長所がある。
本発明の第１実施形態による半導体装置を示す図面である。 図１に図示された本発明の第１実施形態による半導体装置の製造方法を示す図面である。 図１に図示された本発明の第１実施形態による半導体装置の製造方法を示す図面である。 図１に図示された本発明の第１実施形態による半導体装置の製造方法を示す図面である。 ＳＯＩ構造を形成する過程を示す斜視図である。 ＳＯＩ構造を形成する過程を示す斜視図である。 ＳＯＩ構造を形成する過程を示す斜視図である。 ＳＯＩ構造を形成する過程を示す斜視図である。 ＳＯＩ構造を形成する過程を示す斜視図である。 ＳＯＩ構造を形成する過程を示す斜視図である。 ＳＯＩ構造を形成する過程を示す斜視図である。 本発明の第２実施形態による半導体装置を示す図面である。 本発明の第３実施形態による半導体装置を示す図面である。 本発明の第４実施形態による半導体装置を示す図面である。 本発明の第５実施形態による半導体装置を示す図面である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 ＳＯＩ構造を形成する他の過程を示す斜視図である。 本発明の実施形態と比較する目的で提供される第１比較例を示す図面である。 本発明の実施形態と比較する目的で提供される第２比較例を示す図面である。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
図１は、本発明の第１実施形態による半導体装置を示す図面である。
図１を参照すれば、本発明の第１実施形態による半導体装置は、基板（ｓｕｂ）領域１１０、第１ないし第３ウェル（ｗｅｌｌ）１２０、１３０、１４０、及びＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓｕｂｓｔｒａｔｅ）構造１７０、１８１、１８２、１８３を備える。ＳＯＩ構造１７０、１８１、１８２、１８３は、第１ないし第３ウェル１２０、１３０、１４０のうち第３ウェル１４０に形成される。ＳＯＩ構造１７０、１８１、１８２、１８３は、絶縁領域１７０とボディ領域１８１、１８２、１８３とで形成される。第３ウェル１４０の下部を選択的にエッチングする技術を利用して、絶縁領域１７０とボディ領域１８１、１８２、１８３とを形成する。それにより、第３ウェル１４０とボディ領域１８１、１８２、１８３とは同じ特性を持つ材質からなる。ＳＯＩ構造１７０、１８１、１８２、１８３を形成する詳細な過程は、図２および図３を参照して後述される。
第３ウェル１４０に形成されるＳＯＩ構造１７０、１８１、１８２、１８３は、第１及び第２ウェル１２０、１３０に形成される構成要素と分離されているため、ＳＯＩ構造１７０、１８１、１８２、１８３と他の構成要素とに相異なるバイアス電圧を印加できる。
第３ウェル１４０のＳＯＩ構造１７０、１８１、１８２、１８３にはメモリセル（例えば、１Ｔ−ＤＲＡＭセル）が形成され、第１及び第２ウェル１２０、１３０にはメモリセルを駆動する回路が形成される。この場合、第３ウェル１４０に形成されるメモリセルは、第１及び第２ウェル１２０、１３０に形成される駆動回路と電気的に分離される。それにより、メモリセルと駆動回路とには相異なるバイアス電圧が印加される。表１には、印加できるバイアス電圧の例が図示される。表１のバイアス電圧が印加されれば、ＰＮＰラッチ現象を防止できる。
Figure 2010130027
図１を参照すれば、第１ウェル１２０にはＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１６１が形成されて、第２ウェル１３０にはＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１６２が形成される。第３ウェル１４０には１Ｔ−ＤＲＡＭセル１９１〜１９４、１９５〜１９７が形成される。ＰＭＯＳトランジスタ１６１とＮＭＯＳトランジスタ１６２とは、１Ｔ−ＤＲＡＭセル１９１〜１９４、１９５〜１９７を駆動する周辺回路でありうる。第１ないし第３ウェル１２０、１３０、１４０に相異なるバイアス電圧を印加することによって、１Ｔ−ＤＲＡＭセル１９１〜１９４、１９５〜１９７と周辺回路（ＰＭＯＳトランジスタ１６１とＮＭＯＳトランジスタ１６２）とを相異なるバイアス電圧で駆動できる。例えば、表１に示されたように、基板領域１１０に負のバイアス電圧を印加できる。
一方、図１には、基板領域１１０、第２ウェル１３０及び第３ウェル１４０はＰ型であり、第１ウェル１２０はＮ型であると図示されたが、これは単純な例示に過ぎない。
図２Ａないし図２Ｃは、図１に図示された本発明の第１実施形態による半導体装置の製造方法を示す図面である。
図２Ａを参照すれば、Ｐ型の基板領域１１０に、Ｎ型の第１ウェル１２０を形成する。次いで、Ｎ型の第１ウェル１２０内部に、Ｐ型の第２ウェル１３０と第３ウェル１４０とを形成する。Ｐ型の第２ウェル１３０とＰ型の第３ウェル１４０とは、Ｎ型の第１ウェル１２０の両側に形成されることによって互いに隣接しないようにもできる。
図２Ｂを参照すれば、Ｐ型の第３ウェル１４０にＳＯＩ構造１７０、１８１、１８２、１８３を形成する。すなわち、選択的なエッチング技術（図３Ａないし図３Ｇとそれについての説明を参照）を利用して、絶縁領域１７０とボディ領域１８１、１８２、１８３とを形成する。
図２Ｃを参照すれば、第１ウェル１２０にＰＭＯＳトランジスタを形成し、第２ウェル１３０にＮＭＯＳトランジスタを形成する。また、第３ウェル１４０に１Ｔ−ＤＲＡＭセルを形成する。
図３Ａないし図３Ｇは、ＳＯＩ構造を形成する過程を示す斜視図である。
図３Ａないし図３Ｇの基板領域３１０、絶縁膜３３０、ボディ領域３５０”とは、図１の第３ウェル１４０、絶縁領域１７０、ボディ領域１８１、１８２、１８３にそれぞれ対応できる。
図３Ａを参照すれば、半導体基板の両端部の上端から所定の幅と所定の長さほどパターニングする。ここで、半導体基板はバルクウェーハから生成されるバルク半導体基板でありうる。
パターニング結果、パターニングされた部分間にあるボディラインパターン３５０、及びボディラインパターン３５０の下部にある基板領域３１０が形成される。ボディラインパターン３５０の幅がいくらほど要求されるかによってパターニングする幅を変化させることができ、ボディラインパターン３５０の厚さがいかほどに要求されるかによって、パターニングする長さを変化させることができる。本明細書では、３５０領域が基板領域３１０から分離される前には３５０領域をボディラインパターン３５０と称し、３５０領域が基板領域３１０から分離された以後には、３５０領域をボディ領域３５０”と称する。
図３Ｂを参照すれば、図３Ａでパターニングされた部分を絶縁物質で満たして絶縁膜３３０を形成する。その結果、ボディラインパターン３５０の両側面に、絶縁膜３３０が位置する。絶縁膜３３０は、選択的なエッチング技術によって、ボディラインパターン３５０が基板領域３１０から分離されてボディ領域３５０が形成される場合に、ボディ領域３５０”を支持する役割を行える。
図３Ｃを参照すれば、Ｚ方向にボディラインパターン３５０と絶縁膜３３０とをパターニングする。図３Ｃには、パターニングした以後の態様が図示される。それにより、ボディパターン３５０と絶縁膜３３０とは、複数のボディパターン３５０’と複数の絶縁パターン３３０’とに分離される。図３Ｃに図示されたパターニングは、ボディラインパターン３５０と絶縁膜３３０の上端から所定の長さほどパターニングできる。
図３Ａ及び図３Ｂに図示された３５０領域と、図３Ｃに図示された３５０領域’とは互いに区分できる。例えば、図３Ａ及び図３Ｂに図示された３５０領域をボディラインパターンと称し、図３Ｃに図示された３５０’領域をボディパターンと称する。この場合、図３Ａを参照すれば、バルク基板を長軸方向である第１方向（Ｙ方向）にパターニングして、第１方向（Ｙ方向）に伸張するボディラインパターン（図３Ａの３５０）を形成できる。図３Ｂを参照すれば、ボディラインパターン（図３Ａの３５０）の両側を絶縁膜３３０で満たすことができる。図３Ｃを参照すれば、ボディラインパターン３５０と絶縁膜３３０とを、ボディラインパターン３５０が伸張する第１方向（Ｙ方向）と垂直である第２方向（Ｚ方向）にエッチングして、第２方向（Ｚ方向）に伸張する少なくとも一つのボディパターン（図３Ｃの３５０’）を形成させることができる。
ボディパターン（図３Ｃの３５０’）の高さは、ボディラインパターン（図３Ａまたは図３Ｂの３５０）の高さより低い。
ボディパターン３５０’と絶縁パターン３３０’との部分のうち、パターニングしようとする部分を除外した残りの部分をマスク３８０で覆った後、マスク３８０が覆われていない部分のみにパターニング過程を進めることができる。図３Ｃには、マスク３８０が覆われていない部分にパターニングされた態様が図示される。
図３Ｄ及び図３Ｅを参照すれば、パターニングされた内側面３８４と底面３８６とをマスキングした後、底面３８６のマスキングを除去する。
次いで、マスキングが除去された底面（図３Ｅの３８６）を通じてボディパターン３５０’の下端を選択的にエッチングする。図３Ｆには、ボディパターン３５０’の下端が選択的にエッチングされ、ボディパターン３５０’の底面３８８が露出される態様が図示される。
また、ボディパターン３５０’の側壁に保護膜３８４を形成した後、保護膜３８４が形成されていないボディパターン３５０’の両側に位置する底面（図３Ｅの３８６）を通じて、ボディパターン３５０’の下部のバルク領域をエッチングできる。それにより、バルク基板を基板領域３１０とボディ領域３５０”とに分離できる。すなわち、ボディパターン３５０’の下部のバルク領域下に位置する基板領域３１０と、エッチングされたボディパターン３５０’の下部のバルク領域上に位置するボディ領域３５０”とに分離できる。
選択的なエッチング過程は、選択的ウェットまたはドライエッチング方法を利用してボディパターン３５０’の下部のバルク領域をエッチングできる。
図３Ｇを参照すれば、図３Ｆに図示された選択的なエッチング領域を絶縁物質で満たすことができる。さらに説明すれば、図３Ｅのように形成されているボディパターン３５０’の上部及び側壁の保護膜３８４を除去した後、ボディパターン３５０’の下部に位置するエッチングされた領域とボディパターン３５０’の両側空間とを絶縁物質で満たすことができる。
図３Ａないし図３Ｇの過程は、複数のボディ領域が形成された半導体基板を製造するところに適用できる。例えば、図１に図示された半導体装置のような複数のボディ領域１８１、１８２、１８３を形成できる。
図３Ａと類似して、図５に図示されたバルク基板を第１方向に平行に複数箇所エッチングして、第１方向に平行に伸張する複数のボディラインパターン３５０を形成する。次いで、図３Ｂと類似して、ボディラインパターン３５０の間を絶縁膜３３０で満たす。次いで、図３Ｃと類似して、ボディラインパターン３５０が伸張する第１方向と垂直である第２方向にバルク基板をエッチングし、第２方向に平行に伸張する複数のボディパターン３５０’を形成する。図５には、一つのボディラインパターン３５０から形成される複数のボディパターン３５０’のうち、一つのボディパターン３５０のみ図示される。
次いで、図３Ｄと類似して複数のボディパターン３５０’の側壁に保護膜を形成し、図３Ｆと類似してボディパターン３５０’の間に位置する保護膜が形成されていない底面を通じて、ボディパターン３５０’の下部のバルク領域をエッチングできる。次いで、図３Ｇと類似して、ボディ領域３５０”の下部に位置する、エッチングされた領域とボディ領域３５０”との間の空間を絶縁物質で充填することができる。
図４は、本発明の第２実施形態による半導体装置を示す図面である。
図４を参照すれば、本発明の第２実施形態による半導体装置は、基板領域４１０、第１及び第２ウェル４２０、４３０、及びＳＯＩ構造４７０、４８１、４８２を備える。ＳＯＩ構造４７０、４８１、４８２は基板領域４１０に形成される。図１では、ＳＯＩ構造が第３ウェル１４０に形成される一方、図４では、ＳＯＩ構造が基板領域４１０に形成されるという点で、図１と図４とは互いに区別される。
ＳＯＩ構造４７０、４８１、４８２は、絶縁領域４７０とボディ領域４８１、４８２、４８３とで形成される。基板領域４１０の下部を選択的にエッチングする技術を利用して、絶縁領域４７０とボディ領域４８１、４８２とを形成する。それにより、基板領域４１０とボディ領域４８１、４８２とは同じ特性を持つ材質からなる。
第１ウェル４２０には、ＰＭＯＳトランジスタ４６１が形成され、第２ウェル４３０には、ＮＭＯＳトランジスタ４６２が形成される。基板領域４１０には１Ｔ−ＤＲＡＭセル４９１〜４９３、４９４〜４９５が形成される。ＰＭＯＳトランジスタ４６１とＮＭＯＳトランジスタ４６２とは、１Ｔ−ＤＲＡＭセル４９１〜４９３、４９４〜４９５を駆動する周辺回路でありうる。第１ウェル４２０、第２ウェル４３０及び基板領域４１０に相異なるバイアス電圧を印加することによって、１Ｔ−ＤＲＡＭセル４９１〜４９３、４９４〜４９５と周辺回路（ＰＭＯＳトランジスタ４６１とＮＭＯＳトランジスタ４６２）とを相異なるバイアス電圧で駆動できる。
図５は、本発明の第３実施形態による半導体装置を示す図面である。
図５を参照すれば、本発明の第３実施形態による半導体装置は、基板領域５１０、第１ウェル５２０、第２ウェル５３０、及びＳＯＩ構造５７０、５８１、５８２を備える。ＳＯＩ構造５７０、５８１、５８２は第２ウェル５３０に形成される。図４では、ＳＯＩ構造が基板領域４１０に形成される一方、図５では、ＳＯＩ構造が第２ウェル５３０に形成される点で、図４と図５とは互いに区別される。
ＳＯＩ構造５７０、５８１、５８２は、絶縁領域５７０とボディ領域５８１、５８２とで形成される。第２ウェル５３０の下部を選択的にエッチングする技術を利用して、絶縁領域５７０とボディ領域５８１、５８２とを形成する。それにより、第２ウェル５３０とボディ領域５８１、５８２とは同じ特性を持つ材質からなる。
第１ウェル５２０には、ＰＭＯＳトランジスタ５６１が形成され、基板領域５１０にはＮＭＯＳトランジスタ５６２が形成される。第２ウェル５３０には、１Ｔ−ＤＲＡＭセル５９１〜５９３、５９４〜５９５が形成される。
図６は、本発明の第４実施形態による半導体装置を示す図面である。
図６を参照すれば、本発明の第４実施形態による半導体装置は、基板領域６１０、第１及び第２ウェル６２０、６３０、及びＳＯＩ構造６７０、６８１、６８２を備える。ＳＯＩ構造６７０、６８１、６８２は基板領域６１０に形成される。
ＳＯＩ構造６７０、６８１、６８２は、絶縁領域６７０とボディ領域６８１、６８２とで形成される。基板領域６１０の下部を選択的にエッチングする技術を利用して、絶縁領域６７０とボディ領域６８１、６８２とを形成する。
第１ウェル６２０には、ＰＭＯＳトランジスタ６６１が形成され、第２ウェル６３０には、ＮＭＯＳトランジスタ６６２、６６３が形成される。基板領域６１０には、１Ｔ−ＤＲＡＭセル６９１〜６９３、６９４〜６９５が形成される。ＰＭＯＳトランジスタ６６１とＮＭＯＳトランジスタ６６２、６６３とは、１Ｔ−ＤＲＡＭセル６９１〜６９３、６９４〜６９５を駆動する周辺回路でありうる。電圧受信部６５１、６５２、６５３を通じて、第１ウェル６２０、第２ウェル６３０、及び基板領域６１０に相異なるバイアス電圧を印加できる。表２には、印加できるバイアス電圧の例が図示される。例えば、基板領域６１０に負のバイアス電圧を印加できる。
Figure 2010130027
図７は、本発明の第５実施形態による半導体装置を示す図面である。
図７を参照すれば、本発明の第５実施形態による半導体装置は、基板領域７１０、第１ないし第３ウェル７２０、７３０、７４０、及びＳＯＩ構造７７０、７８１、７８２を備える。ＳＯＩ構造７７０、７８１、７８２は、基板領域７１０に形成される。
ＳＯＩ構造７７０、７８１、７８２は、絶縁領域７７０とボディ領域７８１、７８２とで形成される。基板領域７１０の下部を選択的にエッチングする技術を利用して、絶縁領域７７０とボディ領域７８１、７８２とを形成する。
第１ウェル７２０は、基板領域７１０と第２及び第３ウェル７３０、７４０とを分離させる。第２ウェル７３０には、ＮＭＯＳトランジスタ７６２、７６３が形成され、第３ウェル７４０には、ＰＭＯＳトランジスタ７６１が形成される。基板領域７１０には、１Ｔ−ＤＲＡＭセル７９１〜７９３、７９４〜７９５が形成される。電圧受信部７５１〜７５４を通じて、第１ウェル７２０、第２ウェル７３０、第３ウェル７４０及び基板領域７１０に相異なるバイアス電圧を印加できる。表３には、印加できるバイアス電圧の例が図示される。例えば、基板領域７１０に正のバイアス電圧を印加できる。表３のバイアス電圧が印加されれば、ＰＮＰラッチ現象とＮＰＮラッチ現象とを防止できる。
Figure 2010130027
図８Ａないし図８Ｇは、ＳＯＩ構造を形成する他の過程を示す斜視図である。
図８Ａを参照すれば、バルク基板を長軸方向である第１方向（Ｚ方向）にエッチングして、第１方向（Ｚ方向）に伸張するボディラインパターン８５０を形成する。図８Ｂを参照すれば、ボディラインパターン８５０の両側を絶縁膜８３０で満たす。図８Ａ及び図８Ｂの過程は図３Ａと図３Ｂの過程と同一であるので、それについての説明は省略する。
図８Ｃを参照すれば、Ｚ方向にボディラインパターン８５０をパターニングする。図８Ｃには、パターニングした後の態様が図示される。絶縁膜８３０を除いてボディラインパターン８５０が伸張する第１方向（Ｚ方向）と垂直である第２方向（Ｙ方向）にエッチングして、第２方向（Ｙ方向）に伸張する少なくとも一つのフローティングボディパターン８５０’を形成する。図３Ｃと異なって、図８Ｃでは絶縁領域８３０はパターニングされない。図８Ｃに図示されたパターニングは、ボディラインパターン８５０の上端から所定の長さほどパターニングできる。
ボディラインパターン８５０の部分のうち、パターニングしようとする部分を除外した残りの部分、及び絶縁領域８３０をマスク８８０で覆った後、マスク８８０が覆われていない部分のみにパターニング過程を進めることができる。図８Ｃには、マスク８８０が覆われていない部分にパターニングされた態様が図示される。
図８Ｄと図８Ｅとを参照すれば、パターニングされた内側面８８４と底面（図示せず）とをマスキングした後、底面（図示せず）のマスキングを除去する。次いで、マスキングが除去された底面を通じてボディパターン８５０’の下端を選択的にエッチングする。図８Ｆには、ボディパターン８５０’の下端が選択的にエッチングされ、ボディパターン８５０’の底面８８８が露出される態様が図示される。図８Ｇを参照すれば、図８Ｆに図示された選択的なエッチング領域を絶縁物質で充填することができる。結果的に、図８Ｇと図３Ｇとの態様は同一である。
図９Ａないし図９Ｆは、ＳＯＩ構造を形成する他の過程を示す斜視図である。
図９Ａを参照すれば、半導体基板に絶縁領域９３０を形成させる。それにより、基板領域９１０の内部に絶縁領域９３０が挿入された形態が形成される。すなわち、バルク基板を短軸方向（Ｚ方向）にエッチングして短軸方向（Ｚ方向）に伸張する複数のボディラインパターン９５０を形成し、ボディラインパターン９５０の間を絶縁領域９３０で満たす。図９Ａのバルク基板のうち、上端から絶縁領域９３０が形成される深さまでの領域をボディラインパターンといい、残りの領域を基板領域９１０という。
図９Ｂを参照すれば、半導体基板の両端部の上端から所定の幅と所定の長さほどパターニングする。前記パターニングは、ボディラインパターン９５０と絶縁領域９３０とが共にパターニングされる方向に行われる。パターニングの結果、基板領域９１０の上端にボディパターン９５０’が形成される。ボディラインパターン９５０と絶縁領域９３０との広い面を基準にした両側を、ボディラインパターン９５０が伸張するＺ方向と垂直であるＹ方向にエッチングして、Ｚ方向に伸張する複数のボディパターン９５０’を形成させることができる。
ボディパターン９５０’と絶縁領域９３０との部分のうち、パターニングしようとする部分を除外した残りの部分にマスク９８０を覆った後、マスク９８０が覆われていない部分のみにパターニング過程を進めることができる。例えば、ボディパターン９５０’の側壁にマスク９８０を形成できる。
図９Ｃを参照すれば、ボディパターン９５０’の両側面にマスク９８４を覆い、基板領域９１０と絶縁領域９３０との露出された上端部分にマスク９８６を覆う。
図９Ｄを参照すれば、基板領域９１０と絶縁領域９３０との露出された上端部分に覆われたマスク９８６を除去する。
図９Ｅを参照すれば、マスクが除去された部分を通じてボディパターン９５０’の下部のバルク領域を選択的にエッチングする。選択的なエッチング技術を使用するために、絶縁領域９３０はエッチングされない。ボディパターン９５０’の両側に位置して保護膜が形成されていない基板領域９１０の上面を通じて、ボディパターン９５０’の下部のバルク領域をエッチングできる。
図９Ｆを参照すれば、上端部分に覆われたマスク９８０を除去する。
次いで、選択的なエッチング領域を絶縁物質で満たして、図９に図示されたＳＯＩ構造を完成する。ボディ領域９５０”の上部及び側壁の保護膜を除去し、ボディ領域９５０”の下部に位置するエッチングされた領域とボディ領域９５０”の両側空間とを絶縁物質で充填することができる。
図１０は、本発明の実施形態と比較する目的で提供される第１比較例を示す。
図１０を参照すれば、バルク基板に絶縁領域１０７０とシリコン領域１０９０とを形成させた後、ウェルインプラントを通じて、ウェル１０２０、１０３０、１０４０を形成させる。図１０には、ウェルインプラントの経路がＩ１０２０、Ｉ１０３０、Ｉ１０４０で図示される。
図１０では、ウェルインプラントを利用してウェル１０２０、１０３０、１０４０を形成させるため、絶縁領域１０７０とシリコン領域１０９０との厚さが厚い場合に、ウェル１０２０、１０３０、１０４０を正常的に形成できないという問題がある。また、絶縁領域１０７０とシリコン領域１０９０とが損傷するという問題がある。
また、本発明の実施形態では、ウェル（または基板領域）の下部を選択的にエッチングする技術を利用してＳＯＩ構造を形成させるため、ＳＯＩ構造のボディ領域とウェル（または基板領域）とは同じ特性を持つ材質からなる。一方、図１０でシリコン領域１０９０が基板領域（ウェルの下方に位置；図示せず）上でエピタキシャル成長過程を経て形成されると仮定すれば、シリコン領域１０９０に含まれる物質は、基板領域（図示せず）に含まれる物質と同じ特性を持つことができず、相異なる特性を持つ。
図１１は、本発明の実施形態と比較する目的で提供される第２比較例を示す。
図１１を参照すれば、バルク基板にウェル１０２０、１０３０、１０４０を形成させた後、絶縁領域１１７１を形成させる。次いで、ウェーハボンディングを通じて、絶縁領域１１７２とシリコン領域１１９０とを絶縁領域１１７１に結合させる。
以上のように、図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解であろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。
本発明は、ＳＯＩ構造を持つ半導体メモリセルの形成に好適に利用できる。
１１０ 基板領域
１２０、１３０、１４０ 第１ないし第３ウェル
１７０ 絶縁領域
１８１、１８２、１８３ ボディ領域
１６１ ＰＭＯＳトランジスタ
１６２ ＮＭＯＳトランジスタ
１９１〜１９４、１９５〜１９７ １Ｔ−ＤＲＡＭセル

Claims (17)

  1. 第１導電型のバルク基板に複数のウェルを形成する工程と、
    前記複数のウェルのうち、一つのウェルにＳＯＩ構造を形成する工程と、を含み、
    前記ＳＯＩ構造を形成する工程は、
    前記一つのウェルに一つ以上のフローティングボディパターンを形成する第１工程と、
    前記フローティングボディパターンの下部をエッチングして、前記一つのウェルを下部ウェル領域とフローティングボディ領域とに分離する第２工程と、
    前記フローティングボディ領域と前記下部ウェル領域との間を絶縁物質で充填する第３工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１導電型のバルク基板に複数のウェルを形成する工程は、
    前記第１導電型の基板領域に前記第２導電型の第１ウェルを形成する工程と、
    前記第２導電型の第１ウェル内部に前記第１導電型の第２ウェルと第３ウェルとを形成する工程と、を含み、
    前記ＳＯＩ構造を形成する工程は、前記第１導電型の第３ウェルに、前記ＳＯＩ構造を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２ウェルと前記第３ウェルとは、
    互いに隣接しないことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記複数のウェルのうち、前記一つのウェルを除外した残りのウェルに、周辺素子を形成する工程をさらに含み、
    前記ＳＯＩ構造を形成する工程は、前記一つのウェルに１Ｔ−ＤＲＡＭセルを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記周辺素子は、
    ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを備えることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第１導電型のバルク基板に複数のウェルを形成する工程は、
    前記第１導電型のバルク基板に、前記第２導電型の第１ウェルを形成する工程と、
    前記第１導電型の第１ウェル内部に、前記第２導電型の第２ウェルを形成する工程と、
    前記第２導電型の第２ウェル内部に、前記第１導電型の第３ウェルを形成する工程と、を含み、
    前記ＳＯＩ構造を形成する工程は、前記第３ウェルに前記ＳＯＩ構造を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 第１導電型のバルク基板に複数のウェルを形成する工程と、
    前記第１導電型のバルク基板において、前記複数のウェルが形成されていない部分に、ＳＯＩ構造を形成する工程と、を含み、
    前記ＳＯＩ構造を形成する工程は、
    前記複数のウェルが形成されていない部分に、一つ以上のフローティングボディパターンを形成する第１工程と、
    前記フローティングボディパターン下部をエッチングして、前記複数のウェルが形成されていない部分を、基板領域とフローティングボディ領域とに分離する第２工程と、
    前記フローティングボディ領域と前記基板領域との間を絶縁物質で充填する第３工程と、を含むことを特徴とする半導体装置の製造方法。
  8. 前記第１導電型のバルク基板に複数のウェルを形成する工程は、
    前記第１導電型のバルク基板に、第２導電型の第１ウェルを形成する工程と、
    前記第２導電型の第１ウェル内部に。前記第１導電型の第２ウェルを形成する工程と、を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第１導電型のバルク基板に複数のウェルを形成する工程は、
    前記第１導電型のバルク基板に、第２導電型の第１ウェルを形成する工程と、
    前記第２導電型の第１ウェル内部に、前記第１導電型の第２ウェルを形成する工程と、
    前記第１導電型の第２ウェル内部に、前記第２導電型の第３ウェルを形成する工程と、を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記ＳＯＩ構造は、
    前記複数のウェルと隣接していないことを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 第１導電型の基板領域と、
    前記第１導電型の基板領域上に位置する複数のウェルと、
    前記複数のウェルのうち、一つのウェルに形成されるＳＯＩ構造と、を備え、
    前記ＳＯＩ構造は、
    前記一つのウェル上に位置する絶縁領域と、
    前記絶縁領域により前記一つのウェルから分離され、かつ前記絶縁領域上に位置するフローティングボディ領域と、を備え、
    前記一つのウェルとフローティングボディ領域とは、同じ特性を持つ材質からなることを特徴とする半導体装置。
  12. 前記複数のウェルは、
    前記第１導電型の基板領域に形成される第２導電型の第１ウェルと、
    前記第２導電型の第１ウェル内部に形成される第１導電型の第２ウェルと第３ウェルとを備え、
    前記第２ウェルと前記第３ウェルとは互いに隣接せず、
    前記ＳＯＩ構造は、前記第１導電型の第３ウェルに形成されることを特徴とする請求項１１に記載の半導体装置。
  13. 前記複数のウェルは、
    前記第１導電型のバルク基板に形成される第２導電型の第１ウェルと、
    前記第１導電型の第１ウェル内部に形成される第２導電型の第２ウェルと、
    前記第２導電型の第２ウェル内部に形成される第１導電型の第３ウェルと、を備え、
    前記ＳＯＩ構造は、前記第１導電型の第３ウェルに形成されることを特徴とする請求項１１に記載の半導体装置。
  14. 第１導電型の基板領域と、
    前記第１導電型の基板領域上に位置する複数のウェルと、
    前記第１導電型の基板領域において、前記複数のウェルが形成されていない部分に形成されるＳＯＩ構造と、を備え、
    前記ＳＯＩ構造は、
    前記基板領域上に位置する絶縁領域と、
    前記絶縁領域により基板領域から分離され、かつ前記絶縁領域上に位置するフローティングボディ領域と、を備え、
    前記基板領域とフローティングボディ領域とは、同じ特性を持つ材質からなることを特徴とする半導体装置。
  15. 前記複数のウェルは、
    前記第１導電型の基板領域に形成される第２導電型の第１ウェルと、
    前記第２導電型の第１ウェル内部に形成される第１導電型の第２ウェルと、を備えることを特徴とする請求項１４に記載の半導体装置。
  16. 前記複数のウェルは、
    前記第１導電型の基板領域に形成される第２導電型の第１ウェルと、
    前記第２導電型の第１ウェル内部に形成される第１導電型の第２ウェルと、
    前記第１導電型の第２ウェル内部に形成される第２導電型の第１ウェルと、を備えることを特徴とする請求項１４に記載の半導体装置。
  17. 前記ＳＯＩ構造は、
    前記複数のウェルと隣接しないことを特徴とする請求項１４に記載の半導体装置。
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