JP2001274236A - 半導体装置 - Google Patents
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- JP2001274236A JP2001274236A JP2000083557A JP2000083557A JP2001274236A JP 2001274236 A JP2001274236 A JP 2001274236A JP 2000083557 A JP2000083557 A JP 2000083557A JP 2000083557 A JP2000083557 A JP 2000083557A JP 2001274236 A JP2001274236 A JP 2001274236A
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Abstract
(57)【要約】 （修正有）
【課題】 この発明は、高速で低消費電力のＤＲＡＭと
ロジック回路を１チップで混載できる半導体装置を提供
することを目的とする。 【解決手段】 Ｐ型シリコン基板１上に埋め込み酸化膜
２及びＳＯＩ膜３を形成し、その上にＤＲＡＭ部を設け
た第２の領域と、ＳＯＩ膜３及び埋め込み膜化膜２を越
えた位置まで除去し、Ｐ型ウェル７ａをエピタキシャル
形成した上にロジック部を設けた第１の領域を素子分離
領域８で区分して１チップに混載形成する。
ロジック回路を１チップで混載できる半導体装置を提供
することを目的とする。 【解決手段】 Ｐ型シリコン基板１上に埋め込み酸化膜
２及びＳＯＩ膜３を形成し、その上にＤＲＡＭ部を設け
た第２の領域と、ＳＯＩ膜３及び埋め込み膜化膜２を越
えた位置まで除去し、Ｐ型ウェル７ａをエピタキシャル
形成した上にロジック部を設けた第１の領域を素子分離
領域８で区分して１チップに混載形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、２種類の回路を
含んだ集積回路を１チップに混載した半導体装置に関す
る。
含んだ集積回路を１チップに混載した半導体装置に関す
る。
【０００２】２種類の回路、例えば、ロジック回路とＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）を１チ
ップに混載した場合、従来ボトルネックになっていたロ
ジックとＤＲＡＭ間のバス幅を広くすることができ、高
速化が可能となる。また、ロジックとＤＲＡＭを繋ぐ基
板の配線が不要となるために低消費電力化が可能となる
という特徴がある。
ＲＡＭ（ダイナミックランダムアクセスメモリ）を１チ
ップに混載した場合、従来ボトルネックになっていたロ
ジックとＤＲＡＭ間のバス幅を広くすることができ、高
速化が可能となる。また、ロジックとＤＲＡＭを繋ぐ基
板の配線が不要となるために低消費電力化が可能となる
という特徴がある。
【０００３】しかし、ロジックとＤＲＡＭを単純に１チ
ップ化しようとする場合、次の問題がある。ロジックの
ｎ型トランジスタの基板バイアスは０Ｖであるが、ＤＲ
ＡＭのｎ型トランジスタの基板バイアスは−１〜−２Ｖ
である。また、ロジック部で発生するノイズがアナログ
動作をしているＤＲＡＭに悪影響を与える。すなわ
ち、”Ｈ”又は”Ｌ”に書き込みしていたデータが”
Ｌ”又は”Ｈ”に変わる誤動作である。
ップ化しようとする場合、次の問題がある。ロジックの
ｎ型トランジスタの基板バイアスは０Ｖであるが、ＤＲ
ＡＭのｎ型トランジスタの基板バイアスは−１〜−２Ｖ
である。また、ロジック部で発生するノイズがアナログ
動作をしているＤＲＡＭに悪影響を与える。すなわ
ち、”Ｈ”又は”Ｌ”に書き込みしていたデータが”
Ｌ”又は”Ｈ”に変わる誤動作である。
【０００４】従来、このロジックとＤＲＡＭのｎ型トラ
ンジスタの基板バイアスが異なる問題点をｐ型ウェルを
独立に作る方法で解決している。図４にかかる構成の半
導体装置の構造を示す。図４に示すように、ｐ型シリコ
ン半導体基板４０に２つのｐ型ウェル４１、４２が設け
られ、ＤＲＡＭのｐ型ウェル４２はｎ型ウェル４３で覆
われ、各々のｐ型ウェル４１、４２が電気的に分離され
ている。そして、素子分離領域４４によりそれぞれの素
子は互いに分離されている。
ンジスタの基板バイアスが異なる問題点をｐ型ウェルを
独立に作る方法で解決している。図４にかかる構成の半
導体装置の構造を示す。図４に示すように、ｐ型シリコ
ン半導体基板４０に２つのｐ型ウェル４１、４２が設け
られ、ＤＲＡＭのｐ型ウェル４２はｎ型ウェル４３で覆
われ、各々のｐ型ウェル４１、４２が電気的に分離され
ている。そして、素子分離領域４４によりそれぞれの素
子は互いに分離されている。
【０００５】基板４０表面にはゲート酸化膜４５が設け
られ、ゲート用ポリシリコン膜を堆積後、所定の形状に
パターニングして、ゲート電極４６…がそれぞれ設けら
れている。そして、ｐ型ウェル４１、４２にはそれぞれ
ソース／ドレインとなるｎ型拡散領域４７…が設けられ
ている。ゲート電極４６…上に層間絶縁膜４８が設けら
れ、ＤＲＡＭのストレージノード用コンタクトホールを
形成して、ストレージノード用ポリシリコンを堆積し、
エッチングにより所望の形状のストレージノード４９が
設けられる。ＤＲＡＭキャパシタ用の絶縁膜を堆積後、
セルプレート用ポリシリコンを堆積し、エッチングによ
り所望の形状のセルプレートが形成される。そして、層
間絶縁膜５０を堆積後、コンタクトホールを形成後、メ
タル電極５１が設けられる。
られ、ゲート用ポリシリコン膜を堆積後、所定の形状に
パターニングして、ゲート電極４６…がそれぞれ設けら
れている。そして、ｐ型ウェル４１、４２にはそれぞれ
ソース／ドレインとなるｎ型拡散領域４７…が設けられ
ている。ゲート電極４６…上に層間絶縁膜４８が設けら
れ、ＤＲＡＭのストレージノード用コンタクトホールを
形成して、ストレージノード用ポリシリコンを堆積し、
エッチングにより所望の形状のストレージノード４９が
設けられる。ＤＲＡＭキャパシタ用の絶縁膜を堆積後、
セルプレート用ポリシリコンを堆積し、エッチングによ
り所望の形状のセルプレートが形成される。そして、層
間絶縁膜５０を堆積後、コンタクトホールを形成後、メ
タル電極５１が設けられる。
【０００６】上記した半導体装置においては、各々のｐ
型ウェルを電気的に分離でき、基板バイアスが異なるも
のにおいても問題なく動作が行える。また、ロジック部
で発生するノイズをブロックすることもできる。
型ウェルを電気的に分離でき、基板バイアスが異なるも
のにおいても問題なく動作が行える。また、ロジック部
で発生するノイズをブロックすることもできる。
【０００７】
【発明が解決しようとする課題】上記したロジック用の
ｐ型ウェルとＤＲＡＭ用のｐ型ウェルを分離するｎ型ウ
ェルの形成方法は次の２種類の方法がある。１つは高エ
ネルギーイオン注入装置を用いて、燐（Ｐ）をシリコン
基板の深さ３μｍまで注入する方法である。もう１つ
は、Ｐをシリコン表面にイオン注入した後に熱処理によ
って表面から深いところに拡散させる方法である。
ｐ型ウェルとＤＲＡＭ用のｐ型ウェルを分離するｎ型ウ
ェルの形成方法は次の２種類の方法がある。１つは高エ
ネルギーイオン注入装置を用いて、燐（Ｐ）をシリコン
基板の深さ３μｍまで注入する方法である。もう１つ
は、Ｐをシリコン表面にイオン注入した後に熱処理によ
って表面から深いところに拡散させる方法である。
【０００８】しかしながら、前者の方法では、高エネル
ギーイオン注入装置は非常に高価であるという問題があ
る。また、後者の方法では、Ｐが深さ方向だけでなく、
横方向にも拡散拡散するために、チップ面積が拡大する
という問題がある。
ギーイオン注入装置は非常に高価であるという問題があ
る。また、後者の方法では、Ｐが深さ方向だけでなく、
横方向にも拡散拡散するために、チップ面積が拡大する
という問題がある。
【０００９】この発明は、上述した従来の問題点を解決
するためになされたものにして、高速で低消費電力のＤ
ＲＡＭとロジック回路を１チップで混載できる半導体装
置を提供することを目的とする。
するためになされたものにして、高速で低消費電力のＤ
ＲＡＭとロジック回路を１チップで混載できる半導体装
置を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明は、基板がＳＯ
Ｉ層及び埋め込み膜が除去された第１の領域と前記ＳＯ
Ｉ層を有する第２の領域とに区分され、前記第１の領域
に第１の集積回路が設けられ、前記第２の領域に第２の
集積回路が設けられていることを特徴とする。
Ｉ層及び埋め込み膜が除去された第１の領域と前記ＳＯ
Ｉ層を有する第２の領域とに区分され、前記第１の領域
に第１の集積回路が設けられ、前記第２の領域に第２の
集積回路が設けられていることを特徴とする。
【００１１】前記第１の領域は、ＳＯＩ層及び埋め込み
膜が除去された基板上に選択エピタキシャルにより形成
されたエピタキシャル層であることを特徴とする。
膜が除去された基板上に選択エピタキシャルにより形成
されたエピタキシャル層であることを特徴とする。
【００１２】また、前記第１の集積回路はロジック回
路、第２の集積回路はＤＲＡＭに構成すればよい。
路、第２の集積回路はＤＲＡＭに構成すればよい。
【００１３】上記した構成によれば、第１の集積回路が
基板のＳＯＩ層及び埋め込み膜が除去された領域上に、
第２の集積回路がＳＯＩ層上にＳＯＩ基板上にそれぞれ
形成されるため、基板バイアスを印加する必要がない。
従って、ウェルを作り分ける必要がない。このため、非
常に高価な高エネルギーイオン注入装置、チップサイズ
の増大を招く熱処理工程を回避することができる。
基板のＳＯＩ層及び埋め込み膜が除去された領域上に、
第２の集積回路がＳＯＩ層上にＳＯＩ基板上にそれぞれ
形成されるため、基板バイアスを印加する必要がない。
従って、ウェルを作り分ける必要がない。このため、非
常に高価な高エネルギーイオン注入装置、チップサイズ
の増大を招く熱処理工程を回避することができる。
【００１４】また、ロジック回路、ＤＲＡＭを混載し、
ＤＲＡＭをＳＯＩ層上に形成することにより、ＤＲＡＭ
にある埋め込み酸化膜によって、ロジック回路で発生し
たノイズを完全にブロックすることができる。
ＤＲＡＭをＳＯＩ層上に形成することにより、ＤＲＡＭ
にある埋め込み酸化膜によって、ロジック回路で発生し
たノイズを完全にブロックすることができる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１は、ＤＲＡＭとロジッ
クを１チップに混載したこの発明の実施形態にかかる半
導体装置の断面図である。
き図面を参照して説明する。図１は、ＤＲＡＭとロジッ
クを１チップに混載したこの発明の実施形態にかかる半
導体装置の断面図である。
【００１６】図１に示すように、この発明の半導体装置
は、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）基板を用いる。このＳＯＩ基板は、ｐ型シリコン基
板１上に埋め込み酸化膜２とＳＯＩ層３が設けられてい
る。このＳＯＩ層３の領域にＤＲＡＭが形成される。ま
た、ロジック部は、ＳＯＩ基板を埋め込み酸化膜２を越
える位置まで除去した後、選択エピタキシャル法により
形成されたエピタキシャル層７に設けられたｐ型ウェル
７ａに形成されている。
は、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）基板を用いる。このＳＯＩ基板は、ｐ型シリコン基
板１上に埋め込み酸化膜２とＳＯＩ層３が設けられてい
る。このＳＯＩ層３の領域にＤＲＡＭが形成される。ま
た、ロジック部は、ＳＯＩ基板を埋め込み酸化膜２を越
える位置まで除去した後、選択エピタキシャル法により
形成されたエピタキシャル層７に設けられたｐ型ウェル
７ａに形成されている。
【００１７】エピタキシャル層７のｐ型ウェル７ａとＳ
ＯＩ層３とは素子分離領域８で分離されている。
ＯＩ層３とは素子分離領域８で分離されている。
【００１８】エピタキシャル層７のｐ型ウェル７ａ及び
ＳＯＩ層３表面にはゲート酸化膜９が設けられ、ゲート
用ポリシリコン膜を堆積後所定の形状にパターニングし
て、ゲート電極１０ａ、１０ｂがそれぞれ設けられてい
る。そして、ｐ型ウェル７ａ、ＳＯＩ層３にはそれぞれ
ソース／ドレインとなるｎ型拡散領域１１…が設けられ
る。ゲート電極１０ａ、１０ｂ上に層間絶縁膜１４が設
けられ、ＤＲＡＭのストレージノード用コンタクトホー
ルを形成して、ストレージノード用ポリシリコンを堆積
し、エッチングにより所望の形状のストレージノード１
２が設けられる。ＤＲＡＭキャパシタ用の絶縁膜を堆積
後、セルプレート用ポリシリコンを堆積し、エッチング
により所望の形状のセルプレートが形成される。そし
て、層間絶縁膜１５を堆積後、コンタクトホールを形成
後、メタル電極１３が設けられる。
ＳＯＩ層３表面にはゲート酸化膜９が設けられ、ゲート
用ポリシリコン膜を堆積後所定の形状にパターニングし
て、ゲート電極１０ａ、１０ｂがそれぞれ設けられてい
る。そして、ｐ型ウェル７ａ、ＳＯＩ層３にはそれぞれ
ソース／ドレインとなるｎ型拡散領域１１…が設けられ
る。ゲート電極１０ａ、１０ｂ上に層間絶縁膜１４が設
けられ、ＤＲＡＭのストレージノード用コンタクトホー
ルを形成して、ストレージノード用ポリシリコンを堆積
し、エッチングにより所望の形状のストレージノード１
２が設けられる。ＤＲＡＭキャパシタ用の絶縁膜を堆積
後、セルプレート用ポリシリコンを堆積し、エッチング
により所望の形状のセルプレートが形成される。そし
て、層間絶縁膜１５を堆積後、コンタクトホールを形成
後、メタル電極１３が設けられる。
【００１９】このようにして、エピタキシャル層７にロ
ジック部がＳＯＩ層３にＤＲＡＭ部が設けられ、ロジッ
クとＤＲＡＭを混載したこの発明にかかる半導体装置が
構成される。
ジック部がＳＯＩ層３にＤＲＡＭ部が設けられ、ロジッ
クとＤＲＡＭを混載したこの発明にかかる半導体装置が
構成される。
【００２０】上記した構成によれば、ＤＲＡＭ部にある
埋め込み酸化膜によって、ロジック部で発生したノイズ
を完全にブロックすることができる。また、ＤＲＡＭは
ＳＯＩ基板上に形成されるため、基板バイアスを印加す
る必要がない。従って、ウェルを作り分ける必要がな
い。このため、非常に高価な高エネルギーイオン注入装
置、チップサイズの増大を招く熱処理工程を回避するこ
とができる。
埋め込み酸化膜によって、ロジック部で発生したノイズ
を完全にブロックすることができる。また、ＤＲＡＭは
ＳＯＩ基板上に形成されるため、基板バイアスを印加す
る必要がない。従って、ウェルを作り分ける必要がな
い。このため、非常に高価な高エネルギーイオン注入装
置、チップサイズの増大を招く熱処理工程を回避するこ
とができる。
【００２１】また、ロジック部のトランジスタはＳＯＩ
基板上に形成されていないので、寄生バイポーラ効果は
発生しない。従って、ロジック部では電源電圧を１．５
Ｖ以上にすることが可能である。ＤＲＡＭはＳＯＩ基板
上に形成されているために、保持電荷のリーク経路の主
な箇所であるｐｎ接合がほとんどなくなる。従って、Ｄ
ＲＡＭのデータ保持時間は長くなり、さらなる低消費電
力化が可能となる。
基板上に形成されていないので、寄生バイポーラ効果は
発生しない。従って、ロジック部では電源電圧を１．５
Ｖ以上にすることが可能である。ＤＲＡＭはＳＯＩ基板
上に形成されているために、保持電荷のリーク経路の主
な箇所であるｐｎ接合がほとんどなくなる。従って、Ｄ
ＲＡＭのデータ保持時間は長くなり、さらなる低消費電
力化が可能となる。
【００２２】次に、この発明の実施形態を図２及び図３
に従い、工程順に説明する。
に従い、工程順に説明する。
【００２３】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１に埋め込み酸化膜２とその上に設けられたｐ
型ＳＯＩ層３とかなるＳＯＩ基板を用意する。
コン基板１に埋め込み酸化膜２とその上に設けられたｐ
型ＳＯＩ層３とかなるＳＯＩ基板を用意する。
【００２４】続いて、図２（ｂ）に示すように、ＳＯＩ
基板上に熱酸化によりシリコン酸化膜４を形成した後、
通常のリソグラフィ技術により、レジストを塗布し、露
光、現像し、ＤＲＡＭ領域をレジスト膜５で被覆する。
基板上に熱酸化によりシリコン酸化膜４を形成した後、
通常のリソグラフィ技術により、レジストを塗布し、露
光、現像し、ＤＲＡＭ領域をレジスト膜５で被覆する。
【００２５】そして、図２（ｃ）に示すように、レジス
ト膜５をマスクとして、ロジック部のシリコン酸化膜
４、ＳＯＩ層３、埋め込み酸化膜２を反応性イオンエッ
チング（ＲＩＥ）により除去する。このエッチングは、
例えば、ＣＦ4、ＣＨＦ3、Ｏ2、Ａｒガスを用いて、１
０Ｐａ下でＲＩＥエッチングにより行う。レジスト膜５
を除去する。
ト膜５をマスクとして、ロジック部のシリコン酸化膜
４、ＳＯＩ層３、埋め込み酸化膜２を反応性イオンエッ
チング（ＲＩＥ）により除去する。このエッチングは、
例えば、ＣＦ4、ＣＨＦ3、Ｏ2、Ａｒガスを用いて、１
０Ｐａ下でＲＩＥエッチングにより行う。レジスト膜５
を除去する。
【００２６】次に、図２（ｄ）に示すように、シリコン
酸化膜４をマスクとして、ロジック部に選択エピタキシ
ャル法によりシリコンエピタキシャル層７を成長させ
る。この選択エピタキシャルは、ＳｉＨ2Ｃｌ2−Ｈ2−
ＨＣｌガス系、減圧、低温での成長を行って、表面が平
坦なエピタキシャル層７を形成する。
酸化膜４をマスクとして、ロジック部に選択エピタキシ
ャル法によりシリコンエピタキシャル層７を成長させ
る。この選択エピタキシャルは、ＳｉＨ2Ｃｌ2−Ｈ2−
ＨＣｌガス系、減圧、低温での成長を行って、表面が平
坦なエピタキシャル層７を形成する。
【００２７】続いて、図２（ｅ）に示すように、ロジッ
ク部にｐ型ウェル７ａを形成する。このｐ型ウェルの形
成は、例えば、エピタキシャル層７表面にボロン（Ｂ）
をイオン注入した後、熱処理によって拡散させて形成す
る。
ク部にｐ型ウェル７ａを形成する。このｐ型ウェルの形
成は、例えば、エピタキシャル層７表面にボロン（Ｂ）
をイオン注入した後、熱処理によって拡散させて形成す
る。
【００２８】次に、図３（ｄ）に示すように、ロジック
部とＤＲＡＭ部との間に周知の選択酸化法（ＬＯＣＯ
Ｓ）により素子分領域８を形成する。そして、熱酸化に
より基板表面にゲート酸化膜９を形成する。なお、素子
分離は、ＬＯＣＯＳ以外に、ＳＴＩ（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により行っても
良い。
部とＤＲＡＭ部との間に周知の選択酸化法（ＬＯＣＯ
Ｓ）により素子分領域８を形成する。そして、熱酸化に
より基板表面にゲート酸化膜９を形成する。なお、素子
分離は、ＬＯＣＯＳ以外に、ＳＴＩ（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により行っても
良い。
【００２９】その後、図３（ｇ）に示すように、ＬＰＣ
ＶＤ法でポリシリコン膜を堆積させ、このポリシリコン
膜表面にフォトレジストを堆積後、所望の寸法に形成す
る。その後、フォトレジストをマスクにして、ポリシリ
コン膜をエッチングして、ロジック部用ゲート電極１０
ａとＤＲＡＭ用のゲート電極１０ｂを形成する。そし
て、トランジスタのソース・ドレインとなる拡散層１１
を形成するために不純物をイオン注入する。注入条件と
して、例えば、３０ｋｅＶ、２Ｅ１５ｃｍ-2の条件で砒
素（Ａｓ）を注入する。ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｅｒ）により熱処置を施し、ソー
ス／ドレイン領域１１…を活性化させる
ＶＤ法でポリシリコン膜を堆積させ、このポリシリコン
膜表面にフォトレジストを堆積後、所望の寸法に形成す
る。その後、フォトレジストをマスクにして、ポリシリ
コン膜をエッチングして、ロジック部用ゲート電極１０
ａとＤＲＡＭ用のゲート電極１０ｂを形成する。そし
て、トランジスタのソース・ドレインとなる拡散層１１
を形成するために不純物をイオン注入する。注入条件と
して、例えば、３０ｋｅＶ、２Ｅ１５ｃｍ-2の条件で砒
素（Ａｓ）を注入する。ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｅｒ）により熱処置を施し、ソー
ス／ドレイン領域１１…を活性化させる
【００３０】次に、図３（ｈ）に示すように、層間絶縁
膜１４を堆積後、ＤＲＡＭのストレージノード用コンタ
クトホールを形成して、ストレージノード用ポリシリコ
ンを堆積し、エッチングにより所望の形状のストレージ
ノード１２を形成する。
膜１４を堆積後、ＤＲＡＭのストレージノード用コンタ
クトホールを形成して、ストレージノード用ポリシリコ
ンを堆積し、エッチングにより所望の形状のストレージ
ノード１２を形成する。
【００３１】その後、図示はしないが、ＤＲＡＭキャパ
シタ用の絶縁膜を堆積後、セルプレート用ポリシリコン
を堆積し、エッチングにより所望の形状のセルプレート
を形成する。そして、図３（ｉ）に示すように、層間絶
縁膜１５を堆積後、コンタクトホールを形成後、メタル
を堆積させ、このメタルをエッチングにより所望の寸法
にし、メタル電極１３を形成する。
シタ用の絶縁膜を堆積後、セルプレート用ポリシリコン
を堆積し、エッチングにより所望の形状のセルプレート
を形成する。そして、図３（ｉ）に示すように、層間絶
縁膜１５を堆積後、コンタクトホールを形成後、メタル
を堆積させ、このメタルをエッチングにより所望の寸法
にし、メタル電極１３を形成する。
【００３２】上記のようにして形成することで、ＤＲＡ
Ｍとロジックとが、１チップ上に混載できる。
Ｍとロジックとが、１チップ上に混載できる。
【００３３】なお、上記した実施の形態においては、ロ
ジック回路とＤＲＡＭとを１チップに混載しているが、
ロジック回路とＲＦ回路を１チップに混載することもで
きる。ＲＦ回路をＳＯＩ層上に形成すれば、上記した実
施形態と同様に、ロジック部からノイズをカットするこ
とができる。
ジック回路とＤＲＡＭとを１チップに混載しているが、
ロジック回路とＲＦ回路を１チップに混載することもで
きる。ＲＦ回路をＳＯＩ層上に形成すれば、上記した実
施形態と同様に、ロジック部からノイズをカットするこ
とができる。
【００３４】また、上記した実施の形態においては、エ
ピタキシャル層にロジック部を設けているが、ＳＯＩ層
と埋め込み膜をエッチング除去した基板上に直接ロジッ
ク部を形成しても良い。
ピタキシャル層にロジック部を設けているが、ＳＯＩ層
と埋め込み膜をエッチング除去した基板上に直接ロジッ
ク部を形成しても良い。
【００３５】
【発明の効果】以上説明したように、この発明によれ
ば、高速で低消費電力のＤＲＡＭとロジック回路とを１
チップに混載した集積回路を実現することができる。
ば、高速で低消費電力のＤＲＡＭとロジック回路とを１
チップに混載した集積回路を実現することができる。
【図１】この発明の実施形態にかかるＤＲＡＭとロジッ
ク回路を混載した半導体装置の断面図である。
ク回路を混載した半導体装置の断面図である。
【図２】この発明の半導体装置の製造方法を工程別に示
す断面図である。
す断面図である。
【図３】この発明の半導体装置の製造方法を工程別に示
す断面図である。
す断面図である。
【図４】従来のＤＲＡＭとロジック回路を混載した半導
体装置の断面図である。
体装置の断面図である。
１ ｐ型シリコン基板 ２ 埋め込み酸化膜２ ３ ＳＯＩ層３ ７ エピタキシャル層 ７ａ ｐ型ウェル ８ 分離領域 ９ ゲート酸化膜 １０ａ、１０ｂ ゲート電極 １１ ｎ型拡散領域 １２ ストレージノード １３ メタル電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６７１Ｃ 21/8242 ６８１Ｆ 27/12 29/78 ６１３Ｚ 29/786 Ｆターム(参考） 5F032 AA13 AA34 CA01 CA03 CA07 CA09 CA17 CA21 DA03 DA12 DA23 DA43 DA53 DA74 5F038 CA03 CA05 DF01 DF04 DF05 DF12 EZ06 EZ14 5F048 AA01 AC01 BA01 BA16 BG12 5F083 AD22 GA06 HA02 HA07 NA01 NA02 PR03 PR21 PR34 PR36 5F110 AA01 AA04 AA09 AA30 BB04 BB06 CC02 DD05 EE09 FF02 FF23 GG02 GG12 HJ01 HJ12 HJ23 HL02 NN02 NN62 NN65 NN66 NN72
Claims (3)
- 【請求項１】 基板がＳＯＩ層及び埋め込み膜が除去さ
れた第１の領域と前記ＳＯＩ層を有する第２の領域とに
区分され、前記第１の領域に第１の集積回路が設けら
れ、前記第２の領域に第２の集積回路が設けられている
ことを特徴とする半導体装置。 - 【請求項２】 前記第１の領域は、ＳＯＩ層及び埋め込
み膜が除去された基板上に選択エピタキシャルにより形
成されたエピタキシャル層であることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 前記第１の集積回路はロジック回路であ
り、第２の集積回路はＤＲＡＭであることを特徴とする
請求項１又は２に記載の半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000083557A JP2001274236A (ja) | 2000-03-24 | 2000-03-24 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000083557A JP2001274236A (ja) | 2000-03-24 | 2000-03-24 | 半導体装置 |
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ID=18600174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000083557A Pending JP2001274236A (ja) | 2000-03-24 | 2000-03-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274236A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 2000-03-24 JP JP2000083557A patent/JP2001274236A/ja active Pending
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