KR20000076969A - 논리 혼합 다이나믹 랜덤 액세스 메모리의 성능을저하시키지 않으면서 제조 비용을 절감할 수 있는 반도체장치의 제조 방법 - Google Patents

논리 혼합 다이나믹 랜덤 액세스 메모리의 성능을저하시키지 않으면서 제조 비용을 절감할 수 있는 반도체장치의 제조 방법 Download PDF

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Abstract

본 발명의 반도체 장치 제조 방법은 제공 단계, 형성 단계, 및 제거 단계를 포함하며, 상기 제공 단계는 기판 내에 DRAM부와 논리부를 제공하는 단계를 포함하고, 상기 형성 단계는 상기 DRAM부 내에 제 1의 실리사이드층을 형성하고 상기 논리부 내에 제 2의 실리사이드층을 형성하는 단계를 포함하며, 상기 제거 단계는 상기 제 1의 실리사이드층을 제거하는 단계를 포함하고 있다.

Description

논리 혼합 다이나믹 랜덤 액세스 메모리의 성능을 저하시키지 않으면서 제조 비용을 절감할 수 있는 반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WHICH CAN REDUCE MANUFACTURING COST WITHOUT DROPPING PERFORMANCE OF LOGIC MIXED DRAM}
발명의 배경
1. 발명의 분야
본 발명은 반도체 장치의 제조에 관한 것이다. 특히, 본 발명은 논리 혼합 다이나믹 랜덤 액세스 메모리(logic-mixed-DRAM)(이하, 논리 혼합 DRAM)의 성능을 저하시키지 않으면서 제조 비용을 절감할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
2. 관련 기술의 설명
논리 혼합 DRAM(DRAM에서의 논리) 반도체 장치는 시스템의 성능을 향상시키는데 필수적인 장치이다. 특히, 논리 혼합 DRAM 반도체 장치의 논리부(logic section)가 시스템의 성능에 영향을 끼치는 소자이다. 따라서, 논리부의 수행 성능을 향상시키는 것이 중요하다.
논리 혼합 DRAM 반도체 장치에서, 논리부의 수행 성능을 유지하기 위해서, 논리부의 확산층의 일부에 실리사이드층(silicide layer)을 형성하여 콘택트 저항(contact resistance)을 감소시킬 필요가 있다. 한편, 논리 혼합 DRAM 반도체 장치의 DRAM부(DRAM section)에 있어서, DRAM부의 확산층의 일부에 실리사이드층을 형성할 필요가 없다.
이러한 이유로, 통상적으로, 게이트 폴리실리콘층의 형성 이후에, 실리사이드층이 DRAM부의 확산층에 형성되지 않고 실리사이드 층이 논리부의 확산층에 형성되도록 실리사이드 블록 포토 레지스트(silicide block photo resist; silicide block PR)(도시되지 않음)가 DRAM부에 형성된다.
상기 언급된 바와 같이, 시스템의 성능을 향상시키기 위해서는 논리 혼합 DRAM 반도체 장치가 중요하지만, DRAM과 논리의 혼합으로 인해 제조 비용이 증가하는 것은 불가피하다. 따라서, 시스템의 성능을 저하시키지 않으면서 제조 비용을 감소시키는 것이 바람직하다.
일본 특허 공개 공보(JP-A-Heisei 3-8339)는 하기와 같은 반도체 장치 제조 방법을 개시하고 있다. 반도체 기판에 형성된 p-형 불순물 영역과 배선이 연결되는 상기 반도체 장치 제조 방법은, 반도체 기판 상에 형성된 절연막을 선택적으로 제거하여 콘택트 영역을 형성하는 단계와; 상기 콘택트 영역을 피복하도록 반도체 기판 상에 배선층을 형성하는 단계로서, 고 융점의 금속 실리콘 화합물층(metallic silicon compound layer)이 폴리실리콘층 상에 적층되는 배선층 형성 단계와; 상기 배선층을 패턴화하는 단계; 및 상기 콘택트 영역 상의 고 융점의 금속 실리콘 화합물층을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
일본 특허 공보(JP-B-Heisei 4-590)는 하기와 같은 바이폴라형 반도체 장치의 제조 방법을 개시한다. 이 방법은, 제 1의 전도형 반도체층의 일부 상에 비단결정 실리콘막(non-mono-crystal silicon)과 금속 실리사이드의 적층막 패턴(lamination film pattern)을 형성하는 단계와; 이 적층막 패턴을 제 2의 전도형 불순물층으로 도핑시키는 단계와; 적층막 패턴의 일부 내에서 금속 실리사이드를 선택하는 에칭 방법을 사용함으로써 금속 실리사이드막만을 에칭하고 제거하여, 비단결정 실리콘막을 노출시키는 단계와; 비단결정 실리콘 막의 노출된 부분을 산화시켜 페칭 전극(fetching electrode)을 형성하는 단계와; 열처리를 통해 상기 페칭 전극으로부터 제 1의 전도형 반도체층으로 불순물을 확산하여 제 2의 전도형 고밀도 불순물 영역을 형성하는 단계와; 상기 비단결정 실리콘막의 산화 영역으로부터 제 1의 전도형 반도체층을 제 2의 전도형 불순물로 선택적으로 도핑하여 상기 제 2의 전도형 고밀도 불순물 영역에 인접한 제 2의 전도형 저밀도 불순물 영역을 형성하는 단계와; 상기 페칭 전극을 피복하기 위한 절연막의 침착(deposition) 이후에 절연막에 대한 이방성 에칭(anisotropy etching)을 수행함으로써 상기 페칭 전극의 측벽에 절연막을 남겨두는 공정; 및 상기 제 2의 전도형 저밀도 불순물 영역 내에 제 1의 전도형 고밀도 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명은 상기 상술된 종래의 반도체 장치 제조 방법의 문제점을 해결하기 위해 실시되었다. 본 발명의 목적은 장치의 성능을 저하시키지 않으면서 제조 비용을 줄일 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 본 발명의 다른 목적은 장치의 성능을 저하시키지 않으면서 제조 비용을 줄일 수 있는 논리부 및 DRAM부를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 목적을 수행하기 위한 반도체 장치의 제조 방법은,
(a) 기판에 DRAM부와 논리부를 제공하는 단계와;
(b) 상기 DRAM부에 제 1의 실리사이드층을 형성하고 상기 논리부에 제 2의 실리사이드층을 형성하는 단계; 및
(c) 상기 제 1의 실리사이드층을 제거하는 단계를 포함한다.
이 경우, 반도체 제조 방법은,
(d) DRAM부 상에 게이트층을 형성하는 단계; 및
(e) 상기 게이트층의 옆 부분에 측벽을 형성하는 단계를 더 포함하는데, 여기서 상기 (c)의 단계는 상기 제 1의 실리사이드층이 자기정합적으로 제거되도록 (e)의 단계가 수행된 이후에 수행된다.
이 경우, 상기 (c)의 단계는 상기 제 1의 실리사이드층 상에 이온을 주입하는 단계를 포함한다.
또한, 이 경우, 상기 이온 주입은 상기 제 1의 실리사이드층을 비결정질로 변화시키기 위해 수행된다.
또한, 이 경우, 상기 (c)의 단계는 비결정질로 변환된 상기 제 1의 실리사이드층을 습식 에칭에 의해 제거하는 단계를 포함한다.
이 경우, 주입되는 이온이 비소(arsenic)인 경우, 이온 주입은 이온의 주입 에너지를 20 내지 50KeV, 선량(dose amount)을 1×1014내지 1×1015로 하여 수행된다.
또한 이 경우, 주입되는 이온이 인(phosphorus)인 경우, 이온 주입은 이온의 주입 에너지를 20 내지 50KeV, 선량을 1×1014내지 5×1015로 하여 수행된다.
본 발명의 다른 목적을 수행하기 위한 본 발명의 반도체 장치 제조 방법은,
(f) 기판에 DRAM부와 논리부를 제공하는 단계와;
(g) 상기 DRAM부에 제 1의 확산층을 형성하고 상기 논리부에 제 2의 확산층을 형성하는 단계와;
(h) 상기 제 1의 확산층에 제 1의 실리사이드층을 형성하고 상기 제 2의 확산층에 제 2의 실리사이드층을 형성하는 단계와;
(i) 상기 제 1의 실리사이드층을 제거하여 상기 제 1의 확산층을 노출시키는 단계; 및
(j) 상기 노출된 제 1의 확산층에 콘택트 플러그가 직접적으로 연결되도록 콘택트 플러그를 형성하는 단계를 포함한다.
이 경우, 상기 (i)의 단계는 상기 콘택트 플러그의 하부에 대응하는 상기 제 1의 실리사이드층이 자기정합적으로 제거되도록 상기 제 1의 실리사이드층을 제거하는 단계를 포함한다.
또한, 이 경우, 상기 단계 (h)는 상기 제 1의 확산층 내에 실리사이드층을 형성하지 않기 위해 상기 제 1의 확산층을 차단하는 실리사이드 블록(silicide block)을 사용하지 않으면서, 상기 제 1의 확산층 내에 제 1의 실리사이드층을 형성하는 단계를 포함한다.
또한, 이 경우, 본 발명의 반도체 장치 제조 방법은,
(k) 상기 제 1의 실리사이드층 상에 층간 절연층을 형성하는 단계와;
(l) 상기 층간 절연층에서 콘택트 플러그에 대응하는 부분에 콘택트 홀을 형성하는 단계; 및
(m) 상기 콘택트 홀의 내부 표면 상에 측벽을 형성하여 제 2의 콘택트 홀을 형성하는 단계를 더 포함하며,
여기서 상기 단계 (i)는 상기 제 2의 콘택트 홀을 통해 노출된 상기 제 1의 실리사이드층을 자기정합적으로 제거하는 단계를 포함한다.
이 경우, 상기 단계 (j)는 상기 제 2의 콘택트 홀 내에 콘택트 플러그를 형성하는 단계를 포함한다.
또한, 이 경우, 상기 단계 (i)는 습식 에칭에 의해 상기 측벽이 제거되지 않도록 습식 에칭에 의해 상기 제 1의 실리사이드층을 제거하는 단계를 포함한다.
또한, 이 경우, 상기 습식 에칭은 상기 제 2의 콘택트 홀의 바닥면 상의 자연 산화물(native oxide)을 제거하도록 수행된다.
이 경우, 상기 단계 (i)는 상기 콘택트 홀을 통해 노출된 상기 제 1의 실리사이드층 상에 이온 주입을 수행하는 단계를 포함한다.
또한, 이 경우, 상기 이온 주입은 상기 제 2의 콘택트 홀을 통해 노출된 상기 제 1의 실리사이드층을 비결정질 상태로 변화시키기 위해 수행된다.
또한, 이 경우, 상기 단계 (i)는 비결정질로 변화된 상기 제 1의 실리사이드층을 습식 에칭에 의해 제거하는 단계를 포함한다.
이 경우, 상기 이온 주입은 상기 제 2의 콘택트 홀을 통해 노출된 상기 제 1의 실리사이드층의 습식 에칭 저항력(wet etching resistivity)을 감소시키기 위해 수행된다.
또한 이 경우, 상기 제 1 및 제 2의 실리사이드층은 코발트 실리사이드, 티타늄 실리사이드 및 텅스텐 실리사이드 중 하나로 형성된다.
또한, 이 경우, DRAM부의 콘택트 저항은 5 내지 7㏀이다.
이 경우, 주입된 이온이 비소인 경우, 이온 주입은 이온의 주입 에너지가 2 내지 50KeV, 선량이 1×1014내지 1×1015인 상태에서 수행된다.
또한, 이 경우, 주입된 이온이 인(phosphorus)인 경우, 이온 주입은 이온 주입 에너지가 20 내지 50KeV, 선량이 1×1014내지 5×1015인 상태에서 수행된다.
DRAM부의 실리사이드층은 논리부의 실리사이드층과 동일한 단계에서 형성된다. 따라서, DRAM부의 불필요한 실리사이드층을 제거하는 단계는 DRAM부의 불필요한 실리사이드층을 형성하기 때문에 전체 단계의 수를 증가시키는 것은 아니다. 단계의 수는 불필요한 실리사이드층이 DRAM부에 형성되지 않도록 블록층이 형성되고 그 후 블록층이 제거되는 종래의 방법보다 한 단계 적다.
이러한 단계를 통해, 실리사이드층은 측벽에 의해 자기정합적으로 제거된다. 실리사이드층의 제거는 안정화되고, 이것은 제품의 편차를 줄일 수 있다.
실리사이드를 비결정질 상태로 변화시키는 것은 비결정질 실리사이드층의 습식 에칭 저항력을 감소시킬 수 있다. 습식 에칭 저항력이 감소된 실리사이드층은 습식 에칭에 의해 제거된다. 습식 에칭에 의해, 측벽 사이의 바로 아래에 있는 실리사이드층만이 제거된다. 따라서, 자기정합성은 증가되어 제품의 성능을 안정화시킬 수 있게 된다.
이러한 방식으로, 불순물로 도핑된 폴리실리콘과 표면 상에 실리콘층을 갖는 실리콘의 확산층이 서로 접속되는 구조를 갖는 반도체 장치에서, 콘택트부의 실리콘층만이 자기정합적으로 제거된다. 실리사이드는 코발트 실리사이드, 티타늄 실리사이드 또는 텅스텐 실리사이드인 것이 바람직하다. 실리사이드를 비결정질 상태로 변화시키는 것은 실리사이드의 습식 에칭 저항력을 감소시키게 된다. 폴리실리콘의 성장 이전에 실리사이드를 세척하고 전처리(pre-treating)함으로써 콘택트부의 실리사이드를 보다 자기정합적으로 제거할 수 있다.
본 발명의 개시의 보다 자세한 설명은 첨부된 도면을 참조하여 하기에 설명되는데, 도면에서 유사한 도면 부호는 유사한 부분을 나타낸다.
도 1은 종래 기술의 반도체 장치 제조 방법의 실시예를 도시하는 단면도.
도 2는 본 발명에 따른 반도체 장치 제조 방법의 실시예를 도시하는 단면도.
도 3은 도 2의 다음 단계를 도시하는 단면도.
도 4는 도 3의 다음 단계를 도시하는 단면도.
도 5는 도 4의 다음 단계를 도시하는 단면도.
도 6은 도 5의 다음 단계를 도시하는 단면도.
도 7은 도 6의 다음 단계를 도시하는 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 기판 2 : 폴리실리콘 게이트층
3 : 확산층 4 : 게이트 측벽
6 : 코발트 실리사이드층 11 : 측벽
12 : 콘택트 홀 13 : 이온 주입
도면을 참조하여, 이하 본 발명에 따른 여러 실시예를 상세히 설명할 것이다.
도면을 참조하면, 본 발명에 따른 반도체 장치의 방법으로서 논리 혼합 DRAM 반도체 장치의 DRAM부 제조 단계가 제공된다.
도 1 내지 도 7은 논리 혼합 DRAM 반도체 장치의 DRAM부 제조 단계를 도시하고 있다. 논리 혼합 DRAM 반도체 장치의 논리부 제조 단계는 도시되어 있지 않다. 논리부의 제조 단계는 나중에 설명될 부분을 제외하면 원칙적으로 DRAM부의 제조 단계와 동일하다.
상기 상술된 바와 같이, 논리부의 성능을 유지하기 위해서, 논리부의 확산층의 일부 내에 실리사이드층을 형성하여 콘택트 저항을 감소시킬 필요가 있다. 논리부와 DRAM부의 혼합에 의해 야기되는 부가적인 비용을 최소화하기 위해서, DRAM부의 확산층뿐만 아니라 논리부의 확산층 내에서 실리사이드층을 동시에 형성하도록 논리부 및 DRAM부의 트랜지스터 구조의 공통화(commonality)를 실현하는 것이 바람직하다.
정보를 저장하기 위한 용량성 소자(capacitive element)가 논리부에서 필수적이다. 통상적으로, 이 용량성 소자는 폴리실리콘/절연막/폴리실리콘의 구조를 갖는다. 이러한 이유로, 만약 실리사이드층이 DRAM부의 확산층 내에도 형성된다면, 도 1에 도시된 바와 같이 실리사이드층(103)이 형성된 확산층(101)의 상부 표면에 폴리실리콘(102)이 연결되는 구조로 나타나게 된다.
그러나, 만약 불순물로 도핑된 폴리실리콘(102)이 실리사이드층(103)의 상부 표면에 연결된다면, 콘택트 저항이 대체적으로 커지고 그 변화가 커지는 현상이 발생하게 된다. 이 현상은 드라이 에칭에 의해 콘택트의 바닥면 상에 큰 저항층이 생성되는 것에 기인하는 것으로 생각되고 있다. 이것을 제어하여 장치를 제조하는 것은 곤란하며, 불가능하다고 조차 말할 수가 있지만, 확산층(101)과 폴리실리콘(102)이 서로 직접적으로 접속되면, 이와 같은 문제는 해결할 수 있음이 공지되어 있다.
본 실시예는, DRAM부 내에서, 확산층과 폴리실리콘을 서로 직접적으로 접속하기 위해서 자기 정합 방식으로 플러그(폴리실리콘) 아래의 실리사이드층을 제거하는 방법을 제공한다.
도 2에 도시된 바와 같이, 폴리실리콘 게이트층(2)은 실리콘 기판(1)의 상부 표면 상에 형성된다. 확산층(3)이 두 폴리실리콘 게이트층(2) 사이에 형성된 후, 게이트 측벽(4)이 폴리실리콘 게이트층(2)의 양 측에 형성된다. 도면 부호 20은 소자 분리 영역을 나타낸다.
제 1의 코발트 실리사이드층(5)은 폴리실리콘 게이트층(2)의 상부에 형성되고, 제 2의 코발트 실리사이드층(6)은 확산층(3)의 상부에 형성된다. 그 다음, 층간 절연막으로 작용하는 산화막(7)이 제 1의 코발트 실리사이드층(5)과 제 2의 코발트 실리사이드층(6)의 상부 표면에 형성된다. 층간 절연막(7) 내에 콘택트 홀을 형성하기 위해서, 레지스트 막(8)이 리소그래피 기술을 통해 형성된다.
도 3에 도시된 바와 같이, 콘택트 홀(9)은 마스크로서 레지스트 막(8)을 사용하여 드라이 에칭을 수행함으로써 층간 절연막(7) 내에 형성된다. 그 후, 레지스트 막(8)은 제거된다. 콘택트 홀(9)의 형성 후, 제 2의 코발트 실리사이드층(6)은 콘택트 홀(9)의 바닥면에 남게된다.
다음으로, 도 4에 도시된 바와 같이, 측벽(11)이 콘택트 홀(9)의 내부 표면 상에 형성된다. 통상적으로, 셀 크기를 작게 하기 위해서 콘택트와 게이트 사이의 마진을 최소화할 필요가 있다. 또한, 콘택트 크기는 리소그래피 해상도에 따라 결정된다. 일반적으로, 측벽(11)은 해상도 한계보다 작거나 같은 작은 크기를 유지하기 위해서 부가적으로 형성된다. 측벽(11)의 형성은 작은 폭을 갖는 콘택트 홀(12)이 새롭게 형성되는 것을 가능하게 한다.
측벽(11)의 부가적인 형성 이후, 콘택트 홀(12)의 바닥면 상에 형성된 자연 산화막을 제거하기 위해서, 불화수소산계(hydrofluoric acid system)의 화학 용액의 사용에 의한 습식 에칭 처리가 전처리(preliminary process)로서 수행된다. 이 처리는 폴리실리콘 성장 이전의 세척 처리 및 전처리로 칭해진다.
불순물로 도핑된 폴리실리콘은 하기에 설명되는 단계에서 콘택트 홀에 삽입된다. 따라서, 콘택트 플러그(16)가 형성된다. 본 실시예에서, 콘택트 플러그(16) 아래의 코발트 실리사이드층(6)만이, 하기에 설명되는 바와 같이, 자기 정합적으로 제거된다.
통상적으로, 전처리의 시간을 길게하면 자연 산화막뿐만 아니라 코발트 실리사이드층(6)도 제거할 수 있다. 그러나, 만약 전처리 시간이 길게되면, 콘택트 측벽으로서 작용하는 측벽(11)의 막 감소(film reduction)도 동시에 야기된다. 이것은 게이트(2)와 콘택트 플러그(6) 사이에 쇼트를 야기시킨다.
그러므로, 본 실시예는 일반적인 전처리의 일반적인(길지 않은) 시간 내에 코발트 실리사이드층(6)이 제거될 수 있는 방법을 제공한다. 즉, 도 5에 도시된 바와 같이, 이온 주입(13)은 콘택트 홀(12)의 형성 이후에 전처리 이전에 수행된다. 이온 주입(13)은 코발트 실리사이드층(6)을 비결정질로 변경시켜 코발트 실리사이드층(6)의 습식 에칭 저항력을 나쁘게 한다. 따라서, 콘택트 플러그(16) 바로 아래의(콘택트 홀(12) 바로 아래의) 코발트 실리사이드층(6)만이 전처리의 시간을 일반적인 전처리의 시간보다 길게하지 않고 제거될 수 있다.
즉, 도 6에 도시된 바와 같이, 전처리는 일반적인 전처리의 일반적인 시간 내에 수행되어 코발트 실리사이드층(6)을 제거하게 된다. 따라서, 이것은 측벽(11)의 막 감소의 문제점을 해결할 수 있다. 도 6에 도시된 바와 같이, 제거부(removal section; 14)가 형성되고 잔존부(remaining section; 15)가 잔류하도록 콘택트 홀(12) 바로 아래의 코발트 실리사이드층(6)만이 자기 정합적으로 제거된다.
상기 언급된 바와 같이, 실리사이드 블록 PR을 형성하는 단계를 제거함으로써 제조 비용의 감소는 달성될 수 있다. 실제 공정에서, 콘택트 홀(12)이 형성된 후, 이온 주입이 수행되어, 코발트 실리사이드층(6)이 비결정질로 변경되고, 그 다음 이온 주입(13) 이후, 전처리가 수행되는 것이 바람직하다. 이온 주입(13)에 있어서, 이온 주입 조건(에너지 및 선량(dose amount))은 코발트 실리사이드층(6)을 비결정질로 충분히 변경시킬 수 있고 트랜지스터 장치의 성능에 영향을 주지 않는 레벨에서 선택된다.
만약 이온 주입(13)에서 주입된 이온이 비소인 경우, 이온의 운동 에너지(주입 에너지)는 20 내지 50KeV이고, 선량은 1×1014내지 1×1015인 것이 바람직하다. 만약 이온 주입(13)에서 주입된 이온이 인(phosphorus)인 경우, 이온의 주입 에너지는 20 내지 50KeV이고, 선량은 1×1014내지 5×1015인 것이 바람직하다.
도 6의 전처리의 단계 이후, 불순물로 도핑된 폴리실리콘층(16)은 도 7에 도시된 바와 같이 콘택트 홀(12)에 삽입된다. 폴리실리콘층(16)은 콘택트 플러그로서 형성된다. 콘택트 플러그(16) 바로 아래의 코발트 실리사이드층(6)만이 자기 정합적으로 제거된다.
실리사이드층이 코발트 실리사이드에 제한되는 것은 아니다. 티타늄 실리사이드 또는 텅스텐 실리사이드가 코발트 실리사이드 대신 사용될 수도 있다.
본 실시예의 실시 이전에 DRAM부의 콘택트 저항이 10㏀ 이상이지만, 본 실시예의 실시 이후의 DRAM부의 콘택트 저항은 5 내지 7㏀이며, 이것은 DRAM부의 성능이 향상되었음을 의미한다.
종래의 방법에 있어서, 논리부 및 DRAM부의 트랜지스터는 별개로 형성되어야만 했기 때문에 공정의 수가 많았다. 본 실시예에 따르면, 논리부의 확산층과 DRAM부의 확산층(3)이 실리사이드로 변경되는 경우에도(도 2), 다시 말하면, 논리부 및 DRAM부의 트랜지스터 구조가 단일의 구성으로 집적되는 경우에도, DRAM부의 확산층(3)과 폴리실리콘층(16) 사이의 우수한 접속은 DRAM부의 실리사이드층(6)의 습식 에칭 저항력을 감소시키고 그 다음 일반적인 전처리에서 실리사이드층(6)을 제거함으로써 달성될 수 있다. 따라서, 논리부 및 DRAM부의 트랜지스터는 동일한 구조로 형성될 수 있으며 또한 동일한 단계에서 형성될 수 있다. 결과적으로, 지금까지 필요했던 실리사이드 블록 PR은 불필요하며, 이것은 공정의 수를 크게 감소시키는 것을 가능하게 한다.
종래의 방법은 게이트 폴리실리콘의 형성-〉실리사이드 블록 PR-〉실리사이드 형성-〉콘택트의 형성이라는 네 단계를 필요로 한다. 한편, 본 실시예에 따르면, 게이트 폴리실리콘의 형성-〉실리사이드의 형성-〉콘택트의 형성이라는 세 단계로 감소될 수 있다.
본 발명에 따른 반도체 장치 제조 방법은 반도체 장치의 성능을 유지하면서 동시에 제조 비용을 감소시킬 수 있다.

Claims (22)

  1. 반도체 장치 제조 방법에 있어서,
    (a) 기판 내에 논리부와 DRAM부를 제공하는 단계와;
    (b) 상기 DRAM부 내에 제 1의 실리사이드층을 형성하고 상기 논리부 내에 제 2의 실리사이드층을 형성하는 단계; 및
    (c) 상기 제 1의 실리사이드층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    (d) 상기 DRAM부 상에 게이트층을 형성하는 단계; 및
    (e) 상기 게이트층의 측부에 측벽을 형성하는 단계를 더 포함하고,
    상기 (c)의 단계가 상기 (e)의 단계 이후에 수행되어 상기 제 1의 실리사이드층이 자기 정합적적으로 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 1항에 있어서, 상기 (c)의 단계는 상기 제 1의 실리사이드층 상에 이온 주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 3항에 있어서, 상기 이온 주입 단계는 상기 제 1의 실리사이드층을 비결정질로 변경시키기 위해 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4항에 있어서, 상기 (c)의 단계는 비결정질로 변경된 상기 제 1의 실리사이드층을 습식 에칭에 의해 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 4항 또는 제 5항에 있어서, 상기 주입된 이온이 비소인 경우, 상기 이온 주입은 이온의 주입 에너지가 20 내지 50KeV이고 선량(dose amount)이 1×1014내지 1×1015인 조건에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 4항에 있어서, 상기 주입된 이온이 인(phosphorus)인 경우, 상기 이온 주입은 이온의 주입 에너지가 20 내지 50KeV이고 선량이 1×1014내지 5×1015인 조건에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 반도체 장치 제조 방법에 있어서,
    (f) 기판 내에 DRAM부와 논리부를 제공하는 단계와;
    (g) 상기 DRAM부 내에 제 1의 확산층을 형성하고 상기 논리부 내에 제 2의 확산층을 형성하는 단계와;
    (h) 상기 제 1의 확산층 내에 제 1의 실리사이드층을 형성하고 상기 제 2의 확산층 내에 제 2의 실리사이드층을 형성하는 단계와;
    (i) 상기 제 1의 실리사이드층을 제거하여 상기 제 1의 확산층을 노출시키는 단계; 및
    (j) 콘택트 플러그가 상기 노출된 제 1의 확산층과 직접적으로 접속되도록 콘택트 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서, 상기 (i)의 단계는 상기 콘택트 플러그의 하부에 대응하는 상기 제 1의 실리사이드층이 자기 정합적으로 제거되도록 상기 제 1의 실리사이드층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 8항에 있어서, 상기 (h)의 단계는 상기 제 1의 확산층 내에 실리사이드층을 형성하지 않기 위한 상기 제 1의 확산층을 차폐하는(masking) 실리사이드 블록을 사용하지 않으면서, 상기 제 1의 확산층 내에 상기 제 1의 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 8항에 있어서,
    (k) 상기 제 1의 실리사이드층 상에 층간 절연층을 형성하는 단계와;
    (l) 상기 층간 절연층에서 상기 콘택트 플러그에 대응하는 부분에 콘택트 홀을 형성하는 단계; 및
    (m) 상기 콘택트 홀의 내부 표면 상에 측벽을 형성하여 제 2의 콘택트 홀을 형성하는 단계를 더 포함하고,
    상기 (i)의 단계는 상기 제 2의 콘택트 홀을 통해 노출된 상기 제 1의 실리사이드층을 자기 정합적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 11항에 있어서, 상기 (j)의 단계는 상기 제 2의 콘택트 홀 내에 상기 콘택트 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제 11항에 있어서, 상기 (i)의 단계는 상기 측벽이 습식 에칭에 의해 제거되지 않도록 상기 제 1의 실리사이드층을 습식 에칭에 의해 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 13항에 있어서, 상기 습식 에칭은 상기 제 2의 콘택트 홀의 바닥면 상의 자연 산화물을 제거하기 위해 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 11항에 있어서, 상기 (i)의 단계는 상기 제 2의 콘택트 홀을 통해 노출된 상기 제 1의 실리사이드층 상에 이온 주입을 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제 15항에 있어서, 상기 이온 주입은 상기 제 2의 콘택트 홀을 통해 노출된 상기 제 1의 실리사이드층을 비결정질로 변경시키기 위해 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제 16항에 있어서, 상기 (i)의 단계는 비결정질로 변경된 상기 제 1의 실리사이드층을 상기 습식 에칭에 의해 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제 15항에 있어서, 상기 이온 주입은 상기 제 2의 콘택트 홀을 통해 노출된 상기 제 1의 실리사이드층의 습식 에칭 저항력(wet etching resistivity)을 감소시키기 위해 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제 8항에 있어서, 상기 제 1 및 제 2의 실리사이드층은 코발트 실리사이드, 티타늄 실리사이드 및 텅스텐 실리사이드 중 하나로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제 8 내지 11항 및 제 19항 중 어느 한 항에 있어서, 상기 DRAM부의 콘택트 저항은 5 내지 7㏀인 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제 15항에 있어서, 상기 주입된 이온이 비소인 경우, 상기 이온 주입은 이온의 주입 에너지가 20 내지 50KeV이고 선량이 1×1014내지 1×1015인 조건에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 제 15항에 있어서, 상기 주입된 이온이 인(phosphorus)인 경우, 상기 이온 주입은 이온의 주입 에너지가 20 내지 50KeV이고 선량이 1×1014내지 5×1015인 조건에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
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