JP3307612B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 description 19
- 238000002513 implantation Methods 0.000 description 18
- 239000010410 layer Substances 0.000 description 13
- 238000007796 conventional method Methods 0.000 description 10
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に用い
られる共通コンタクト及び、その製造方法に関するもの
である。
られる共通コンタクト及び、その製造方法に関するもの
である。
【０００２】
【従来の技術】ＳＲＡＭ（Static Random Access Memor
y）は、コンピューターのキャッシュメモリや、端末機
器のシステムメモリとして広く用いられている。ＳＲＡ
Ｍはフリップフロップ回路で構成され、一つのセルで１
ビットを記憶する。ＳＲＡＭにはトランジスタが少なく
とも４個必要であるために、集積度は、ＤＲＡＭ（Dyna
mic Random Access Memory）の1/4のペースで進んでい
る。図５に４個のＭＯＳトランジスタを用いた、ロード
レス型の従来のＳＲＡＭ平面図を示す。また図６にその
等価回路図を示す。図５および図６は以下に示す文献を
参考にしたものである（Ｋ．Ｎｏｄａ ｅｔ ａｌ．、
Ａ １．９−μｍ２Ｌｏａｄｌｅｓｓ ＣＭＯＳ Ｆｏ
ｕｒ−Ｔｒａｎｓｉｓｔｏｒ ＳＲＡＭ Ｃｅｌｌ ｉ
ｎ ａ ０．１８−μｍ Ｌｏｇｉｃ Ｔｅｃｈｎｏｌ
ｏｇｙ、ＩＥＤＭ９８、ｐｐ６４３−６４６、１９９
８）。
y）は、コンピューターのキャッシュメモリや、端末機
器のシステムメモリとして広く用いられている。ＳＲＡ
Ｍはフリップフロップ回路で構成され、一つのセルで１
ビットを記憶する。ＳＲＡＭにはトランジスタが少なく
とも４個必要であるために、集積度は、ＤＲＡＭ（Dyna
mic Random Access Memory）の1/4のペースで進んでい
る。図５に４個のＭＯＳトランジスタを用いた、ロード
レス型の従来のＳＲＡＭ平面図を示す。また図６にその
等価回路図を示す。図５および図６は以下に示す文献を
参考にしたものである（Ｋ．Ｎｏｄａ ｅｔ ａｌ．、
Ａ １．９−μｍ２Ｌｏａｄｌｅｓｓ ＣＭＯＳ Ｆｏ
ｕｒ−Ｔｒａｎｓｉｓｔｏｒ ＳＲＡＭ Ｃｅｌｌ ｉ
ｎ ａ ０．１８−μｍ Ｌｏｇｉｃ Ｔｅｃｈｎｏｌ
ｏｇｙ、ＩＥＤＭ９８、ｐｐ６４３−６４６、１９９
８）。
【０００３】図６の等価回路図について説明する。４ト
ランジスタ型のロードレスＳＲＡＭセルは、ｐ型ＭＯＳ
ＦＥＴで形成される２つのアクセストランジスタ（１０
１、１０２）と、ｎ型ＭＯＳＦＥＴで形成される２つの
ドライバートランジスタ（１０３，１０４）で構成され
ている。アクセストランジスタ（１０１，１０２）のゲ
ート部分（１０５，１０８）はそれぞれワード線（１１
７）に接続され、またアクセストランジスタ（１０１，
１０２）のソース部分（１０６，１１０）はビット線
（１１８，１１９）に接続されている。ドライバートラ
ンジスタ（１０３，１０４）のソース部分（１１３，１
１６）は接地され、またドライバートランジスタ（１０
３，１０４）のゲート部分（１１１，１１４）はそれぞ
れ他方のドライバートランジスタのドレイン部分（１１
５，１１２）に接続されている。またアクセストランジ
スタとドライバートランジスタの接続は、アクセストラ
ンジスタ（１０１）のドレイン部分（１０７）とドライ
バートランジスタ（１０３）のドレイン部分（１１２）
およびドライバートランジスタ（１０４）のゲート部分
（１１４）が１２０の地点で結ばれ、また、アクセスト
ランジスタ（１０２）のドレイン部分（１０９）とドラ
イバートランジスタ（１０４）のドレイン部分（１１
５）およびドライバートランジスタ（１０３）のゲート
部分（１１１）が１２１の地点で結ばれている。
ランジスタ型のロードレスＳＲＡＭセルは、ｐ型ＭＯＳ
ＦＥＴで形成される２つのアクセストランジスタ（１０
１、１０２）と、ｎ型ＭＯＳＦＥＴで形成される２つの
ドライバートランジスタ（１０３，１０４）で構成され
ている。アクセストランジスタ（１０１，１０２）のゲ
ート部分（１０５，１０８）はそれぞれワード線（１１
７）に接続され、またアクセストランジスタ（１０１，
１０２）のソース部分（１０６，１１０）はビット線
（１１８，１１９）に接続されている。ドライバートラ
ンジスタ（１０３，１０４）のソース部分（１１３，１
１６）は接地され、またドライバートランジスタ（１０
３，１０４）のゲート部分（１１１，１１４）はそれぞ
れ他方のドライバートランジスタのドレイン部分（１１
５，１１２）に接続されている。またアクセストランジ
スタとドライバートランジスタの接続は、アクセストラ
ンジスタ（１０１）のドレイン部分（１０７）とドライ
バートランジスタ（１０３）のドレイン部分（１１２）
およびドライバートランジスタ（１０４）のゲート部分
（１１４）が１２０の地点で結ばれ、また、アクセスト
ランジスタ（１０２）のドレイン部分（１０９）とドラ
イバートランジスタ（１０４）のドレイン部分（１１
５）およびドライバートランジスタ（１０３）のゲート
部分（１１１）が１２１の地点で結ばれている。
【０００４】図６の１２０および１２１はＳＲＡＭで採
用される独特な接続であり、これを基板上の素子構造と
して実現するために、共通コンタクトが用いられる。
用される独特な接続であり、これを基板上の素子構造と
して実現するために、共通コンタクトが用いられる。
【０００５】次に、図５に示す従来の技術を用いて形成
したロードレス型の従来のＳＲＡＭセルの平面図につい
て説明する。２０１はｐ型ＭＯＳＦＥＴのアクセストラ
ンジスタであり、ゲート電極（２０５）、ソース領域
（２０６）、ドレイン領域（２０７）で構成されてい
る。また、２０２もｐ型ＭＯＳＦＥＴのアクセストラン
ジスタであり、ゲート電極（２０５）、ソース領域（２
１０）、ドレイン領域（２０９）で構成されている。ア
クセストランジスタ（２０１，２０２）のゲート電極
（２０５）は、ワード線となっている。次に、２０３は
ｎ型ＭＯＳＦＥＴのドライバートランジスタであり、ゲ
ート電極（２１１）、ソース領域（２１３）、ドレイン
領域（２１２）で構成されている。また２０４もドライ
バートランジスタであり、ゲート電極（２１４）、ソー
ス領域（２１６）、ドレイン領域（２１５）で構成され
ている。
したロードレス型の従来のＳＲＡＭセルの平面図につい
て説明する。２０１はｐ型ＭＯＳＦＥＴのアクセストラ
ンジスタであり、ゲート電極（２０５）、ソース領域
（２０６）、ドレイン領域（２０７）で構成されてい
る。また、２０２もｐ型ＭＯＳＦＥＴのアクセストラン
ジスタであり、ゲート電極（２０５）、ソース領域（２
１０）、ドレイン領域（２０９）で構成されている。ア
クセストランジスタ（２０１，２０２）のゲート電極
（２０５）は、ワード線となっている。次に、２０３は
ｎ型ＭＯＳＦＥＴのドライバートランジスタであり、ゲ
ート電極（２１１）、ソース領域（２１３）、ドレイン
領域（２１２）で構成されている。また２０４もドライ
バートランジスタであり、ゲート電極（２１４）、ソー
ス領域（２１６）、ドレイン領域（２１５）で構成され
ている。
【０００６】アクセストランジスタ（２０１）のドレイ
ン領域（２０７）は、ドライバートランジスタ（２０
４）のゲート電極（２１４）と共通コンタクト（２２
８）（図６の１０９と１１１が１２１で接続されている
のに対応。）で結線され、さらに、ドライバートランジ
スタ（２０３）のドレイン領域（２１２）と共通コンタ
クト（２２５）（図６の１１５と１１１が１２１で接続
されているのに対応。）で結線されている。
ン領域（２０７）は、ドライバートランジスタ（２０
４）のゲート電極（２１４）と共通コンタクト（２２
８）（図６の１０９と１１１が１２１で接続されている
のに対応。）で結線され、さらに、ドライバートランジ
スタ（２０３）のドレイン領域（２１２）と共通コンタ
クト（２２５）（図６の１１５と１１１が１２１で接続
されているのに対応。）で結線されている。
【０００７】また、アクセストランジスタ（２０２）の
ドレイン領域（２０９）は、ドライバートランジスタ
（２０３）のゲート電極（２１１）と共通コンタクト
（２２７）（図６の１０７と１１４が１２０で接続され
ているのに対応。）で結線され、さらに、ドライバート
ランジスタ（２０４）のドレイン領域（２１５）と共通
コンタクト（２２６）（図６の１１２と１１４が１２０
で接続されているのに対応。）で結線されている。
ドレイン領域（２０９）は、ドライバートランジスタ
（２０３）のゲート電極（２１１）と共通コンタクト
（２２７）（図６の１０７と１１４が１２０で接続され
ているのに対応。）で結線され、さらに、ドライバート
ランジスタ（２０４）のドレイン領域（２１５）と共通
コンタクト（２２６）（図６の１１２と１１４が１２０
で接続されているのに対応。）で結線されている。
【０００８】尚、図示しないが、アクセストランジスタ
（２０１，２０２）のソース領域（２０６，２１０）上
にはコンタクトが形成され、上層で形成されるビット線
とつながっている。また図示しないが、ドライバートラ
ンジスタ（２０３，２０４）のソース領域（２１３，２
１６）上にはコンタクトが形成され、上層で形成される
接地線と接続している。
（２０１，２０２）のソース領域（２０６，２１０）上
にはコンタクトが形成され、上層で形成されるビット線
とつながっている。また図示しないが、ドライバートラ
ンジスタ（２０３，２０４）のソース領域（２１３，２
１６）上にはコンタクトが形成され、上層で形成される
接地線と接続している。
【０００９】図５のセルは、他のセルで囲まれている。
図面の上下方向には鏡像関係の素子配置を持つセルが連
続的に配置されている。同様に、図面の左右方法でも鏡
像関係の素子配置を持つセルが配置され、例えば、ドラ
イバートランジスタ（２０４）のソース領域（２１６）
は左隣セルのソース領域と共通になっている。
図面の上下方向には鏡像関係の素子配置を持つセルが連
続的に配置されている。同様に、図面の左右方法でも鏡
像関係の素子配置を持つセルが配置され、例えば、ドラ
イバートランジスタ（２０４）のソース領域（２１６）
は左隣セルのソース領域と共通になっている。
【００１０】図５のセルの右隣も同様である。
【００１１】このように、ＳＲＡＭセルの配置は、図５
の左右方向に関して、各々のＳＲＡＭのドライバートラ
ンジスターのソース領域が共通する配置となっている。
の左右方向に関して、各々のＳＲＡＭのドライバートラ
ンジスターのソース領域が共通する配置となっている。
【００１２】図５に示す平面図におけるＸ−Ｘ’の断面
（図７（ａ）〜図７（ｃ））を例に、にＳＲＡＭセルの
製造方法の従来例を示す。
（図７（ａ）〜図７（ｃ））を例に、にＳＲＡＭセルの
製造方法の従来例を示す。
【００１３】図７（ａ）に示すように、シリコン基板上
に周知の方法により素子分離領域（図示しない）および
ｐ型ウェル領域（図示しない）を形成した後、ゲート酸
化膜（３０１）、ゲート電極（３０２、３０３）を形成
する。尚、ｐ型ウェル領域は、例えば、Ｂ+をイオン注
入エネルギー３００ｋｅＶ、ドーズ量２×１０13atoms/
cm2、注入角度０度で注入した後、Ｂ+を例えばイオン注
入エネルギー１５０ｋｅＶ、ドーズ量４×１０12atoms/
cm2、注入角度０度でイオン注入し、その後Ｂ+をイオン
注入エネルギー３０ｋｅＶ、ドーズ量８×１０12atoms/
cm2、注入角度０度で注入して形成する。
に周知の方法により素子分離領域（図示しない）および
ｐ型ウェル領域（図示しない）を形成した後、ゲート酸
化膜（３０１）、ゲート電極（３０２、３０３）を形成
する。尚、ｐ型ウェル領域は、例えば、Ｂ+をイオン注
入エネルギー３００ｋｅＶ、ドーズ量２×１０13atoms/
cm2、注入角度０度で注入した後、Ｂ+を例えばイオン注
入エネルギー１５０ｋｅＶ、ドーズ量４×１０12atoms/
cm2、注入角度０度でイオン注入し、その後Ｂ+をイオン
注入エネルギー３０ｋｅＶ、ドーズ量８×１０12atoms/
cm2、注入角度０度で注入して形成する。
【００１４】またゲート酸化膜（３０１）を、例えば、
熱酸化法により、４ｎｍ程度に形成した後、例えば、厚
さ１６０ｎｍ程度の多結晶シリコン膜を基板全面に堆積
する。その後フォトリソグラフィー工程およびドライエ
ッチングを行う事で所望の形状にゲート電極を作製す
る。その後、ｎ型不純物、例えばＡｓ+（３０４）を、
例えばイオン注入エネルギー１０ｋｅＶ、ドーズ量１×
１０14atoms/cm2、注入角度０度でイオン注入し、ｎ型
ＬＤＤ領域（３０５）を形成する。
熱酸化法により、４ｎｍ程度に形成した後、例えば、厚
さ１６０ｎｍ程度の多結晶シリコン膜を基板全面に堆積
する。その後フォトリソグラフィー工程およびドライエ
ッチングを行う事で所望の形状にゲート電極を作製す
る。その後、ｎ型不純物、例えばＡｓ+（３０４）を、
例えばイオン注入エネルギー１０ｋｅＶ、ドーズ量１×
１０14atoms/cm2、注入角度０度でイオン注入し、ｎ型
ＬＤＤ領域（３０５）を形成する。
【００１５】その後、図７（ｂ）に示すように、酸化シ
リコン膜からなるサイドウォール（３０６，３０７）を
幅１００ｎｍ程度に形成する。これは、例えばＬＰＣＶ
Ｄ法により、厚さ１２０ｎｍ程度の酸化シリコン膜を基
板全面に堆積した後、ＲＩＥ（反応性イオンエッチン
グ）法により基板全面をエッチバックすることにより、
容易に形成できる。その後、ｎ型不純物、例えばＡｓ+
（３０８）を、例えばイオン注入エネルギー４５ｋｅ
Ｖ、ドーズ量５×１０15atoms/cm2、注入角度０度でイ
オン注入し、ｎ+型ソースドレイン領域（３０９）を形
成する。その後、周知の方法により、ゲート電極（３０
２，３０３）上およびソースドレイン領域（３０９）上
にシリサイド層（３１０，３１１）を形成する。
リコン膜からなるサイドウォール（３０６，３０７）を
幅１００ｎｍ程度に形成する。これは、例えばＬＰＣＶ
Ｄ法により、厚さ１２０ｎｍ程度の酸化シリコン膜を基
板全面に堆積した後、ＲＩＥ（反応性イオンエッチン
グ）法により基板全面をエッチバックすることにより、
容易に形成できる。その後、ｎ型不純物、例えばＡｓ+
（３０８）を、例えばイオン注入エネルギー４５ｋｅ
Ｖ、ドーズ量５×１０15atoms/cm2、注入角度０度でイ
オン注入し、ｎ+型ソースドレイン領域（３０９）を形
成する。その後、周知の方法により、ゲート電極（３０
２，３０３）上およびソースドレイン領域（３０９）上
にシリサイド層（３１０，３１１）を形成する。
【００１６】さらに、図７（ｃ）に示すように、窒化シ
リコン膜や酸化シリコン膜等から形成される層間の絶縁
膜（３１２）を形成し、その後、共通コンタクト部分を
エッチング除去した後、周知の方法によりタングステン
等で埋め込みを行い、共通コンタクト（３１３）を形成
する。
リコン膜や酸化シリコン膜等から形成される層間の絶縁
膜（３１２）を形成し、その後、共通コンタクト部分を
エッチング除去した後、周知の方法によりタングステン
等で埋め込みを行い、共通コンタクト（３１３）を形成
する。
【００１７】しかしながら、従来例（図７（ａ）〜図７
（ｃ））に基づいて形成されたＳＲＡＭセルは、次の欠
点を有している。
（ｃ））に基づいて形成されたＳＲＡＭセルは、次の欠
点を有している。
【００１８】従来のＳＲＡＭセルの共通コンタクト
は、サイドウォール（３０６）上を跨いでブリッジ状に
ゲート電極（３０２）とソースドレイン領域（３０９）
を結線しており、隣接のゲート電極（３０３）方向には
み出してしまうこと。
は、サイドウォール（３０６）上を跨いでブリッジ状に
ゲート電極（３０２）とソースドレイン領域（３０９）
を結線しており、隣接のゲート電極（３０３）方向には
み出してしまうこと。
【００１９】さらに、充分な導電性を確保するため
に、共通コンタクトの接触面積を小さくできないこと。
が挙げられる。
に、共通コンタクトの接触面積を小さくできないこと。
が挙げられる。
【００２０】以上をまとめると、従来法では、サイドウ
ォール（３０６）の幅１００ｎｍとコンタクト電極とソ
ースドレイン領域の接触幅である８０ｎｍ、の合計であ
る１８０ｎｍ程度はゲート電極（３０２）から隣接する
ゲート電極（３０３）方向に共通コンタクトをはみ出し
て形成することが必要となる。
ォール（３０６）の幅１００ｎｍとコンタクト電極とソ
ースドレイン領域の接触幅である８０ｎｍ、の合計であ
る１８０ｎｍ程度はゲート電極（３０２）から隣接する
ゲート電極（３０３）方向に共通コンタクトをはみ出し
て形成することが必要となる。
【００２１】さらに、隣接するゲート電極（３０３）も
サイドウォール（３０７）を有しており、この幅の１０
０ｎｍを加えた合計２８０ｎｍがゲート電極間隔として
必要であった。このため、ゲート電極間距離をこの寸法
以上に縮小することができず、セルサイズを小さくする
ことができなかった。
サイドウォール（３０７）を有しており、この幅の１０
０ｎｍを加えた合計２８０ｎｍがゲート電極間隔として
必要であった。このため、ゲート電極間距離をこの寸法
以上に縮小することができず、セルサイズを小さくする
ことができなかった。
【００２２】
【発明が解決しようとする課題】本発明は上記の問題点
に鑑みなされたものであり、隣接のゲート電極方向への
はみ出しがない共通コンタクトの製造方法及び、改良さ
れた共通コンタクトを提供する事を目的とする。
に鑑みなされたものであり、隣接のゲート電極方向への
はみ出しがない共通コンタクトの製造方法及び、改良さ
れた共通コンタクトを提供する事を目的とする。
【００２３】
【課題を解決するための手段】本発明では、フリップフ
ロップ回路を有する半導体装置又はあるＭＯＳＦＥＴの
ゲート電極と、他のＭＯＳＦＥＴのソース領域又はドレ
イン領域が電気的に接続される半導体装置の共通コンタ
クトの製造方法において、 １）半導体基板表面に所望の形状にゲート電極を製作す
る工程と、 ２）該半導体基板全面に絶縁体を成膜し、エッチバック
により、ゲート電極の側面に該絶縁体からなるサイドウ
ォールを作製する工程と、 ３）所定箇所のゲート電極表面に至る開口を有するレジ
ストをマスクとして用いて、エッチングにより該所定箇
所のゲート電極を取り除き、基板表面を露出させる工程
と、 ４）レジストを除去し、半導体基板の導電型と異なる導
電型の不純物を、該ゲート電極を取り除いた箇所に露出
した半導体基板及びソースドレイン領域にイオン注入を
おこなう工程と、 ５）基板全体に層間絶縁膜を成膜し、該ゲート電極を取
り除いた箇所の内部の層間絶縁膜を除去しコンタクト孔
を形成する工程と、 ６）該コンタクト孔内部に導電体を埋め込む工程と、を
少なくとも有する半導体装置の共通コンタクトの製造方
法を提供する。
ロップ回路を有する半導体装置又はあるＭＯＳＦＥＴの
ゲート電極と、他のＭＯＳＦＥＴのソース領域又はドレ
イン領域が電気的に接続される半導体装置の共通コンタ
クトの製造方法において、 １）半導体基板表面に所望の形状にゲート電極を製作す
る工程と、 ２）該半導体基板全面に絶縁体を成膜し、エッチバック
により、ゲート電極の側面に該絶縁体からなるサイドウ
ォールを作製する工程と、 ３）所定箇所のゲート電極表面に至る開口を有するレジ
ストをマスクとして用いて、エッチングにより該所定箇
所のゲート電極を取り除き、基板表面を露出させる工程
と、 ４）レジストを除去し、半導体基板の導電型と異なる導
電型の不純物を、該ゲート電極を取り除いた箇所に露出
した半導体基板及びソースドレイン領域にイオン注入を
おこなう工程と、 ５）基板全体に層間絶縁膜を成膜し、該ゲート電極を取
り除いた箇所の内部の層間絶縁膜を除去しコンタクト孔
を形成する工程と、 ６）該コンタクト孔内部に導電体を埋め込む工程と、を
少なくとも有する半導体装置の共通コンタクトの製造方
法を提供する。
【００２４】従来法では共通コンタクトは隣接するゲー
ト電極の間にはみ出して、ブリッジ状に形成されていた
ために、セルサイズの縮小の障害となっていた。本発明
では、不純物拡散層と接してはいるが、トランジスタの
部品として用いられないゲート電極（明細書中では「所
定位置のゲート電極」と記載）を取り除き、その部分に
共通コンタクトを形成する。詳細には、所定位置のゲー
ト電極を半導体基板表面が露出するまでエッチングし、
コンタクト孔を形成する。次に、コンタクト孔の基板表
面に不純物を導入することで、隣接しているソースドレ
イン領域と接続する。その後、コンタクト孔に導電体を
埋め込み共通コンタクトとする。
ト電極の間にはみ出して、ブリッジ状に形成されていた
ために、セルサイズの縮小の障害となっていた。本発明
では、不純物拡散層と接してはいるが、トランジスタの
部品として用いられないゲート電極（明細書中では「所
定位置のゲート電極」と記載）を取り除き、その部分に
共通コンタクトを形成する。詳細には、所定位置のゲー
ト電極を半導体基板表面が露出するまでエッチングし、
コンタクト孔を形成する。次に、コンタクト孔の基板表
面に不純物を導入することで、隣接しているソースドレ
イン領域と接続する。その後、コンタクト孔に導電体を
埋め込み共通コンタクトとする。
【００２５】このように、共通コンタクトの作成方法を
見直すことで、ゲート電極からのはみ出しが無い共通コ
ンタクトを得ることができた。この共通コンタクトをＳ
ＲＡＭに応用することで、ゲート電極間の間隔を狭め、
ＳＲＡＭセルサイズを縮小するが可能となった。
見直すことで、ゲート電極からのはみ出しが無い共通コ
ンタクトを得ることができた。この共通コンタクトをＳ
ＲＡＭに応用することで、ゲート電極間の間隔を狭め、
ＳＲＡＭセルサイズを縮小するが可能となった。
【００２６】前記絶縁体からなるサイドウォールとして
は、酸化シリコン膜、窒化シリコン膜又は、酸化窒化シ
リコン膜が好適に用いられる。
は、酸化シリコン膜、窒化シリコン膜又は、酸化窒化シ
リコン膜が好適に用いられる。
【００２７】前記工程 ５）において、コンタクト孔を
形成する際に、コンタクト孔のゲート幅方向の長さおよ
び／またはゲート長方向の長さにフォトリソグラフィー
工程のマスク重ねあわせの誤差を加えることが望まし
い。
形成する際に、コンタクト孔のゲート幅方向の長さおよ
び／またはゲート長方向の長さにフォトリソグラフィー
工程のマスク重ねあわせの誤差を加えることが望まし
い。
【００２８】上述のマスク重ねあわせの際の誤差を加え
た場合の共通コンタクトの形状を図３と図４に示す。両
図とも、図１の共通コンタクト４２５を抜き出した平面
図である。図３の場合には、ドライバートランジスタの
ゲート長さ方向の長さについてマージンを確保してお
り、図４の場合には、ドライバートランジスタのゲート
長方向の幅にマージンを確保している。
た場合の共通コンタクトの形状を図３と図４に示す。両
図とも、図１の共通コンタクト４２５を抜き出した平面
図である。図３の場合には、ドライバートランジスタの
ゲート長さ方向の長さについてマージンを確保してお
り、図４の場合には、ドライバートランジスタのゲート
長方向の幅にマージンを確保している。
【００２９】また、本発明の「実施例」においても、ド
ライバートランジスタのゲート幅方向にマージンを確保
している。
ライバートランジスタのゲート幅方向にマージンを確保
している。
【００３０】また、本発明の共通コンタクトの製造方法
は、ＳＲＡＭの製造工程の一工程として好適に用いられ
る。
は、ＳＲＡＭの製造工程の一工程として好適に用いられ
る。
【００３１】本発明では、フリップフロップ回路を有す
る半導体装置又はあるＭＯＳＦＥＴのゲート電極と、他
のＭＯＳＦＥＴのソース領域又はドレイン領域が電気的
に接続される半導体装置に用いられる共通コンタクトに
おいて、該共通コンタクトの底面が、半導体基板表面に
形成された不純物拡散層と接触しており、かつ、側面が
ゲート電極断面に接しており、該基板表面と該ゲート電
極断面との間に電気的な導通がある、半導体装置に用い
られる共通コンタクトを提供する。
る半導体装置又はあるＭＯＳＦＥＴのゲート電極と、他
のＭＯＳＦＥＴのソース領域又はドレイン領域が電気的
に接続される半導体装置に用いられる共通コンタクトに
おいて、該共通コンタクトの底面が、半導体基板表面に
形成された不純物拡散層と接触しており、かつ、側面が
ゲート電極断面に接しており、該基板表面と該ゲート電
極断面との間に電気的な導通がある、半導体装置に用い
られる共通コンタクトを提供する。
【００３２】本発明の共通コンタクトはＳＲＡＭの構成
要素として好適に用いられる。
要素として好適に用いられる。
【００３３】
【発明の実施の形態】実施例では本発明をＳＲＡＭに適
用する場合を取り扱っているが、本発明の適用範囲はＳ
ＲＡＭにとどまらず、フリップフロップ回路を有する半
導体素子や、あるＭＯＳＦＥＴのゲート電極と、他のＭ
ＯＳＦＥＴのソース領域又はドレイン領域が電気的に接
続される回路を有する素子にも好適に用いることが可能
である。
用する場合を取り扱っているが、本発明の適用範囲はＳ
ＲＡＭにとどまらず、フリップフロップ回路を有する半
導体素子や、あるＭＯＳＦＥＴのゲート電極と、他のＭ
ＯＳＦＥＴのソース領域又はドレイン領域が電気的に接
続される回路を有する素子にも好適に用いることが可能
である。
【００３４】
【実施例】＜実施例１＞図１に本発明を用いて形成した
ロードレス型の４トランジスタＳＲＡＭセルの平面図を
示す。
ロードレス型の４トランジスタＳＲＡＭセルの平面図を
示す。
【００３５】ロードレス型の４トランジスタＳＲＡＭセ
ルを構成するために、第一のアクセストランジスタの
ドレイン、第一のドライバートランジスタのドレイ
ン、第二のドライバートランジスタのゲートの３個所
が接続されねばならない。（図６の１２０、１２１）。
この回路を基板上の半導体装置で実現するために、共通
コンタクトが用いられる。
ルを構成するために、第一のアクセストランジスタの
ドレイン、第一のドライバートランジスタのドレイ
ン、第二のドライバートランジスタのゲートの３個所
が接続されねばならない。（図６の１２０、１２１）。
この回路を基板上の半導体装置で実現するために、共通
コンタクトが用いられる。
【００３６】従来法の共通コンタクトは、側壁をサイド
ウォールで覆われているゲート電極の表面と、基板表面
に存在するドレインとを接続するために、ブリッジ状の
共通コンタクトを導電体で形成し、サイドウォールを跨
いで両者を接続していた（図７（ｃ）３１３）。共通コ
ンタクトで接続された、ゲート−ドレイン間には充分な
導電性が確保されなければならないので、双方の接触部
（ゲート側とドレイン側）ともある程度の接触面積が必
要であった。結局、従来法の共通コンタクトは、ゲート
電極からはみ出して形成されなければならず、ＳＲＡＭ
のセルサイズを縮小するための障害となっていた。
ウォールで覆われているゲート電極の表面と、基板表面
に存在するドレインとを接続するために、ブリッジ状の
共通コンタクトを導電体で形成し、サイドウォールを跨
いで両者を接続していた（図７（ｃ）３１３）。共通コ
ンタクトで接続された、ゲート−ドレイン間には充分な
導電性が確保されなければならないので、双方の接触部
（ゲート側とドレイン側）ともある程度の接触面積が必
要であった。結局、従来法の共通コンタクトは、ゲート
電極からはみ出して形成されなければならず、ＳＲＡＭ
のセルサイズを縮小するための障害となっていた。
【００３７】本発明は、共通コンタクトの構造と製法を
変更する事で、共通コンタクトのゲート電極からのはみ
出しをなくし、ＳＲＡＭのセルサイズを縮小すること可
能とした。
変更する事で、共通コンタクトのゲート電極からのはみ
出しをなくし、ＳＲＡＭのセルサイズを縮小すること可
能とした。
【００３８】以下、主に図１に従って本発明の実施例を
説明するが、必要に応じて、図１のＸ−Ｘ’の断面にお
ける工程を示した図２、従来法による共通コンタクトの
断面図である図７を使用する。
説明するが、必要に応じて、図１のＸ−Ｘ’の断面にお
ける工程を示した図２、従来法による共通コンタクトの
断面図である図７を使用する。
【００３９】まず、素子が形成される領域以外の基板表
面に、素子分離用の酸化膜（フィールド酸化膜）を形成
する。これにより図１に示した４つのトランジスタのソ
ースドレイン領域以外の基板上には素子分離用のフィー
ルド酸化膜が形成される。
面に、素子分離用の酸化膜（フィールド酸化膜）を形成
する。これにより図１に示した４つのトランジスタのソ
ースドレイン領域以外の基板上には素子分離用のフィー
ルド酸化膜が形成される。
【００４０】次に、ｐ型ウエル領域形成のための工程が
行われる。これは、ドライバートランジスタを代表とす
るｎ型ＭＯＳＦＥＴを作製するための所定領域を開口し
たフォトレジストをマスクとして、ｐ型不純物をイオン
注入することで作製される。例えば、Ｂ+をイオン注入
エネルギー３００ｋｅＶ、ドーズ量２×１０13atoms/cm
2、注入角度０度で注入した後、Ｂ+を例えばイオン注入
エネルギー１５０ｋｅＶ、ドーズ量４×１０12atoms/cm
2、注入角度０度でイオン注入し、その後Ｂ+をイオン注
入エネルギー３０ｋｅＶ、ドーズ量８×１０12atoms/cm
2、注入角度０度で注入して形成する。
行われる。これは、ドライバートランジスタを代表とす
るｎ型ＭＯＳＦＥＴを作製するための所定領域を開口し
たフォトレジストをマスクとして、ｐ型不純物をイオン
注入することで作製される。例えば、Ｂ+をイオン注入
エネルギー３００ｋｅＶ、ドーズ量２×１０13atoms/cm
2、注入角度０度で注入した後、Ｂ+を例えばイオン注入
エネルギー１５０ｋｅＶ、ドーズ量４×１０12atoms/cm
2、注入角度０度でイオン注入し、その後Ｂ+をイオン注
入エネルギー３０ｋｅＶ、ドーズ量８×１０12atoms/cm
2、注入角度０度で注入して形成する。
【００４１】次に、ｎ型ウエル領域形成のための工程が
行われる。これはアクセストランジスタを代表とするｐ
型ＭＯＳＦＥＴを作製するための所定領域を開口したフ
ォトレジストをマスクとして、ｎ型不純物をイオン注入
することで作製される。例えばＰ+をイオン注入エネル
ギー５００ｋｅＶ、ドーズ量２×１０13atoms/cm2、注
入角度０度で注入した後、Ｐ+をイオン注入エネルギー
３００ｋｅＶ、ドーズ量４×１０12atoms/cm2、注入角
度０度で注入し、その後Ａｓ+をイオン注入エネルギー
１３０ｋｅＶ、ドーズ量６×１０12atoms/cm2、注入角
度０度で注入して形成する。
行われる。これはアクセストランジスタを代表とするｐ
型ＭＯＳＦＥＴを作製するための所定領域を開口したフ
ォトレジストをマスクとして、ｎ型不純物をイオン注入
することで作製される。例えばＰ+をイオン注入エネル
ギー５００ｋｅＶ、ドーズ量２×１０13atoms/cm2、注
入角度０度で注入した後、Ｐ+をイオン注入エネルギー
３００ｋｅＶ、ドーズ量４×１０12atoms/cm2、注入角
度０度で注入し、その後Ａｓ+をイオン注入エネルギー
１３０ｋｅＶ、ドーズ量６×１０12atoms/cm2、注入角
度０度で注入して形成する。
【００４２】但し、上記の素子分離用酸化膜とｐ型ウエ
ル領域、ｎ型ウエル領域は図面が煩雑となるために図示
していない。
ル領域、ｎ型ウエル領域は図面が煩雑となるために図示
していない。
【００４３】ｐ型ウエル領域上に、ドライバートランジ
スタ用のゲート電極（４１１，４１４）を平行に２本設
置する。
スタ用のゲート電極（４１１，４１４）を平行に２本設
置する。
【００４４】本発明により、これらのゲート電極の間に
共通コンタクト３１３（図７）を設置する必要がなくな
ったので、ゲート電極（４１１、４１４）間隔は従来法
よりも小さくなっている。このゲート電極は、ゲート酸
化膜とポリシリコンの積層構造である。ゲート酸化膜
（図２（ａ）の１）は、熱酸化等により約４ｎｍ程度の
厚さに成膜される。さらに、ゲート酸化膜上にポリシリ
コンを１６０ｎｍ程度に成膜して、最後に、フォトリソ
グラフィー工程、エッチング工程を行いゲート電極を作
製する（図２（ａ）の２、３）。
共通コンタクト３１３（図７）を設置する必要がなくな
ったので、ゲート電極（４１１、４１４）間隔は従来法
よりも小さくなっている。このゲート電極は、ゲート酸
化膜とポリシリコンの積層構造である。ゲート酸化膜
（図２（ａ）の１）は、熱酸化等により約４ｎｍ程度の
厚さに成膜される。さらに、ゲート酸化膜上にポリシリ
コンを１６０ｎｍ程度に成膜して、最後に、フォトリソ
グラフィー工程、エッチング工程を行いゲート電極を作
製する（図２（ａ）の２、３）。
【００４５】ドライバートランジスタとアクセストラン
ジスタ間の導通を確保する必要上、前記２本のドライバ
ートランジスタ用ゲート電極は、一端はｎ型ウエル領域
上のアクセストランジスタのドレイン形成領域（４０
７、４０９）にかかるように形成する。これは、後の工
程で、アクセストランジスタとゲート電極の導通を容易
にするためである。
ジスタ間の導通を確保する必要上、前記２本のドライバ
ートランジスタ用ゲート電極は、一端はｎ型ウエル領域
上のアクセストランジスタのドレイン形成領域（４０
７、４０９）にかかるように形成する。これは、後の工
程で、アクセストランジスタとゲート電極の導通を容易
にするためである。
【００４６】ドライバートランジスタのゲート電極（４
１１、４１４）と同時に、ｎ型ウエル領域上には、アク
セストランジスタ用のゲート電極（４０５）を、ドライ
バートランジスタの２本のゲート電極（４１１、４１
４）に対し垂直に１本形成する。
１１、４１４）と同時に、ｎ型ウエル領域上には、アク
セストランジスタ用のゲート電極（４０５）を、ドライ
バートランジスタの２本のゲート電極（４１１、４１
４）に対し垂直に１本形成する。
【００４７】この工程終了後、ドライバートランジス
タ、アクセスとトランジスタのそれぞれにＬＤＤ領域の
形成を行う。ドライバートランジスタには、Ａｓ+等の
ｎ型不純物（図２（ａ）の４）がイオン注入で導入され
る。この際のイオン注入条件は、注入エネルギー１０ｋ
ｅＶ、ドーズ量１×１０14、atoms/cm2注入角度０度で
ある。また、アクセストランジスタには、ＢＦ2 +等のｐ
型不純物がイオン注入で導入される（図示せず）。この
際のイオン注入条件は、注入エネルギー５ｋｅＶ、ドー
ズ量６×１０13atoms/cm2、注入角度０度である。
タ、アクセスとトランジスタのそれぞれにＬＤＤ領域の
形成を行う。ドライバートランジスタには、Ａｓ+等の
ｎ型不純物（図２（ａ）の４）がイオン注入で導入され
る。この際のイオン注入条件は、注入エネルギー１０ｋ
ｅＶ、ドーズ量１×１０14、atoms/cm2注入角度０度で
ある。また、アクセストランジスタには、ＢＦ2 +等のｐ
型不純物がイオン注入で導入される（図示せず）。この
際のイオン注入条件は、注入エネルギー５ｋｅＶ、ドー
ズ量６×１０13atoms/cm2、注入角度０度である。
【００４８】続いて、酸化シリコン膜からなるサイドウ
ォールを形成するために、基板全体に厚さ１２０ｎｍ程
度の酸化膜をＬＰＣＶＤ法等で成膜する。その後、基板
全体をＲＩＥ法等でエッチバックすることでゲート電極
の側面を覆う幅が１００ｎｍ程度のサイドウォール（図
２(b)の６，７，８）が得られる。
ォールを形成するために、基板全体に厚さ１２０ｎｍ程
度の酸化膜をＬＰＣＶＤ法等で成膜する。その後、基板
全体をＲＩＥ法等でエッチバックすることでゲート電極
の側面を覆う幅が１００ｎｍ程度のサイドウォール（図
２(b)の６，７，８）が得られる。
【００４９】尚、本発明と従来法の違いの一つとして、
ドライバートランジスタのゲート電極間を縮小したこと
により、ゲート電極間でサイドウォール８（図２(b)）
つながっているが、これはＳＲＡＭセルの構成にとって
問題ではない。
ドライバートランジスタのゲート電極間を縮小したこと
により、ゲート電極間でサイドウォール８（図２(b)）
つながっているが、これはＳＲＡＭセルの構成にとって
問題ではない。
【００５０】サイドウォールの形成の終了後、共通コン
タクトを形成するために、共通コンタクトとなる位置の
ゲート電極（４２５〜４２８）を除去する工程を行う。
これは、通常のフォトリソグラフィーにより、フォトレ
ジストを基板全面に塗布し、露光、現像を行い、このフ
ォトレジスト（図２（ｃ）の１０）をマスクとして、Ｒ
ＩＥ法により共通コンタクトとなる位置のゲート電極の
エッチングを行った。この工程が終了した段階でのＸ−
Ｘ’の断面図を図２（ｃ）に示す。ゲート電極材料であ
るポリシリコンとサイドウォールの材料であるＳｉＯ2
とのＲＩＥ法でのエッチング選択比は７０程度にするこ
とが可能であるため、ゲート電極が選択的に除去され
る。
タクトを形成するために、共通コンタクトとなる位置の
ゲート電極（４２５〜４２８）を除去する工程を行う。
これは、通常のフォトリソグラフィーにより、フォトレ
ジストを基板全面に塗布し、露光、現像を行い、このフ
ォトレジスト（図２（ｃ）の１０）をマスクとして、Ｒ
ＩＥ法により共通コンタクトとなる位置のゲート電極の
エッチングを行った。この工程が終了した段階でのＸ−
Ｘ’の断面図を図２（ｃ）に示す。ゲート電極材料であ
るポリシリコンとサイドウォールの材料であるＳｉＯ2
とのＲＩＥ法でのエッチング選択比は７０程度にするこ
とが可能であるため、ゲート電極が選択的に除去され
る。
【００５１】同様にして、４２６〜４２８の他の共通コ
ンタクト形成領域についてもゲート電極除去の処理を行
う。
ンタクト形成領域についてもゲート電極除去の処理を行
う。
【００５２】この工程の後、ドライバートランジスタに
ｎ＋型のソース領域（４１３、４１６）とドレイン領域
（４１２、４１５）を形成する。
ｎ＋型のソース領域（４１３、４１６）とドレイン領域
（４１２、４１５）を形成する。
【００５３】この時、前工程でゲート電極を取り除いた
共通コンタクト形成予定領域にも同時に不純物の導入を
行い、共通コンタクト形成予定領域（４２５、４２６）
とドレイン領域（４１２、４１５）をそれぞれｎ型不純
物層で接続する。（図２（ｄ））。不純物の導入はイオ
ン注入により行う。例えば、ドライバートランジスタ
（４０３、４０４）には、ｎ型不純物としてＡｓ+イオ
ン（図２（ｄ）の１４）を注入エネルギー４５ｋｅＶ、
ドーズ量５×１０15atoms/cm2、注入角度０度でイオン
注入することにより、ソースドレイン領域（図２（ｄ）
の１５）を形成した。
共通コンタクト形成予定領域にも同時に不純物の導入を
行い、共通コンタクト形成予定領域（４２５、４２６）
とドレイン領域（４１２、４１５）をそれぞれｎ型不純
物層で接続する。（図２（ｄ））。不純物の導入はイオ
ン注入により行う。例えば、ドライバートランジスタ
（４０３、４０４）には、ｎ型不純物としてＡｓ+イオ
ン（図２（ｄ）の１４）を注入エネルギー４５ｋｅＶ、
ドーズ量５×１０15atoms/cm2、注入角度０度でイオン
注入することにより、ソースドレイン領域（図２（ｄ）
の１５）を形成した。
【００５４】ドライバートランジスタの場合と同様に、
アクセストランジスタにｐ＋型のソース領域（４０６、
４１０）とドレイン領域(４０７、４０９)を形成した。
ｐ型不純物として、Ｂ+をイオン注入エネルギー５ｋｅ
Ｖ、ドーズ量５×１０15atoms/cm2、注入角度０度で注
入した。この際、やはり、ゲート電極を取り除いた表面
（４２７、４２８の位置）に同時に不純物を導入する。
アクセストランジスタにｐ＋型のソース領域（４０６、
４１０）とドレイン領域(４０７、４０９)を形成した。
ｐ型不純物として、Ｂ+をイオン注入エネルギー５ｋｅ
Ｖ、ドーズ量５×１０15atoms/cm2、注入角度０度で注
入した。この際、やはり、ゲート電極を取り除いた表面
（４２７、４２８の位置）に同時に不純物を導入する。
【００５５】続いて、ソースドレイン領域及びゲート電
極領域にシリサイド層（図２（ｅ）の１６、１７）を形
成する。これは、例えばコバルトを１００Å程度スパッ
タリング成膜した後に、熱処理工程、ウエットエッチン
グ工程を行うことで形成される（図２（ｅ））。
極領域にシリサイド層（図２（ｅ）の１６、１７）を形
成する。これは、例えばコバルトを１００Å程度スパッ
タリング成膜した後に、熱処理工程、ウエットエッチン
グ工程を行うことで形成される（図２（ｅ））。
【００５６】さらに、基板全面に層間絶縁膜（図２(ｆ)
の１８）を成膜し、共通コンタクト部分をエッチングし
てコンタクト孔を形成する。本実施例の場合には、コン
タクト孔を形成するに当たり、ドライバートランジスタ
のゲート幅方向の長さについて、引き続き行われるフォ
トリソグラフィー工程で発生するマスク重ねあわせの寸
法誤差を加えた長さとしてある。
の１８）を成膜し、共通コンタクト部分をエッチングし
てコンタクト孔を形成する。本実施例の場合には、コン
タクト孔を形成するに当たり、ドライバートランジスタ
のゲート幅方向の長さについて、引き続き行われるフォ
トリソグラフィー工程で発生するマスク重ねあわせの寸
法誤差を加えた長さとしてある。
【００５７】その後、周知の方法で、該コンタクト孔を
タングステン等で埋め込んで共通コンタクト１９を形成
する（図２(ｆ)）このようにして形成された共通コンタ
クトのＹ−Ｙ’の断面図を図２(ｇ)に示す。図２(ｆ)、
(ｇ)より、本発明の共通コンタクトはその底面でソース
ドレイン領域（図２(ｇ)の１７）と接しており、その側
面でゲート電極（図２(ｇ)の２）と接している。尚、他
の共通コンタクト４２６〜４２８も同様にして作製す
る。
タングステン等で埋め込んで共通コンタクト１９を形成
する（図２(ｆ)）このようにして形成された共通コンタ
クトのＹ−Ｙ’の断面図を図２(ｇ)に示す。図２(ｆ)、
(ｇ)より、本発明の共通コンタクトはその底面でソース
ドレイン領域（図２(ｇ)の１７）と接しており、その側
面でゲート電極（図２(ｇ)の２）と接している。尚、他
の共通コンタクト４２６〜４２８も同様にして作製す
る。
【００５８】従来法の共通コンタクトが、ゲート表面と
ソースドレイン領域表面の間をブリッジ状に跨いで接続
していたことと比較すると、本発明がセル領域の限られ
たスペースを効率良く利用していることは明らかであ
る。
ソースドレイン領域表面の間をブリッジ状に跨いで接続
していたことと比較すると、本発明がセル領域の限られ
たスペースを効率良く利用していることは明らかであ
る。
【００５９】その後、周知の方法で、配線を接続し、Ｓ
ＲＡＭセルが完成する。
ＲＡＭセルが完成する。
【００６０】このように、本発明によれば、ＳＲＡＭセ
ルのサイズを、この配線幅の場合、図１の左右方向に対
し、１８０ｎｍ、図１の上下方向に対し、１００ｎｍ縮
小する事が可能となった。
ルのサイズを、この配線幅の場合、図１の左右方向に対
し、１８０ｎｍ、図１の上下方向に対し、１００ｎｍ縮
小する事が可能となった。
【００６１】
【発明の効果】従来の共通コンタクトは、ゲート電極か
らはみ出して形成されていた。そのため、ＳＲＡＭで
は、ゲート電極間の間隔を一定以上狭くする事ができ
ず、セルサイズを縮小する事が出来なかった。そこで、
本発明は、不必要なゲート電極を取り除き、そこに共通
コンタクトを形成することで、ゲート電極からのはみ出
しが無い共通コンタクトを作製することが可能となっ
た。本発明を利用したＳＲＡＭでは、従来法に比べてセ
ルサイズが小さくなった。
らはみ出して形成されていた。そのため、ＳＲＡＭで
は、ゲート電極間の間隔を一定以上狭くする事ができ
ず、セルサイズを縮小する事が出来なかった。そこで、
本発明は、不必要なゲート電極を取り除き、そこに共通
コンタクトを形成することで、ゲート電極からのはみ出
しが無い共通コンタクトを作製することが可能となっ
た。本発明を利用したＳＲＡＭでは、従来法に比べてセ
ルサイズが小さくなった。
【図１】本発明に基づき形成された半導体装置の平面図
を示すものである。
を示すものである。
【図２】（ａ）〜（ｇ）は本発明の実施形態を製造工程
順に示す断面図である。
順に示す断面図である。
【図３】本発明の実施の形態を示す平面図である。
【図４】本発明の実施の形態を示す平面図である。
【図５】従来の技術に基づき形成された半導体装置の平
面図である。
面図である。
【図６】半導体装置の等価回路図である。
【図７】（ａ）〜（ｃ）は従来例の実施の形態を示す断
面図である。
面図である。
１ ゲート酸化膜 ２ ゲート電極 ３ ゲート電極 ４ Ａｓ+ ５ ｎ型ＬＤＤ領域 ６ サイドウォール ７ サイドウォール ８ サイドウォール ９ 穴 １０ レジスト １１ 不純物拡散層 １４ Ａｓ+ １５ ｎ+型ソースドレイン領域 １６ シリサイド層 １７ シリサイド層 １８ 層間の絶縁膜 １９ 共通コンタクト ２０ 素子分離絶縁層 １０１ アクセストランジスタ １０２ アクセストランジスタ １０３ ドライバートランジスタ １０４ ドライバートランジスタ １０５ ゲート １０６ ソース １０７ ドレイン １０８ ゲート １０９ ドレイン １１０ ソース １１１ ゲート １１２ ドレイン １１３ ソース １１４ ゲート １１５ ドレイン １１６ ソース １１７ ワード線 １１８ ビット線 １１９ ビット線 １２０ 共通コンタクト １２１ 共通コンタクト ２０１ アクセストランジスタ ２０２ アクセストランジスタ ２０３ ドライバートランジスタ ２０４ ドライバートランジスタ ２０５ ゲート電極 ２０６ ソース領域 ２０７ ドレイン領域 ２０９ ドレイン領域 ２１０ ソース領域 ２１１ ゲート電極 ２１２ ドレイン領域 ２１３ ソース領域 ２１４ ゲート電極 ２１５ ドレイン領域 ２１６ ソース領域 ２２５ 共通コンタクト ２２６ 共通コンタクト ２２７ 共通コンタクト ２２８ 共通コンタクト ３０１ ゲート酸化膜 ３０２ ゲート電極 ３０３ ゲート電極 ３０４ Ａｓ+ ３０５ ｎ型ＬＤＤ領域 ３０６ サイドウォール ３０７ サイドウォール ３０８ Ａｓ＋ ３０９ ソースドレイン領域 ３１０ シリサイド層 ３１１ シリサイド層 ３１２ 層間の絶縁膜 ３１３ 共通コンタクト ４０１ アクセストランジスタ ４０２ アクセストランジスタ ４０３ ドライバートランジスタ ４０４ ドライバートランジスタ ４０５ ゲート電極 ４０６ ソース領域 ４０７ ドレイン領域 ４０９ ドレイン領域 ４１０ ソース領域 ４１１ ゲート電極 ４１２ ドレイン領域 ４１３ ソース領域 ４１４ ゲート電極 ４１５ ドレイン領域 ４１６ ソース領域 ４２５ 共通コンタクト ４２６ 共通コンタクト ４２７ 共通コンタクト ４２８ 共通コンタクト ５０１ 縮小分 ５０２ 縮小分
Claims (4)
- 【請求項１】 フリップフロップ回路を有する半導体装
置又はあるＭＯＳＦＥＴのゲート電極と、他のＭＯＳＦ
ＥＴのソース領域又はドレイン領域が電気的に接続され
る半導体装置の共通コンタクトの製造方法において、 １）半導体基板表面に所望の形状にゲート電極を製作す
る工程と、 ２）該半導体基板全面に絶縁体を成膜し、エッチバック
により、ゲート電極の側面に該絶縁体からなるサイドウ
ォールを作製する工程と、 ３）所定箇所のゲート電極表面に至る開口を有するレジ
ストをマスクとして用いて、エッチングにより該所定箇
所のゲート電極を取り除き、基板表面を露出させる工程
と、 ４）レジストを除去し、半導体基板の導電型と異なる導
電型の不純物を、該ゲート電極を取り除いた箇所に露出
した半導体基板及びソースドレイン領域にイオン注入を
おこなう工程と、 ５）基板全体に層間絶縁膜を成膜し、該ゲート電極を取
り除いた箇所の内部の層間絶縁膜を除去しコンタクト孔
を形成する工程と、 ６）該コンタクト孔内部に導電体を埋め込む工程と、 を少なくとも有する半導体装置の共通コンタクトの製造
方法。 - 【請求項２】 前記絶縁体からなるサイドウォールが酸
化シリコン膜、窒化シリコン膜又は、酸化窒化シリコン
膜からなる群より選択される絶縁体である請求項１記載
の共通コンタクトの製造方法。 - 【請求項３】 前記工程 ５）において、コンタクト孔
を形成する際に、コンタクト孔のゲート幅方向の長さに
フォトリソグラフィー工程のマスク重ねあわせの誤差を
加えることを特徴とする請求項１記載の共通コンタクト
の製造方法。 - 【請求項４】 請求項１〜３のいずれか一項に記載の共
通コンタクトの製造方法を一工程として含むＳＲＡＭの
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19071499A JP3307612B2 (ja) | 1999-07-05 | 1999-07-05 | 半導体装置の製造方法 |
| US09/609,926 US6413811B1 (en) | 1999-07-05 | 2000-07-05 | Method of forming a shared contact in a semiconductor device including MOSFETS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19071499A JP3307612B2 (ja) | 1999-07-05 | 1999-07-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001024068A JP2001024068A (ja) | 2001-01-26 |
| JP3307612B2 true JP3307612B2 (ja) | 2002-07-24 |
Family
ID=16262614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19071499A Expired - Fee Related JP3307612B2 (ja) | 1999-07-05 | 1999-07-05 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6413811B1 (ja) |
| JP (1) | JP3307612B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724565B1 (ko) * | 2005-07-25 | 2007-06-04 | 삼성전자주식회사 | 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들 |
| JP2009111200A (ja) | 2007-10-31 | 2009-05-21 | Panasonic Corp | 半導体装置及びその製造方法 |
| CN102347277B (zh) * | 2010-07-30 | 2014-02-12 | 中国科学院微电子研究所 | 半导体器件结构及其制作方法 |
| US8711598B1 (en) * | 2012-11-21 | 2014-04-29 | United Microelectronics Corp. | Memory cell and memory cell array using the same |
| US10510600B1 (en) | 2018-07-11 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shared contact structure and methods for forming the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05251665A (ja) | 1992-03-04 | 1993-09-28 | Nec Corp | 半導体装置の製造方法 |
| JP2658913B2 (ja) | 1994-10-28 | 1997-09-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH08340052A (ja) | 1995-06-13 | 1996-12-24 | Sony Corp | 半導体メモリ装置およびその製造方法 |
| KR100242722B1 (ko) | 1996-08-05 | 2000-02-01 | 윤종용 | 개선된 씨모오스 스태틱램 셀 구조 및 그 셀의 제조방법 |
| KR100223832B1 (ko) * | 1996-12-27 | 1999-10-15 | 구본준 | 반도체 소자 및 그 제조방법 |
| JPH10242299A (ja) | 1997-02-27 | 1998-09-11 | Nec Corp | 半導体記憶装置及びその製造方法 |
| KR100249156B1 (ko) | 1997-05-13 | 2000-03-15 | 김영환 | 에스램(sram)셀및그제조방법 |
| JPH1117028A (ja) | 1997-06-27 | 1999-01-22 | Sony Corp | 半導体記憶装置 |
| JPH11345887A (ja) * | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6121080A (en) * | 1998-11-06 | 2000-09-19 | United Microelectronics Corp. | Electronic discharge protective circuit for DRAM |
-
1999
- 1999-07-05 JP JP19071499A patent/JP3307612B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-05 US US09/609,926 patent/US6413811B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6413811B1 (en) | 2002-07-02 |
| JP2001024068A (ja) | 2001-01-26 |
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