JPH10242299A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10242299A JPH10242299A JP9043423A JP4342397A JPH10242299A JP H10242299 A JPH10242299 A JP H10242299A JP 9043423 A JP9043423 A JP 9043423A JP 4342397 A JP4342397 A JP 4342397A JP H10242299 A JPH10242299 A JP H10242299A
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- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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Abstract
(57)【要約】
【課題】 サリサイデーション技術及びポリシリコンを
基体とする負荷素子を有するＳＲＡＭメモリセルにおい
て、ノード・コンタクト抵抗を低減し、高速動作を可能
とするメモリセルを実現する。 【解決手段】 メモリセルを覆う層間膜１０８に、駆動
用トランジスタのゲート電極１０４ａｂと、Ｎ型拡散層
１０６ｂに達する接続孔１０９ａを形成し、シリサイデ
ーションを行って選択的にシリサイド層１１０を形成
し、その上にポリシリコンを成長して高抵抗負荷を形成
する。Ｎ型拡散層１０６ｂａ、ゲート電極１０４ａｂ、
高抵抗負荷の高濃度ポリシリコン領域１１１ａａとはシ
リサイド層１１０によって互いに接続するため、ノード
・コンタクト抵抗は低く抑えられる。
基体とする負荷素子を有するＳＲＡＭメモリセルにおい
て、ノード・コンタクト抵抗を低減し、高速動作を可能
とするメモリセルを実現する。 【解決手段】 メモリセルを覆う層間膜１０８に、駆動
用トランジスタのゲート電極１０４ａｂと、Ｎ型拡散層
１０６ｂに達する接続孔１０９ａを形成し、シリサイデ
ーションを行って選択的にシリサイド層１１０を形成
し、その上にポリシリコンを成長して高抵抗負荷を形成
する。Ｎ型拡散層１０６ｂａ、ゲート電極１０４ａｂ、
高抵抗負荷の高濃度ポリシリコン領域１１１ａａとはシ
リサイド層１１０によって互いに接続するため、ノード
・コンタクト抵抗は低く抑えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特にスタティックランダムアク
セスメモリ（ＳＲＡＭ）セルの構造並びに製造方法に関
する。
びその製造方法に関し、特にスタティックランダムアク
セスメモリ（ＳＲＡＭ）セルの構造並びに製造方法に関
する。
【０００２】
【従来の技術】近年、微細化、高速化が要求されるＲＡ
Ｍにおいては、微細な拡散層やゲート電極の抵抗を低下
させ、寄生抵抗による動作遅延を低減して高速化を図る
ため、サリサイデーション技術を適用する方式の研究開
発が活発となってきている。この方式は、ＳＲＡＭとロ
ジック回路を混載したワンチッププロセッサ等において
特に重要となる。
Ｍにおいては、微細な拡散層やゲート電極の抵抗を低下
させ、寄生抵抗による動作遅延を低減して高速化を図る
ため、サリサイデーション技術を適用する方式の研究開
発が活発となってきている。この方式は、ＳＲＡＭとロ
ジック回路を混載したワンチッププロセッサ等において
特に重要となる。
【０００３】このような方式を実現する従来の技術を図
６，図７に基づいて説明する。図６（ａ）は、ＳＲＡＭ
メモリセルを示す平面図、（ｂ）は同断面図、図７は等
価回路図である。
６，図７に基づいて説明する。図６（ａ）は、ＳＲＡＭ
メモリセルを示す平面図、（ｂ）は同断面図、図７は等
価回路図である。
【０００４】Ｎ型シリコン基板上にＰウェル３０１が設
けられており、フィールド３０２、ゲート酸化膜３０３
が設けられたＰウェル３０１の表面には、第１の駆動用
ＭＯＳトランジスタＴＤ１、第２のＭＯＳトランジスタ
ＴＤ２、第１の転送用ＭＯＳトランジスタＴＡ１、第２
の転送用ＭＯＳトランジスタＴＡ２、第１の高抵抗負荷
ＨＲ１、第２の高抵抗負荷ＨＲ２が設けられている。
けられており、フィールド３０２、ゲート酸化膜３０３
が設けられたＰウェル３０１の表面には、第１の駆動用
ＭＯＳトランジスタＴＤ１、第２のＭＯＳトランジスタ
ＴＤ２、第１の転送用ＭＯＳトランジスタＴＡ１、第２
の転送用ＭＯＳトランジスタＴＡ２、第１の高抵抗負荷
ＨＲ１、第２の高抵抗負荷ＨＲ２が設けられている。
【０００５】トランジスタＴＤ１はゲート電極３０４ａ
ａ、ドレインとなるＮ型拡散層３０６ｂａ、ソースとな
るＮ型拡散層３０６ａからなり、トランジスタＴＤ２は
ゲート電極３０１ａｂ、ドレインとなるＮ型拡散層３０
６ｂｂ、ソースとなるＮ型拡散層３０６ａからなり、ト
ランジスタＴＡ１はゲート電極３０４ｂ、ドレインとな
るＮ型拡散層３０６ｃ、ソースとなるＮ型拡散層３０６
ｄａからなり、トランジスタＴＡ２はゲート電極３０１
ｂ、ドレインとなるＮ型拡散層３０６ｂｂ、ソースとな
るＮ型拡散層３０６ｄｂからなる、ゲート電極３０１ｂ
はワード線ＷＬとして用いられ、Ｎ型拡散層３０６ａは
接地ＧＮＤに接続されている。
ａ、ドレインとなるＮ型拡散層３０６ｂａ、ソースとな
るＮ型拡散層３０６ａからなり、トランジスタＴＤ２は
ゲート電極３０１ａｂ、ドレインとなるＮ型拡散層３０
６ｂｂ、ソースとなるＮ型拡散層３０６ａからなり、ト
ランジスタＴＡ１はゲート電極３０４ｂ、ドレインとな
るＮ型拡散層３０６ｃ、ソースとなるＮ型拡散層３０６
ｄａからなり、トランジスタＴＡ２はゲート電極３０１
ｂ、ドレインとなるＮ型拡散層３０６ｂｂ、ソースとな
るＮ型拡散層３０６ｄｂからなる、ゲート電極３０１ｂ
はワード線ＷＬとして用いられ、Ｎ型拡散層３０６ａは
接地ＧＮＤに接続されている。
【０００６】高抵抗負荷ＨＲ１は高抵抗ポリシリコン領
域３０１ａｃからなり、ゲート電極３０４ａｂ及び電源
配線３０１ａｃに接続している。高抵抗負荷ＨＲ２は高
抵抗ポリシリコン領域３０１ａｄからなり、ゲート電極
３０１ａａ及び電源配線３０１ａｅに接続している。電
源配線３０４ａｅは電源Ｖｃｃに接続している。
域３０１ａｃからなり、ゲート電極３０４ａｂ及び電源
配線３０１ａｃに接続している。高抵抗負荷ＨＲ２は高
抵抗ポリシリコン領域３０１ａｄからなり、ゲート電極
３０１ａａ及び電源配線３０１ａｅに接続している。電
源配線３０４ａｅは電源Ｖｃｃに接続している。
【０００７】Ｎ型拡散層３０６ｂａとゲート電極３０１
ａｂは接続孔３０９ａｃを介して、またゲート電極３０
１ａｂとＮ型拡散層３０６ｃは接続孔３０９ａａを介し
てそれぞれ接続しており、第１のノードＮ１を構成して
いる。Ｎ型拡散層３０６ｂｂとゲート電極３０４ａａは
接続孔３０９ａｂを介して接続し、第２のノードＮ２を
構成している。Ｎ型拡散層３０６ｄａは接続孔３０９ｂ
ａを介しビット線ＢＬ１に接続しており、Ｎ型拡散層３
０６ｄｂは接続孔３０９ｂｂを介しビット線ＢＬ２に接
続している。
ａｂは接続孔３０９ａｃを介して、またゲート電極３０
１ａｂとＮ型拡散層３０６ｃは接続孔３０９ａａを介し
てそれぞれ接続しており、第１のノードＮ１を構成して
いる。Ｎ型拡散層３０６ｂｂとゲート電極３０４ａａは
接続孔３０９ａｂを介して接続し、第２のノードＮ２を
構成している。Ｎ型拡散層３０６ｄａは接続孔３０９ｂ
ａを介しビット線ＢＬ１に接続しており、Ｎ型拡散層３
０６ｄｂは接続孔３０９ｂｂを介しビット線ＢＬ２に接
続している。
【０００８】ゲート電極３０４ａａ、３０１ａｂ、３０
１ｂ、電源配線３０４ｅ、高抵抗ポリシリコン領域３０
１ａｃ、３０１ａｄとは同一の層で形成されており、高
抵抗ポリシリコン領域３０４ａｃ、３０４ａｄを除く部
分は、選択的に不純物の導入がなされ、低抵抗化されて
いる。さらに高抵抗ポリシリコン領域３０４ａｃ、３０
４ａｄを除くゲート電極３０１ａａ、３０１ａｂ、３０
１ｂ、電源配線３０４ｅの上面、及び各Ｎ型拡散層の上
面にはシリサイド層３０７が例えば５０〜１００ｎｍ程
度の厚さに形成されている。
１ｂ、電源配線３０４ｅ、高抵抗ポリシリコン領域３０
１ａｃ、３０１ａｄとは同一の層で形成されており、高
抵抗ポリシリコン領域３０４ａｃ、３０４ａｄを除く部
分は、選択的に不純物の導入がなされ、低抵抗化されて
いる。さらに高抵抗ポリシリコン領域３０４ａｃ、３０
４ａｄを除くゲート電極３０１ａａ、３０１ａｂ、３０
１ｂ、電源配線３０４ｅの上面、及び各Ｎ型拡散層の上
面にはシリサイド層３０７が例えば５０〜１００ｎｍ程
度の厚さに形成されている。
【０００９】次に、上記従来技術によるＳＲＡＭメモリ
セルの製造方法を図８に基づいて説明する。
セルの製造方法を図８に基づいて説明する。
【００１０】まず、図８（ａ）に示されるように、Ｐウ
ェル３０１が形成された後、素子分離領域には、選択酸
化法等により膜厚６００ｎｍ前後のフィールド３０２が
形成され、素子形成領域には、熱酸化により２０ｎｍ前
後の膜厚を有するゲート酸化膜３０３が形成される。
ェル３０１が形成された後、素子分離領域には、選択酸
化法等により膜厚６００ｎｍ前後のフィールド３０２が
形成され、素子形成領域には、熱酸化により２０ｎｍ前
後の膜厚を有するゲート酸化膜３０３が形成される。
【００１１】次にＣＶＤ法により膜厚３００ｎｍ程度の
アンドープポリシリコン膜が全面に形成され、その上に
高抵抗負荷素子形成領域上を選択的に覆うフォトレジス
トパターンが形成され、このフォトレジストパターンを
マスクにしてリンが例えば３０ｋｅＶ １Ｅ１５ｃｍー2
の条件でイオン注入され、フォトレジストパターンが除
去された後、フォトエッチングによりパターニングが行
われ、ゲート電極３０４ａａ、３０４ａｂ、３０４ｂ、
高抵抗ポリシリコン領域３０４ａｃ、３０４ａｄ、電源
配線３０４ｅが形成される。
アンドープポリシリコン膜が全面に形成され、その上に
高抵抗負荷素子形成領域上を選択的に覆うフォトレジス
トパターンが形成され、このフォトレジストパターンを
マスクにしてリンが例えば３０ｋｅＶ １Ｅ１５ｃｍー2
の条件でイオン注入され、フォトレジストパターンが除
去された後、フォトエッチングによりパターニングが行
われ、ゲート電極３０４ａａ、３０４ａｂ、３０４ｂ、
高抵抗ポリシリコン領域３０４ａｃ、３０４ａｄ、電源
配線３０４ｅが形成される。
【００１２】続いてリンが例えば１０ｋｅＶ ２Ｅ１３
ｃｍー2の条件で全面にイオン注入され、１５０ｎｍ程度
の酸化膜３０５がＣＶＤ法により全面に成長する。ここ
でＮー領域３１１が形成される。
ｃｍー2の条件で全面にイオン注入され、１５０ｎｍ程度
の酸化膜３０５がＣＶＤ法により全面に成長する。ここ
でＮー領域３１１が形成される。
【００１３】次いで図８（ｂ）に示されるように、酸化
膜３０５上に高抵抗ポリシリコン領域を覆うフォトレジ
スト（図示せず）が形成され、異方性ドライエッチング
により高抵抗ポリシリコン領域上に酸化膜３０５のパタ
ーンが残ると共に、ゲート電極３０１ａａ、３０４ａ
ｂ、３０４ｂ、高抵抗ポリシリコン領域３０４ａｃ、３
０４ａｄ、電源配線３０４ｅの側面に酸化膜３０５から
なるサイドウォールが形成される。
膜３０５上に高抵抗ポリシリコン領域を覆うフォトレジ
スト（図示せず）が形成され、異方性ドライエッチング
により高抵抗ポリシリコン領域上に酸化膜３０５のパタ
ーンが残ると共に、ゲート電極３０１ａａ、３０４ａ
ｂ、３０４ｂ、高抵抗ポリシリコン領域３０４ａｃ、３
０４ａｄ、電源配線３０４ｅの側面に酸化膜３０５から
なるサイドウォールが形成される。
【００１４】次に、図８（ｃ）に示されるように、サイ
ドウォールを有するゲート電極３０１ａａ、３０４ａ
ｂ、３０４ｂ、電源配線３０４ｅ及び高抵抗ポリシリコ
ン領域を覆う酸化膜３０５をマスクとして、ヒ素が例え
ば３０ｋｅＶ ４Ｅ１５ｃｍー2の条件でイオン注入さ
れ、Ｎ型拡散層３０６ａ、３０６ｂａ、３０６ｂｂ、３
０６ｃ、３０６ｄａ、３０６ｄｂが形成される。
ドウォールを有するゲート電極３０１ａａ、３０４ａ
ｂ、３０４ｂ、電源配線３０４ｅ及び高抵抗ポリシリコ
ン領域を覆う酸化膜３０５をマスクとして、ヒ素が例え
ば３０ｋｅＶ ４Ｅ１５ｃｍー2の条件でイオン注入さ
れ、Ｎ型拡散層３０６ａ、３０６ｂａ、３０６ｂｂ、３
０６ｃ、３０６ｄａ、３０６ｄｂが形成される。
【００１５】さらに、図８（ｄ）に示されるように、ス
パッタリング法により膜厚５０〜６０ｎｍ程度の高融点
金属例えばチタン層が全面に形成され、例えば６５０℃
３０秒程度の熱処理を行ってチタン層とそれに接する
シリコン基板表面及びポリシリコン層表面とが反応し、
例えばアンモニア＋過酸化水素溶液により未反応のチタ
ン層が除去され、ゲート電極３０４ａａ、３０４ａｂ、
３０４ｂ、電源配線３０１ｃ、Ｎ型拡散層３０６ａ、３
０６ｂａ、３０６ｂｂ、３０６ｃ、３０６ｄａ、３０６
ｄｂの上に選択的に厚さ１００ｎｍ程度のシリサイド層
３０７が形成される。
パッタリング法により膜厚５０〜６０ｎｍ程度の高融点
金属例えばチタン層が全面に形成され、例えば６５０℃
３０秒程度の熱処理を行ってチタン層とそれに接する
シリコン基板表面及びポリシリコン層表面とが反応し、
例えばアンモニア＋過酸化水素溶液により未反応のチタ
ン層が除去され、ゲート電極３０４ａａ、３０４ａｂ、
３０４ｂ、電源配線３０１ｃ、Ｎ型拡散層３０６ａ、３
０６ｂａ、３０６ｂｂ、３０６ｃ、３０６ｄａ、３０６
ｄｂの上に選択的に厚さ１００ｎｍ程度のシリサイド層
３０７が形成される。
【００１６】次いで、図８（ｄ）に示されるように、７
６０℃ ２０秒程度の熱処理が行われ、シリサイド層３
０７が低抵抗化される。
６０℃ ２０秒程度の熱処理が行われ、シリサイド層３
０７が低抵抗化される。
【００１７】この後、図８（ｅ）に示されるように、全
面に層間絶縁膜３０８が形成され、この層間膜３０８上
に接続孔３０９ａａ、３０９ａｂ、３０９ａｃ、３０９
ｂａ、３０９ｂｂが開孔され、金属電極３１０を形成し
て従来技術のＳＲＡＭメモリセルが完成する。
面に層間絶縁膜３０８が形成され、この層間膜３０８上
に接続孔３０９ａａ、３０９ａｂ、３０９ａｃ、３０９
ｂａ、３０９ｂｂが開孔され、金属電極３１０を形成し
て従来技術のＳＲＡＭメモリセルが完成する。
【００１８】
【発明が解決しようとする課題】上述した従来技術は、
４つのＭＯＳトランジスタＴＤ１、ＴＤ２、ＴＡ１、Ｔ
Ａ２と同一平面上に高抵抗負荷ＨＲ１、ＨＲ２を形成し
ているため、その分だけセル面積が増大し、高集積化に
不利となる。
４つのＭＯＳトランジスタＴＤ１、ＴＤ２、ＴＡ１、Ｔ
Ａ２と同一平面上に高抵抗負荷ＨＲ１、ＨＲ２を形成し
ているため、その分だけセル面積が増大し、高集積化に
不利となる。
【００１９】これを解決し高集積化を図るために、４つ
のＭＯＳトランジスタＴＤ１、ＴＤ２、ＴＡ１、ＴＡ２
の上に高抵抗負荷ＨＲ１、ＨＲ２を積層しようとする
と、以下のような不具合が生じることになる。
のＭＯＳトランジスタＴＤ１、ＴＤ２、ＴＡ１、ＴＡ２
の上に高抵抗負荷ＨＲ１、ＨＲ２を積層しようとする
と、以下のような不具合が生じることになる。
【００２０】すなわち図９に示すように、積層する場
合、ノード・コンタクトである接続孔３０９ａａ、３０
９ａｂにおいて、高抵抗負荷素子ＨＲ１、ＨＲ２となる
低濃度ポリシリコン領域３１３に接続する、高濃度ポリ
シリコン領域３１２を金属電極３１０の代わりに用いる
ことになる。
合、ノード・コンタクトである接続孔３０９ａａ、３０
９ａｂにおいて、高抵抗負荷素子ＨＲ１、ＨＲ２となる
低濃度ポリシリコン領域３１３に接続する、高濃度ポリ
シリコン領域３１２を金属電極３１０の代わりに用いる
ことになる。
【００２１】一般にシリサイド層は耐熱性が低く、高温
の熱処理を行うと凝集し、高抵抗となってしまう。従っ
てシリサイド層形成後の熱処理は、低温かつ短時間のも
のとする必要がある。このとき高濃度ポリシリコン領域
３１２の抵抗は、高濃度不純物を含むといえども著しく
上昇し、これによって接続されているゲート電極３０１
ａｂとＮ型拡散層３０６ｄａ、あるいはゲート電極３０
４ａａ、とＮ型拡散層３０６ｄｂとの間に高い抵抗が寄
生的に生じてしまい、動作速度に著しい遅延を生じてし
まう。
の熱処理を行うと凝集し、高抵抗となってしまう。従っ
てシリサイド層形成後の熱処理は、低温かつ短時間のも
のとする必要がある。このとき高濃度ポリシリコン領域
３１２の抵抗は、高濃度不純物を含むといえども著しく
上昇し、これによって接続されているゲート電極３０１
ａｂとＮ型拡散層３０６ｄａ、あるいはゲート電極３０
４ａａ、とＮ型拡散層３０６ｄｂとの間に高い抵抗が寄
生的に生じてしまい、動作速度に著しい遅延を生じてし
まう。
【００２２】本発明の目的は、このような不具合を解決
し、集積度が高く、かつ高速動作可能なＳＲＡＭセルの
構造及び製造方法を提供することにある。
し、集積度が高く、かつ高速動作可能なＳＲＡＭセルの
構造及び製造方法を提供することにある。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、スタティックラン
ダムアクセスメモリセルの構造を有する半導体記憶装置
であって、スタティックランダムアクセスメモリセル
は、半導体基板の表面部に選択的に形成されたソース・
ドレイン領域を有する第１の駆動用ＭＯＳトランジスタ
及び、第２の駆動用ＭＯＳトランジスタと、前記第１の
駆動用ＭＯＳトランジスタのドレイン領域に接続された
第１の転送用ＭＯＳトランジスタと、前記第２の駆動用
ＭＯＳトランジスタのドレイン領域に接続された第２の
転送用トランジスタと、第１及び第２の負荷素子とを含
むものであり、前記第１及び第２の駆動用ＭＯＳトラン
ジスタのソース及びドレイン領域、ゲート電極、前記第
１及び第２の転送用ＭＯＳトランジスタのソース及びド
レイン領域、ゲート電極の上面には、選択的に金属シリ
サイド層が形成されており、前記各トランジスタを覆う
前記層間絶縁膜には、第１及び第２の接続孔が開孔され
ており、前記第１の接続孔は、前記第１の駆動用ＭＯＳ
トランジスタのドレイン領域及び前記第２の駆動用ＭＯ
Ｓトランジスタのゲート電極上に開孔されており、前記
第２の接続孔は、前記第２の駆動用ＭＯＳトランジスタ
のドレイン領域及び前記第１の駆動用ＭＯＳトランジス
タのゲート電極上に開孔されており、前記第１の駆動用
ＮチャネルＭＯＳトランジスタのドレイン領域と前記第
２の駆動用ＭＯＳトランジスタのゲート電極とは、前記
第１の接続孔の内部に選択的に形成された金属シリサイ
ド層によって互いに接続され、その上には前記第１の負
荷素子の一部となる非単結晶シリコン系薄膜が形成され
ており、前記第２の駆動用ＭＯＳトランジスタのドレイ
ン領域及び前記第１の駆動用ＭＯＳトランジスタのゲー
ト電極とは、前記第２の接続孔の内部に選択的に形成さ
れた金属シリサイド層によって互いに接続され、その上
には前記第２の負荷素子の一部となる多結晶薄膜が形成
されているものである。
め、本発明に係る半導体記憶装置は、スタティックラン
ダムアクセスメモリセルの構造を有する半導体記憶装置
であって、スタティックランダムアクセスメモリセル
は、半導体基板の表面部に選択的に形成されたソース・
ドレイン領域を有する第１の駆動用ＭＯＳトランジスタ
及び、第２の駆動用ＭＯＳトランジスタと、前記第１の
駆動用ＭＯＳトランジスタのドレイン領域に接続された
第１の転送用ＭＯＳトランジスタと、前記第２の駆動用
ＭＯＳトランジスタのドレイン領域に接続された第２の
転送用トランジスタと、第１及び第２の負荷素子とを含
むものであり、前記第１及び第２の駆動用ＭＯＳトラン
ジスタのソース及びドレイン領域、ゲート電極、前記第
１及び第２の転送用ＭＯＳトランジスタのソース及びド
レイン領域、ゲート電極の上面には、選択的に金属シリ
サイド層が形成されており、前記各トランジスタを覆う
前記層間絶縁膜には、第１及び第２の接続孔が開孔され
ており、前記第１の接続孔は、前記第１の駆動用ＭＯＳ
トランジスタのドレイン領域及び前記第２の駆動用ＭＯ
Ｓトランジスタのゲート電極上に開孔されており、前記
第２の接続孔は、前記第２の駆動用ＭＯＳトランジスタ
のドレイン領域及び前記第１の駆動用ＭＯＳトランジス
タのゲート電極上に開孔されており、前記第１の駆動用
ＮチャネルＭＯＳトランジスタのドレイン領域と前記第
２の駆動用ＭＯＳトランジスタのゲート電極とは、前記
第１の接続孔の内部に選択的に形成された金属シリサイ
ド層によって互いに接続され、その上には前記第１の負
荷素子の一部となる非単結晶シリコン系薄膜が形成され
ており、前記第２の駆動用ＭＯＳトランジスタのドレイ
ン領域及び前記第１の駆動用ＭＯＳトランジスタのゲー
ト電極とは、前記第２の接続孔の内部に選択的に形成さ
れた金属シリサイド層によって互いに接続され、その上
には前記第２の負荷素子の一部となる多結晶薄膜が形成
されているものである。
【００２４】また、前記第１及び第２の負荷素子は、多
結晶薄膜を基体とする高抵抗負荷素子である。
結晶薄膜を基体とする高抵抗負荷素子である。
【００２５】また、前記第１及び第２の負荷素子は、多
結晶薄膜を基体とするＰチャネル薄膜トランジスタであ
る。
結晶薄膜を基体とするＰチャネル薄膜トランジスタであ
る。
【００２６】また、本発明に係る半導体記憶装置の製造
方法は、ＭＯＳトランジスタ形成工程と、絶縁膜サイド
ウォール形成工程と、第１の金属シリサイド層形成工程
と、接続孔形成工程と、第２の金属シリサイド層形成工
程と、負荷素子形成工程とを有する半導体記憶装置の製
造方法であって、ＭＯＳトランジスタ形成工程は、半導
体基板の表面部に、第１の駆動用ＭＯＳトランジスタ
と、第１の転送用ＭＯＳトランジスタと、第２の駆動用
ＭＯＳトランジスタと、第２の転送用ＭＯＳトランジス
タとを形成する処理であり、絶縁膜サイドウォール形成
工程は、前記各ＭＯＳトランジスタのゲート電極の側面
に絶縁膜サイドウォールを形成する処理であり、第１の
金属シリサイド層形成工程は、基板全面に第１の金属層
を形成した後、熱処理により前記ドレイン領域、ソース
領域、及びゲート電極の上面に選択的に第１の金属シリ
サイド層を形成する処理であり、接続孔形成工程は、前
記第１の金属層のうち未反応の層を除去した後、基板全
面に層間絶縁膜を形成し、前記層間絶縁膜を選択的にエ
ッチングして、前記第１のドレイン領域及び前記第３の
ゲート電極に達する第１の接続孔、前記第３のドレイン
領域及び前記第１のゲート電極に達する第２の接続孔
を、各接続孔の内部において各ゲート電極の側面に絶縁
膜のサイドウォールが残らないように形成する処理であ
り、第２の金属シリサイド層形成工程は、基板全面に第
２の金属層を形成した後、熱処理により各接続孔の底部
において前記ドレイン領域、ゲート電極の上面、及びゲ
ート電極の側面に選択的に第２の金属シリサイド層を形
成する処理であり、負荷素子形成工程は、前記第２の金
属層のうち未反応の層を除去した後、基板全面に多結晶
薄膜を形成し、前記多結晶薄膜を構成要素とする負荷素
子を形成する処理である。
方法は、ＭＯＳトランジスタ形成工程と、絶縁膜サイド
ウォール形成工程と、第１の金属シリサイド層形成工程
と、接続孔形成工程と、第２の金属シリサイド層形成工
程と、負荷素子形成工程とを有する半導体記憶装置の製
造方法であって、ＭＯＳトランジスタ形成工程は、半導
体基板の表面部に、第１の駆動用ＭＯＳトランジスタ
と、第１の転送用ＭＯＳトランジスタと、第２の駆動用
ＭＯＳトランジスタと、第２の転送用ＭＯＳトランジス
タとを形成する処理であり、絶縁膜サイドウォール形成
工程は、前記各ＭＯＳトランジスタのゲート電極の側面
に絶縁膜サイドウォールを形成する処理であり、第１の
金属シリサイド層形成工程は、基板全面に第１の金属層
を形成した後、熱処理により前記ドレイン領域、ソース
領域、及びゲート電極の上面に選択的に第１の金属シリ
サイド層を形成する処理であり、接続孔形成工程は、前
記第１の金属層のうち未反応の層を除去した後、基板全
面に層間絶縁膜を形成し、前記層間絶縁膜を選択的にエ
ッチングして、前記第１のドレイン領域及び前記第３の
ゲート電極に達する第１の接続孔、前記第３のドレイン
領域及び前記第１のゲート電極に達する第２の接続孔
を、各接続孔の内部において各ゲート電極の側面に絶縁
膜のサイドウォールが残らないように形成する処理であ
り、第２の金属シリサイド層形成工程は、基板全面に第
２の金属層を形成した後、熱処理により各接続孔の底部
において前記ドレイン領域、ゲート電極の上面、及びゲ
ート電極の側面に選択的に第２の金属シリサイド層を形
成する処理であり、負荷素子形成工程は、前記第２の金
属層のうち未反応の層を除去した後、基板全面に多結晶
薄膜を形成し、前記多結晶薄膜を構成要素とする負荷素
子を形成する処理である。
【００２７】また、前記多結晶薄膜を構成要素とする負
荷素子を形成する工程は、高抵抗負荷素子を形成する工
程である。
荷素子を形成する工程は、高抵抗負荷素子を形成する工
程である。
【００２８】また、前記多結晶薄膜を構成要素とする負
荷素子を形成する工程は、前記トランジスタと導電型が
異なる薄膜トランジスタを形成する工程である。
荷素子を形成する工程は、前記トランジスタと導電型が
異なる薄膜トランジスタを形成する工程である。
【００２９】また、前記第２の金属層のうち未反応の層
を除去する工程と、負荷素子形成工程との間に、前記第
２の金属シリサイド層表面をアンモニアプラズマ中で処
理し、窒化させた膜を形成する工程を有する。
を除去する工程と、負荷素子形成工程との間に、前記第
２の金属シリサイド層表面をアンモニアプラズマ中で処
理し、窒化させた膜を形成する工程を有する。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３１】（実施形態１）図１（ａ），（ｂ）は、本
発明の実施形態１に係る負荷素子に高抵抗負荷を用いた
ＳＲＡＭメモリセルを示す平面図、図１（ｃ）は、図１
（ａ）及び（ｂ）のＡ−Ａ’線断面図である。図７は、
ＳＲＡＭメモリセルの等価回路図である。
発明の実施形態１に係る負荷素子に高抵抗負荷を用いた
ＳＲＡＭメモリセルを示す平面図、図１（ｃ）は、図１
（ａ）及び（ｂ）のＡ−Ａ’線断面図である。図７は、
ＳＲＡＭメモリセルの等価回路図である。
【００３２】図において本発明の実施形態１に係るＳＲ
ＡＭメモリセルの構造は次のようになっている。すなわ
ち、Ｐ型シリコン基板１０１には、素子分離領域及び素
子形成領域にそれぞれ選択酸化等による４００ｎｍ前後
の膜厚を有するフィールド１０２、及び熱酸化等による
１０ｎｍ前後の膜厚を有するゲート酸化膜１０３が設け
られ、Ｐ型シリコン基板１０１は、１０16〜１０18ｃｍ
-3程度の不純物濃度を有しており、シリコン基板１０１
表面には、第１、第２の駆動用ＭＯＳトランジスタＴＤ
１、ＴＤ２と、第１、第２の転送用ＭＯＳトランジスタ
ＴＡ１、ＴＡ２とが設けられている。
ＡＭメモリセルの構造は次のようになっている。すなわ
ち、Ｐ型シリコン基板１０１には、素子分離領域及び素
子形成領域にそれぞれ選択酸化等による４００ｎｍ前後
の膜厚を有するフィールド１０２、及び熱酸化等による
１０ｎｍ前後の膜厚を有するゲート酸化膜１０３が設け
られ、Ｐ型シリコン基板１０１は、１０16〜１０18ｃｍ
-3程度の不純物濃度を有しており、シリコン基板１０１
表面には、第１、第２の駆動用ＭＯＳトランジスタＴＤ
１、ＴＤ２と、第１、第２の転送用ＭＯＳトランジスタ
ＴＡ１、ＴＡ２とが設けられている。
【００３３】ゲート酸化膜１０３を介して半導体基板１
０１表面上には、酸化膜からなる幅１００ｎｍ程度のサ
イドウォール１０５を有するゲート電極１０４ａａ、１
０４ｂａ、１０１ａｂ、１０１ｂｂが設けられている。
ゲート電極１０４ａａ等は、３００ｎｍ程度の膜厚のＮ
型ポリシリコン膜からなる。
０１表面上には、酸化膜からなる幅１００ｎｍ程度のサ
イドウォール１０５を有するゲート電極１０４ａａ、１
０４ｂａ、１０１ａｂ、１０１ｂｂが設けられている。
ゲート電極１０４ａａ等は、３００ｎｍ程度の膜厚のＮ
型ポリシリコン膜からなる。
【００３４】Ｐ型シリコン基板１０１表面の素子形成領
域には、フィールド１０２、ゲート電極１０４ａａ等、
サイドウォール１０５に対し自己整合的に、Ｎ型拡散層
１０６ａａ、１０６ｂａ、１０６ｃａ、１０６ａｂ、１
０６ｂｂ、１０６ｃｄが形成されている。これらのＮ型
拡散層１０６ａａ等の不純物濃度は１０20〜１０21ｃｍ
-3程度である。
域には、フィールド１０２、ゲート電極１０４ａａ等、
サイドウォール１０５に対し自己整合的に、Ｎ型拡散層
１０６ａａ、１０６ｂａ、１０６ｃａ、１０６ａｂ、１
０６ｂｂ、１０６ｃｄが形成されている。これらのＮ型
拡散層１０６ａａ等の不純物濃度は１０20〜１０21ｃｍ
-3程度である。
【００３５】第１の駆動用ＭＯＳトランジスタＴＤ１
は、ゲート電極１０１ａａと、ゲート酸化膜１０３と、
第１のソース領域であるＮ型拡散層１０６ａａと、第１
のドレイン領域であるＮ型拡散層１０６ｂａとから構成
されている。第１の転送用ＭＯＳトランジスタＴＡ１
は、ゲート電極１０４ｂａと、ゲート酸化膜１０３と、
第２のソース領域であるＮ型拡散層１０６ｃａと、第２
のドレイン領域であり、第１のドレイン領域でもあるＮ
型拡散層１０６ｂａとから構成されている。第２の駆動
用ＭＯＳトランジスタＴＤ２は、ゲート電極１０４ａｂ
と、第３のソース領域であるＮ型拡散層１０６ａｂと、
第３のドレイン領域であるＮ型拡散層１０６ｂｂとから
構成されている。第２の転送用ＭＯＳトランジスタＴＡ
２は、ゲート電極１０４ｂｂと、第４のソース領域であ
るＮ型拡散層１０６ｃｂと、第４のドレイン領域であ
り、第３のドレイン領域でもあるＮ型拡散層１０６ｂｂ
とから構成されている。ワード線ＷＬを兼ねるゲート電
極１０４ｂａ、１０１ｂｂは、メモリセルの外部におい
て接続されている。
は、ゲート電極１０１ａａと、ゲート酸化膜１０３と、
第１のソース領域であるＮ型拡散層１０６ａａと、第１
のドレイン領域であるＮ型拡散層１０６ｂａとから構成
されている。第１の転送用ＭＯＳトランジスタＴＡ１
は、ゲート電極１０４ｂａと、ゲート酸化膜１０３と、
第２のソース領域であるＮ型拡散層１０６ｃａと、第２
のドレイン領域であり、第１のドレイン領域でもあるＮ
型拡散層１０６ｂａとから構成されている。第２の駆動
用ＭＯＳトランジスタＴＤ２は、ゲート電極１０４ａｂ
と、第３のソース領域であるＮ型拡散層１０６ａｂと、
第３のドレイン領域であるＮ型拡散層１０６ｂｂとから
構成されている。第２の転送用ＭＯＳトランジスタＴＡ
２は、ゲート電極１０４ｂｂと、第４のソース領域であ
るＮ型拡散層１０６ｃｂと、第４のドレイン領域であ
り、第３のドレイン領域でもあるＮ型拡散層１０６ｂｂ
とから構成されている。ワード線ＷＬを兼ねるゲート電
極１０４ｂａ、１０１ｂｂは、メモリセルの外部におい
て接続されている。
【００３６】ゲート電極１０４ａａ等及びＮ型拡散層１
０６ａａ等の表面は、選択的に形成されたシリサイド層
１０７によって覆われており、ゲート電極と、それに隣
接したＮ型拡散層とはサイドウォール１０５によって絶
縁されている。
０６ａａ等の表面は、選択的に形成されたシリサイド層
１０７によって覆われており、ゲート電極と、それに隣
接したＮ型拡散層とはサイドウォール１０５によって絶
縁されている。
【００３７】これら４つのＮチャネルＭＯＳトランジス
タは、平坦な表面を有し、少なくとも底面及び上面がア
ンドープ酸化膜からなる層間膜１０８により覆われてい
る。この層間膜は、例えば、膜厚１００ｎｍ程度の酸化
膜を下層に有し、ＢＰＳＧ膜を中間層に有し膜厚１００
ｎｍ程度の酸化膜を上層に有する積層膜からなる。層間
膜１０８の膜厚は、最も薄い部分で２００ｎｍ、最も厚
い部分で６００ｎｍ程度である。この層間膜１０８に
は、ゲート電極１０４ａｂ及びＮ型拡散層１０６ｂａに
達する第１のノード・コンタクトである接続孔１０９
ａ、及びゲート電極１０４ａａ及びＮ型拡散層１０６ｂ
ｂに達する第２のノード・コンタクトである接続孔１０
９ｂが設けられている。
タは、平坦な表面を有し、少なくとも底面及び上面がア
ンドープ酸化膜からなる層間膜１０８により覆われてい
る。この層間膜は、例えば、膜厚１００ｎｍ程度の酸化
膜を下層に有し、ＢＰＳＧ膜を中間層に有し膜厚１００
ｎｍ程度の酸化膜を上層に有する積層膜からなる。層間
膜１０８の膜厚は、最も薄い部分で２００ｎｍ、最も厚
い部分で６００ｎｍ程度である。この層間膜１０８に
は、ゲート電極１０４ａｂ及びＮ型拡散層１０６ｂａに
達する第１のノード・コンタクトである接続孔１０９
ａ、及びゲート電極１０４ａａ及びＮ型拡散層１０６ｂ
ｂに達する第２のノード・コンタクトである接続孔１０
９ｂが設けられている。
【００３８】接続孔１０９ａ、１０９ｂの底部には、接
続孔１０９ａ、１０９ｂの内部において、ゲート電極１
０４ｂａ，１０４ａａの上面及び側面、Ｎ型拡散層１０
６ｂａ、１０６ｂｂの上面に選択的に形成されたシリサ
イド層１１０が設けられている。
続孔１０９ａ、１０９ｂの内部において、ゲート電極１
０４ｂａ，１０４ａａの上面及び側面、Ｎ型拡散層１０
６ｂａ、１０６ｂｂの上面に選択的に形成されたシリサ
イド層１１０が設けられている。
【００３９】シリサイド層１１０を含めて層間膜１０８
の表面上には、膜厚５０〜１００ｎｍ程度のポリシリコ
ン膜からなる第１、第２のポリシリコンパターンが設け
られている。第１のポリシリコンパターンは、高濃度ポ
リシリコン領域１１１ａａ、１１１ｂａ、低濃度ポリシ
リコン領域１１１ｃａからなり、第２のポリシリコンパ
ターンは、高濃度ポリシリコン領域１１１ａｂ、１１１
ｂｂ、低濃度ポリシリコン領域１１１ｃｄからなる。高
濃度ポリシリコン領域１１１ａａ、１１１ｂａ、１１１
ａｂ、１１１ｂｂの不純物濃度は１０19〜１０20ｃｍ-3
程度、低濃度ポリシリコン領域１１１ｃａ、１１１ｃｄ
の不純物濃度は１０16〜１０19ｃｍ-3程度である。高濃
度ポリシリコン領域１１１ｂａ及び１１１ｂｂはそれぞ
れ電源線の一部をなし、両者はメモリセルの外部で電源
Ｖｃｃに接続されている。高濃度ポリシリコン領域１１
１ａａは接続孔１０９ａにおいてシリサイド層１１０と
接続しており、高濃度ポリシリコン領域１１１ａｂは接
続孔１０９ｂにおいてシリサイド層１１０と接続してい
る。低濃度ポリシリコン領域１１１ｃａは高抵抗負荷Ｈ
Ｒ１の高抵抗部として機能し、低濃度ポリシリコン領域
１１１ｃｂは高抵抗負荷ＨＲ２の高抵抗部として機能し
ている。
の表面上には、膜厚５０〜１００ｎｍ程度のポリシリコ
ン膜からなる第１、第２のポリシリコンパターンが設け
られている。第１のポリシリコンパターンは、高濃度ポ
リシリコン領域１１１ａａ、１１１ｂａ、低濃度ポリシ
リコン領域１１１ｃａからなり、第２のポリシリコンパ
ターンは、高濃度ポリシリコン領域１１１ａｂ、１１１
ｂｂ、低濃度ポリシリコン領域１１１ｃｄからなる。高
濃度ポリシリコン領域１１１ａａ、１１１ｂａ、１１１
ａｂ、１１１ｂｂの不純物濃度は１０19〜１０20ｃｍ-3
程度、低濃度ポリシリコン領域１１１ｃａ、１１１ｃｄ
の不純物濃度は１０16〜１０19ｃｍ-3程度である。高濃
度ポリシリコン領域１１１ｂａ及び１１１ｂｂはそれぞ
れ電源線の一部をなし、両者はメモリセルの外部で電源
Ｖｃｃに接続されている。高濃度ポリシリコン領域１１
１ａａは接続孔１０９ａにおいてシリサイド層１１０と
接続しており、高濃度ポリシリコン領域１１１ａｂは接
続孔１０９ｂにおいてシリサイド層１１０と接続してい
る。低濃度ポリシリコン領域１１１ｃａは高抵抗負荷Ｈ
Ｒ１の高抵抗部として機能し、低濃度ポリシリコン領域
１１１ｃｂは高抵抗負荷ＨＲ２の高抵抗部として機能し
ている。
【００４０】高濃度ポリシリコン領域１１１ａａ、ゲー
ト電極１０４ａｂ、Ｎ型拡散層１０６ｂａは接続孔１０
９ａにおいてシリサイド層１１０によって互いに接続
し、ノードＮ１を構成している。また高濃度ポリシリコ
ン領域１１１ａｂ、ゲート電極１０４ａａ、Ｎ型拡散層
１０６ｂｂは接続孔１０９ｂにおいてシリサイド層１１
０によって互いに接続し、ノードＮ２を構成している。
ト電極１０４ａｂ、Ｎ型拡散層１０６ｂａは接続孔１０
９ａにおいてシリサイド層１１０によって互いに接続
し、ノードＮ１を構成している。また高濃度ポリシリコ
ン領域１１１ａｂ、ゲート電極１０４ａａ、Ｎ型拡散層
１０６ｂｂは接続孔１０９ｂにおいてシリサイド層１１
０によって互いに接続し、ノードＮ２を構成している。
【００４１】上記高濃度ポリシリコン領域１１１ａａ、
１１１ｂａ、１１１ａｂ、１１１ｂｂ、低濃度ポリシリ
コン領域１１１ｃａ、１１１ｃｄを含めて層間膜１０８
の表面は、平坦な表面を有し、少なくとも底面が酸化膜
からなる層間膜１１２により覆われている。この層間膜
２１８は、例えば膜厚１００ｎｍ程度の酸化膜を下層に
有し、ＢＰＳＧ膜を上層に有する積層膜からなり、高濃
度ポリシリコン領域１１１ａａ等の上での層間膜１１２
の膜厚は２００ｎｍ程度である。
１１１ｂａ、１１１ａｂ、１１１ｂｂ、低濃度ポリシリ
コン領域１１１ｃａ、１１１ｃｄを含めて層間膜１０８
の表面は、平坦な表面を有し、少なくとも底面が酸化膜
からなる層間膜１１２により覆われている。この層間膜
２１８は、例えば膜厚１００ｎｍ程度の酸化膜を下層に
有し、ＢＰＳＧ膜を上層に有する積層膜からなり、高濃
度ポリシリコン領域１１１ａａ等の上での層間膜１１２
の膜厚は２００ｎｍ程度である。
【００４２】層間膜１１２にはそれぞれＮ型拡散層１０
６ａａ、１０６ａｂ上に達する（第１の接地コンタクト
である）接続孔１１３ａ及び（第２の接地コンタクトで
ある）接続孔１１３ｂが設けられている。Ｎ型拡散層１
０６ａａ、１０６ａｂは、これらの接続孔１１３ａ，１
１３ｂを介して、層間膜１１２の表面に設けられた接地
配線１１４に接続されている。この接地配線１１１は、
例えば２００ｎｍ程度の膜厚のタングステン膜からな
り、接地ＧＮＤに接続されている。
６ａａ、１０６ａｂ上に達する（第１の接地コンタクト
である）接続孔１１３ａ及び（第２の接地コンタクトで
ある）接続孔１１３ｂが設けられている。Ｎ型拡散層１
０６ａａ、１０６ａｂは、これらの接続孔１１３ａ，１
１３ｂを介して、層間膜１１２の表面に設けられた接地
配線１１４に接続されている。この接地配線１１１は、
例えば２００ｎｍ程度の膜厚のタングステン膜からな
り、接地ＧＮＤに接続されている。
【００４３】接地配線１１１を含めて層間膜１１２の表
面上は、平坦な表面を有する層間膜１１５によって覆わ
れている。この層間膜１１５は、例えばプラズマ酸化膜
等からなる。接地線１１１上での層間膜の膜厚は２００
ｎｍ程度である。
面上は、平坦な表面を有する層間膜１１５によって覆わ
れている。この層間膜１１５は、例えばプラズマ酸化膜
等からなる。接地線１１１上での層間膜の膜厚は２００
ｎｍ程度である。
【００４４】上記層間膜１１５、１１２、１０８を貫通
し、Ｎ型拡散層１０６ｃａ上に達する第１のビットコン
タクトである接続孔１１６ａが開孔しており、層間膜１
１５、１１２、１０８を貫通し、Ｎ型拡散層１０６ｃｂ
上に達する第２のビットコンタクトである接続孔１１６
ｂが開孔している。接続孔１１７ａ、１１７ｂの内部は
例えばタングステン等からなる金属プラグ１１７ａ、１
１７ｂによって満たされている。層間膜１１５上に設け
られた一対のビット線となる金属配線１１８ａ（ＢＬ
１）及び金属配線１１８ｂ（ＢＬ２）は、接続孔１１６
ａ及び１１６ｂを介して、それぞれＮ型拡散層１０６ｃ
ａ、１０６ｃｄに接続されている。
し、Ｎ型拡散層１０６ｃａ上に達する第１のビットコン
タクトである接続孔１１６ａが開孔しており、層間膜１
１５、１１２、１０８を貫通し、Ｎ型拡散層１０６ｃｂ
上に達する第２のビットコンタクトである接続孔１１６
ｂが開孔している。接続孔１１７ａ、１１７ｂの内部は
例えばタングステン等からなる金属プラグ１１７ａ、１
１７ｂによって満たされている。層間膜１１５上に設け
られた一対のビット線となる金属配線１１８ａ（ＢＬ
１）及び金属配線１１８ｂ（ＢＬ２）は、接続孔１１６
ａ及び１１６ｂを介して、それぞれＮ型拡散層１０６ｃ
ａ、１０６ｃｄに接続されている。
【００４５】次に図２を参照して、本発明の実施形態１
に係るＳＲＡＭメモリセルの製造方法を説明する。
に係るＳＲＡＭメモリセルの製造方法を説明する。
【００４６】まず図２（ａ）に示すように、Ｐ型シリコ
ン基板１０１表面の素子分離領域には、選択酸化法等に
より膜厚４００ｎｍ前後のフィールド１０２を形成し、
素子形成領域には熱酸化等により１０ｎｍ前後の膜厚を
有するゲート酸化膜１０３を形成する。次に例えばＬＰ
ＣＶＤ法とイオン注入法により膜厚３００ｎｍ程度のＮ
型ポリシリコン膜を全面に形成し、異方性ドライエッチ
ングによりパターニングし、ゲート電極１０４ａａ、１
０４ｂａ、１０１ａｂ、１０１ｂｂを形成する。
ン基板１０１表面の素子分離領域には、選択酸化法等に
より膜厚４００ｎｍ前後のフィールド１０２を形成し、
素子形成領域には熱酸化等により１０ｎｍ前後の膜厚を
有するゲート酸化膜１０３を形成する。次に例えばＬＰ
ＣＶＤ法とイオン注入法により膜厚３００ｎｍ程度のＮ
型ポリシリコン膜を全面に形成し、異方性ドライエッチ
ングによりパターニングし、ゲート電極１０４ａａ、１
０４ｂａ、１０１ａｂ、１０１ｂｂを形成する。
【００４７】ＬＤＤ（Ｌｉｇｈｒｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造形成のため、フィールド１０２とゲート
電極１０１ａａ等をマスクにしたリンあるいはヒそのイ
オン注入を２Ｅ１３ｃｍー2程度のドーズで行った後、全
面に１００ｎｍ程度の酸化膜を例えばＬＰＣＶＤ法によ
り成長させ、異方性ドライエッチングによりエッチング
することにより、ゲート電極１０１ａａ等の側面にサイ
ドウォール１０５を形成する。このときＮ型拡散層１０
６ａａ等とゲート電極１０４ａａ等の上面はシリコンが
露出した状態となる。続いてフィールド１０２とゲート
電極１０４ａａ、１０４ｂａ、１０１ａｂ、１０４ｂｂ
と、サイドウォール１０５をマスクにしたヒ素のイオン
注入を５Ｅ１５ｃｍー2程度のドースで行うことにより、
Ｐ型シリコン基板１０１の表面には１０20〜１０21ｃｍ
3程度の濃度を有するＮ型拡散層１０６ａａ、１０６ｂ
ａ、１０６ｃａ、１０６ａｂ、１０６ｂｂ、１０６ｃｄ
を形成する。
ｒａｉｎ）構造形成のため、フィールド１０２とゲート
電極１０１ａａ等をマスクにしたリンあるいはヒそのイ
オン注入を２Ｅ１３ｃｍー2程度のドーズで行った後、全
面に１００ｎｍ程度の酸化膜を例えばＬＰＣＶＤ法によ
り成長させ、異方性ドライエッチングによりエッチング
することにより、ゲート電極１０１ａａ等の側面にサイ
ドウォール１０５を形成する。このときＮ型拡散層１０
６ａａ等とゲート電極１０４ａａ等の上面はシリコンが
露出した状態となる。続いてフィールド１０２とゲート
電極１０４ａａ、１０４ｂａ、１０１ａｂ、１０４ｂｂ
と、サイドウォール１０５をマスクにしたヒ素のイオン
注入を５Ｅ１５ｃｍー2程度のドースで行うことにより、
Ｐ型シリコン基板１０１の表面には１０20〜１０21ｃｍ
3程度の濃度を有するＮ型拡散層１０６ａａ、１０６ｂ
ａ、１０６ｃａ、１０６ａｂ、１０６ｂｂ、１０６ｃｄ
を形成する。
【００４８】次いで全面にチタン等の金属層を全面にス
パッタリング法等により堆積し、７００℃以下の急速熱
処理により、シリコンと接触する金属層をシリサイド化
しシリサイド層１０７を形成する。アンモニア＋過酸化
水素溶液等により未反応金属層をエッチングした後、前
述の急速熱処理よりも高い温度（８００℃以上）の急速
熱処理を行い、シリサイド層１０７の抵抗を低下させ
る。
パッタリング法等により堆積し、７００℃以下の急速熱
処理により、シリコンと接触する金属層をシリサイド化
しシリサイド層１０７を形成する。アンモニア＋過酸化
水素溶液等により未反応金属層をエッチングした後、前
述の急速熱処理よりも高い温度（８００℃以上）の急速
熱処理を行い、シリサイド層１０７の抵抗を低下させ
る。
【００４９】次に、例えばＬＰＣＶＤ法及び化学的機械
研磨法（ＣＭＰ）等により、平坦な表面を有し、少なく
とも底面と上面が酸化膜からなる層間膜１０８を全面に
形成する。この層間膜１０８は例えば次のように形成す
る。常圧ＣＶＤ法等により膜厚１００ｎｍ程度の酸化膜
を全面に形成し、続いて常圧ＣＶＤ法等により膜厚６０
０ｎｍ程度のＢＰＳＧ膜を形成する。例えば８００℃程
度での熱処理を行った後、ＣＭＰ等により表面を平坦化
する。さらに常圧ＣＶＤ法等により膜厚１００ｎｍ程度
の酸化膜を全面に形成する。
研磨法（ＣＭＰ）等により、平坦な表面を有し、少なく
とも底面と上面が酸化膜からなる層間膜１０８を全面に
形成する。この層間膜１０８は例えば次のように形成す
る。常圧ＣＶＤ法等により膜厚１００ｎｍ程度の酸化膜
を全面に形成し、続いて常圧ＣＶＤ法等により膜厚６０
０ｎｍ程度のＢＰＳＧ膜を形成する。例えば８００℃程
度での熱処理を行った後、ＣＭＰ等により表面を平坦化
する。さらに常圧ＣＶＤ法等により膜厚１００ｎｍ程度
の酸化膜を全面に形成する。
【００５０】次に図２（ｂ）に示すように、層間膜１０
８には、異方性ドライエッチングにより、Ｎ型拡散層１
０６ｂａ及びゲート電極１０４ａｂに達する接続孔１０
９ａ、Ｎ型拡散層１０６ｂｂ及びゲート電極１０４ａａ
に達する接続孔１０９ｂを形成する。ここで接続孔１０
９ａ等の内部においてゲート電極１０１ｂａ等の側面に
サイドウォールが残らないようにオーバーエッチングを
行う。実施形態１ではＮ型拡散層上、ゲート電極上のシ
リサイド層１０７がエッチングにより除去されているよ
うに図示しているが、酸化膜／シリサイドのエッチング
選択比が高いエッチングにより、シリサイド層１０７で
エッチングがストップするようにしてもよい。
８には、異方性ドライエッチングにより、Ｎ型拡散層１
０６ｂａ及びゲート電極１０４ａｂに達する接続孔１０
９ａ、Ｎ型拡散層１０６ｂｂ及びゲート電極１０４ａａ
に達する接続孔１０９ｂを形成する。ここで接続孔１０
９ａ等の内部においてゲート電極１０１ｂａ等の側面に
サイドウォールが残らないようにオーバーエッチングを
行う。実施形態１ではＮ型拡散層上、ゲート電極上のシ
リサイド層１０７がエッチングにより除去されているよ
うに図示しているが、酸化膜／シリサイドのエッチング
選択比が高いエッチングにより、シリサイド層１０７で
エッチングがストップするようにしてもよい。
【００５１】続いて、図２（ｃ）に示すように、全面に
チタン等の金属層を全面にスパッタリング法等により堆
積し、７００℃以下の急速熱処理により、シリコンと接
触する金属層をシリサイド化し、接続孔１１９ａ内部に
おいてＮ型拡散層１０６ｂａの上面、ゲート電極１０４
ａｂの上面及び側面にシリサイド層１１０を形成する。
アンモニア＋過酸化水素溶液等により未反応金属層をエ
ッチングした後、前述の急速熱処理よりも高い温度（８
００℃以上）の急速熱処理を行い、シリサイド層１１０
の抵抗を低下させる。
チタン等の金属層を全面にスパッタリング法等により堆
積し、７００℃以下の急速熱処理により、シリコンと接
触する金属層をシリサイド化し、接続孔１１９ａ内部に
おいてＮ型拡散層１０６ｂａの上面、ゲート電極１０４
ａｂの上面及び側面にシリサイド層１１０を形成する。
アンモニア＋過酸化水素溶液等により未反応金属層をエ
ッチングした後、前述の急速熱処理よりも高い温度（８
００℃以上）の急速熱処理を行い、シリサイド層１１０
の抵抗を低下させる。
【００５２】次に図２（ｄ）に示すように、シリサイド
層１１０を含めて層間膜１０８の表面には、全面に５０
〜１００ｎｍ程度の膜厚を有するポリシリコン層あるい
はＳＩＰＯＳ（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｐｏ
ｌｙＳｉｌｉｃｏｎ）をＬＰＣＶＤ法等によって形成す
る。このとき、ポリシリコン層あるいはＳＩＰＯＳの生
長時に成長ガスが分解してできる活性なシリコンとシリ
サイド層が反応するのを防ぐため、アンモニアプラズマ
中で処理を行い、シリサイド層１１０の表面に窒化物を
形成してもよい。抵抗値を高めるためＮ型不純物をイオ
ン注入法等により１Ｅ１３ｃｍー2程度のドースで導入
し、さらに異方性ドライエッチングによりパターニング
することで、低濃度ポリシリコン領域１１１を形成す
る。
層１１０を含めて層間膜１０８の表面には、全面に５０
〜１００ｎｍ程度の膜厚を有するポリシリコン層あるい
はＳＩＰＯＳ（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｐｏ
ｌｙＳｉｌｉｃｏｎ）をＬＰＣＶＤ法等によって形成す
る。このとき、ポリシリコン層あるいはＳＩＰＯＳの生
長時に成長ガスが分解してできる活性なシリコンとシリ
サイド層が反応するのを防ぐため、アンモニアプラズマ
中で処理を行い、シリサイド層１１０の表面に窒化物を
形成してもよい。抵抗値を高めるためＮ型不純物をイオ
ン注入法等により１Ｅ１３ｃｍー2程度のドースで導入
し、さらに異方性ドライエッチングによりパターニング
することで、低濃度ポリシリコン領域１１１を形成す
る。
【００５３】そして、図２（ｅ）に示すように、フォト
レジスト１１９をマスクとして、リンまたはヒ素イオン
を１Ｅ１５ｃｍー2程度のドースで注入し、高濃度ポリシ
リコン領域１１１ａａ、１１１ｂａ、１１１ａｂ、１１
１ｂｂを形成すると共に、フォトレジスト１１９で覆わ
れた領域に低濃度ポリシリコン領域１１１ｃａ、１１１
ｃｄを残置する。
レジスト１１９をマスクとして、リンまたはヒ素イオン
を１Ｅ１５ｃｍー2程度のドースで注入し、高濃度ポリシ
リコン領域１１１ａａ、１１１ｂａ、１１１ａｂ、１１
１ｂｂを形成すると共に、フォトレジスト１１９で覆わ
れた領域に低濃度ポリシリコン領域１１１ｃａ、１１１
ｃｄを残置する。
【００５４】続いて、例えば常圧ＣＶＤ法及びＣＭＰ等
により、平坦な表面を有し、少なくとも底面が酸化膜か
らなる層間膜１１２を全面に形成する。この層間膜１１
２は例えば次のように形成する。常圧ＣＶＤ法等により
膜厚１００ｎｍ程度の酸化膜を全面に形成し、続いて常
圧ＣＶＤ法等により膜厚６００ｎｍ程度のＢＰＳＧ膜を
形成する。例えば８００℃程度での熱処理を行った後、
ＣＭＰ等により表面を平坦化する。
により、平坦な表面を有し、少なくとも底面が酸化膜か
らなる層間膜１１２を全面に形成する。この層間膜１１
２は例えば次のように形成する。常圧ＣＶＤ法等により
膜厚１００ｎｍ程度の酸化膜を全面に形成し、続いて常
圧ＣＶＤ法等により膜厚６００ｎｍ程度のＢＰＳＧ膜を
形成する。例えば８００℃程度での熱処理を行った後、
ＣＭＰ等により表面を平坦化する。
【００５５】続いて異方性ドライエッチングによりＮ型
拡散層１０６ａａ、１０６ａｂに達する接続孔１１３
ａ、１１３ｂを形成する。この後は公知の配線プロセス
を用い、接地配線１１４、層間膜１１５、接続孔１１６
ａ、１１６ｂ、金属プラグ１１７ａ、１１７ｂ、金属配
線１１８ａ、１１８ｂを形成し、本実施形態１のＳＲＡ
Ｍメモリセルを完成させる。
拡散層１０６ａａ、１０６ａｂに達する接続孔１１３
ａ、１１３ｂを形成する。この後は公知の配線プロセス
を用い、接地配線１１４、層間膜１１５、接続孔１１６
ａ、１１６ｂ、金属プラグ１１７ａ、１１７ｂ、金属配
線１１８ａ、１１８ｂを形成し、本実施形態１のＳＲＡ
Ｍメモリセルを完成させる。
【００５６】このような構造、製造方法によれば、熱処
理を低温、短時間としたプロセスにおいてもノード・コ
ンタクト部における寄生抵抗の小さい抵抗負荷型ＳＲＡ
Ｍメモリセルを実現することができる。
理を低温、短時間としたプロセスにおいてもノード・コ
ンタクト部における寄生抵抗の小さい抵抗負荷型ＳＲＡ
Ｍメモリセルを実現することができる。
【００５７】（実施形態２）図３（ａ），（ｂ）は、本
発明の実施形態２に係るポリシリコンを基体とする薄膜
トランジスタ（ＴＦＴ）を負荷として有するＳＲＡＭメ
モリセルを示す平面図、図３（ｃ）は、図３（ａ）及び
（ｂ）のＡ−Ａ’線断面図、図４は、ＳＲＡＭメモリセ
ルの等価回路図である。
発明の実施形態２に係るポリシリコンを基体とする薄膜
トランジスタ（ＴＦＴ）を負荷として有するＳＲＡＭメ
モリセルを示す平面図、図３（ｃ）は、図３（ａ）及び
（ｂ）のＡ−Ａ’線断面図、図４は、ＳＲＡＭメモリセ
ルの等価回路図である。
【００５８】図において、本発明の実施形態２に係るＳ
ＲＡＭメモリセルの構造は次のようになっている。すな
わち、Ｐ型シリコン基板２０１は、１０16〜１０18ｃｍ
-3程度の不純物濃度を有し、素子分離領域及び素子形成
領域にそれぞれ選択酸化等による４００ｎｍ前後の膜厚
を有するフィールド２０２、及び熱酸化等による１０ｎ
ｍ前後の膜厚を有するゲート酸化膜２０３が設けられ、
Ｐ型シリコン基板２０１表面には、第１、第２の駆動用
ＭＯＳトランジスタＴＤ１、ＴＤ２と、第１、第２の転
送用ＭＯＳトランジスタＴＡ１、ＴＡ２とが設けられて
いる。ゲート酸化膜２０３を介して半導体基板２０１表
面上には、酸化膜からなる幅１００ｎｍ程度のサイドウ
ォール２０５を有するゲート電極２０４ａａ、２０１ｂ
ａ、２０１ａｂ、２０１ｂｂが設けられている。ゲート
電極２０４ａａ等は、３００ｎｍ程度の膜厚のＮ型ポリ
シリコン膜からなる。
ＲＡＭメモリセルの構造は次のようになっている。すな
わち、Ｐ型シリコン基板２０１は、１０16〜１０18ｃｍ
-3程度の不純物濃度を有し、素子分離領域及び素子形成
領域にそれぞれ選択酸化等による４００ｎｍ前後の膜厚
を有するフィールド２０２、及び熱酸化等による１０ｎ
ｍ前後の膜厚を有するゲート酸化膜２０３が設けられ、
Ｐ型シリコン基板２０１表面には、第１、第２の駆動用
ＭＯＳトランジスタＴＤ１、ＴＤ２と、第１、第２の転
送用ＭＯＳトランジスタＴＡ１、ＴＡ２とが設けられて
いる。ゲート酸化膜２０３を介して半導体基板２０１表
面上には、酸化膜からなる幅１００ｎｍ程度のサイドウ
ォール２０５を有するゲート電極２０４ａａ、２０１ｂ
ａ、２０１ａｂ、２０１ｂｂが設けられている。ゲート
電極２０４ａａ等は、３００ｎｍ程度の膜厚のＮ型ポリ
シリコン膜からなる。
【００５９】Ｐ型シリコン基板２０１表面の素子形成領
域には、フィールド２０２、ゲート電極２０４ａａ等、
サイドウォール２０５に対し自己整合的に、Ｎ型拡散層
２０６ａａ、２０６ｂａ、２０６ｃａ、２０６ａｂ、２
０６ｂｂ、２０６ｃｄが形成されている。これらのＮ型
拡散層２０６ａａ等の不純物濃度は１０20〜１０21ｃｍ
ー3程度である。
域には、フィールド２０２、ゲート電極２０４ａａ等、
サイドウォール２０５に対し自己整合的に、Ｎ型拡散層
２０６ａａ、２０６ｂａ、２０６ｃａ、２０６ａｂ、２
０６ｂｂ、２０６ｃｄが形成されている。これらのＮ型
拡散層２０６ａａ等の不純物濃度は１０20〜１０21ｃｍ
ー3程度である。
【００６０】ゲート電極２０１ａａと、ゲート酸化膜２
０３と、第１のソース領域であるＮ型拡散層２０６ａａ
と、第１のドレイン領域であるＮ型拡散層２０６ｂａと
から、第１の駆動用ＭＯＳトランジスタＴＤ１が構成さ
れている。ゲート電極２０４ｂａと、ゲート酸化膜２０
３と、第２のソース領域であるＮ型拡散層２０６ｃａ
と、第２のドレイン領域で、かつ第１のドレイン領域で
もあるＮ型拡散層２０６ｂａとから、第１の転送用ＭＯ
ＳトランジスタＴＡ１が構成されている。ゲート電極２
０４ａｂと、第３のソース領域であるＮ型拡散層２０６
ａｂと、第３のドレイン領域であるＮ型拡散層２０６ｂ
ｂとから、第２の駆動用ＭＯＳトランジスタＴＤ２が構
成されている。ゲート電極２０４ｂｂと、第４のソース
領域であるＮ型拡散層２０６ｃｂと、第４のドレイン領
域で、かつ第３のドレイン領域でもあるＮ型拡散層２０
６ｂｂとから、第２の転送用ＭＯＳトランジスタＴＡ２
が構成されている。ワード線ＷＬを兼ねるゲート電極２
０４ｂａ、２０４ｂｂは、メモリセルの外部において接
続されている。
０３と、第１のソース領域であるＮ型拡散層２０６ａａ
と、第１のドレイン領域であるＮ型拡散層２０６ｂａと
から、第１の駆動用ＭＯＳトランジスタＴＤ１が構成さ
れている。ゲート電極２０４ｂａと、ゲート酸化膜２０
３と、第２のソース領域であるＮ型拡散層２０６ｃａ
と、第２のドレイン領域で、かつ第１のドレイン領域で
もあるＮ型拡散層２０６ｂａとから、第１の転送用ＭＯ
ＳトランジスタＴＡ１が構成されている。ゲート電極２
０４ａｂと、第３のソース領域であるＮ型拡散層２０６
ａｂと、第３のドレイン領域であるＮ型拡散層２０６ｂ
ｂとから、第２の駆動用ＭＯＳトランジスタＴＤ２が構
成されている。ゲート電極２０４ｂｂと、第４のソース
領域であるＮ型拡散層２０６ｃｂと、第４のドレイン領
域で、かつ第３のドレイン領域でもあるＮ型拡散層２０
６ｂｂとから、第２の転送用ＭＯＳトランジスタＴＡ２
が構成されている。ワード線ＷＬを兼ねるゲート電極２
０４ｂａ、２０４ｂｂは、メモリセルの外部において接
続されている。
【００６１】ゲート電極２０４ａａ等及びＮ型拡散層２
０６ａａ等の表面は、選択的に形成されたシリサイド層
２０７によって覆われており、ゲート電極と、それに隣
接したＮ型拡散層とはサイドウォール２０５によって絶
縁されている。
０６ａａ等の表面は、選択的に形成されたシリサイド層
２０７によって覆われており、ゲート電極と、それに隣
接したＮ型拡散層とはサイドウォール２０５によって絶
縁されている。
【００６２】これら４つのＮチャネルＭＯＳトランジス
タは、平坦な表面を有し、少なくとも底面及び上面がア
ンドープ酸化膜からなる層間膜２０８により覆われてい
る。この層間膜は、例えば、膜厚１００ｎｍ程度の酸化
膜を下層に有し、ＢＰＳＧ膜を中間層に有し膜厚１００
ｎｍ程度の酸化膜を上層に有する積層膜からなる。層間
膜２０８の膜厚は、最も薄い部分で２００ｎｍ、最も厚
い部分で６００ｎｍ程度である。この層間膜２０８に
は、ゲート電極２０１ａｂ及びＮ型拡散層２０６ｂａに
達する第１のノード・コンタクトである接続孔２０９
ａ、及びゲート電極２０４ａａ及びＮ型拡散層２０６ｂ
ｂに達する第２のノード・コンタクトである接続孔２０
９ｂが設けられている。
タは、平坦な表面を有し、少なくとも底面及び上面がア
ンドープ酸化膜からなる層間膜２０８により覆われてい
る。この層間膜は、例えば、膜厚１００ｎｍ程度の酸化
膜を下層に有し、ＢＰＳＧ膜を中間層に有し膜厚１００
ｎｍ程度の酸化膜を上層に有する積層膜からなる。層間
膜２０８の膜厚は、最も薄い部分で２００ｎｍ、最も厚
い部分で６００ｎｍ程度である。この層間膜２０８に
は、ゲート電極２０１ａｂ及びＮ型拡散層２０６ｂａに
達する第１のノード・コンタクトである接続孔２０９
ａ、及びゲート電極２０４ａａ及びＮ型拡散層２０６ｂ
ｂに達する第２のノード・コンタクトである接続孔２０
９ｂが設けられている。
【００６３】この接続孔２０９ａ、２０９ｂの底部に
は、接続孔２０９ａ、２０９ｂの内部において、ゲート
電極２０１ｂａ，２０１ａａの上面及び側面、Ｎ型拡散
層２０６ｂａ、２０６ｂｂの上面に選択的に形成された
シリサイド層２１０が設けられている。
は、接続孔２０９ａ、２０９ｂの内部において、ゲート
電極２０１ｂａ，２０１ａａの上面及び側面、Ｎ型拡散
層２０６ｂａ、２０６ｂｂの上面に選択的に形成された
シリサイド層２１０が設けられている。
【００６４】シリサイド層２１０を含めて層間膜２０８
の表面上には、膜厚５０〜１００ｎｍ程度のポリシリコ
ン膜からなるＴＦＴのゲート電極２１１ａ、２１１ｂ
設けられている。ＴＦＴのゲート電極２１１ａは接続孔
２０９ｂによりシリサイド層２１０と接続しており、Ｔ
ＦＴのゲート電極２１１ｂは接続孔２０９ａによりシリ
サイド層２１０と接続している。ＴＦＴのゲート電極２
１１ａ、２１１ｂを含む層間膜２０８の表面 には５〜
２０ｎｍ程度のＴＦＴのゲート酸化膜２１２が形成され
ており、このＴＦＴのゲート酸化膜２１２には、概ね接
続孔２０９ａの直上に接続孔２１３ａが開孔されてお
り、概ね接続孔２０ｂの直上に接続孔２１３ｂが開孔さ
れている。
の表面上には、膜厚５０〜１００ｎｍ程度のポリシリコ
ン膜からなるＴＦＴのゲート電極２１１ａ、２１１ｂ
設けられている。ＴＦＴのゲート電極２１１ａは接続孔
２０９ｂによりシリサイド層２１０と接続しており、Ｔ
ＦＴのゲート電極２１１ｂは接続孔２０９ａによりシリ
サイド層２１０と接続している。ＴＦＴのゲート電極２
１１ａ、２１１ｂを含む層間膜２０８の表面 には５〜
２０ｎｍ程度のＴＦＴのゲート酸化膜２１２が形成され
ており、このＴＦＴのゲート酸化膜２１２には、概ね接
続孔２０９ａの直上に接続孔２１３ａが開孔されてお
り、概ね接続孔２０ｂの直上に接続孔２１３ｂが開孔さ
れている。
【００６５】接続孔２１３ａ、２１３ｂを含めてＴＦＴ
のゲート酸化膜２１２の表面上には、膜厚１０〜１００
ｎｍ程度のポリシリコン膜からなる第１、第２のポリシ
リコンパターンが設けられている。第１のポリシリコン
パターンは、第１のＰ型のドレイン領域である高濃度Ｐ
型ポリシリコン領域２１４ａａ、第１のＰ型のソース領
域である高濃度Ｐ型ポリシリコン領域２１４ｂａ、第１
のチャネル領域である低濃度ポリシリコン領域２１４ｃ
ａからなり、第２のポリシリコンパターンは、第２のＰ
型のドレイン領域である高濃度Ｐ型ポリシリコン領域２
１４ａｂ、第２のＰ型のソース領域である高濃度Ｐ型ポ
リシリコン領域２１４ｂｂ、第２のチャネル領域である
低濃度ポリシリコン領域２１４ｃｂからなる。高濃度ポ
リシリコン領域１１１ａａ、１１１ｂａ、１１１ａｂ、
１１１ｂｂの不純物濃度は１０10〜１０20ｃｍー3程度、
低濃度ポリシリコン領域１１１ｃａ、１１１ｃｄの不純
物濃度は１０16〜１０18ｃｍ-3程度である。
のゲート酸化膜２１２の表面上には、膜厚１０〜１００
ｎｍ程度のポリシリコン膜からなる第１、第２のポリシ
リコンパターンが設けられている。第１のポリシリコン
パターンは、第１のＰ型のドレイン領域である高濃度Ｐ
型ポリシリコン領域２１４ａａ、第１のＰ型のソース領
域である高濃度Ｐ型ポリシリコン領域２１４ｂａ、第１
のチャネル領域である低濃度ポリシリコン領域２１４ｃ
ａからなり、第２のポリシリコンパターンは、第２のＰ
型のドレイン領域である高濃度Ｐ型ポリシリコン領域２
１４ａｂ、第２のＰ型のソース領域である高濃度Ｐ型ポ
リシリコン領域２１４ｂｂ、第２のチャネル領域である
低濃度ポリシリコン領域２１４ｃｂからなる。高濃度ポ
リシリコン領域１１１ａａ、１１１ｂａ、１１１ａｂ、
１１１ｂｂの不純物濃度は１０10〜１０20ｃｍー3程度、
低濃度ポリシリコン領域１１１ｃａ、１１１ｃｄの不純
物濃度は１０16〜１０18ｃｍ-3程度である。
【００６６】なおＴＦＴのリーク電流を低減するため、
高濃度Ｐ型ポリシリコン領域２１４ａａ、２１４ａｂ
と、低濃度ポリシリコン領域２１１ｃａ、２１４ｃｂと
の間に、低濃度Ｐ型ポリシリコン領域を設けてもよい。
高濃度Ｐ型ポリシリコン領域２１４ａａ、２１４ａｂ
と、低濃度ポリシリコン領域２１１ｃａ、２１４ｃｂと
の間に、低濃度Ｐ型ポリシリコン領域を設けてもよい。
【００６７】高濃度Ｐ型ポリシリコン領域２１４ｂａ及
び２１４ｂｂはそれぞれ電源線の一部をなし、両者はメ
モリセルの外部で電源Ｖｃｃに接続されている。高濃度
Ｐ型ポリシリコン領域２１４ａａは接続孔２１３ａにお
いてＴＦＴのゲート電極２１１ｂと接続しており、高濃
度Ｐ型ポリシリコン領域２１４ａｂは接続孔２０９ｂに
おいてＴＦＴのゲート電極２１１ｂと接続している。Ｔ
ＦＴのゲート電極２１１ａ、ＴＦＴのゲート酸化膜２１
２、高濃度Ｐ型ポリシリコン領域２１４ａａ、２１１ｂ
ａ、低濃度ポリシリコン領域２１４ｃａは負荷用ＴＦＴ
ＴＬ１を構成し、ＴＦＴのゲート電極２１１ｂ、ＴＦ
Ｔのゲート酸化膜２１２、高濃度Ｐ型ポリシリコン領域
２１４ａｂ、２１４ｂｂ、低濃度ポリシリコン領域２１
４ｃｂは負荷用ＴＦＴ ＴＬ２を構成している。
び２１４ｂｂはそれぞれ電源線の一部をなし、両者はメ
モリセルの外部で電源Ｖｃｃに接続されている。高濃度
Ｐ型ポリシリコン領域２１４ａａは接続孔２１３ａにお
いてＴＦＴのゲート電極２１１ｂと接続しており、高濃
度Ｐ型ポリシリコン領域２１４ａｂは接続孔２０９ｂに
おいてＴＦＴのゲート電極２１１ｂと接続している。Ｔ
ＦＴのゲート電極２１１ａ、ＴＦＴのゲート酸化膜２１
２、高濃度Ｐ型ポリシリコン領域２１４ａａ、２１１ｂ
ａ、低濃度ポリシリコン領域２１４ｃａは負荷用ＴＦＴ
ＴＬ１を構成し、ＴＦＴのゲート電極２１１ｂ、ＴＦ
Ｔのゲート酸化膜２１２、高濃度Ｐ型ポリシリコン領域
２１４ａｂ、２１４ｂｂ、低濃度ポリシリコン領域２１
４ｃｂは負荷用ＴＦＴ ＴＬ２を構成している。
【００６８】高濃度Ｐ型ポリシリコン領域２１４ａａと
ＴＦＴのゲート電極２１１ｂは接続孔２１３ａを介して
接続し、ＴＦＴのゲート電極２１１ｂ、ゲート電極２０
４ａｂ、Ｎ型拡散層２０６ｂａは接続孔２０９ａにおい
てシリサイド層２１０によって互いに接続して、ノード
Ｎ１を構成している。また高濃度Ｐ型ポリシリコン領域
２１４ａｂとＴＦＴのゲート電極２１１ａは接続孔２１
３ｂを介して接続し、ＴＦＴのゲート電極２１１ａ、ゲ
ート電極２０１ａａ、Ｎ型拡散層２０６ｂｂは接続孔２
０９ｂにおいてシリサイド層２１０によって互いに接続
して、ノードＮ２を構成している。
ＴＦＴのゲート電極２１１ｂは接続孔２１３ａを介して
接続し、ＴＦＴのゲート電極２１１ｂ、ゲート電極２０
４ａｂ、Ｎ型拡散層２０６ｂａは接続孔２０９ａにおい
てシリサイド層２１０によって互いに接続して、ノード
Ｎ１を構成している。また高濃度Ｐ型ポリシリコン領域
２１４ａｂとＴＦＴのゲート電極２１１ａは接続孔２１
３ｂを介して接続し、ＴＦＴのゲート電極２１１ａ、ゲ
ート電極２０１ａａ、Ｎ型拡散層２０６ｂｂは接続孔２
０９ｂにおいてシリサイド層２１０によって互いに接続
して、ノードＮ２を構成している。
【００６９】上記高濃度ポリシリコン領域２１４ａａ、
２１１ｂａ、２１４ａｂ、２１４ｂｂ、低濃度ポリシリ
コン領域２１４ｃａ、２１１ｃｂを含めてＴＦＴのゲー
ト酸化膜２１２の表面は、平坦な表面を有し、少なくと
も底面が酸化膜からなる層間膜２１５により覆われてい
る。この層間膜２１５は、例えば膜厚１００ｎｍ程度の
酸化膜を下層に有し、ＢＰＳＧ膜を上層に有する積層膜
からなり、高濃度ポリシリコン領域２１４ａａ等の上で
の層間膜２１５の膜厚は２００ｎｍ程度である。
２１１ｂａ、２１４ａｂ、２１４ｂｂ、低濃度ポリシリ
コン領域２１４ｃａ、２１１ｃｂを含めてＴＦＴのゲー
ト酸化膜２１２の表面は、平坦な表面を有し、少なくと
も底面が酸化膜からなる層間膜２１５により覆われてい
る。この層間膜２１５は、例えば膜厚１００ｎｍ程度の
酸化膜を下層に有し、ＢＰＳＧ膜を上層に有する積層膜
からなり、高濃度ポリシリコン領域２１４ａａ等の上で
の層間膜２１５の膜厚は２００ｎｍ程度である。
【００７０】層間膜２１５にはそれぞれＮ型拡散層２０
６ａａ、２０６ａｂ上に達する第１の接地コンタクトで
ある接続孔２１６ａ及び第２の接地コンタクトである接
続孔２１６ｂが設けられている。Ｎ型拡散層２０６ａ
ａ、２０６ａｂはこれらの接続孔２１６ａ、２１６ｂを
介して、層間膜２１５の表面に設けられた接地配線２１
７に接続されている。この接地配線２１７は、例えば２
００ｎｍ程度の膜厚のタングステン膜からなり、接地Ｇ
ＮＤに接続されている。
６ａａ、２０６ａｂ上に達する第１の接地コンタクトで
ある接続孔２１６ａ及び第２の接地コンタクトである接
続孔２１６ｂが設けられている。Ｎ型拡散層２０６ａ
ａ、２０６ａｂはこれらの接続孔２１６ａ、２１６ｂを
介して、層間膜２１５の表面に設けられた接地配線２１
７に接続されている。この接地配線２１７は、例えば２
００ｎｍ程度の膜厚のタングステン膜からなり、接地Ｇ
ＮＤに接続されている。
【００７１】接地配線２１７を含めて層間膜２１５の表
面上は、平坦な表面を有する層間膜２１８によって覆わ
れている。この層間膜２１８は、例えばプラズマ酸化膜
等からなる。接地線２１７上での層間膜の膜厚は２００
ｎｍ程度である。
面上は、平坦な表面を有する層間膜２１８によって覆わ
れている。この層間膜２１８は、例えばプラズマ酸化膜
等からなる。接地線２１７上での層間膜の膜厚は２００
ｎｍ程度である。
【００７２】上記層間膜２１８、２１５、ＴＦＴのゲー
ト酸化膜２１２、層間膜２０８を貫通し、Ｎ型拡散層２
０６ｃａ上に達する第１のビットコンタクトである接続
孔２１９ａが開孔しており、層間膜２１８、２１５、Ｔ
ＦＴのゲート酸化膜２１２、層間膜２０８を貫通し、Ｎ
型拡散層２０６ｃｂ上に達する第２のビットコンタクト
である接続孔２１９ｂが開孔している。接続孔２１９
ａ、２１９ｂの内部は例えばタングステン等からなる金
属プラグ２２０ａ、２２０ｂによって満たされている。
層間膜２１８上に設けられた一対のビット線となる金属
配線２２１ａ（ＢＬ１）及び金属配線２２１ｂ（ＢＬ
２）は、接続孔２１９ａ及び２１９ｂを介して、それぞ
れＮ型拡散層２０６ｃａ、２０６ｃｄに接続されてい
る。
ト酸化膜２１２、層間膜２０８を貫通し、Ｎ型拡散層２
０６ｃａ上に達する第１のビットコンタクトである接続
孔２１９ａが開孔しており、層間膜２１８、２１５、Ｔ
ＦＴのゲート酸化膜２１２、層間膜２０８を貫通し、Ｎ
型拡散層２０６ｃｂ上に達する第２のビットコンタクト
である接続孔２１９ｂが開孔している。接続孔２１９
ａ、２１９ｂの内部は例えばタングステン等からなる金
属プラグ２２０ａ、２２０ｂによって満たされている。
層間膜２１８上に設けられた一対のビット線となる金属
配線２２１ａ（ＢＬ１）及び金属配線２２１ｂ（ＢＬ
２）は、接続孔２１９ａ及び２１９ｂを介して、それぞ
れＮ型拡散層２０６ｃａ、２０６ｃｄに接続されてい
る。
【００７３】図５を参照して本発明の実施形態２に係る
ＳＲＡＭメモリセルの製造方法を説明する。
ＳＲＡＭメモリセルの製造方法を説明する。
【００７４】まず図５（ａ）に示すように、Ｐ型シリコ
ン基板２０１表面の素子分離領域には、選択酸化等によ
り膜厚４００ｎｍ前後のフィールド２０２を形成し、素
子形成領域には熱酸化等により１０ｎｍ前後の膜厚を有
するゲート酸化膜２０３を形成する。次に例えばＬＰＣ
ＶＤ法とイオン注入法により膜厚３００ｎｍ程度のＮ型
ポリシリコン膜を全面に形成し、異方性ドライエッチン
グによりパターニングされ、ゲート電極２０４ａａ、２
０１ｂａ、２０４ａｂ、２０１ｂｂを形成する。
ン基板２０１表面の素子分離領域には、選択酸化等によ
り膜厚４００ｎｍ前後のフィールド２０２を形成し、素
子形成領域には熱酸化等により１０ｎｍ前後の膜厚を有
するゲート酸化膜２０３を形成する。次に例えばＬＰＣ
ＶＤ法とイオン注入法により膜厚３００ｎｍ程度のＮ型
ポリシリコン膜を全面に形成し、異方性ドライエッチン
グによりパターニングされ、ゲート電極２０４ａａ、２
０１ｂａ、２０４ａｂ、２０１ｂｂを形成する。
【００７５】ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造形成のため、フィールド２０２とゲート
電極２０４ａａ等をマスクにしたリンあるいはヒ素のイ
オン注入を２Ｅ１３ｃｍー2程度のドースで行った後、全
面に１００ｎｍ程度の酸化膜を例えばＬＰＣＶＤ法によ
り成長し、異方性ドライエッチングによりエッチングす
ることにより、ゲート電極２０１ａａ等の側面にサイド
ウォール２０５を形成する。このときＮ型拡散層２０６
ａａ等とゲート電極２０４ａａ等の上面はシリコンが露
出した状態となる。続いてフィールド２０２とゲート電
極２０４ａａ、２０４ｂａ、２０１ａｂ、２０４ｂｂと
サイドウォール２０５をマスクにしたヒ素のイオン注入
を５Ｅ１５ｃｍー2程度のドースで行うことにより、Ｐ型
シリコン基板２０１の表面には１０20〜１０21ｃｍ-3程
度の濃度を有するＮ型拡散層２０６ａａ、２０６ｂａ、
２０６ｃａ、２０６ａｂ、２０６ｂｂ、２０６ｃｄを形
成する。
ｒａｉｎ）構造形成のため、フィールド２０２とゲート
電極２０４ａａ等をマスクにしたリンあるいはヒ素のイ
オン注入を２Ｅ１３ｃｍー2程度のドースで行った後、全
面に１００ｎｍ程度の酸化膜を例えばＬＰＣＶＤ法によ
り成長し、異方性ドライエッチングによりエッチングす
ることにより、ゲート電極２０１ａａ等の側面にサイド
ウォール２０５を形成する。このときＮ型拡散層２０６
ａａ等とゲート電極２０４ａａ等の上面はシリコンが露
出した状態となる。続いてフィールド２０２とゲート電
極２０４ａａ、２０４ｂａ、２０１ａｂ、２０４ｂｂと
サイドウォール２０５をマスクにしたヒ素のイオン注入
を５Ｅ１５ｃｍー2程度のドースで行うことにより、Ｐ型
シリコン基板２０１の表面には１０20〜１０21ｃｍ-3程
度の濃度を有するＮ型拡散層２０６ａａ、２０６ｂａ、
２０６ｃａ、２０６ａｂ、２０６ｂｂ、２０６ｃｄを形
成する。
【００７６】次いで全面にチタン等の金属層を全面にス
パッタリング法等により堆積し、７００℃いかの急速熱
処理により、シリコンと接触する金属層をシリサイド化
しシリサイド層２０７を形成する。アンモニア＋過酸化
水素溶液等により未反応金属層をエッチングした後、前
述の急速熱処理よりも高い温度（８００℃以上）の急速
熱処理を行い、シリサイド層２０７の抵抗を低下させ
る。
パッタリング法等により堆積し、７００℃いかの急速熱
処理により、シリコンと接触する金属層をシリサイド化
しシリサイド層２０７を形成する。アンモニア＋過酸化
水素溶液等により未反応金属層をエッチングした後、前
述の急速熱処理よりも高い温度（８００℃以上）の急速
熱処理を行い、シリサイド層２０７の抵抗を低下させ
る。
【００７７】次に、例えばＬＰＣＶＤ法及び化学的機械
研磨法（ＣＭＰ）等により、平坦な表面を有し、少なく
とも底面と上面が酸化膜からなる層間膜２０８を全面に
形成する。この層間膜２０８は例えば次のように形成す
る。常圧ＣＶＤ法等により膜厚１００ｎｍ程度の酸化膜
を全面に形成し、続いて常圧ＣＶＤ法等により膜厚６０
０ｎｍ程度のＢＰＳＧ膜を形成する。例えば８００℃程
度での熱処理を行った後、ＣＭＰ等により表面を平坦化
する。さらに常圧ＣＶＤ法等により膜厚１００ｎｍ程度
の酸化膜を全面に形成する。
研磨法（ＣＭＰ）等により、平坦な表面を有し、少なく
とも底面と上面が酸化膜からなる層間膜２０８を全面に
形成する。この層間膜２０８は例えば次のように形成す
る。常圧ＣＶＤ法等により膜厚１００ｎｍ程度の酸化膜
を全面に形成し、続いて常圧ＣＶＤ法等により膜厚６０
０ｎｍ程度のＢＰＳＧ膜を形成する。例えば８００℃程
度での熱処理を行った後、ＣＭＰ等により表面を平坦化
する。さらに常圧ＣＶＤ法等により膜厚１００ｎｍ程度
の酸化膜を全面に形成する。
【００７８】層間膜２０８には、異方性ドライエッチン
グにより、Ｎ型拡散層２０６ｂａ及びゲート電極２０４
ａｂに達する接続孔２０９ａ、Ｎ型拡散層２０６ｂｂ及
びゲート電極２０４ａａに達する接続孔２０９ｂを形成
する。ここで接続孔２０９ａ等の内部においてゲート電
極２０４ｂａ等の側面にサイドウォールが残らないよう
にオーバーエッチングを行う。Ｎ型拡散層上、ゲート電
極上のシリサイド層２０７はエッチングにより除去され
てもよいし、酸化膜／シリサイドのエッチング選択比が
高いエッチングによりシリサイド層２０７でエッチング
がストップするようにしてもよい。
グにより、Ｎ型拡散層２０６ｂａ及びゲート電極２０４
ａｂに達する接続孔２０９ａ、Ｎ型拡散層２０６ｂｂ及
びゲート電極２０４ａａに達する接続孔２０９ｂを形成
する。ここで接続孔２０９ａ等の内部においてゲート電
極２０４ｂａ等の側面にサイドウォールが残らないよう
にオーバーエッチングを行う。Ｎ型拡散層上、ゲート電
極上のシリサイド層２０７はエッチングにより除去され
てもよいし、酸化膜／シリサイドのエッチング選択比が
高いエッチングによりシリサイド層２０７でエッチング
がストップするようにしてもよい。
【００７９】続いて全面にチタン等の金属層を全面にス
パッタリング法等により堆積し、７００℃以下の急速熱
処理により、シリコンと接触する金属層をシリサイド化
し、接続孔１１９ａ内部においてＮ型拡散層２０６ｂａ
の上面、ゲート電極２０４ａｂの上面及び側面にシリサ
イド層２１０を形成する。アンモニア＋過酸化水素溶液
等により未反応金属層をエッチングした後、前述の急速
熱処理よりも高い温度（８００℃以上）の急速熱処理を
行い、シリサイド層２１０の抵抗を低下させる。
パッタリング法等により堆積し、７００℃以下の急速熱
処理により、シリコンと接触する金属層をシリサイド化
し、接続孔１１９ａ内部においてＮ型拡散層２０６ｂａ
の上面、ゲート電極２０４ａｂの上面及び側面にシリサ
イド層２１０を形成する。アンモニア＋過酸化水素溶液
等により未反応金属層をエッチングした後、前述の急速
熱処理よりも高い温度（８００℃以上）の急速熱処理を
行い、シリサイド層２１０の抵抗を低下させる。
【００８０】次に図５（ｂ）に示すように、シリサイド
層２１０を含めて層間膜２０８の表面には、全面に５０
〜１００ｎｍ程度の膜厚を有するポリシリコン層をＬＰ
ＣＶＤ法等によって形成する。このとき、ポリシリコン
層の成長時に成長ガスが分解してできる活性なシリコン
とシリサイド層が反応するのを防ぐため、アンモニアプ
ラズマ中で処理を行い、シリサイド層２１０の表面に窒
化物を形成してもよい。Ｎ型不純物がイオン注入法等に
より１Ｅ１３〜１Ｅ１５ｃｍー2程度のドースで導入さ
れ、さらに異方性ドライエッチングによりパターニング
されることで、ＴＦＴのゲート電極２１１ａ、２１１ｂ
を形成する。
層２１０を含めて層間膜２０８の表面には、全面に５０
〜１００ｎｍ程度の膜厚を有するポリシリコン層をＬＰ
ＣＶＤ法等によって形成する。このとき、ポリシリコン
層の成長時に成長ガスが分解してできる活性なシリコン
とシリサイド層が反応するのを防ぐため、アンモニアプ
ラズマ中で処理を行い、シリサイド層２１０の表面に窒
化物を形成してもよい。Ｎ型不純物がイオン注入法等に
より１Ｅ１３〜１Ｅ１５ｃｍー2程度のドースで導入さ
れ、さらに異方性ドライエッチングによりパターニング
されることで、ＴＦＴのゲート電極２１１ａ、２１１ｂ
を形成する。
【００８１】次いで全面にＬＰＣＶＤ法により厚さ５〜
２０ｎｍのＴＦＴのゲート酸化膜２１２を形成し、異方
性ドライエッチングによりＴＦＴのゲート酸化膜２１２
にＴＦＴのゲート電極２１１ｂに達する接続孔２１３
ａ、ＴＦＴのゲート電極２１１ａに達する接続孔２１３
ｂを開孔する。
２０ｎｍのＴＦＴのゲート酸化膜２１２を形成し、異方
性ドライエッチングによりＴＦＴのゲート酸化膜２１２
にＴＦＴのゲート電極２１１ｂに達する接続孔２１３
ａ、ＴＦＴのゲート電極２１１ａに達する接続孔２１３
ｂを開孔する。
【００８２】次に図５（ｃ）に示すように、全面にＬＰ
ＣＶＤ法により１０〜１００ｎｍのアモルファスシリコ
ンを成長、６００℃程度の温度で結晶化し、ポリシリコ
ン膜とした後、１Ｅ１２〜１Ｅ１３ｃｍー2のドースでＮ
型不純物をイオン注入し、異方性ドライエッチングによ
りパターニングし、低濃度ポリシリコン領域２１４ａ、
２１４ｂを形成する。
ＣＶＤ法により１０〜１００ｎｍのアモルファスシリコ
ンを成長、６００℃程度の温度で結晶化し、ポリシリコ
ン膜とした後、１Ｅ１２〜１Ｅ１３ｃｍー2のドースでＮ
型不純物をイオン注入し、異方性ドライエッチングによ
りパターニングし、低濃度ポリシリコン領域２１４ａ、
２１４ｂを形成する。
【００８３】そして図５（ｄ）に示すように、フォトレ
ジスト２２２をマスクとして、ボロンまたはＢＦ２イオ
ンが１Ｅ１４〜１Ｅ１５ｃｍー2程度のドースで注入さ
れ、高濃度Ｐ型ポリシリコン領域２１１ａａ、２１１ｂ
ａ、２１１ａｂ、２１１ｂｂを形成すると共に、フォト
レジスト２２２で覆われた領域に低濃度ポリシリコン領
域２１４ｃａ、２１４ｃｂを残置する。
ジスト２２２をマスクとして、ボロンまたはＢＦ２イオ
ンが１Ｅ１４〜１Ｅ１５ｃｍー2程度のドースで注入さ
れ、高濃度Ｐ型ポリシリコン領域２１１ａａ、２１１ｂ
ａ、２１１ａｂ、２１１ｂｂを形成すると共に、フォト
レジスト２２２で覆われた領域に低濃度ポリシリコン領
域２１４ｃａ、２１４ｃｂを残置する。
【００８４】その後は実施形態１と同様にして層間膜２
１５、接続孔２１６ａ、２１６ｂ、接地配線２１７、層
間膜２１８、接続孔２１９ａ、２１９ｂ、金属プラグ２
２０ａ、２２０ｂ、金属配線２２１ａ、２２２ｂを形成
し、本実施形態２のＳＲＡＭメモリセルを完成させる。
１５、接続孔２１６ａ、２１６ｂ、接地配線２１７、層
間膜２１８、接続孔２１９ａ、２１９ｂ、金属プラグ２
２０ａ、２２０ｂ、金属配線２２１ａ、２２２ｂを形成
し、本実施形態２のＳＲＡＭメモリセルを完成させる。
【００８５】このような構造、製造方法によれば、熱処
理を低温、短時間としたプロセスにおいてもノード・コ
ンタクト部における寄生抵抗の小さいＴＦＴ負荷型ＳＲ
ＡＭメモリセルを実現することができる。
理を低温、短時間としたプロセスにおいてもノード・コ
ンタクト部における寄生抵抗の小さいＴＦＴ負荷型ＳＲ
ＡＭメモリセルを実現することができる。
【００８６】なお、実施形態１，２ではＴＦＴのゲート
電極がＴＦＴのチャネル領域よりも下部にある下部ゲー
ト型について示したが、ＴＦＴのゲート電極がＴＦＴの
チャネル領域の上部にある上部ゲート型についても適用
可能である。
電極がＴＦＴのチャネル領域よりも下部にある下部ゲー
ト型について示したが、ＴＦＴのゲート電極がＴＦＴの
チャネル領域の上部にある上部ゲート型についても適用
可能である。
【００８７】
【発明の効果】以上説明したように本発明によれば、ノ
ード・コンタクト内部に選択的に形成されたシリサイド
層により、駆動用ＭＯＳトランジスタのゲート電極とＮ
型拡散層を接続するようにし、その上に抵抗素子または
ＴＦＴ素子を形成するようにしているので、小メモリセ
ル面積が実現でき、サリサイデーションプロセスに対応
した、熱処理を低温、短時間としたプロセスを採用して
も、ゲート−拡散層間の寄生抵抗を低減し、高速動作を
可能とするメモリセルを実現することができる。
ード・コンタクト内部に選択的に形成されたシリサイド
層により、駆動用ＭＯＳトランジスタのゲート電極とＮ
型拡散層を接続するようにし、その上に抵抗素子または
ＴＦＴ素子を形成するようにしているので、小メモリセ
ル面積が実現でき、サリサイデーションプロセスに対応
した、熱処理を低温、短時間としたプロセスを採用して
も、ゲート−拡散層間の寄生抵抗を低減し、高速動作を
可能とするメモリセルを実現することができる。
【００８８】事実、従来のメモリセルでは最低抵抗素子
の長さ分だけセル面積が増大するのに対し、本発明によ
ればそのようなオーバーヘッドがないため、セル面積が
３０％程度縮小できる。また、従来の技術に比べ本発明
ではゲート−拡散層間寄生抵抗を２桁以上低減できるの
で、ＲＣ遅延は２桁以上改善される。
の長さ分だけセル面積が増大するのに対し、本発明によ
ればそのようなオーバーヘッドがないため、セル面積が
３０％程度縮小できる。また、従来の技術に比べ本発明
ではゲート−拡散層間寄生抵抗を２桁以上低減できるの
で、ＲＣ遅延は２桁以上改善される。
【図１】（ａ），（ｂ）は、本発明の実施形態１を示す
平面図、（ｃ）は、（ａ）及び（ｂ）のＡ−Ａ’線断面
図である。
平面図、（ｃ）は、（ａ）及び（ｂ）のＡ−Ａ’線断面
図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３】（ａ），（ｂ）は、本発明の実施形態２を示す
平面図、（ｃ）は、（ａ）及び（ｂ）のＡ−Ａ’線断面
図である。
平面図、（ｃ）は、（ａ）及び（ｂ）のＡ−Ａ’線断面
図である。
【図４】負荷素子としてＰチャネルトランジスタを有す
るＳＲＡＭメモリセルの等価回路図である。
るＳＲＡＭメモリセルの等価回路図である。
【図５】本発明の実施形態２に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図６】負荷素子として高抵抗負荷を有するＳＲＡＭメ
モリセルの等価回路図である。
モリセルの等価回路図である。
【図７】従来の技術の製造方法を示す断面図である。
【図８】従来の技術の問題点を示す断面図である。
【図９】従来例を示す断面図である。
１０１、２０１ Ｐ型シリコン基板 １０２、２０２、３０２ フィールド １０３、２０３、３０３ ゲート酸化膜 １０４ａａ、１０４ｂａ、１０４ａｂ、１０４ｂｂ、２
０４ａａ、２０４ｂａ、２０４ａｂ、２０４ｂｂ、３０
４ａａ、３０４ａｂ、３０４ｂ ゲート電極 １０５、２０５ サイドウォール １０６ａａ、１０６ｂａ、１０６ｃａ、１０６ａｂ、１
０６ｂｂ、１０６ｃｂ、２０６ａａ、２０６ｂａ、２０
６ｃａ、２０６ａｂ、２０６ｂｂ、２０６ｃｂ、３０６
ａ、３０６ｂａ、３０６ｂｂ、３０６ｃ、３０６ｄａ、
３０６ｄｂ Ｎ型拡散層 １０７、１１０、２０７、２１０、３０７ シリサイド
層 １０８、１１２、１１５、２０８、２１５、２１８、３
０８ 層間膜 １０９ａ、１０９ｂ、１１３ａ、１１３ｂ、１１６ａ、
１１６ｂ、２０９ａ、２０９ｂ、２１３ａ、２１３ｂ、
２１６ａ、２１６ｂ、２１９ａ、２１９ｂ、３０９ａ
ａ、３０９ａｂ、３０９ｂａ、３０９ｂｂ、３０９ｃ
接続孔 １１１ａａ、１１１ｂａ、１１１ａｂ、１１１ｂｂ、３
１２ 高濃度ポリシリコン領域 １１１、１１１ｃａ、１１１ｃｄ、２１４ａ、２１４ａ
ａ、２１４ｂａ、２１４ａｂ、２１４ｂｂ、３１３ 低
濃度ポリシリコン領域 １１４、２１７ 接地配線 １１７ａ、１１７ｂ、２２０ａ、２２０ｂ 金属プラグ １１８ａ、１１８ｂ、２２１ａ、２２１ｂ、３１０ 金
属配線 １１９、２２２ フォトレジスト ２１１ａ、２１１ｂ ＴＦＴのゲート電極 ２１２ ＴＦＴのゲート酸化膜 ２１４ａａ、２１４ｂａ、２１４ａｂ、２１４ｂｂ 高
濃度Ｐ型ポリシリコン領域 ３０１ Ｐウェル ３０５ 酸化膜 ３０４ａｅ 電源配線 ３１１ Ｎ-領域 ＴＤ１、ＴＤ２ 駆動用ＭＯＳトランジスタ ＴＡ１、ＴＡ２ 転送用ＭＯＳトランジスタ ＨＲ１、ＨＲ２ 高抵抗負荷 ＴＬ１、ＴＬ２ 負荷用ＴＦＴ ＧＮＤ 接地 Ｖｃｃ 電源 Ｎ１、Ｎ２ ノード ＷＬ ワード線 ＢＬ１、ＢＬ２ ビット線
０４ａａ、２０４ｂａ、２０４ａｂ、２０４ｂｂ、３０
４ａａ、３０４ａｂ、３０４ｂ ゲート電極 １０５、２０５ サイドウォール １０６ａａ、１０６ｂａ、１０６ｃａ、１０６ａｂ、１
０６ｂｂ、１０６ｃｂ、２０６ａａ、２０６ｂａ、２０
６ｃａ、２０６ａｂ、２０６ｂｂ、２０６ｃｂ、３０６
ａ、３０６ｂａ、３０６ｂｂ、３０６ｃ、３０６ｄａ、
３０６ｄｂ Ｎ型拡散層 １０７、１１０、２０７、２１０、３０７ シリサイド
層 １０８、１１２、１１５、２０８、２１５、２１８、３
０８ 層間膜 １０９ａ、１０９ｂ、１１３ａ、１１３ｂ、１１６ａ、
１１６ｂ、２０９ａ、２０９ｂ、２１３ａ、２１３ｂ、
２１６ａ、２１６ｂ、２１９ａ、２１９ｂ、３０９ａ
ａ、３０９ａｂ、３０９ｂａ、３０９ｂｂ、３０９ｃ
接続孔 １１１ａａ、１１１ｂａ、１１１ａｂ、１１１ｂｂ、３
１２ 高濃度ポリシリコン領域 １１１、１１１ｃａ、１１１ｃｄ、２１４ａ、２１４ａ
ａ、２１４ｂａ、２１４ａｂ、２１４ｂｂ、３１３ 低
濃度ポリシリコン領域 １１４、２１７ 接地配線 １１７ａ、１１７ｂ、２２０ａ、２２０ｂ 金属プラグ １１８ａ、１１８ｂ、２２１ａ、２２１ｂ、３１０ 金
属配線 １１９、２２２ フォトレジスト ２１１ａ、２１１ｂ ＴＦＴのゲート電極 ２１２ ＴＦＴのゲート酸化膜 ２１４ａａ、２１４ｂａ、２１４ａｂ、２１４ｂｂ 高
濃度Ｐ型ポリシリコン領域 ３０１ Ｐウェル ３０５ 酸化膜 ３０４ａｅ 電源配線 ３１１ Ｎ-領域 ＴＤ１、ＴＤ２ 駆動用ＭＯＳトランジスタ ＴＡ１、ＴＡ２ 転送用ＭＯＳトランジスタ ＨＲ１、ＨＲ２ 高抵抗負荷 ＴＬ１、ＴＬ２ 負荷用ＴＦＴ ＧＮＤ 接地 Ｖｃｃ 電源 Ｎ１、Ｎ２ ノード ＷＬ ワード線 ＢＬ１、ＢＬ２ ビット線
Claims (7)
- 【請求項１】 スタティックランダムアクセスメモリセ
ルの構造を有する半導体記憶装置であって、 スタティックランダムアクセスメモリセルは、半導体基
板の表面部に選択的に形成されたソース・ドレイン領域
を有する第１の駆動用ＭＯＳトランジスタ及び、第２の
駆動用ＭＯＳトランジスタと、前記第１の駆動用ＭＯＳ
トランジスタのドレイン領域に接続された第１の転送用
ＭＯＳトランジスタと、前記第２の駆動用ＭＯＳトラン
ジスタのドレイン領域に接続された第２の転送用トラン
ジスタと、第１及び第２の負荷素子とを含むものであ
り、 前記第１及び第２の駆動用ＭＯＳトランジスタのソース
及びドレイン領域、ゲート電極、前記第１及び第２の転
送用ＭＯＳトランジスタのソース及びドレイン領域、ゲ
ート電極の上面には、選択的に金属シリサイド層が形成
されており、 前記各トランジスタを覆う前記層間絶縁膜には、第１及
び第２の接続孔が開孔されており、 前記第１の接続孔は、前記第１の駆動用ＭＯＳトランジ
スタのドレイン領域及び前記第２の駆動用ＭＯＳトラン
ジスタのゲート電極上に開孔されており、 前記第２の接続孔は、前記第２の駆動用ＭＯＳトランジ
スタのドレイン領域及び前記第１の駆動用ＭＯＳトラン
ジスタのゲート電極上に開孔されており、 前記第１の駆動用ＮチャネルＭＯＳトランジスタのドレ
イン領域と前記第２の駆動用ＭＯＳトランジスタのゲー
ト電極とは、前記第１の接続孔の内部に選択的に形成さ
れた金属シリサイド層によって互いに接続され、その上
には前記第１の負荷素子の一部となる非単結晶シリコン
系薄膜が形成されており、 前記第２の駆動用ＭＯＳトランジスタのドレイン領域及
び前記第１の駆動用ＭＯＳトランジスタのゲート電極と
は、前記第２の接続孔の内部に選択的に形成された金属
シリサイド層によって互いに接続され、その上には前記
第２の負荷素子の一部となる多結晶薄膜が形成されてい
るものであることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１及び第２の負荷素子は、多結晶
薄膜を基体とする高抵抗負荷素子であることを特徴とす
る請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１及び第２の負荷素子は、多結晶
薄膜を基体とするＰチャネル薄膜トランジスタであるこ
とを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 ＭＯＳトランジスタ形成工程と、絶縁膜
サイドウォール形成工程と、第１の金属シリサイド層形
成工程と、接続孔形成工程と、第２の金属シリサイド層
形成工程と、負荷素子形成工程とを有する半導体記憶装
置の製造方法であって、 ＭＯＳトランジスタ形成工程は、半導体基板の表面部
に、第１の駆動用ＭＯＳトランジスタと、第１の転送用
ＭＯＳトランジスタと、第２の駆動用ＭＯＳトランジス
タと、第２の転送用ＭＯＳトランジスタとを形成する処
理であり、 絶縁膜サイドウォール形成工程は、前記各ＭＯＳトラン
ジスタのゲート電極の側面に絶縁膜サイドウォールを形
成する処理であり、 第１の金属シリサイド層形成工程は、基板全面に第１の
金属層を形成した後、熱処理により前記ドレイン領域、
ソース領域、及びゲート電極の上面に選択的に第１の金
属シリサイド層を形成する処理であり、 接続孔形成工程は、前記第１の金属層のうち未反応の層
を除去した後、基板全面に層間絶縁膜を形成し、前記層
間絶縁膜を選択的にエッチングして、前記第１のドレイ
ン領域及び前記第３のゲート電極に達する第１の接続
孔、前記第３のドレイン領域及び前記第１のゲート電極
に達する第２の接続孔を、各接続孔の内部において各ゲ
ート電極の側面に絶縁膜のサイドウォールが残らないよ
うに形成する処理であり、 第２の金属シリサイド層形成工程は、基板全面に第２の
金属層を形成した後、熱処理により各接続孔の底部にお
いて前記ドレイン領域、ゲート電極の上面、及びゲート
電極の側面に選択的に第２の金属シリサイド層を形成す
る処理であり、 負荷素子形成工程は、前記第２の金属層のうち未反応の
層を除去した後、基板全面に多結晶薄膜を形成し、前記
多結晶薄膜を構成要素とする負荷素子を形成する処理で
あることを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 前記多結晶薄膜を構成要素とする負荷素
子を形成する工程は、高抵抗負荷素子を形成する工程で
あることを特徴とする請求項４に記載の半導体記憶装置
の製造方法。 - 【請求項６】 前記多結晶薄膜を構成要素とする負荷素
子を形成する工程は、前記トランジスタと導電型が異な
る薄膜トランジスタを形成する工程であることを特徴と
する請求項４に記載の半導体記憶装置の製造方法。 - 【請求項７】 前記第２の金属層のうち未反応の層を除
去する工程と、負荷素子形成工程との間に、前記第２の
金属シリサイド層表面をアンモニアプラズマ中で処理
し、窒化させた膜を形成する工程を有することを特徴と
する請求項４に記載の半導体記憶装置の製造方法。
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