JPH0964203A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0964203A JPH0964203A JP7233403A JP23340395A JPH0964203A JP H0964203 A JPH0964203 A JP H0964203A JP 7233403 A JP7233403 A JP 7233403A JP 23340395 A JP23340395 A JP 23340395A JP H0964203 A JPH0964203 A JP H0964203A
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Abstract
のパターンを形成することができ、これにより例えばス
タティックRAMにおいてはメモリセルのサイズを縮小
することができる半導体装置の製造方法を提供する。 【解決手段】 微細パターンを形成する第1の薄膜3上
にエッチングのマスク材料となる第2の薄膜4を形成
し、その上に一方向に幅L1の開口部を有するレジスト
パターン5を形成する。レジストパターン5をマスクと
して第2の薄膜4をエッチングして開口H1 を形成す
る。次に、レジストパターン5を除去し、全面に第3の
薄膜を形成した後、第3の薄膜をエッチバックすること
により開口H1 の側面に幅W1のサイドウォールスペー
サ6を形成する。次に、第2の薄膜4およびサイドウォ
ールスペーサ6をマスクとして第1の薄膜3をエッチン
グすることにより幅L2(=L1−2×W1)の開口H
2 を形成する。
Description
造方法に関し、例えばスタティックRAMの製造に適用
して好適なものである。
スタ(TFT)からなる負荷トランジスタを積層した構
造のスタティックRAMは、低消費電力でかつデータ保
持特性が良好であり、さらに積層により高集積化が可能
であるため、従来より注目されている。
メモリセルの一例を示す平面図である。
に形成されたフィールド絶縁膜、102〜108はソー
ス領域またはドレイン領域として用いられるn+ 型の拡
散層、G1 、G2 はゲート電極、WLはワード線を示
す。ゲート電極G1 と拡散層102、103とにより、
nチャネルMOSトランジスタからなるドライバトラン
ジスタQ1 が形成されている。同様に、ゲート電極G2
と拡散層104、105とにより、nチャネルMOSト
ランジスタからなるドライバトランジスタQ2 が形成さ
れている。また、ワード線WLと拡散層103、106
とにより、nチャネルMOSトランジスタからなるアク
セストランジスタQ5 が形成され、ワード線WLと拡散
層107、108とにより、nチャネルMOSトランジ
スタからなるアクセストランジスタQ6 が形成されてい
る。
ried contact) 用のコンタクトホールを示す。そして、
ドライバトランジスタQ1 のゲート電極G1 の一端はこ
のコンタクトホールC101 を通じてドライバトランジス
タQ2 の拡散層104にコンタクトしており、他端はコ
ンタクトホールC102 を通じてアクセストランジスタQ
6 の拡散層107にコンタクトしている。また、ドライ
バトランジスタQ2 のゲート電極G2 は、コンタクトホ
ールC103 を通じてドライバトランジスタQ1およびア
クセストランジスタQ5 の拡散層103にコンタクトし
ている。
Q1 、Q2 上に層間絶縁膜を介して薄膜トランジスタか
らなる負荷トランジスタQ3 、Q4 が形成されている。
回路図である。図14において、VDD、VSSは電源、B
L、BLバーはビット線を示す。
たメモリセルのサイズの縮小のためには、ドライバトラ
ンジスタQ1 、Q2 のチャネル幅の縮小、アクセストラ
ンジスタQ5 、Q6 のゲート長の縮小、ドライバトラン
ジスタQ1 のゲート電極G1 とアクセストランジスタQ
6 のワード線WLとの間隔およびドライバトランジスタ
Q2 のゲート電極G2 とアクセストランジスタQ5 のワ
ード線WLとの間隔の縮小が有効である。
動作させるためには、セルレシオ(=ドライバトランジ
スタのβ/アクセストランジスタのβ)を大きくとる必
要があるので、ドライバトランジスタQ1 、Q2 のチャ
ネル幅をむやみに縮小することはできない。
ゲート長の縮小は、メモリセルの高速動作の点において
有効であるが、セルレシオを確保するためには、ドライ
バトランジスタQ1 、Q2 のチャネル幅を大きくする必
要があることから、メモリセルのサイズを縮小すること
ができない。
電極G1 とアクセストランジスタQ6 のワード線WLと
の間隔およびドライバトランジスタQ2 のゲート電極G
2 とアクセストランジスタQ5 のワード線WLとの間隔
は、フォトリソグラフィーの解像限界によって決まるた
め、この解像限界を越えてドライバトランジスタQ1の
ゲート電極G1 とアクセストランジスタQ6 のワード線
WLとの間隔およびドライバトランジスタQ2 のゲート
電極G2 とアクセストランジスタQ5 のワード線WLと
の間隔を縮小することは困難である。なお、フォトリソ
グラフィーの解像限界lmin は、光源の波長λおよび開
口数NAを用いて、lmin =Kλ/NAと表される。こ
こで、Kはフォトレジストや現像条件などの製造条件に
より決まる定数である。
を縮小する方法として、ドライバトランジスタとアクセ
ストランジスタとを重ねる方法が提案されている(IEDM
Tech. Dig., pp.809-812, 1993) 。この方法によれば、
ドライバトランジスタのゲート電極を形成した後、Si
基板表面を再度熱酸化してゲート酸化膜を形成し、別層
でワード線を形成する。この方法は、ドライバトランジ
スタの形成時のエッチングで照射損傷の入ったSi基板
表面に再度ゲート酸化膜を形成する必要があること、ド
ライバトランジスタの配線層とアクセストランジスタの
配線層とを電気的に分離するため、アクセストランジス
タの配線層形成前にドライバトランジスタのゲート電極
を絶縁膜で覆うことが必要であるため、製造工程が複雑
になるという欠点がある。
ソグラフィーの解像限界以下の寸法のパターンを形成す
ることができ、例えばスタティックRAMにおいてはメ
モリセルのサイズの縮小を図ることができる半導体装置
の製造方法を提供するものである。
に、この発明における第1の発明は、半導体基板の一方
の主表面に第1の薄膜を形成する工程と、第1の薄膜上
にマスク材料となる第2の薄膜を形成する工程と、第2
の薄膜に一方向に第1の寸法を有する第1の開口を形成
する工程と、第1の薄膜および第2の薄膜上に第3の薄
膜を形成した後、第3の薄膜をエッチバックすることに
より第1の開口の側面にスペーサを形成する工程と、ス
ペーサおよび第2の薄膜をマスクとして第1の薄膜をエ
ッチングすることにより一方向に第2の寸法を有する第
2の開口を形成する工程とを有することを特徴とする半
導体装置の製造方法である。
においては、第1の薄膜はポリサイドからなるが、他の
材料からなるものであってもよい。また、第2の薄膜お
よび第3の薄膜は第1の薄膜のエッチングの際にマスク
となればどのような材料からなるものであってもよい
が、具体的には例えば酸化膜が用いられる。
板の一方の主表面に第1の薄膜を形成する工程と、第1
の薄膜の表面を酸化することにより酸化膜からなる第2
の薄膜を形成する工程と、第2の薄膜に一方向に第1の
寸法を有する第1の開口を形成する工程と、第1の薄膜
および第2の薄膜上に第3の薄膜を形成した後、第3の
薄膜をエッチバックすることにより第1の開口の側面に
スペーサを形成する工程と、スペーサおよび第2の薄膜
をマスクとして第1の薄膜をエッチングすることにより
一方向に第2の寸法を有する第2の開口を形成する工程
とを有することを特徴とする半導体装置の製造方法であ
る。
においては、第1の薄膜はポリサイドからなるが、他の
材料からなるものであってもよい。また、第3の薄膜は
第1の薄膜のエッチングの際にマスクとなればどのよう
な材料からなるものであってもよいが、具体的には例え
ば酸化膜が用いられる。
方法によれば、フォトリソグラフィーの解像限界以下の
寸法を有するパターンを形成することができる。
て図面を参照しながら説明をする。
導体装置の製造方法を示す断面図である。
造方法においては、まず、図1Aに示すように、半導体
基板1の表面に絶縁膜2を形成する。次に、最終的にフ
ォトリソグラフィーの解像限界以下の寸法のスペースを
形成すべき第1の薄膜3を全面に形成する。次に、マス
ク材料となる第2の薄膜4を全面に形成する。この第2
の薄膜4の材料としては、第1の薄膜3に対してエッチ
ングの選択比が大きくとれるような材料が選ばれる。次
に、一方向に幅がL1の開口部を有するレジストパター
ン5を第2の薄膜4上に形成する。このとき、幅L1は
フォトリソグラフィーの解像限界とほぼ同一としてもよ
いしそれよりも多少大きくてもよい。
ーン5をマスクとして第2の薄膜4をエッチングするこ
とにより開口H1 を形成した後、レジストパターン5を
除去する。次に、全面に第3の薄膜(図示せず)を形成
した後、この第3の薄膜を半導体基板1の表面に対して
垂直方向にエッチバックすることにより、開口H1 の側
面に第3の薄膜の材料からなるサイドウォールスペーサ
6を形成する。このとき、サイドウォールスペーサ6の
幅W1は、後に第1の薄膜3に形成される微細スペース
の幅をL2とすると、L2=L1−2×W1となるよう
に選ばれる。
ジストパターン7を形成する。
第2の薄膜4をエッチングし、開口(図示せず)を形成
する。次に、レジストパターン7を除去した後、第2の
薄膜4およびサイドウォールスペーサ6をマスクとし
て、第1の薄膜3をエッチングすることにより、図1D
に示すように、開口H2 、H3 を形成する。この後、第
2の薄膜4およびサイドウォールスペーサ6をエッチン
グ除去する。このとき、開口H2 の幅L2はL1−2×
W1となり、フォトリソグラフィーの解像限界よりも2
×W1だけ小さくなる。
による半導体装置の製造方法によれば、フォトリソグラ
フィーの解像限界よりも小さい寸法の微細スペースを第
1の薄膜3に形成することができる。
説明をする。この第2の実施形態は、すでに述べた、ド
ライバトランジスタ上にTFTからなる負荷トランジス
タを積層した構造のスタティックRAMの製造にこの発
明を適用したものである。このスタティックRAMのメ
モリセルの構造は、例えば、図13に示したものと同一
である。
形態によるスタティックRAMの製造方法を示す断面図
である。
AMの製造方法においては、まず、図2に示すように、
例えばn型シリコン(Si)基板のような半導体基板1
1中にnウェル12およびpウェル13を互いに隣接し
て形成する。これらのnウェル12およびpウェル13
は具体的には例えば次のようにして形成する。すなわ
ち、まず、半導体基板11の表面を熱酸化することによ
り酸化膜(図示せず)を形成する。次に、この酸化膜上
にpウェル形成領域の表面を覆う所定形状のレジストパ
ターン(図示せず)を形成し、このレジストパターンを
マスクとして、例えばイオン注入法によりリン(P)の
ようなn型不純物を例えば注入エネルギー50keV、
ドーズ量(1〜10)×1012cm-2の条件でドープす
る。次に、このレジストパターンを除去した後、nウェ
ル形成領域の表面を覆う所定形状のレジストパターンを
酸化膜上に形成し、このレジストパターンをマスクとし
て、例えばイオン注入法によりホウ素(B)のようなp
型不純物を例えば注入エネルギー30keV、ドーズ量
(1〜10)×1012cm-2の条件でドープする。次
に、このレジストパターンを除去した後、例えば115
0℃の温度で3時間の熱処理をすることにより注入不純
物の電気的活性化を行う。これによって、n型不純物を
ドープした領域にnウェル12が形成され、p型不純物
をドープした領域にpウェル13が形成される。
酸化膜をエッチング除去した後、例えば選択酸化法(L
OCOS法)により素子間分離を行う。すなわち、ま
ず、半導体基板11の表面に熱酸化によりパッド酸化膜
(図示せず)を形成する。次に、このパッド酸化膜の全
面に窒化シリコン(Si3 N4 )膜を形成し、これをエ
ッチングすることにより所定形状にパターニングする。
次に、このSi3 N4 膜を酸化マスクとして半導体基板
11の表面を選択的に熱酸化することにより、例えば厚
さ約400nmのフィールド絶縁膜14を形成し素子間
分離を行う。この際、pウェル13の部分においては、
あらかじめpウェル13の選択酸化部中にイオン注入さ
れてあった例えばBのようなp型不純物が拡散して、フ
ィールド絶縁膜14の下側に例えばp+ 型のチャネルス
トップ領域15が形成される。次に、Si3 N4 膜をエ
ッチング除去し、さらにパッド酸化膜をエッチング除去
して半導体基板11の表面を露出させる。次に、フィー
ルド絶縁膜14で囲まれた活性領域の表面を熱酸化する
ことにより酸化膜(図示せず)を形成した後、イオン注
入法によりBのようなp型不純物を半導体基板11中に
ドープすることによりしきい値電圧の調整を行う。次
に、この酸化膜をエッチング除去した後、フィールド絶
縁膜14で囲まれた活性領域の表面を熱酸化することに
より例えば厚さ約16nmのSiO2 膜のようなゲート
絶縁膜16を形成する。次に、図示省略した所定形状の
レジストパターンをマスクとして、所定部分におけるゲ
ート絶縁膜16を、例えばバッファードフッ酸でエッチ
ングすることにより基板コンタクト部、すなわちベリッ
ドコンタクト用のコンタクトホールC1 を形成する。
全面に例えば厚さ約100nmの多結晶Si膜17を約
620℃の温度で形成する。次に、この多結晶Si膜1
7に、例えば拡散源にPOCl3 を用いた熱拡散法によ
り、Pを高濃度にドープして低抵抗化する。また、この
とき、コンタクトホールC1 の部分におけるpウェル1
3中にPが拡散してn型の拡散層18が形成される。次
に、この熱拡散の際に多結晶Si膜17の表面に形成さ
れたリンガラスをエッチング除去した後、多結晶Si膜
17上にスパッタリング法やCVD法により、例えば厚
さ約100nmのタングステンシリサイド(WSi2 )
膜19を形成する。次に、CVD法などにより全面に、
例えば厚さ約200nmのSiO2 膜のような層間絶縁
膜20を形成する。
セルのドライバトランジスタQ1 とアクセストランジス
タQ6 のワード線WLとの間の領域に対応する部分に開
口を有する所定形状のレジストパターン21を層間絶縁
膜20上に形成した後、このレジストパターン21をマ
スクとして層間絶縁膜20を例えば反応性イオンエッチ
ング(RIE)法などで異方性エッチングすることによ
り開口22a、22bを形成する。これらの開口22
a、22bの一方向における幅L1は、フォトリソグラ
フィーの解像限界と同程度としてもよいし、それよりも
大きくしてもよい。
次に、図5に示すように、CVD法などにより全面に例
えばSiO2 膜を形成した後、例えばRIE法により半
導体基板11の表面に対して垂直方向にエッチバックす
ることにより、開口22a、22bの側面にSiO2 か
らなるサイドウォールスペーサ23を形成する。このサ
イドウォールスペーサ23の幅W1は、開口22a、2
2bの一方向における幅L1とドライバトランジスタQ
1 のゲート電極とアクセストランジスタQ6 のワード線
WLとの最終的な間隔L2を考慮して設計する。
ストパターン24を形成する。
て層間絶縁膜20をRIE法などにより異方性エッチン
グする。次に、レジストパターン24を除去した後、層
間絶縁膜20をマスクとしてWSi2 膜19および多結
晶Si膜17を順次異方性エッチングする。これによっ
て、図7に示すように、多結晶Si膜17およびWSi
2 膜19からなる、ドライバトランジスタQ1 のゲート
電極G1 、ワード線WL、ワード線WL´、周辺回路の
トランジスタのゲート電極G´1 、G´2 、およびその
他の配線(図示せず)が形成される。このとき、ゲート
電極G1 とワード線WLとの間隔L2は、サイドウォー
ルスペーサ23の幅をW1とするとL2=L1−2×W
1となり、L1よりも小さくなる。また、図示は省略す
るが、もう一つのドライバトランジスタのゲート電極と
もう一つのアクセストランジスタのワード線WLとの間
隔も同様に小さくなる。
部分の表面をレジストパターン(図示せず)で覆った状
態で、ゲート電極G1 、G´1 、ワード線WLおよびワ
ード線WL´をマスクとして、pウェル13中に、例え
ばイオン注入法により、ヒ素(As)のようなn型不純
物を例えばドーズ量(1〜5)×1013cm-2の条件で
ドープする。次に、このn型不純物のイオン注入に用い
たレジストパターンを除去した後、pウェル13の部分
の表面をレジストパターン(図示せず)で覆った状態
で、ゲート電極G´2 をマスクとして、nウェル12中
に、例えばイオン注入法により、Bのようなp型不純物
を例えばドーズ量(0.5〜5)×1013cm-2の条件
でドープする。次に、このレジストパターンを除去した
後、CVD法により全面に例えば厚さ約150nmのS
iO2 膜を形成した後、このSiO2 膜を例えばRIE
法などにより半導体基板11の表面と垂直方向にエッチ
バックしてゲート電極G1 、G´1 、G´2 、ワード線
WLおよびワード線WL´の側面にサイドウォールスペ
ーサ25を形成する。
トパターン(図示せず)で覆った状態で、サイドウォー
ルスペーサ25、ゲート電極G1 、G´1 、ワード線W
Lおよびワード線WL´をマスクとして、pウェル13
中に例えばイオン注入法によりAsのようなn型不純物
を例えばドーズ量(1〜5)×1015cm-2の条件でド
ープする。次に、このn型不純物のイオン注入に用いた
レジストパターンを除去した後、pウェル13の部分の
表面をレジストパターン(図示せず)で覆った状態で、
サイドウォールスペーサ25およびゲート電極G´2 を
マスクとして、nウェル12中に例えばイオン注入法に
よりBのようなp型不純物を例えばドーズ量(1〜5)
×1015cm-2の条件でドープする。次に、このレジス
トパターンを除去した後、必要に応じて注入不純物の電
気的活性化のため熱処理を行う。これによって、n型不
純物をドープした領域にサイドウォールスペーサ25に
対して自己整合的にn+ 型の拡散層26が形成される。
このn+ 型の拡散層26は、サイドウォールスペーサ2
5の下側の部分にn- 型の低不純物濃度部26aを有す
る。同様に、p型不純物をドープした領域にサイドウォ
ールスペーサ25に対して自己整合的にp+ 型の拡散層
27が形成される。このp+ 型の拡散層27は、サイド
ウォールスペーサ25の下側の部分にp- 型の低不純物
濃度部27aを有する。
全面に例えば厚さ50nmのSiO2 膜のような層間絶
縁膜28を形成する。次に、この層間絶縁膜28の所定
部分をエッチング除去することにより、ビット線コンタ
クト用のコンタクトホールC2 、メモリセルの接地部お
よび周辺回路のコンタクト部用のコンタクトホール(図
示せず)をそれぞれ形成する。次に、CVD法により全
面に例えば厚さ50nmの多結晶Si膜29を例えば6
20℃で形成した後、この多結晶Si膜29に例えばイ
オン注入法によりAsのようなn型不純物を例えば注入
エネルギー30keV、ドーズ量(1〜10)×1015
cm-2の条件でドープする。次に、スパッタリング法や
CVD法により全面に例えば厚さ50nmのWSi2 膜
30を形成する。次に、レジストパターンをマスクとし
てWSi2 膜30および多結晶Si膜29を例えばRI
E法などにより異方性エッチングして、メモリセルの接
地配線、ビットコンタクト用ランディングパッドおよび
二層目の配線層(図示せず)の形状にパターニングす
る。
り全面に例えば厚さ70nmのSiO2 膜のような層間
絶縁膜33を形成する。次に、CVD法により例えばホ
ウ素−リンシリケートガラス(BPSG)膜34を全面
に形成した後、約850℃の温度で30分の熱処理を行
ってBPSG膜34をリフローさせる。次に、BPSG
膜34および層間絶縁膜33の所定部分をエッチング除
去し、ドライバトランジスタQ1 のゲート電極G1 との
コンタクト用のコンタクトホールC3 を形成する。次
に、CVD法により全面に例えば厚さ50nmの多結晶
Si膜35を約620℃の温度で形成し、全面に例えば
イオン注入法によりBのようなp型不純物を例えばドー
ズ量(1〜10)×1013cm-2の条件でドープする。
この後、レジストパターンをマスクとして多結晶Si膜
35をエッチングして所定形状にパターニングすること
により、負荷トランジスタQ3 のゲート電極G3 を形成
する。
り全面に例えば厚さ40nmのSiO2 膜のようなゲー
ト絶縁膜36を形成する。このゲート絶縁膜36はTF
Tからなる負荷トランジスタQ3 、Q4 のゲート絶縁膜
となる。次に、ゲート絶縁膜36の所定部分をエッチン
グ除去することにより、メモリセルの記憶ノード部にコ
ンタクトホールC4 を形成する。次に、CVD法により
全面に例えば厚さ約500nmのアモルファスシリコン
膜を約480℃の温度で形成した後、約600℃の温度
でアニールすることにより結晶化を行う。次に、この結
晶化により得られた多結晶Si膜をレジストパターンを
マスクとしてエッチングして所定形状にパターニングす
ることにより、負荷トランジスタQ4 のチャネル領域3
7、負荷トランジスタQ3 のチャネル領域および電源電
圧VDD供給用の配線(図示せず)を形成する。次に、図
示は省略するが、所定形状にレジストパターンを形成
し、このレジストパターンをマスクとして、負荷トラン
ジスタQ3 、Q4 の拡散層および電源電圧VDD供給用の
配線(図示せず)に、例えばイオン注入法によりBのよ
うなp型不純物を例えばドーズ量(2〜10)×1014
cm-2の条件でドープする。このようにして、TFTか
らなる負荷トランジスタQ3 、Q4 が形成される。
り全面に例えば厚さ約70nmのSiO2 膜のような層
間絶縁膜38を形成する。次に、CVD法により全面に
例えば厚さ約250nmのBPSG膜39を形成した
後、約875℃の温度でアニールすることによりBPS
G膜39をリフローさせる。次に、レジストパターン
(図示せず)を形成し、このレジストパターンをマスク
としてBPSG膜39、層間絶縁膜38、ゲート絶縁膜
36、BPSG膜34、層間絶縁膜33および層間絶縁
膜28をRIE法などにより異方性エッチングをし、ビ
ット線コンタクト用ランディングパッドへのコンタクト
ホールC5 、周辺回路部の拡散層26、27用のコンタ
クトホールC6 、C7 、C8 、C9 、C10を形成する。
次に、例えばスパッタリング法などにより全面にアルミ
ニウム(Al)膜を形成した後、このAl膜をエッチン
グにより所定形状にパターニングして下層配線40を形
成する。
0℃の温度で厚さ約400nmのSiO2 膜のような層
間絶縁膜41を形成する。次に、スピンオンガラス(S
OG)膜42を厚さ約500nmに塗布した後、エッチ
バックを行い表面をほぼ平坦にする。次に、CVD法に
より全面に例えば厚さ約600nmのSiO2 膜のよう
な層間絶縁膜43を形成した後、この層間絶縁膜43お
よび層間絶縁膜41の所定部分をエッチング除去して下
層配線40へのコンタクト用のコンタクトホールC11を
形成する。次に、例えばスパッタリング法によりAl膜
を全面に形成した後、このAl膜をエッチングにより所
定形状にパターニングして上層配線44を形成する。次
に、例えばフォーミングガス中で約400℃の温度でア
ニールを行った後、プラズマCVD法により、例えばS
iN膜のようなパッシベーション膜45を形成する。次
に、図示は省略するが、このパッシベーション膜45の
所定部分をエッチング除去することによりボンディング
パッド用の開口を形成し、目的とするスタティックRA
Mを完成させる。
によるスタティックRAMの製造方法によれば、ドライ
バトランジスタQ1 のゲート電極G1 とアクセストラン
ジスタQ6 のワード線WLとの間隔および図示省略する
がもう一つのドライバトランジスタのゲート電極ともう
一つのアクセストランジスタのワード線WLとの間隔
を、フォトリソグラフィーの解像限界以下の寸法にする
ことができるので、メモリセルのサイズの縮小を図るこ
とができ、メモリセルの高集積密度化を図ることができ
る。また、この場合、セルレシオを大きくとることがで
きるので、メモリセルの安定動作を図ることができる。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
の実施形態において挙げた数値は、あくまで例に過ぎ
ず、これらに限定されるものではない。
この発明をスタティックRAMの製造に適用した場合に
ついて説明したが、この発明は、フォトリソグラフィー
の解像限界以下の寸法のパターンの形成が必要な各種の
半導体装置の製造に適用することが可能である。
導体装置の製造方法によれば、フォトリソグラフィーの
解像限界以下の寸法のパターンを形成することができ、
例えばスタティックRAMにおいてはメモリセルのサイ
ズを縮小することができる。
の製造方法を示す断面図である。
クRAMの製造方法を示す断面図である。
クRAMの製造方法を示す断面図である。
クRAMの製造方法を示す断面図である。
クRAMの製造方法を示す断面図である。
クRAMの製造方法を示す断面図である。
クRAMの製造方法を示す断面図である。
クRAMの製造方法を示す断面図である。
クRAMの製造方法を示す断面図である。
ックRAMの製造方法を示す断面図である。
ックRAMの製造方法を示す断面図である。
ックRAMの製造方法を示す断面図である。
の構造を示す平面図である。
セルを示す等価回路図である。
Claims (4)
- 【請求項1】 半導体基板の一方の主表面に第1の薄膜
を形成する工程と、 上記第1の薄膜上にマスク材料となる第2の薄膜を形成
する工程と、 上記第2の薄膜に一方向に第1の寸法を有する第1の開
口を形成する工程と、 上記第1の薄膜および上記第2の薄膜上に第3の薄膜を
形成した後、上記第3の薄膜をエッチバックすることに
より上記第1の開口の側面にスペーサを形成する工程
と、 上記スペーサおよび上記第2の薄膜をマスクとして上記
第1の薄膜をエッチングすることにより上記一方向に第
2の寸法を有する第2の開口を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項2】 上記第1の薄膜はポリサイドからなるこ
とを特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 半導体基板の一方の主表面に第1の薄膜
を形成する工程と、 上記第1の薄膜の表面を酸化することにより酸化膜から
なる第2の薄膜を形成する工程と、 上記第2の薄膜に一方向に第1の寸法を有する第1の開
口を形成する工程と、 上記第1の薄膜および上記第2の薄膜上に第3の薄膜を
形成した後、上記第3の薄膜をエッチバックすることに
より上記第1の開口の側面にスペーサを形成する工程
と、 上記スペーサおよび上記第2の薄膜をマスクとして上記
第1の薄膜をエッチングすることにより上記一方向に第
2の寸法を有する第2の開口を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項4】 上記第1の薄膜はポリサイドからなるこ
とを特徴とする請求項3記載の半導体装置の製造方法。
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---|---|---|---|
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Application Number | Priority Date | Filing Date | Title |
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JP23340395A JP3536469B2 (ja) | 1995-08-18 | 1995-08-18 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP3536469B2 JP3536469B2 (ja) | 2004-06-07 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009283953A (ja) * | 2000-09-26 | 2009-12-03 | Toshiba Corp | 半導体装置の製造方法 |
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US8421143B2 (en) | 2000-09-26 | 2013-04-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
-
1995
- 1995-08-18 JP JP23340395A patent/JP3536469B2/ja not_active Expired - Fee Related
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US9059300B2 (en) | 2000-09-26 | 2015-06-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
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