JPH0964203A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0964203A JPH0964203A JP7233403A JP23340395A JPH0964203A JP H0964203 A JPH0964203 A JP H0964203A JP 7233403 A JP7233403 A JP 7233403A JP 23340395 A JP23340395 A JP 23340395A JP H0964203 A JPH0964203 A JP H0964203A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- resist pattern
- mask
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 フォトリソグラフィーの解像限界以下の寸法
のパターンを形成することができ、これにより例えばス
タティックＲＡＭにおいてはメモリセルのサイズを縮小
することができる半導体装置の製造方法を提供する。 【解決手段】 微細パターンを形成する第１の薄膜３上
にエッチングのマスク材料となる第２の薄膜４を形成
し、その上に一方向に幅Ｌ１の開口部を有するレジスト
パターン５を形成する。レジストパターン５をマスクと
して第２の薄膜４をエッチングして開口Ｈ1 を形成す
る。次に、レジストパターン５を除去し、全面に第３の
薄膜を形成した後、第３の薄膜をエッチバックすること
により開口Ｈ1 の側面に幅Ｗ１のサイドウォールスペー
サ６を形成する。次に、第２の薄膜４およびサイドウォ
ールスペーサ６をマスクとして第１の薄膜３をエッチン
グすることにより幅Ｌ２（＝Ｌ１−２×Ｗ１）の開口Ｈ
2 を形成する。
のパターンを形成することができ、これにより例えばス
タティックＲＡＭにおいてはメモリセルのサイズを縮小
することができる半導体装置の製造方法を提供する。 【解決手段】 微細パターンを形成する第１の薄膜３上
にエッチングのマスク材料となる第２の薄膜４を形成
し、その上に一方向に幅Ｌ１の開口部を有するレジスト
パターン５を形成する。レジストパターン５をマスクと
して第２の薄膜４をエッチングして開口Ｈ1 を形成す
る。次に、レジストパターン５を除去し、全面に第３の
薄膜を形成した後、第３の薄膜をエッチバックすること
により開口Ｈ1 の側面に幅Ｗ１のサイドウォールスペー
サ６を形成する。次に、第２の薄膜４およびサイドウォ
ールスペーサ６をマスクとして第１の薄膜３をエッチン
グすることにより幅Ｌ２（＝Ｌ１−２×Ｗ１）の開口Ｈ
2 を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、例えばスタティックＲＡＭの製造に適用
して好適なものである。
造方法に関し、例えばスタティックＲＡＭの製造に適用
して好適なものである。
【０００２】
【従来の技術】ドライバトランジスタ上に薄膜トランジ
スタ（ＴＦＴ）からなる負荷トランジスタを積層した構
造のスタティックＲＡＭは、低消費電力でかつデータ保
持特性が良好であり、さらに積層により高集積化が可能
であるため、従来より注目されている。
スタ（ＴＦＴ）からなる負荷トランジスタを積層した構
造のスタティックＲＡＭは、低消費電力でかつデータ保
持特性が良好であり、さらに積層により高集積化が可能
であるため、従来より注目されている。
【０００３】図１３は、この種のスタティックＲＡＭの
メモリセルの一例を示す平面図である。
メモリセルの一例を示す平面図である。
【０００４】図１３において、符号１０１は半導体基板
に形成されたフィールド絶縁膜、１０２〜１０８はソー
ス領域またはドレイン領域として用いられるｎ+ 型の拡
散層、Ｇ1 、Ｇ2 はゲート電極、ＷＬはワード線を示
す。ゲート電極Ｇ1 と拡散層１０２、１０３とにより、
ｎチャネルＭＯＳトランジスタからなるドライバトラン
ジスタＱ1 が形成されている。同様に、ゲート電極Ｇ2
と拡散層１０４、１０５とにより、ｎチャネルＭＯＳト
ランジスタからなるドライバトランジスタＱ2 が形成さ
れている。また、ワード線ＷＬと拡散層１０３、１０６
とにより、ｎチャネルＭＯＳトランジスタからなるアク
セストランジスタＱ5 が形成され、ワード線ＷＬと拡散
層１０７、１０８とにより、ｎチャネルＭＯＳトランジ
スタからなるアクセストランジスタＱ6 が形成されてい
る。
に形成されたフィールド絶縁膜、１０２〜１０８はソー
ス領域またはドレイン領域として用いられるｎ+ 型の拡
散層、Ｇ1 、Ｇ2 はゲート電極、ＷＬはワード線を示
す。ゲート電極Ｇ1 と拡散層１０２、１０３とにより、
ｎチャネルＭＯＳトランジスタからなるドライバトラン
ジスタＱ1 が形成されている。同様に、ゲート電極Ｇ2
と拡散層１０４、１０５とにより、ｎチャネルＭＯＳト
ランジスタからなるドライバトランジスタＱ2 が形成さ
れている。また、ワード線ＷＬと拡散層１０３、１０６
とにより、ｎチャネルＭＯＳトランジスタからなるアク
セストランジスタＱ5 が形成され、ワード線ＷＬと拡散
層１０７、１０８とにより、ｎチャネルＭＯＳトランジ
スタからなるアクセストランジスタＱ6 が形成されてい
る。
【０００５】Ｃ101 〜Ｃ103 はベリッドコンタクト（bu
ried contact) 用のコンタクトホールを示す。そして、
ドライバトランジスタＱ1 のゲート電極Ｇ1 の一端はこ
のコンタクトホールＣ101 を通じてドライバトランジス
タＱ2 の拡散層１０４にコンタクトしており、他端はコ
ンタクトホールＣ102 を通じてアクセストランジスタＱ
6 の拡散層１０７にコンタクトしている。また、ドライ
バトランジスタＱ2 のゲート電極Ｇ2 は、コンタクトホ
ールＣ103 を通じてドライバトランジスタＱ1およびア
クセストランジスタＱ5 の拡散層１０３にコンタクトし
ている。
ried contact) 用のコンタクトホールを示す。そして、
ドライバトランジスタＱ1 のゲート電極Ｇ1 の一端はこ
のコンタクトホールＣ101 を通じてドライバトランジス
タＱ2 の拡散層１０４にコンタクトしており、他端はコ
ンタクトホールＣ102 を通じてアクセストランジスタＱ
6 の拡散層１０７にコンタクトしている。また、ドライ
バトランジスタＱ2 のゲート電極Ｇ2 は、コンタクトホ
ールＣ103 を通じてドライバトランジスタＱ1およびア
クセストランジスタＱ5 の拡散層１０３にコンタクトし
ている。
【０００６】図示は省略するが、ドライバトランジスタ
Ｑ1 、Ｑ2 上に層間絶縁膜を介して薄膜トランジスタか
らなる負荷トランジスタＱ3 、Ｑ4 が形成されている。
Ｑ1 、Ｑ2 上に層間絶縁膜を介して薄膜トランジスタか
らなる負荷トランジスタＱ3 、Ｑ4 が形成されている。
【０００７】図１４は、図１３に示すメモリセルの等価
回路図である。図１４において、ＶDD、ＶSSは電源、Ｂ
Ｌ、ＢＬバーはビット線を示す。
回路図である。図１４において、ＶDD、ＶSSは電源、Ｂ
Ｌ、ＢＬバーはビット線を示す。
【０００８】
【発明が解決しようとする課題】上述のように構成され
たメモリセルのサイズの縮小のためには、ドライバトラ
ンジスタＱ1 、Ｑ2 のチャネル幅の縮小、アクセストラ
ンジスタＱ5 、Ｑ6 のゲート長の縮小、ドライバトラン
ジスタＱ1 のゲート電極Ｇ1 とアクセストランジスタＱ
6 のワード線ＷＬとの間隔およびドライバトランジスタ
Ｑ2 のゲート電極Ｇ2 とアクセストランジスタＱ5 のワ
ード線ＷＬとの間隔の縮小が有効である。
たメモリセルのサイズの縮小のためには、ドライバトラ
ンジスタＱ1 、Ｑ2 のチャネル幅の縮小、アクセストラ
ンジスタＱ5 、Ｑ6 のゲート長の縮小、ドライバトラン
ジスタＱ1 のゲート電極Ｇ1 とアクセストランジスタＱ
6 のワード線ＷＬとの間隔およびドライバトランジスタ
Ｑ2 のゲート電極Ｇ2 とアクセストランジスタＱ5 のワ
ード線ＷＬとの間隔の縮小が有効である。
【０００９】しかしながら、メモリセルを低電圧で安定
動作させるためには、セルレシオ（＝ドライバトランジ
スタのβ／アクセストランジスタのβ）を大きくとる必
要があるので、ドライバトランジスタＱ1 、Ｑ2 のチャ
ネル幅をむやみに縮小することはできない。
動作させるためには、セルレシオ（＝ドライバトランジ
スタのβ／アクセストランジスタのβ）を大きくとる必
要があるので、ドライバトランジスタＱ1 、Ｑ2 のチャ
ネル幅をむやみに縮小することはできない。
【００１０】また、アクセストランジスタＱ5 、Ｑ6 の
ゲート長の縮小は、メモリセルの高速動作の点において
有効であるが、セルレシオを確保するためには、ドライ
バトランジスタＱ1 、Ｑ2 のチャネル幅を大きくする必
要があることから、メモリセルのサイズを縮小すること
ができない。
ゲート長の縮小は、メモリセルの高速動作の点において
有効であるが、セルレシオを確保するためには、ドライ
バトランジスタＱ1 、Ｑ2 のチャネル幅を大きくする必
要があることから、メモリセルのサイズを縮小すること
ができない。
【００１１】次に、ドライバトランジスタＱ1 のゲート
電極Ｇ1 とアクセストランジスタＱ6 のワード線ＷＬと
の間隔およびドライバトランジスタＱ2 のゲート電極Ｇ
2 とアクセストランジスタＱ5 のワード線ＷＬとの間隔
は、フォトリソグラフィーの解像限界によって決まるた
め、この解像限界を越えてドライバトランジスタＱ1の
ゲート電極Ｇ1 とアクセストランジスタＱ6 のワード線
ＷＬとの間隔およびドライバトランジスタＱ2 のゲート
電極Ｇ2 とアクセストランジスタＱ5 のワード線ＷＬと
の間隔を縮小することは困難である。なお、フォトリソ
グラフィーの解像限界ｌmin は、光源の波長λおよび開
口数ＮＡを用いて、ｌmin ＝Ｋλ／ＮＡと表される。こ
こで、Ｋはフォトレジストや現像条件などの製造条件に
より決まる定数である。
電極Ｇ1 とアクセストランジスタＱ6 のワード線ＷＬと
の間隔およびドライバトランジスタＱ2 のゲート電極Ｇ
2 とアクセストランジスタＱ5 のワード線ＷＬとの間隔
は、フォトリソグラフィーの解像限界によって決まるた
め、この解像限界を越えてドライバトランジスタＱ1の
ゲート電極Ｇ1 とアクセストランジスタＱ6 のワード線
ＷＬとの間隔およびドライバトランジスタＱ2 のゲート
電極Ｇ2 とアクセストランジスタＱ5 のワード線ＷＬと
の間隔を縮小することは困難である。なお、フォトリソ
グラフィーの解像限界ｌmin は、光源の波長λおよび開
口数ＮＡを用いて、ｌmin ＝Ｋλ／ＮＡと表される。こ
こで、Ｋはフォトレジストや現像条件などの製造条件に
より決まる定数である。
【００１２】上述の問題を回避し、メモリセルのサイズ
を縮小する方法として、ドライバトランジスタとアクセ
ストランジスタとを重ねる方法が提案されている(IEDM
Tech. Dig., pp.809-812, 1993) 。この方法によれば、
ドライバトランジスタのゲート電極を形成した後、Ｓｉ
基板表面を再度熱酸化してゲート酸化膜を形成し、別層
でワード線を形成する。この方法は、ドライバトランジ
スタの形成時のエッチングで照射損傷の入ったＳｉ基板
表面に再度ゲート酸化膜を形成する必要があること、ド
ライバトランジスタの配線層とアクセストランジスタの
配線層とを電気的に分離するため、アクセストランジス
タの配線層形成前にドライバトランジスタのゲート電極
を絶縁膜で覆うことが必要であるため、製造工程が複雑
になるという欠点がある。
を縮小する方法として、ドライバトランジスタとアクセ
ストランジスタとを重ねる方法が提案されている(IEDM
Tech. Dig., pp.809-812, 1993) 。この方法によれば、
ドライバトランジスタのゲート電極を形成した後、Ｓｉ
基板表面を再度熱酸化してゲート酸化膜を形成し、別層
でワード線を形成する。この方法は、ドライバトランジ
スタの形成時のエッチングで照射損傷の入ったＳｉ基板
表面に再度ゲート酸化膜を形成する必要があること、ド
ライバトランジスタの配線層とアクセストランジスタの
配線層とを電気的に分離するため、アクセストランジス
タの配線層形成前にドライバトランジスタのゲート電極
を絶縁膜で覆うことが必要であるため、製造工程が複雑
になるという欠点がある。
【００１３】したがって、この発明の目的は、フォトリ
ソグラフィーの解像限界以下の寸法のパターンを形成す
ることができ、例えばスタティックＲＡＭにおいてはメ
モリセルのサイズの縮小を図ることができる半導体装置
の製造方法を提供するものである。
ソグラフィーの解像限界以下の寸法のパターンを形成す
ることができ、例えばスタティックＲＡＭにおいてはメ
モリセルのサイズの縮小を図ることができる半導体装置
の製造方法を提供するものである。
【００１４】
【課題を解決するための手段】上記目的を解決するため
に、この発明における第１の発明は、半導体基板の一方
の主表面に第１の薄膜を形成する工程と、第１の薄膜上
にマスク材料となる第２の薄膜を形成する工程と、第２
の薄膜に一方向に第１の寸法を有する第１の開口を形成
する工程と、第１の薄膜および第２の薄膜上に第３の薄
膜を形成した後、第３の薄膜をエッチバックすることに
より第１の開口の側面にスペーサを形成する工程と、ス
ペーサおよび第２の薄膜をマスクとして第１の薄膜をエ
ッチングすることにより一方向に第２の寸法を有する第
２の開口を形成する工程とを有することを特徴とする半
導体装置の製造方法である。
に、この発明における第１の発明は、半導体基板の一方
の主表面に第１の薄膜を形成する工程と、第１の薄膜上
にマスク材料となる第２の薄膜を形成する工程と、第２
の薄膜に一方向に第１の寸法を有する第１の開口を形成
する工程と、第１の薄膜および第２の薄膜上に第３の薄
膜を形成した後、第３の薄膜をエッチバックすることに
より第１の開口の側面にスペーサを形成する工程と、ス
ペーサおよび第２の薄膜をマスクとして第１の薄膜をエ
ッチングすることにより一方向に第２の寸法を有する第
２の開口を形成する工程とを有することを特徴とする半
導体装置の製造方法である。
【００１５】この発明における第１の発明の一実施形態
においては、第１の薄膜はポリサイドからなるが、他の
材料からなるものであってもよい。また、第２の薄膜お
よび第３の薄膜は第１の薄膜のエッチングの際にマスク
となればどのような材料からなるものであってもよい
が、具体的には例えば酸化膜が用いられる。
においては、第１の薄膜はポリサイドからなるが、他の
材料からなるものであってもよい。また、第２の薄膜お
よび第３の薄膜は第１の薄膜のエッチングの際にマスク
となればどのような材料からなるものであってもよい
が、具体的には例えば酸化膜が用いられる。
【００１６】この発明における第２の発明は、半導体基
板の一方の主表面に第１の薄膜を形成する工程と、第１
の薄膜の表面を酸化することにより酸化膜からなる第２
の薄膜を形成する工程と、第２の薄膜に一方向に第１の
寸法を有する第１の開口を形成する工程と、第１の薄膜
および第２の薄膜上に第３の薄膜を形成した後、第３の
薄膜をエッチバックすることにより第１の開口の側面に
スペーサを形成する工程と、スペーサおよび第２の薄膜
をマスクとして第１の薄膜をエッチングすることにより
一方向に第２の寸法を有する第２の開口を形成する工程
とを有することを特徴とする半導体装置の製造方法であ
る。
板の一方の主表面に第１の薄膜を形成する工程と、第１
の薄膜の表面を酸化することにより酸化膜からなる第２
の薄膜を形成する工程と、第２の薄膜に一方向に第１の
寸法を有する第１の開口を形成する工程と、第１の薄膜
および第２の薄膜上に第３の薄膜を形成した後、第３の
薄膜をエッチバックすることにより第１の開口の側面に
スペーサを形成する工程と、スペーサおよび第２の薄膜
をマスクとして第１の薄膜をエッチングすることにより
一方向に第２の寸法を有する第２の開口を形成する工程
とを有することを特徴とする半導体装置の製造方法であ
る。
【００１７】この発明における第２の発明の一実施形態
においては、第１の薄膜はポリサイドからなるが、他の
材料からなるものであってもよい。また、第３の薄膜は
第１の薄膜のエッチングの際にマスクとなればどのよう
な材料からなるものであってもよいが、具体的には例え
ば酸化膜が用いられる。
においては、第１の薄膜はポリサイドからなるが、他の
材料からなるものであってもよい。また、第３の薄膜は
第１の薄膜のエッチングの際にマスクとなればどのよう
な材料からなるものであってもよいが、具体的には例え
ば酸化膜が用いられる。
【００１８】上述したこの発明による半導体装置の製造
方法によれば、フォトリソグラフィーの解像限界以下の
寸法を有するパターンを形成することができる。
方法によれば、フォトリソグラフィーの解像限界以下の
寸法を有するパターンを形成することができる。
【００１９】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明をする。
て図面を参照しながら説明をする。
【００２０】図１はこの発明の第１の実施形態による半
導体装置の製造方法を示す断面図である。
導体装置の製造方法を示す断面図である。
【００２１】この第１の実施形態による半導体装置の製
造方法においては、まず、図１Ａに示すように、半導体
基板１の表面に絶縁膜２を形成する。次に、最終的にフ
ォトリソグラフィーの解像限界以下の寸法のスペースを
形成すべき第１の薄膜３を全面に形成する。次に、マス
ク材料となる第２の薄膜４を全面に形成する。この第２
の薄膜４の材料としては、第１の薄膜３に対してエッチ
ングの選択比が大きくとれるような材料が選ばれる。次
に、一方向に幅がＬ１の開口部を有するレジストパター
ン５を第２の薄膜４上に形成する。このとき、幅Ｌ１は
フォトリソグラフィーの解像限界とほぼ同一としてもよ
いしそれよりも多少大きくてもよい。
造方法においては、まず、図１Ａに示すように、半導体
基板１の表面に絶縁膜２を形成する。次に、最終的にフ
ォトリソグラフィーの解像限界以下の寸法のスペースを
形成すべき第１の薄膜３を全面に形成する。次に、マス
ク材料となる第２の薄膜４を全面に形成する。この第２
の薄膜４の材料としては、第１の薄膜３に対してエッチ
ングの選択比が大きくとれるような材料が選ばれる。次
に、一方向に幅がＬ１の開口部を有するレジストパター
ン５を第２の薄膜４上に形成する。このとき、幅Ｌ１は
フォトリソグラフィーの解像限界とほぼ同一としてもよ
いしそれよりも多少大きくてもよい。
【００２２】次に、図１Ｂに示すように、レジストパタ
ーン５をマスクとして第２の薄膜４をエッチングするこ
とにより開口Ｈ1 を形成した後、レジストパターン５を
除去する。次に、全面に第３の薄膜（図示せず）を形成
した後、この第３の薄膜を半導体基板１の表面に対して
垂直方向にエッチバックすることにより、開口Ｈ1 の側
面に第３の薄膜の材料からなるサイドウォールスペーサ
６を形成する。このとき、サイドウォールスペーサ６の
幅Ｗ１は、後に第１の薄膜３に形成される微細スペース
の幅をＬ２とすると、Ｌ２＝Ｌ１−２×Ｗ１となるよう
に選ばれる。
ーン５をマスクとして第２の薄膜４をエッチングするこ
とにより開口Ｈ1 を形成した後、レジストパターン５を
除去する。次に、全面に第３の薄膜（図示せず）を形成
した後、この第３の薄膜を半導体基板１の表面に対して
垂直方向にエッチバックすることにより、開口Ｈ1 の側
面に第３の薄膜の材料からなるサイドウォールスペーサ
６を形成する。このとき、サイドウォールスペーサ６の
幅Ｗ１は、後に第１の薄膜３に形成される微細スペース
の幅をＬ２とすると、Ｌ２＝Ｌ１−２×Ｗ１となるよう
に選ばれる。
【００２３】次に、図１Ｃに示すように、所定形状にレ
ジストパターン７を形成する。
ジストパターン７を形成する。
【００２４】次に、レジストパターン７をマスクとして
第２の薄膜４をエッチングし、開口（図示せず）を形成
する。次に、レジストパターン７を除去した後、第２の
薄膜４およびサイドウォールスペーサ６をマスクとし
て、第１の薄膜３をエッチングすることにより、図１Ｄ
に示すように、開口Ｈ2 、Ｈ3 を形成する。この後、第
２の薄膜４およびサイドウォールスペーサ６をエッチン
グ除去する。このとき、開口Ｈ2 の幅Ｌ２はＬ１−２×
Ｗ１となり、フォトリソグラフィーの解像限界よりも２
×Ｗ１だけ小さくなる。
第２の薄膜４をエッチングし、開口（図示せず）を形成
する。次に、レジストパターン７を除去した後、第２の
薄膜４およびサイドウォールスペーサ６をマスクとし
て、第１の薄膜３をエッチングすることにより、図１Ｄ
に示すように、開口Ｈ2 、Ｈ3 を形成する。この後、第
２の薄膜４およびサイドウォールスペーサ６をエッチン
グ除去する。このとき、開口Ｈ2 の幅Ｌ２はＬ１−２×
Ｗ１となり、フォトリソグラフィーの解像限界よりも２
×Ｗ１だけ小さくなる。
【００２５】以上説明したように、この第１の実施形態
による半導体装置の製造方法によれば、フォトリソグラ
フィーの解像限界よりも小さい寸法の微細スペースを第
１の薄膜３に形成することができる。
による半導体装置の製造方法によれば、フォトリソグラ
フィーの解像限界よりも小さい寸法の微細スペースを第
１の薄膜３に形成することができる。
【００２６】次に、この発明の第２の実施形態について
説明をする。この第２の実施形態は、すでに述べた、ド
ライバトランジスタ上にＴＦＴからなる負荷トランジス
タを積層した構造のスタティックＲＡＭの製造にこの発
明を適用したものである。このスタティックＲＡＭのメ
モリセルの構造は、例えば、図１３に示したものと同一
である。
説明をする。この第２の実施形態は、すでに述べた、ド
ライバトランジスタ上にＴＦＴからなる負荷トランジス
タを積層した構造のスタティックＲＡＭの製造にこの発
明を適用したものである。このスタティックＲＡＭのメ
モリセルの構造は、例えば、図１３に示したものと同一
である。
【００２７】図２から図１２は、この発明の第２の実施
形態によるスタティックＲＡＭの製造方法を示す断面図
である。
形態によるスタティックＲＡＭの製造方法を示す断面図
である。
【００２８】この第２の実施形態によるスタティックＲ
ＡＭの製造方法においては、まず、図２に示すように、
例えばｎ型シリコン（Ｓｉ）基板のような半導体基板１
１中にｎウェル１２およびｐウェル１３を互いに隣接し
て形成する。これらのｎウェル１２およびｐウェル１３
は具体的には例えば次のようにして形成する。すなわ
ち、まず、半導体基板１１の表面を熱酸化することによ
り酸化膜（図示せず）を形成する。次に、この酸化膜上
にｐウェル形成領域の表面を覆う所定形状のレジストパ
ターン（図示せず）を形成し、このレジストパターンを
マスクとして、例えばイオン注入法によりリン（Ｐ）の
ようなｎ型不純物を例えば注入エネルギー５０ｋｅＶ、
ドーズ量（１〜１０）×１０12ｃｍ-2の条件でドープす
る。次に、このレジストパターンを除去した後、ｎウェ
ル形成領域の表面を覆う所定形状のレジストパターンを
酸化膜上に形成し、このレジストパターンをマスクとし
て、例えばイオン注入法によりホウ素（Ｂ）のようなｐ
型不純物を例えば注入エネルギー３０ｋｅＶ、ドーズ量
（１〜１０）×１０12ｃｍ-2の条件でドープする。次
に、このレジストパターンを除去した後、例えば１１５
０℃の温度で３時間の熱処理をすることにより注入不純
物の電気的活性化を行う。これによって、ｎ型不純物を
ドープした領域にｎウェル１２が形成され、ｐ型不純物
をドープした領域にｐウェル１３が形成される。
ＡＭの製造方法においては、まず、図２に示すように、
例えばｎ型シリコン（Ｓｉ）基板のような半導体基板１
１中にｎウェル１２およびｐウェル１３を互いに隣接し
て形成する。これらのｎウェル１２およびｐウェル１３
は具体的には例えば次のようにして形成する。すなわ
ち、まず、半導体基板１１の表面を熱酸化することによ
り酸化膜（図示せず）を形成する。次に、この酸化膜上
にｐウェル形成領域の表面を覆う所定形状のレジストパ
ターン（図示せず）を形成し、このレジストパターンを
マスクとして、例えばイオン注入法によりリン（Ｐ）の
ようなｎ型不純物を例えば注入エネルギー５０ｋｅＶ、
ドーズ量（１〜１０）×１０12ｃｍ-2の条件でドープす
る。次に、このレジストパターンを除去した後、ｎウェ
ル形成領域の表面を覆う所定形状のレジストパターンを
酸化膜上に形成し、このレジストパターンをマスクとし
て、例えばイオン注入法によりホウ素（Ｂ）のようなｐ
型不純物を例えば注入エネルギー３０ｋｅＶ、ドーズ量
（１〜１０）×１０12ｃｍ-2の条件でドープする。次
に、このレジストパターンを除去した後、例えば１１５
０℃の温度で３時間の熱処理をすることにより注入不純
物の電気的活性化を行う。これによって、ｎ型不純物を
ドープした領域にｎウェル１２が形成され、ｐ型不純物
をドープした領域にｐウェル１３が形成される。
【００２９】次に、半導体基板１１の表面に形成された
酸化膜をエッチング除去した後、例えば選択酸化法（Ｌ
ＯＣＯＳ法）により素子間分離を行う。すなわち、ま
ず、半導体基板１１の表面に熱酸化によりパッド酸化膜
（図示せず）を形成する。次に、このパッド酸化膜の全
面に窒化シリコン（Ｓｉ3 Ｎ4 ）膜を形成し、これをエ
ッチングすることにより所定形状にパターニングする。
次に、このＳｉ3 Ｎ4 膜を酸化マスクとして半導体基板
１１の表面を選択的に熱酸化することにより、例えば厚
さ約４００ｎｍのフィールド絶縁膜１４を形成し素子間
分離を行う。この際、ｐウェル１３の部分においては、
あらかじめｐウェル１３の選択酸化部中にイオン注入さ
れてあった例えばＢのようなｐ型不純物が拡散して、フ
ィールド絶縁膜１４の下側に例えばｐ+ 型のチャネルス
トップ領域１５が形成される。次に、Ｓｉ3 Ｎ4 膜をエ
ッチング除去し、さらにパッド酸化膜をエッチング除去
して半導体基板１１の表面を露出させる。次に、フィー
ルド絶縁膜１４で囲まれた活性領域の表面を熱酸化する
ことにより酸化膜（図示せず）を形成した後、イオン注
入法によりＢのようなｐ型不純物を半導体基板１１中に
ドープすることによりしきい値電圧の調整を行う。次
に、この酸化膜をエッチング除去した後、フィールド絶
縁膜１４で囲まれた活性領域の表面を熱酸化することに
より例えば厚さ約１６ｎｍのＳｉＯ2 膜のようなゲート
絶縁膜１６を形成する。次に、図示省略した所定形状の
レジストパターンをマスクとして、所定部分におけるゲ
ート絶縁膜１６を、例えばバッファードフッ酸でエッチ
ングすることにより基板コンタクト部、すなわちベリッ
ドコンタクト用のコンタクトホールＣ1 を形成する。
酸化膜をエッチング除去した後、例えば選択酸化法（Ｌ
ＯＣＯＳ法）により素子間分離を行う。すなわち、ま
ず、半導体基板１１の表面に熱酸化によりパッド酸化膜
（図示せず）を形成する。次に、このパッド酸化膜の全
面に窒化シリコン（Ｓｉ3 Ｎ4 ）膜を形成し、これをエ
ッチングすることにより所定形状にパターニングする。
次に、このＳｉ3 Ｎ4 膜を酸化マスクとして半導体基板
１１の表面を選択的に熱酸化することにより、例えば厚
さ約４００ｎｍのフィールド絶縁膜１４を形成し素子間
分離を行う。この際、ｐウェル１３の部分においては、
あらかじめｐウェル１３の選択酸化部中にイオン注入さ
れてあった例えばＢのようなｐ型不純物が拡散して、フ
ィールド絶縁膜１４の下側に例えばｐ+ 型のチャネルス
トップ領域１５が形成される。次に、Ｓｉ3 Ｎ4 膜をエ
ッチング除去し、さらにパッド酸化膜をエッチング除去
して半導体基板１１の表面を露出させる。次に、フィー
ルド絶縁膜１４で囲まれた活性領域の表面を熱酸化する
ことにより酸化膜（図示せず）を形成した後、イオン注
入法によりＢのようなｐ型不純物を半導体基板１１中に
ドープすることによりしきい値電圧の調整を行う。次
に、この酸化膜をエッチング除去した後、フィールド絶
縁膜１４で囲まれた活性領域の表面を熱酸化することに
より例えば厚さ約１６ｎｍのＳｉＯ2 膜のようなゲート
絶縁膜１６を形成する。次に、図示省略した所定形状の
レジストパターンをマスクとして、所定部分におけるゲ
ート絶縁膜１６を、例えばバッファードフッ酸でエッチ
ングすることにより基板コンタクト部、すなわちベリッ
ドコンタクト用のコンタクトホールＣ1 を形成する。
【００３０】次に、図３に示すように、ＣＶＤ法により
全面に例えば厚さ約１００ｎｍの多結晶Ｓｉ膜１７を約
６２０℃の温度で形成する。次に、この多結晶Ｓｉ膜１
７に、例えば拡散源にＰＯＣｌ3 を用いた熱拡散法によ
り、Ｐを高濃度にドープして低抵抗化する。また、この
とき、コンタクトホールＣ1 の部分におけるｐウェル１
３中にＰが拡散してｎ型の拡散層１８が形成される。次
に、この熱拡散の際に多結晶Ｓｉ膜１７の表面に形成さ
れたリンガラスをエッチング除去した後、多結晶Ｓｉ膜
１７上にスパッタリング法やＣＶＤ法により、例えば厚
さ約１００ｎｍのタングステンシリサイド（ＷＳｉ2 ）
膜１９を形成する。次に、ＣＶＤ法などにより全面に、
例えば厚さ約２００ｎｍのＳｉＯ2 膜のような層間絶縁
膜２０を形成する。
全面に例えば厚さ約１００ｎｍの多結晶Ｓｉ膜１７を約
６２０℃の温度で形成する。次に、この多結晶Ｓｉ膜１
７に、例えば拡散源にＰＯＣｌ3 を用いた熱拡散法によ
り、Ｐを高濃度にドープして低抵抗化する。また、この
とき、コンタクトホールＣ1 の部分におけるｐウェル１
３中にＰが拡散してｎ型の拡散層１８が形成される。次
に、この熱拡散の際に多結晶Ｓｉ膜１７の表面に形成さ
れたリンガラスをエッチング除去した後、多結晶Ｓｉ膜
１７上にスパッタリング法やＣＶＤ法により、例えば厚
さ約１００ｎｍのタングステンシリサイド（ＷＳｉ2 ）
膜１９を形成する。次に、ＣＶＤ法などにより全面に、
例えば厚さ約２００ｎｍのＳｉＯ2 膜のような層間絶縁
膜２０を形成する。
【００３１】次に、図４に示すように、後述するメモリ
セルのドライバトランジスタＱ1 とアクセストランジス
タＱ6 のワード線ＷＬとの間の領域に対応する部分に開
口を有する所定形状のレジストパターン２１を層間絶縁
膜２０上に形成した後、このレジストパターン２１をマ
スクとして層間絶縁膜２０を例えば反応性イオンエッチ
ング（ＲＩＥ）法などで異方性エッチングすることによ
り開口２２ａ、２２ｂを形成する。これらの開口２２
ａ、２２ｂの一方向における幅Ｌ１は、フォトリソグラ
フィーの解像限界と同程度としてもよいし、それよりも
大きくしてもよい。
セルのドライバトランジスタＱ1 とアクセストランジス
タＱ6 のワード線ＷＬとの間の領域に対応する部分に開
口を有する所定形状のレジストパターン２１を層間絶縁
膜２０上に形成した後、このレジストパターン２１をマ
スクとして層間絶縁膜２０を例えば反応性イオンエッチ
ング（ＲＩＥ）法などで異方性エッチングすることによ
り開口２２ａ、２２ｂを形成する。これらの開口２２
ａ、２２ｂの一方向における幅Ｌ１は、フォトリソグラ
フィーの解像限界と同程度としてもよいし、それよりも
大きくしてもよい。
【００３２】次に、レジストパターン２１を除去する。
次に、図５に示すように、ＣＶＤ法などにより全面に例
えばＳｉＯ2 膜を形成した後、例えばＲＩＥ法により半
導体基板１１の表面に対して垂直方向にエッチバックす
ることにより、開口２２ａ、２２ｂの側面にＳｉＯ2 か
らなるサイドウォールスペーサ２３を形成する。このサ
イドウォールスペーサ２３の幅Ｗ１は、開口２２ａ、２
２ｂの一方向における幅Ｌ１とドライバトランジスタＱ
1 のゲート電極とアクセストランジスタＱ6 のワード線
ＷＬとの最終的な間隔Ｌ２を考慮して設計する。
次に、図５に示すように、ＣＶＤ法などにより全面に例
えばＳｉＯ2 膜を形成した後、例えばＲＩＥ法により半
導体基板１１の表面に対して垂直方向にエッチバックす
ることにより、開口２２ａ、２２ｂの側面にＳｉＯ2 か
らなるサイドウォールスペーサ２３を形成する。このサ
イドウォールスペーサ２３の幅Ｗ１は、開口２２ａ、２
２ｂの一方向における幅Ｌ１とドライバトランジスタＱ
1 のゲート電極とアクセストランジスタＱ6 のワード線
ＷＬとの最終的な間隔Ｌ２を考慮して設計する。
【００３３】次に、図６に示すように、所定形状にレジ
ストパターン２４を形成する。
ストパターン２４を形成する。
【００３４】次に、レジストパターン２４をマスクとし
て層間絶縁膜２０をＲＩＥ法などにより異方性エッチン
グする。次に、レジストパターン２４を除去した後、層
間絶縁膜２０をマスクとしてＷＳｉ2 膜１９および多結
晶Ｓｉ膜１７を順次異方性エッチングする。これによっ
て、図７に示すように、多結晶Ｓｉ膜１７およびＷＳｉ
2 膜１９からなる、ドライバトランジスタＱ1 のゲート
電極Ｇ1 、ワード線ＷＬ、ワード線ＷＬ´、周辺回路の
トランジスタのゲート電極Ｇ´1 、Ｇ´2 、およびその
他の配線（図示せず）が形成される。このとき、ゲート
電極Ｇ1 とワード線ＷＬとの間隔Ｌ２は、サイドウォー
ルスペーサ２３の幅をＷ１とするとＬ２＝Ｌ１−２×Ｗ
１となり、Ｌ１よりも小さくなる。また、図示は省略す
るが、もう一つのドライバトランジスタのゲート電極と
もう一つのアクセストランジスタのワード線ＷＬとの間
隔も同様に小さくなる。
て層間絶縁膜２０をＲＩＥ法などにより異方性エッチン
グする。次に、レジストパターン２４を除去した後、層
間絶縁膜２０をマスクとしてＷＳｉ2 膜１９および多結
晶Ｓｉ膜１７を順次異方性エッチングする。これによっ
て、図７に示すように、多結晶Ｓｉ膜１７およびＷＳｉ
2 膜１９からなる、ドライバトランジスタＱ1 のゲート
電極Ｇ1 、ワード線ＷＬ、ワード線ＷＬ´、周辺回路の
トランジスタのゲート電極Ｇ´1 、Ｇ´2 、およびその
他の配線（図示せず）が形成される。このとき、ゲート
電極Ｇ1 とワード線ＷＬとの間隔Ｌ２は、サイドウォー
ルスペーサ２３の幅をＷ１とするとＬ２＝Ｌ１−２×Ｗ
１となり、Ｌ１よりも小さくなる。また、図示は省略す
るが、もう一つのドライバトランジスタのゲート電極と
もう一つのアクセストランジスタのワード線ＷＬとの間
隔も同様に小さくなる。
【００３５】次に、図８に示すように、ｎウェル１２の
部分の表面をレジストパターン（図示せず）で覆った状
態で、ゲート電極Ｇ1 、Ｇ´1 、ワード線ＷＬおよびワ
ード線ＷＬ´をマスクとして、ｐウェル１３中に、例え
ばイオン注入法により、ヒ素（Ａｓ）のようなｎ型不純
物を例えばドーズ量（１〜５）×１０13ｃｍ-2の条件で
ドープする。次に、このｎ型不純物のイオン注入に用い
たレジストパターンを除去した後、ｐウェル１３の部分
の表面をレジストパターン（図示せず）で覆った状態
で、ゲート電極Ｇ´2 をマスクとして、ｎウェル１２中
に、例えばイオン注入法により、Ｂのようなｐ型不純物
を例えばドーズ量（０．５〜５）×１０13ｃｍ-2の条件
でドープする。次に、このレジストパターンを除去した
後、ＣＶＤ法により全面に例えば厚さ約１５０ｎｍのＳ
ｉＯ2 膜を形成した後、このＳｉＯ2 膜を例えばＲＩＥ
法などにより半導体基板１１の表面と垂直方向にエッチ
バックしてゲート電極Ｇ1 、Ｇ´1 、Ｇ´2 、ワード線
ＷＬおよびワード線ＷＬ´の側面にサイドウォールスペ
ーサ２５を形成する。
部分の表面をレジストパターン（図示せず）で覆った状
態で、ゲート電極Ｇ1 、Ｇ´1 、ワード線ＷＬおよびワ
ード線ＷＬ´をマスクとして、ｐウェル１３中に、例え
ばイオン注入法により、ヒ素（Ａｓ）のようなｎ型不純
物を例えばドーズ量（１〜５）×１０13ｃｍ-2の条件で
ドープする。次に、このｎ型不純物のイオン注入に用い
たレジストパターンを除去した後、ｐウェル１３の部分
の表面をレジストパターン（図示せず）で覆った状態
で、ゲート電極Ｇ´2 をマスクとして、ｎウェル１２中
に、例えばイオン注入法により、Ｂのようなｐ型不純物
を例えばドーズ量（０．５〜５）×１０13ｃｍ-2の条件
でドープする。次に、このレジストパターンを除去した
後、ＣＶＤ法により全面に例えば厚さ約１５０ｎｍのＳ
ｉＯ2 膜を形成した後、このＳｉＯ2 膜を例えばＲＩＥ
法などにより半導体基板１１の表面と垂直方向にエッチ
バックしてゲート電極Ｇ1 、Ｇ´1 、Ｇ´2 、ワード線
ＷＬおよびワード線ＷＬ´の側面にサイドウォールスペ
ーサ２５を形成する。
【００３６】次に、ｎウェル１２の部分の表面をレジス
トパターン（図示せず）で覆った状態で、サイドウォー
ルスペーサ２５、ゲート電極Ｇ1 、Ｇ´1 、ワード線Ｗ
Ｌおよびワード線ＷＬ´をマスクとして、ｐウェル１３
中に例えばイオン注入法によりＡｓのようなｎ型不純物
を例えばドーズ量（１〜５）×１０15ｃｍ-2の条件でド
ープする。次に、このｎ型不純物のイオン注入に用いた
レジストパターンを除去した後、ｐウェル１３の部分の
表面をレジストパターン（図示せず）で覆った状態で、
サイドウォールスペーサ２５およびゲート電極Ｇ´2 を
マスクとして、ｎウェル１２中に例えばイオン注入法に
よりＢのようなｐ型不純物を例えばドーズ量（１〜５）
×１０15ｃｍ-2の条件でドープする。次に、このレジス
トパターンを除去した後、必要に応じて注入不純物の電
気的活性化のため熱処理を行う。これによって、ｎ型不
純物をドープした領域にサイドウォールスペーサ２５に
対して自己整合的にｎ+ 型の拡散層２６が形成される。
このｎ+ 型の拡散層２６は、サイドウォールスペーサ２
５の下側の部分にｎ- 型の低不純物濃度部２６ａを有す
る。同様に、ｐ型不純物をドープした領域にサイドウォ
ールスペーサ２５に対して自己整合的にｐ+ 型の拡散層
２７が形成される。このｐ+ 型の拡散層２７は、サイド
ウォールスペーサ２５の下側の部分にｐ- 型の低不純物
濃度部２７ａを有する。
トパターン（図示せず）で覆った状態で、サイドウォー
ルスペーサ２５、ゲート電極Ｇ1 、Ｇ´1 、ワード線Ｗ
Ｌおよびワード線ＷＬ´をマスクとして、ｐウェル１３
中に例えばイオン注入法によりＡｓのようなｎ型不純物
を例えばドーズ量（１〜５）×１０15ｃｍ-2の条件でド
ープする。次に、このｎ型不純物のイオン注入に用いた
レジストパターンを除去した後、ｐウェル１３の部分の
表面をレジストパターン（図示せず）で覆った状態で、
サイドウォールスペーサ２５およびゲート電極Ｇ´2 を
マスクとして、ｎウェル１２中に例えばイオン注入法に
よりＢのようなｐ型不純物を例えばドーズ量（１〜５）
×１０15ｃｍ-2の条件でドープする。次に、このレジス
トパターンを除去した後、必要に応じて注入不純物の電
気的活性化のため熱処理を行う。これによって、ｎ型不
純物をドープした領域にサイドウォールスペーサ２５に
対して自己整合的にｎ+ 型の拡散層２６が形成される。
このｎ+ 型の拡散層２６は、サイドウォールスペーサ２
５の下側の部分にｎ- 型の低不純物濃度部２６ａを有す
る。同様に、ｐ型不純物をドープした領域にサイドウォ
ールスペーサ２５に対して自己整合的にｐ+ 型の拡散層
２７が形成される。このｐ+ 型の拡散層２７は、サイド
ウォールスペーサ２５の下側の部分にｐ- 型の低不純物
濃度部２７ａを有する。
【００３７】次に、図９に示すように、ＣＶＤ法により
全面に例えば厚さ５０ｎｍのＳｉＯ2 膜のような層間絶
縁膜２８を形成する。次に、この層間絶縁膜２８の所定
部分をエッチング除去することにより、ビット線コンタ
クト用のコンタクトホールＣ2 、メモリセルの接地部お
よび周辺回路のコンタクト部用のコンタクトホール（図
示せず）をそれぞれ形成する。次に、ＣＶＤ法により全
面に例えば厚さ５０ｎｍの多結晶Ｓｉ膜２９を例えば６
２０℃で形成した後、この多結晶Ｓｉ膜２９に例えばイ
オン注入法によりＡｓのようなｎ型不純物を例えば注入
エネルギー３０ｋｅＶ、ドーズ量（１〜１０）×１０15
ｃｍ-2の条件でドープする。次に、スパッタリング法や
ＣＶＤ法により全面に例えば厚さ５０ｎｍのＷＳｉ2 膜
３０を形成する。次に、レジストパターンをマスクとし
てＷＳｉ2 膜３０および多結晶Ｓｉ膜２９を例えばＲＩ
Ｅ法などにより異方性エッチングして、メモリセルの接
地配線、ビットコンタクト用ランディングパッドおよび
二層目の配線層（図示せず）の形状にパターニングす
る。
全面に例えば厚さ５０ｎｍのＳｉＯ2 膜のような層間絶
縁膜２８を形成する。次に、この層間絶縁膜２８の所定
部分をエッチング除去することにより、ビット線コンタ
クト用のコンタクトホールＣ2 、メモリセルの接地部お
よび周辺回路のコンタクト部用のコンタクトホール（図
示せず）をそれぞれ形成する。次に、ＣＶＤ法により全
面に例えば厚さ５０ｎｍの多結晶Ｓｉ膜２９を例えば６
２０℃で形成した後、この多結晶Ｓｉ膜２９に例えばイ
オン注入法によりＡｓのようなｎ型不純物を例えば注入
エネルギー３０ｋｅＶ、ドーズ量（１〜１０）×１０15
ｃｍ-2の条件でドープする。次に、スパッタリング法や
ＣＶＤ法により全面に例えば厚さ５０ｎｍのＷＳｉ2 膜
３０を形成する。次に、レジストパターンをマスクとし
てＷＳｉ2 膜３０および多結晶Ｓｉ膜２９を例えばＲＩ
Ｅ法などにより異方性エッチングして、メモリセルの接
地配線、ビットコンタクト用ランディングパッドおよび
二層目の配線層（図示せず）の形状にパターニングす
る。
【００３８】次に、図１０に示すように、ＣＶＤ法によ
り全面に例えば厚さ７０ｎｍのＳｉＯ2 膜のような層間
絶縁膜３３を形成する。次に、ＣＶＤ法により例えばホ
ウ素−リンシリケートガラス（ＢＰＳＧ）膜３４を全面
に形成した後、約８５０℃の温度で３０分の熱処理を行
ってＢＰＳＧ膜３４をリフローさせる。次に、ＢＰＳＧ
膜３４および層間絶縁膜３３の所定部分をエッチング除
去し、ドライバトランジスタＱ1 のゲート電極Ｇ1 との
コンタクト用のコンタクトホールＣ3 を形成する。次
に、ＣＶＤ法により全面に例えば厚さ５０ｎｍの多結晶
Ｓｉ膜３５を約６２０℃の温度で形成し、全面に例えば
イオン注入法によりＢのようなｐ型不純物を例えばドー
ズ量（１〜１０）×１０13ｃｍ-2の条件でドープする。
この後、レジストパターンをマスクとして多結晶Ｓｉ膜
３５をエッチングして所定形状にパターニングすること
により、負荷トランジスタＱ3 のゲート電極Ｇ3 を形成
する。
り全面に例えば厚さ７０ｎｍのＳｉＯ2 膜のような層間
絶縁膜３３を形成する。次に、ＣＶＤ法により例えばホ
ウ素−リンシリケートガラス（ＢＰＳＧ）膜３４を全面
に形成した後、約８５０℃の温度で３０分の熱処理を行
ってＢＰＳＧ膜３４をリフローさせる。次に、ＢＰＳＧ
膜３４および層間絶縁膜３３の所定部分をエッチング除
去し、ドライバトランジスタＱ1 のゲート電極Ｇ1 との
コンタクト用のコンタクトホールＣ3 を形成する。次
に、ＣＶＤ法により全面に例えば厚さ５０ｎｍの多結晶
Ｓｉ膜３５を約６２０℃の温度で形成し、全面に例えば
イオン注入法によりＢのようなｐ型不純物を例えばドー
ズ量（１〜１０）×１０13ｃｍ-2の条件でドープする。
この後、レジストパターンをマスクとして多結晶Ｓｉ膜
３５をエッチングして所定形状にパターニングすること
により、負荷トランジスタＱ3 のゲート電極Ｇ3 を形成
する。
【００３９】次に、図１１に示すように、ＣＶＤ法によ
り全面に例えば厚さ４０ｎｍのＳｉＯ2 膜のようなゲー
ト絶縁膜３６を形成する。このゲート絶縁膜３６はＴＦ
Ｔからなる負荷トランジスタＱ3 、Ｑ4 のゲート絶縁膜
となる。次に、ゲート絶縁膜３６の所定部分をエッチン
グ除去することにより、メモリセルの記憶ノード部にコ
ンタクトホールＣ4 を形成する。次に、ＣＶＤ法により
全面に例えば厚さ約５００ｎｍのアモルファスシリコン
膜を約４８０℃の温度で形成した後、約６００℃の温度
でアニールすることにより結晶化を行う。次に、この結
晶化により得られた多結晶Ｓｉ膜をレジストパターンを
マスクとしてエッチングして所定形状にパターニングす
ることにより、負荷トランジスタＱ4 のチャネル領域３
７、負荷トランジスタＱ3 のチャネル領域および電源電
圧ＶDD供給用の配線（図示せず）を形成する。次に、図
示は省略するが、所定形状にレジストパターンを形成
し、このレジストパターンをマスクとして、負荷トラン
ジスタＱ3 、Ｑ4 の拡散層および電源電圧ＶDD供給用の
配線（図示せず）に、例えばイオン注入法によりＢのよ
うなｐ型不純物を例えばドーズ量（２〜１０）×１０14
ｃｍ-2の条件でドープする。このようにして、ＴＦＴか
らなる負荷トランジスタＱ3 、Ｑ4 が形成される。
り全面に例えば厚さ４０ｎｍのＳｉＯ2 膜のようなゲー
ト絶縁膜３６を形成する。このゲート絶縁膜３６はＴＦ
Ｔからなる負荷トランジスタＱ3 、Ｑ4 のゲート絶縁膜
となる。次に、ゲート絶縁膜３６の所定部分をエッチン
グ除去することにより、メモリセルの記憶ノード部にコ
ンタクトホールＣ4 を形成する。次に、ＣＶＤ法により
全面に例えば厚さ約５００ｎｍのアモルファスシリコン
膜を約４８０℃の温度で形成した後、約６００℃の温度
でアニールすることにより結晶化を行う。次に、この結
晶化により得られた多結晶Ｓｉ膜をレジストパターンを
マスクとしてエッチングして所定形状にパターニングす
ることにより、負荷トランジスタＱ4 のチャネル領域３
７、負荷トランジスタＱ3 のチャネル領域および電源電
圧ＶDD供給用の配線（図示せず）を形成する。次に、図
示は省略するが、所定形状にレジストパターンを形成
し、このレジストパターンをマスクとして、負荷トラン
ジスタＱ3 、Ｑ4 の拡散層および電源電圧ＶDD供給用の
配線（図示せず）に、例えばイオン注入法によりＢのよ
うなｐ型不純物を例えばドーズ量（２〜１０）×１０14
ｃｍ-2の条件でドープする。このようにして、ＴＦＴか
らなる負荷トランジスタＱ3 、Ｑ4 が形成される。
【００４０】次に、図１２に示すように、ＣＶＤ法によ
り全面に例えば厚さ約７０ｎｍのＳｉＯ2 膜のような層
間絶縁膜３８を形成する。次に、ＣＶＤ法により全面に
例えば厚さ約２５０ｎｍのＢＰＳＧ膜３９を形成した
後、約８７５℃の温度でアニールすることによりＢＰＳ
Ｇ膜３９をリフローさせる。次に、レジストパターン
（図示せず）を形成し、このレジストパターンをマスク
としてＢＰＳＧ膜３９、層間絶縁膜３８、ゲート絶縁膜
３６、ＢＰＳＧ膜３４、層間絶縁膜３３および層間絶縁
膜２８をＲＩＥ法などにより異方性エッチングをし、ビ
ット線コンタクト用ランディングパッドへのコンタクト
ホールＣ5 、周辺回路部の拡散層２６、２７用のコンタ
クトホールＣ6 、Ｃ7 、Ｃ8 、Ｃ9 、Ｃ10を形成する。
次に、例えばスパッタリング法などにより全面にアルミ
ニウム（Ａｌ）膜を形成した後、このＡｌ膜をエッチン
グにより所定形状にパターニングして下層配線４０を形
成する。
り全面に例えば厚さ約７０ｎｍのＳｉＯ2 膜のような層
間絶縁膜３８を形成する。次に、ＣＶＤ法により全面に
例えば厚さ約２５０ｎｍのＢＰＳＧ膜３９を形成した
後、約８７５℃の温度でアニールすることによりＢＰＳ
Ｇ膜３９をリフローさせる。次に、レジストパターン
（図示せず）を形成し、このレジストパターンをマスク
としてＢＰＳＧ膜３９、層間絶縁膜３８、ゲート絶縁膜
３６、ＢＰＳＧ膜３４、層間絶縁膜３３および層間絶縁
膜２８をＲＩＥ法などにより異方性エッチングをし、ビ
ット線コンタクト用ランディングパッドへのコンタクト
ホールＣ5 、周辺回路部の拡散層２６、２７用のコンタ
クトホールＣ6 、Ｃ7 、Ｃ8 、Ｃ9 、Ｃ10を形成する。
次に、例えばスパッタリング法などにより全面にアルミ
ニウム（Ａｌ）膜を形成した後、このＡｌ膜をエッチン
グにより所定形状にパターニングして下層配線４０を形
成する。
【００４１】次に、例えばＣＶＤ法により全面に約４０
０℃の温度で厚さ約４００ｎｍのＳｉＯ2 膜のような層
間絶縁膜４１を形成する。次に、スピンオンガラス（Ｓ
ＯＧ）膜４２を厚さ約５００ｎｍに塗布した後、エッチ
バックを行い表面をほぼ平坦にする。次に、ＣＶＤ法に
より全面に例えば厚さ約６００ｎｍのＳｉＯ2 膜のよう
な層間絶縁膜４３を形成した後、この層間絶縁膜４３お
よび層間絶縁膜４１の所定部分をエッチング除去して下
層配線４０へのコンタクト用のコンタクトホールＣ11を
形成する。次に、例えばスパッタリング法によりＡｌ膜
を全面に形成した後、このＡｌ膜をエッチングにより所
定形状にパターニングして上層配線４４を形成する。次
に、例えばフォーミングガス中で約４００℃の温度でア
ニールを行った後、プラズマＣＶＤ法により、例えばＳ
ｉＮ膜のようなパッシベーション膜４５を形成する。次
に、図示は省略するが、このパッシベーション膜４５の
所定部分をエッチング除去することによりボンディング
パッド用の開口を形成し、目的とするスタティックＲＡ
Ｍを完成させる。
０℃の温度で厚さ約４００ｎｍのＳｉＯ2 膜のような層
間絶縁膜４１を形成する。次に、スピンオンガラス（Ｓ
ＯＧ）膜４２を厚さ約５００ｎｍに塗布した後、エッチ
バックを行い表面をほぼ平坦にする。次に、ＣＶＤ法に
より全面に例えば厚さ約６００ｎｍのＳｉＯ2 膜のよう
な層間絶縁膜４３を形成した後、この層間絶縁膜４３お
よび層間絶縁膜４１の所定部分をエッチング除去して下
層配線４０へのコンタクト用のコンタクトホールＣ11を
形成する。次に、例えばスパッタリング法によりＡｌ膜
を全面に形成した後、このＡｌ膜をエッチングにより所
定形状にパターニングして上層配線４４を形成する。次
に、例えばフォーミングガス中で約４００℃の温度でア
ニールを行った後、プラズマＣＶＤ法により、例えばＳ
ｉＮ膜のようなパッシベーション膜４５を形成する。次
に、図示は省略するが、このパッシベーション膜４５の
所定部分をエッチング除去することによりボンディング
パッド用の開口を形成し、目的とするスタティックＲＡ
Ｍを完成させる。
【００４２】以上説明したように、この第２の実施形態
によるスタティックＲＡＭの製造方法によれば、ドライ
バトランジスタＱ1 のゲート電極Ｇ1 とアクセストラン
ジスタＱ6 のワード線ＷＬとの間隔および図示省略する
がもう一つのドライバトランジスタのゲート電極ともう
一つのアクセストランジスタのワード線ＷＬとの間隔
を、フォトリソグラフィーの解像限界以下の寸法にする
ことができるので、メモリセルのサイズの縮小を図るこ
とができ、メモリセルの高集積密度化を図ることができ
る。また、この場合、セルレシオを大きくとることがで
きるので、メモリセルの安定動作を図ることができる。
によるスタティックＲＡＭの製造方法によれば、ドライ
バトランジスタＱ1 のゲート電極Ｇ1 とアクセストラン
ジスタＱ6 のワード線ＷＬとの間隔および図示省略する
がもう一つのドライバトランジスタのゲート電極ともう
一つのアクセストランジスタのワード線ＷＬとの間隔
を、フォトリソグラフィーの解像限界以下の寸法にする
ことができるので、メモリセルのサイズの縮小を図るこ
とができ、メモリセルの高集積密度化を図ることができ
る。また、この場合、セルレシオを大きくとることがで
きるので、メモリセルの安定動作を図ることができる。
【００４３】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００４４】例えば、上述の第１の実施形態および第２
の実施形態において挙げた数値は、あくまで例に過ぎ
ず、これらに限定されるものではない。
の実施形態において挙げた数値は、あくまで例に過ぎ
ず、これらに限定されるものではない。
【００４５】また、上述の第２の実施形態においては、
この発明をスタティックＲＡＭの製造に適用した場合に
ついて説明したが、この発明は、フォトリソグラフィー
の解像限界以下の寸法のパターンの形成が必要な各種の
半導体装置の製造に適用することが可能である。
この発明をスタティックＲＡＭの製造に適用した場合に
ついて説明したが、この発明は、フォトリソグラフィー
の解像限界以下の寸法のパターンの形成が必要な各種の
半導体装置の製造に適用することが可能である。
【００４６】
【発明の効果】以上説明したように、この発明による半
導体装置の製造方法によれば、フォトリソグラフィーの
解像限界以下の寸法のパターンを形成することができ、
例えばスタティックＲＡＭにおいてはメモリセルのサイ
ズを縮小することができる。
導体装置の製造方法によれば、フォトリソグラフィーの
解像限界以下の寸法のパターンを形成することができ、
例えばスタティックＲＡＭにおいてはメモリセルのサイ
ズを縮小することができる。
【図１】 この発明の第１の実施形態による半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図２】 この発明の第２の実施形態によるスタティッ
クＲＡＭの製造方法を示す断面図である。
クＲＡＭの製造方法を示す断面図である。
【図３】 この発明の第２の実施形態によるスタティッ
クＲＡＭの製造方法を示す断面図である。
クＲＡＭの製造方法を示す断面図である。
【図４】 この発明の第２の実施形態によるスタティッ
クＲＡＭの製造方法を示す断面図である。
クＲＡＭの製造方法を示す断面図である。
【図５】 この発明の第２の実施形態によるスタティッ
クＲＡＭの製造方法を示す断面図である。
クＲＡＭの製造方法を示す断面図である。
【図６】 この発明の第２の実施形態によるスタティッ
クＲＡＭの製造方法を示す断面図である。
クＲＡＭの製造方法を示す断面図である。
【図７】 この発明の第２の実施形態によるスタティッ
クＲＡＭの製造方法を示す断面図である。
クＲＡＭの製造方法を示す断面図である。
【図８】 この発明の第２の実施形態によるスタティッ
クＲＡＭの製造方法を示す断面図である。
クＲＡＭの製造方法を示す断面図である。
【図９】 この発明の第２の実施形態によるスタティッ
クＲＡＭの製造方法を示す断面図である。
クＲＡＭの製造方法を示す断面図である。
【図１０】 この発明の第２の実施形態によるスタティ
ックＲＡＭの製造方法を示す断面図である。
ックＲＡＭの製造方法を示す断面図である。
【図１１】 この発明の第２の実施形態によるスタティ
ックＲＡＭの製造方法を示す断面図である。
ックＲＡＭの製造方法を示す断面図である。
【図１２】 この発明の第２の実施形態によるスタティ
ックＲＡＭの製造方法を示す断面図である。
ックＲＡＭの製造方法を示す断面図である。
【図１３】 一般的なスタティックＲＡＭのメモリセル
の構造を示す平面図である。
の構造を示す平面図である。
【図１４】 図１３に示すスタティックＲＡＭのメモリ
セルを示す等価回路図である。
セルを示す等価回路図である。
【符号の簡単な説明】 １、１１ 半導体基板 ２ 絶縁膜 ３ 第１の薄膜 ４ 第２の薄膜 ５、７、２１、２４ レジストパターン ６、２３、２５ サイドウォールスペーサ １２ ｎウェル １３ ｐウェル １４ フィールド絶縁膜 １６、３６ ゲート絶縁膜 １７、２９、３５ 多結晶Ｓｉ膜 １８、２６、２７ 拡散層 １９、３０ ＷＳｉ2 膜 ２０、２８、３３、３８、４１、４３ 層間絶縁膜 ２２ａ、２２ｂ 開口 ３４、３９ ＢＰＳＧ膜 ３７ チャネル領域 ４０ 下層配線 ４２ ＳＯＧ膜 ４４ 上層配線 ４５ パッシベーション膜 Ｑ1 、Ｑ2 ドライバトランジスタ Ｑ3 、Ｑ4 負荷トランジスタ Ｑ5 、Ｑ6 アクセストランジスタ Ｇ1 、Ｇ2 、Ｇ´1 、Ｇ´2 ゲート電極 ＷＬ、ＷＬ´ ワード線 Ｈ1 、Ｈ2 、Ｈ3 開口
Claims (4)
- 【請求項１】 半導体基板の一方の主表面に第１の薄膜
を形成する工程と、 上記第１の薄膜上にマスク材料となる第２の薄膜を形成
する工程と、 上記第２の薄膜に一方向に第１の寸法を有する第１の開
口を形成する工程と、 上記第１の薄膜および上記第２の薄膜上に第３の薄膜を
形成した後、上記第３の薄膜をエッチバックすることに
より上記第１の開口の側面にスペーサを形成する工程
と、 上記スペーサおよび上記第２の薄膜をマスクとして上記
第１の薄膜をエッチングすることにより上記一方向に第
２の寸法を有する第２の開口を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 上記第１の薄膜はポリサイドからなるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板の一方の主表面に第１の薄膜
を形成する工程と、 上記第１の薄膜の表面を酸化することにより酸化膜から
なる第２の薄膜を形成する工程と、 上記第２の薄膜に一方向に第１の寸法を有する第１の開
口を形成する工程と、 上記第１の薄膜および上記第２の薄膜上に第３の薄膜を
形成した後、上記第３の薄膜をエッチバックすることに
より上記第１の開口の側面にスペーサを形成する工程
と、 上記スペーサおよび上記第２の薄膜をマスクとして上記
第１の薄膜をエッチングすることにより上記一方向に第
２の寸法を有する第２の開口を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 上記第１の薄膜はポリサイドからなるこ
とを特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23340395A JP3536469B2 (ja) | 1995-08-18 | 1995-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23340395A JP3536469B2 (ja) | 1995-08-18 | 1995-08-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964203A true JPH0964203A (ja) | 1997-03-07 |
| JP3536469B2 JP3536469B2 (ja) | 2004-06-07 |
Family
ID=16954535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23340395A Expired - Fee Related JP3536469B2 (ja) | 1995-08-18 | 1995-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3536469B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283953A (ja) * | 2000-09-26 | 2009-12-03 | Toshiba Corp | 半導体装置の製造方法 |
| US8405139B2 (en) | 2000-09-26 | 2013-03-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| US8421143B2 (en) | 2000-09-26 | 2013-04-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
-
1995
- 1995-08-18 JP JP23340395A patent/JP3536469B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283953A (ja) * | 2000-09-26 | 2009-12-03 | Toshiba Corp | 半導体装置の製造方法 |
| US8405139B2 (en) | 2000-09-26 | 2013-03-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| US8421143B2 (en) | 2000-09-26 | 2013-04-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| US9059300B2 (en) | 2000-09-26 | 2015-06-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3536469B2 (ja) | 2004-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0562207B1 (en) | Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom | |
| US6882006B2 (en) | Semiconductor device and method of manufacturing the same | |
| US5334862A (en) | Thin film transistor (TFT) loads formed in recessed plugs | |
| US6093597A (en) | SRAM having P-channel TFT as load element with less series-connected high resistance | |
| US5471071A (en) | Semiconductor static random access memory structure | |
| JP2906971B2 (ja) | 半導体記憶装置の製造方法 | |
| US5891780A (en) | Method of fabricating mask ROM using junction isolation | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| KR100302578B1 (ko) | 억세스속도를높일수있는스태틱반도체메모리디바이스 | |
| JP2658844B2 (ja) | 半導体記憶装置 | |
| KR100252560B1 (ko) | 반도체메모리장치및그제조방법 | |
| US5674770A (en) | Method of fabricating an SRAM device with a self-aligned thin film transistor structure | |
| JPH0964203A (ja) | 半導体装置の製造方法 | |
| JP3039432B2 (ja) | 半導体装置の製造方法 | |
| JP2751893B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2959129B2 (ja) | Ｓｒａｍ装置およびその製造方法 | |
| JP3388195B2 (ja) | 半導体装置及びその製造方法 | |
| KR0170311B1 (ko) | 스태틱 랜덤 억세스 메모리 및 그 제조방법 | |
| JP3371196B2 (ja) | パターン形成方法 | |
| JP2621824B2 (ja) | 半導体装置の製造方法 | |
| KR960015786B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JPH0621458A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH04262574A (ja) | 半導体記憶装置 | |
| JP3055491B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05315571A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040224 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040308 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080326 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090326 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100326 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |