JP3055491B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にSRAMのメモリセルの構造と
その製造方法に関する。
の製造方法に関し、特にSRAMのメモリセルの構造と
その製造方法に関する。
【0002】
【従来の技術】近年、メモリ回路とロジック回路とを混
載する高集積化された半導体装置が種々に開発検討され
てきている。このような中で、SRAMとロジック回路
とを混載した1チップマイクロプロセッサのような半導
体装置が開発実用化されている。この場合には、SRA
Mとロジック回路とを同一工程で形成しなければならな
くなる。
載する高集積化された半導体装置が種々に開発検討され
てきている。このような中で、SRAMとロジック回路
とを混載した1チップマイクロプロセッサのような半導
体装置が開発実用化されている。この場合には、SRA
Mとロジック回路とを同一工程で形成しなければならな
くなる。
【0003】現在、ロジック回路の半導体装置では、絶
縁ゲート電界効果トランジスタ(MOSトランジスタ)
のトランジスタとしての性能を最大限に引き出すことが
重要である。このために、MOSトランジスタのソース
・ドレイン領域となる拡散層あるいはゲート電極等がシ
リサイド化されてきている。そして、ロジック回路部の
動作速度が向上してきている。このために、SRAMの
動作速度も同様に向上させることが重要になってきてい
る。
縁ゲート電界効果トランジスタ(MOSトランジスタ)
のトランジスタとしての性能を最大限に引き出すことが
重要である。このために、MOSトランジスタのソース
・ドレイン領域となる拡散層あるいはゲート電極等がシ
リサイド化されてきている。そして、ロジック回路部の
動作速度が向上してきている。このために、SRAMの
動作速度も同様に向上させることが重要になってきてい
る。
【0004】以下、このようなロジック回路の半導体装
置の製造工程をSRAMの製造に適用する従来の方法を
説明する。
置の製造工程をSRAMの製造に適用する従来の方法を
説明する。
【0005】初めに、このようなスタティック型メモリ
セルの等価回路図を図5で説明する。図5に示すよう
に、通常、SRAMのメモリセルは2つの高抵抗の負荷
抵抗素子と4つのNチャネル型のMOSトランジスタと
で構成される。なお、負荷素子である高抵抗の負荷抵抗
素子に代えてMOSトランジスタが使用されてもよい。
セルの等価回路図を図5で説明する。図5に示すよう
に、通常、SRAMのメモリセルは2つの高抵抗の負荷
抵抗素子と4つのNチャネル型のMOSトランジスタと
で構成される。なお、負荷素子である高抵抗の負荷抵抗
素子に代えてMOSトランジスタが使用されてもよい。
【0006】ここで、1対の負荷抵抗素子と1対のMO
Sトランジスタとでフリップフロップ回路が形成され
る。すなわち、1対の駆動用MOSトランジスタT1 お
よびT2 のドレインが、それぞれ他方のゲートに接続さ
れている。そして、それぞれのドレインには負荷抵抗R
1 、R2 を通して電源電圧Vccが印加される。また、
上記の1対の駆動用MOSトランジスタT1 およびT2
のソースは接地電位Vssに固定される。
Sトランジスタとでフリップフロップ回路が形成され
る。すなわち、1対の駆動用MOSトランジスタT1 お
よびT2 のドレインが、それぞれ他方のゲートに接続さ
れている。そして、それぞれのドレインには負荷抵抗R
1 、R2 を通して電源電圧Vccが印加される。また、
上記の1対の駆動用MOSトランジスタT1 およびT2
のソースは接地電位Vssに固定される。
【0007】さらに、転送用MOSトランジスタT3 お
よびT4 のソース/ドレインが、上記のフリップフロッ
プ回路の蓄積ノードN1 およびN2 にそれぞれ接続され
ている。そして、転送用MOSトランジスタT3 の他方
のソース/ドレインにビット線BLが接続され、同様
に、転送用MOSトランジスタT4 の他方のソース/ド
レインにビット線BLバーが接続されている。また、こ
れらの1対の転送用MOSトランジスタT3 とT4 のゲ
ートにワード線WLが接続されている。そして、このよ
うな回路構成のメモリセルに記憶情報1ビット分が蓄え
られる。
よびT4 のソース/ドレインが、上記のフリップフロッ
プ回路の蓄積ノードN1 およびN2 にそれぞれ接続され
ている。そして、転送用MOSトランジスタT3 の他方
のソース/ドレインにビット線BLが接続され、同様
に、転送用MOSトランジスタT4 の他方のソース/ド
レインにビット線BLバーが接続されている。また、こ
れらの1対の転送用MOSトランジスタT3 とT4 のゲ
ートにワード線WLが接続されている。そして、このよ
うな回路構成のメモリセルに記憶情報1ビット分が蓄え
られる。
【0008】次に、上記のサリサイド化の工程をスタテ
ィック型メモリセルの形成に適用する場合について、図
6に基づいて説明する。ここで、図6はこの製造工程順
の断面図である。また、この断面図は、上記フリップフ
ロップ回路の片方と1つの情報転送用MOSトランジス
タの断面を示している。
ィック型メモリセルの形成に適用する場合について、図
6に基づいて説明する。ここで、図6はこの製造工程順
の断面図である。また、この断面図は、上記フリップフ
ロップ回路の片方と1つの情報転送用MOSトランジス
タの断面を示している。
【0009】図6(a)に示すように、半導体基板10
1上に選択的にフィールド酸化膜102を形成する。そ
して、フィールド酸化膜102の形成されていない領域
の半導体基板101表面にゲート酸化膜103を形成す
る。次に、全面を被覆するように多結晶シリコン膜10
4を形成する。ここで、多結晶シリコン膜104はリン
不純物等の不純物を高濃度に含有する。
1上に選択的にフィールド酸化膜102を形成する。そ
して、フィールド酸化膜102の形成されていない領域
の半導体基板101表面にゲート酸化膜103を形成す
る。次に、全面を被覆するように多結晶シリコン膜10
4を形成する。ここで、多結晶シリコン膜104はリン
不純物等の不純物を高濃度に含有する。
【0010】次に、図6(b)に示すように、フォトリ
ソグラフィ技術とドライエチング技術とで多結晶シリコ
ン膜104を加工し、駆動用MOSトランジスタのゲー
トポリシリコン層105と転送用MOSトランジスタの
ゲートポリシリコン層106を形成する。なお、ゲート
ポリシリコン層106aは隣接するメモリセルの転送用
MOSトランジスタのゲートポリシリコン層である。そ
して、これらのゲートポリシリコン層105,106お
よび106aの側壁にサイドウォール絶縁膜107を形
成する。
ソグラフィ技術とドライエチング技術とで多結晶シリコ
ン膜104を加工し、駆動用MOSトランジスタのゲー
トポリシリコン層105と転送用MOSトランジスタの
ゲートポリシリコン層106を形成する。なお、ゲート
ポリシリコン層106aは隣接するメモリセルの転送用
MOSトランジスタのゲートポリシリコン層である。そ
して、これらのゲートポリシリコン層105,106お
よび106aの側壁にサイドウォール絶縁膜107を形
成する。
【0011】次に、ヒ素等の不純物を高濃度にイオン注
入し、熱処理を施して拡散層108および109を形成
する。そして、全面に高融点金属層たとえばチタン層を
形成し、熱処理を加えた後、絶縁膜上の未反応のチタン
層を除去する。
入し、熱処理を施して拡散層108および109を形成
する。そして、全面に高融点金属層たとえばチタン層を
形成し、熱処理を加えた後、絶縁膜上の未反応のチタン
層を除去する。
【0012】このようにして、ゲートポリシリコン層1
05上にゲートシリサイド層110、ゲートポリシリコ
ン層106および106a上にもゲートシリサイド層1
11および111aを形成する。この積層する構造のゲ
ートポリシリコン層とゲートシリサイド層とがMOSト
ランジスタのゲート電極となる。そして、同時に、拡散
層108および109上にソース・ドレインシリサイド
層112と113を形成する。このようにして、駆動用
MOSトランジスタと転送用MOSトランジスタのゲー
ト電極とソース・ドレインはシリサイド化される。
05上にゲートシリサイド層110、ゲートポリシリコ
ン層106および106a上にもゲートシリサイド層1
11および111aを形成する。この積層する構造のゲ
ートポリシリコン層とゲートシリサイド層とがMOSト
ランジスタのゲート電極となる。そして、同時に、拡散
層108および109上にソース・ドレインシリサイド
層112と113を形成する。このようにして、駆動用
MOSトランジスタと転送用MOSトランジスタのゲー
ト電極とソース・ドレインはシリサイド化される。
【0013】次に、図6(c)に示すように、全面を被
覆するように層間絶縁膜114を形成する。そして、駆
動用MOSトランジスタのゲートシリサイド層110と
拡散層108に達するコンタクト孔115を形成する。
引き続いて、不純物を含有しない膜厚の薄い多結晶シリ
コン膜を堆積し、低濃度不純物をイオン注入して所定の
パターンに加工する。このようにして、高抵抗ポリシリ
コン層116を形成する。ここで、高抵抗ポリシリコン
層116は、コンタクト孔115部を通して駆動用MO
Sトランジスタのゲート電極と転送用MOSトランジス
タのソース/ドレイン領域とに電気接続されるようにな
る。
覆するように層間絶縁膜114を形成する。そして、駆
動用MOSトランジスタのゲートシリサイド層110と
拡散層108に達するコンタクト孔115を形成する。
引き続いて、不純物を含有しない膜厚の薄い多結晶シリ
コン膜を堆積し、低濃度不純物をイオン注入して所定の
パターンに加工する。このようにして、高抵抗ポリシリ
コン層116を形成する。ここで、高抵抗ポリシリコン
層116は、コンタクト孔115部を通して駆動用MO
Sトランジスタのゲート電極と転送用MOSトランジス
タのソース/ドレイン領域とに電気接続されるようにな
る。
【0014】さらに、上記のパターン加工した多結晶シ
リコン膜の所定の領域に高濃度の不純物をイオン注入す
る。そして、熱処理を施してその抵抗を下げる。このよ
うにして、電源配線117および117aを形成する。
以上のようにして、サリサイド化されたMOSトランジ
スタを有するメモリセルができあがる。
リコン膜の所定の領域に高濃度の不純物をイオン注入す
る。そして、熱処理を施してその抵抗を下げる。このよ
うにして、電源配線117および117aを形成する。
以上のようにして、サリサイド化されたMOSトランジ
スタを有するメモリセルができあがる。
【0015】しかし、MOSトランジスタをサリサイド
化した後は、700℃程度の低温の熱処理しか適用でき
なくなる。このために、電源配線117あるいは117
aを充分に低抵抗にするのが難しい。
化した後は、700℃程度の低温の熱処理しか適用でき
なくなる。このために、電源配線117あるいは117
aを充分に低抵抗にするのが難しい。
【0016】これを回避する方法が特開平4−3203
71号公報に示されている。この方法の要点は、駆動用
MOSトランジスタと転送用MOSトランジスタのゲー
ト電極となるゲートポリシリコン層と同一層の多結晶シ
リコン膜に、電源配線と負荷抵抗を形成するところにあ
る。ここで、ゲートポリシリコン層と電源配線の表面は
共にシリサイド化される。なお、負荷抵抗はシリサイド
化されない。
71号公報に示されている。この方法の要点は、駆動用
MOSトランジスタと転送用MOSトランジスタのゲー
ト電極となるゲートポリシリコン層と同一層の多結晶シ
リコン膜に、電源配線と負荷抵抗を形成するところにあ
る。ここで、ゲートポリシリコン層と電源配線の表面は
共にシリサイド化される。なお、負荷抵抗はシリサイド
化されない。
【0017】
【発明が解決しようとする課題】以上に説明した従来の
技術のうち、図面に基づいて説明した従来の技術では、
先述したように電源配線の低抵抗化に限界があり、SR
AMの性能が低下するようになる。また、同様に、コン
タクト孔115部でのゲートシリサイド層110と高抵
抗ポリシリコン層116との接触抵抗が増加するように
なり、SRAMの負荷抵抗の値の制御が難しくなる。
技術のうち、図面に基づいて説明した従来の技術では、
先述したように電源配線の低抵抗化に限界があり、SR
AMの性能が低下するようになる。また、同様に、コン
タクト孔115部でのゲートシリサイド層110と高抵
抗ポリシリコン層116との接触抵抗が増加するように
なり、SRAMの負荷抵抗の値の制御が難しくなる。
【0018】また、公開公報に記載の従来の技術では、
駆動用MOSトランジスタと転送用MOSトランジスタ
のゲート電極となるゲートポリシリコン層と同一層の多
結晶シリコン膜に、電源配線と負荷抵抗が形成される。
このために、電源配線と負荷抵抗は、上記ゲート電極の
形成領域から離れた領域に形成されなければならなくな
る。このために、メモリセルのセル面積が増加し、SR
AMひいてはメモリ回路とロジック回路とを混載する半
導体装置の高集積化が難しくなる。
駆動用MOSトランジスタと転送用MOSトランジスタ
のゲート電極となるゲートポリシリコン層と同一層の多
結晶シリコン膜に、電源配線と負荷抵抗が形成される。
このために、電源配線と負荷抵抗は、上記ゲート電極の
形成領域から離れた領域に形成されなければならなくな
る。このために、メモリセルのセル面積が増加し、SR
AMひいてはメモリ回路とロジック回路とを混載する半
導体装置の高集積化が難しくなる。
【0019】本発明の目的は、上記のような問題点を解
決し、ロジック回路とSRAMを容易に混載でき高集積
化が容易となる半導体装置とその製造方法を提供するこ
とにある。
決し、ロジック回路とSRAMを容易に混載でき高集積
化が容易となる半導体装置とその製造方法を提供するこ
とにある。
【0020】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板の表面に形成された1対の転送
用MOSトランジスタと、フリップフロップ回路を構成
する1対の駆動用MOSトランジスタおよび1対の負荷
素子とで形成されるスタティック型メモリセルにおい
て、スタティック型メモリセル上に配設されるワード線
とスタティック型メモリに電源を供給する電源配線とが
同一マスクのエッチング工程を通して同一形状のパター
ンに形成されている。
体装置では、半導体基板の表面に形成された1対の転送
用MOSトランジスタと、フリップフロップ回路を構成
する1対の駆動用MOSトランジスタおよび1対の負荷
素子とで形成されるスタティック型メモリセルにおい
て、スタティック型メモリセル上に配設されるワード線
とスタティック型メモリに電源を供給する電源配線とが
同一マスクのエッチング工程を通して同一形状のパター
ンに形成されている。
【0021】ここで、上記負荷素子は負荷抵抗素子で形
成され、この負荷抵抗素子は、層間絶縁膜が全面エッチ
ングされて露出した電源配線の表面層において前記電源
配線に接続されている。あるいは、上記の転送用MOS
トランジスタのソース・ドレイン領域と上記電源配線と
がサリサイド構造になるように形成されている。ここ
で、サリサイド構造はチタン金属で形成されている。
成され、この負荷抵抗素子は、層間絶縁膜が全面エッチ
ングされて露出した電源配線の表面層において前記電源
配線に接続されている。あるいは、上記の転送用MOS
トランジスタのソース・ドレイン領域と上記電源配線と
がサリサイド構造になるように形成されている。ここ
で、サリサイド構造はチタン金属で形成されている。
【0022】また、本発明の半導体装置では、駆動用M
OSトランジスタのゲート電極と転送用MOSトランジ
スタのゲート電極すなわちワード線とが別の導電層で形
成されている。
OSトランジスタのゲート電極と転送用MOSトランジ
スタのゲート電極すなわちワード線とが別の導電層で形
成されている。
【0023】また、本発明の半導体装置の製造方法は、
一導電型の半導体基板の表面に形成された1対の転送用
MOSトランジスタと、フリップフロップ回路を構成す
る1対の駆動用MOSトランジスタおよび1対の負荷抵
抗素子とで形成されるスタティック型メモリセルの製造
方法において、半導体基板上にゲート絶縁膜を介して駆
動用MOSトランジスタのゲート電極を形成した後、こ
のゲート電極の表面を保護絶縁膜で被覆する工程と、さ
らに、半導体基板上にゲート絶縁膜を介して積層する第
1の導電体膜、絶縁体膜および第2の導電体膜を堆積す
る工程と、上記第2の導電体膜、絶縁体膜、第1の導電
体膜を順次ドライエッチングしワード線と電源配線とを
形成する工程と、このような電源配線を覆うように全面
に層間絶縁膜を堆積した後、電源配線の表面が露出する
まで上記層間絶縁膜の表面をエッチングする工程と、こ
の露出した電源配線の表面で接続するように負荷抵抗素
子を形成する工程とを含む。
一導電型の半導体基板の表面に形成された1対の転送用
MOSトランジスタと、フリップフロップ回路を構成す
る1対の駆動用MOSトランジスタおよび1対の負荷抵
抗素子とで形成されるスタティック型メモリセルの製造
方法において、半導体基板上にゲート絶縁膜を介して駆
動用MOSトランジスタのゲート電極を形成した後、こ
のゲート電極の表面を保護絶縁膜で被覆する工程と、さ
らに、半導体基板上にゲート絶縁膜を介して積層する第
1の導電体膜、絶縁体膜および第2の導電体膜を堆積す
る工程と、上記第2の導電体膜、絶縁体膜、第1の導電
体膜を順次ドライエッチングしワード線と電源配線とを
形成する工程と、このような電源配線を覆うように全面
に層間絶縁膜を堆積した後、電源配線の表面が露出する
まで上記層間絶縁膜の表面をエッチングする工程と、こ
の露出した電源配線の表面で接続するように負荷抵抗素
子を形成する工程とを含む。
【0024】あるいは、本発明の半導体装置の製造方法
は、一導電型の半導体基板の表面に形成された1対の転
送用MOSトランジスタと、フリップフロップ回路を構
成する1対の駆動用MOSトランジスタおよび1対の負
荷抵抗素子とで形成されるスタティック型メモリセルの
製造方法において、半導体基板上にゲート絶縁膜を介し
て駆動用MOSトランジスタのゲート電極を形成した
後、このゲート電極の表面を保護絶縁膜で被覆する工程
と、さらに、半導体基板上にゲート絶縁膜を介して積層
する第1の導電体膜、絶縁体膜および多結晶シリコン膜
を堆積する工程と、上記多結晶シリコン膜、絶縁体膜、
第1の導電体膜を順次ドライエッチングし同一形状のパ
ターンを形成する工程と、この同一形状のパターンの側
壁にサイドウォール絶縁膜を形成する工程と、転送用M
OSトランジスタの拡散層と上記のパターニングされた
多結晶シリコン膜の表面にシリサイド層を同時に形成す
る工程と、この多結晶シリコン膜表面に形成されたシリ
サイド層を覆うように全面に層間絶縁膜を堆積した後、
上記のシリサイド層の表面が露出するまで層間絶縁膜の
表面をエッチングする工程と、この露出したシリサイド
層の表面で接続するように負荷抵抗素子を形成する工程
とを含む。
は、一導電型の半導体基板の表面に形成された1対の転
送用MOSトランジスタと、フリップフロップ回路を構
成する1対の駆動用MOSトランジスタおよび1対の負
荷抵抗素子とで形成されるスタティック型メモリセルの
製造方法において、半導体基板上にゲート絶縁膜を介し
て駆動用MOSトランジスタのゲート電極を形成した
後、このゲート電極の表面を保護絶縁膜で被覆する工程
と、さらに、半導体基板上にゲート絶縁膜を介して積層
する第1の導電体膜、絶縁体膜および多結晶シリコン膜
を堆積する工程と、上記多結晶シリコン膜、絶縁体膜、
第1の導電体膜を順次ドライエッチングし同一形状のパ
ターンを形成する工程と、この同一形状のパターンの側
壁にサイドウォール絶縁膜を形成する工程と、転送用M
OSトランジスタの拡散層と上記のパターニングされた
多結晶シリコン膜の表面にシリサイド層を同時に形成す
る工程と、この多結晶シリコン膜表面に形成されたシリ
サイド層を覆うように全面に層間絶縁膜を堆積した後、
上記のシリサイド層の表面が露出するまで層間絶縁膜の
表面をエッチングする工程と、この露出したシリサイド
層の表面で接続するように負荷抵抗素子を形成する工程
とを含む。
【0025】このように本発明では、スタティック型メ
モリセルのワード線と電源配線とが絶縁体膜を挟んで積
層し全く同一形状のパターンになるように形成される。
このために、これらの配線が高密度に形成されるように
なりスタティック型メモリセル寸法の縮小が容易にな
る。さらに、これらの配線の低抵抗化が容易になる。ま
た、負荷抵抗素子のような負荷素子が電源配線に自己整
合的(セルフアライン)に接続されるようになる。この
ために製造工程が簡素化されるようになる。
モリセルのワード線と電源配線とが絶縁体膜を挟んで積
層し全く同一形状のパターンになるように形成される。
このために、これらの配線が高密度に形成されるように
なりスタティック型メモリセル寸法の縮小が容易にな
る。さらに、これらの配線の低抵抗化が容易になる。ま
た、負荷抵抗素子のような負荷素子が電源配線に自己整
合的(セルフアライン)に接続されるようになる。この
ために製造工程が簡素化されるようになる。
【0026】
【発明の実施の形態】次に、本発明の第1の実施の形態
を図1および図2に基づいて説明する。ここで、図1は
本発明のスタティック型メモリセル部の平面図と断面図
である。なお、図1(b)は図1(a)に記すA−Bで
切断したところの断面図となっている。また、図2は、
このようなメモリセルの製造工程順の断面図である。以
下の実施の形態では、スタティック型メモリセルを構成
する1対の駆動用MOSトランジスタ、1対の転送用M
OSトランジスタおよび負荷抵抗素子のうち主に一方の
トランジスタあるいは負荷抵抗素子について説明され
る。
を図1および図2に基づいて説明する。ここで、図1は
本発明のスタティック型メモリセル部の平面図と断面図
である。なお、図1(b)は図1(a)に記すA−Bで
切断したところの断面図となっている。また、図2は、
このようなメモリセルの製造工程順の断面図である。以
下の実施の形態では、スタティック型メモリセルを構成
する1対の駆動用MOSトランジスタ、1対の転送用M
OSトランジスタおよび負荷抵抗素子のうち主に一方の
トランジスタあるいは負荷抵抗素子について説明され
る。
【0027】図1に示すように、シリコン等の半導体基
板1表面に選択的にフィールド酸化膜2が形成されてい
る。そして、図1(a)に示すように、これらのフィー
ルド酸化膜2に囲われて素子活性領域3および3aが形
成されている。また、この素子活性領域3および3aの
表面にゲート酸化膜4が形成されている。
板1表面に選択的にフィールド酸化膜2が形成されてい
る。そして、図1(a)に示すように、これらのフィー
ルド酸化膜2に囲われて素子活性領域3および3aが形
成されている。また、この素子活性領域3および3aの
表面にゲート酸化膜4が形成されている。
【0028】そして、図1(a)および図1(b)に示
すように、駆動用MOSトランジスタのゲート電極であ
る駆動用ゲート電極5が形成されている。そして、この
駆動用ゲート電極5は保護絶縁膜6で覆われている。
すように、駆動用MOSトランジスタのゲート電極であ
る駆動用ゲート電極5が形成されている。そして、この
駆動用ゲート電極5は保護絶縁膜6で覆われている。
【0029】また、転送用MOSトランジスタのゲート
電極となるワード線7がゲート酸化膜4上に形成され、
このワード線7上に配線間絶縁膜8を介して電源配線9
が積層構造に形成されている。同様に、図1(b)に示
すように、フィールド酸化膜2上にもワード線7aおよ
び7bと電源配線9aおよび9bとがそれぞれ配線間絶
縁膜8aおよび8bを介して積層構造になるように形成
されている。ここで、このように積層構造に形成される
ワード線7と電源配線9、ワード線7aと電源配線9
a、ワード線7bと電源配線9bは、図1(a)に示す
ように、それぞれ同一のパターン形状になるように形成
されメモリセルに配設される。なお、ワード線7aおよ
び7bは隣接するメモリセルの転送用MOSトランジス
タのゲート電極となる。
電極となるワード線7がゲート酸化膜4上に形成され、
このワード線7上に配線間絶縁膜8を介して電源配線9
が積層構造に形成されている。同様に、図1(b)に示
すように、フィールド酸化膜2上にもワード線7aおよ
び7bと電源配線9aおよび9bとがそれぞれ配線間絶
縁膜8aおよび8bを介して積層構造になるように形成
されている。ここで、このように積層構造に形成される
ワード線7と電源配線9、ワード線7aと電源配線9
a、ワード線7bと電源配線9bは、図1(a)に示す
ように、それぞれ同一のパターン形状になるように形成
されメモリセルに配設される。なお、ワード線7aおよ
び7bは隣接するメモリセルの転送用MOSトランジス
タのゲート電極となる。
【0030】そして、転送用MOSトランジスタのソー
ス/ドレイン領域となる拡散層10および11が形成さ
れている。さらに、上記のワード線7、配線間絶縁膜8
および電源配線9、ワード線7a、配線間絶縁膜8aお
よび電源配線9a、ワード線7b、配線間絶縁膜8bお
よび電源配線9bの側壁にはサイドウォール絶縁膜12
が設けられている。
ス/ドレイン領域となる拡散層10および11が形成さ
れている。さらに、上記のワード線7、配線間絶縁膜8
および電源配線9、ワード線7a、配線間絶縁膜8aお
よび電源配線9a、ワード線7b、配線間絶縁膜8bお
よび電源配線9bの側壁にはサイドウォール絶縁膜12
が設けられている。
【0031】そして、全面に第1の層間絶縁膜13が形
成される。ここで、電源配線9,9a,9bの表面部が
露出するように、第1の層間絶縁膜13は形成されてい
る。そして、負荷抵抗層14が形成されている。この負
荷抵抗層14は、図1(a)に示すように、斜線で示し
た領域すなわち上記電源配線9a,9bの表面の露出す
る領域で、これら電源配線9a,9bに接続されるよう
になる。同様に、電源配線9も図1(a)に示すように
斜線で示す領域で他方の負荷抵抗層14aに接続されて
いる。
成される。ここで、電源配線9,9a,9bの表面部が
露出するように、第1の層間絶縁膜13は形成されてい
る。そして、負荷抵抗層14が形成されている。この負
荷抵抗層14は、図1(a)に示すように、斜線で示し
た領域すなわち上記電源配線9a,9bの表面の露出す
る領域で、これら電源配線9a,9bに接続されるよう
になる。同様に、電源配線9も図1(a)に示すように
斜線で示す領域で他方の負荷抵抗層14aに接続されて
いる。
【0032】図1(b)に示すように、全面に第2の層
間絶縁膜15が形成される。そして、駆動用ゲート電極
5および拡散層10に達する内部接続用コンタクト孔1
6が、第2の層間絶縁膜15、負荷抵抗層14、第1の
層間絶縁膜13および保護絶縁膜6を貫通して所定の領
域に形成される。そして、内部接続配線17が形成され
て、負荷抵抗層14は駆動用MOSトランジスタの駆動
用ゲート電極5および拡散層10に接続されている。
間絶縁膜15が形成される。そして、駆動用ゲート電極
5および拡散層10に達する内部接続用コンタクト孔1
6が、第2の層間絶縁膜15、負荷抵抗層14、第1の
層間絶縁膜13および保護絶縁膜6を貫通して所定の領
域に形成される。そして、内部接続配線17が形成され
て、負荷抵抗層14は駆動用MOSトランジスタの駆動
用ゲート電極5および拡散層10に接続されている。
【0033】また、接地配線18が接地用コンタクト孔
19を通して素子活性領域3に接続されている。図示さ
れないがメモリセルのビット線が、拡散層11に接続さ
れて配設されることになる。
19を通して素子活性領域3に接続されている。図示さ
れないがメモリセルのビット線が、拡散層11に接続さ
れて配設されることになる。
【0034】次に、このようなスタティック型メモリセ
ルの製造方法について図2を参照して説明する。但し、
この場合のスタティック型メモリセルは半導体基板表面
のウェル内に形成される。ここで、図1で説明したもの
と同一のものは同一符号で示される。
ルの製造方法について図2を参照して説明する。但し、
この場合のスタティック型メモリセルは半導体基板表面
のウェル内に形成される。ここで、図1で説明したもの
と同一のものは同一符号で示される。
【0035】図2(a)に示すように、導電型がN型の
半導体基板1の表面へのボロンのイオン注入と熱処理に
よりP型ウェル20が形成される。次に、膜厚が300
nm程度のフィールド酸化膜2がリセスLOCOS(L
ocal Oxidationof Silicon)
法等で形成される。そして、10nm程度の膜厚のゲー
ト酸化膜4が形成される。
半導体基板1の表面へのボロンのイオン注入と熱処理に
よりP型ウェル20が形成される。次に、膜厚が300
nm程度のフィールド酸化膜2がリセスLOCOS(L
ocal Oxidationof Silicon)
法等で形成される。そして、10nm程度の膜厚のゲー
ト酸化膜4が形成される。
【0036】次に、200nm程度の膜厚の多結晶シリ
コン膜が化学気相成長(CVD)法で堆積される。ここ
で、この多結晶シリコン膜には、1×1019原子/cm
3 程度のリン不純物が含まれる。そして、この多結晶シ
リコン膜がフォトリソグラフィ技術とドライエッチング
技術とで加工され駆動用ゲート電極5が形成される。さ
らに、このゲート電極5を被覆するように、100nm
程度の膜厚の保護絶縁膜6がシリコン酸化膜で形成され
る。
コン膜が化学気相成長(CVD)法で堆積される。ここ
で、この多結晶シリコン膜には、1×1019原子/cm
3 程度のリン不純物が含まれる。そして、この多結晶シ
リコン膜がフォトリソグラフィ技術とドライエッチング
技術とで加工され駆動用ゲート電極5が形成される。さ
らに、このゲート電極5を被覆するように、100nm
程度の膜厚の保護絶縁膜6がシリコン酸化膜で形成され
る。
【0037】次に、第1の導電体膜である300nm程
度の膜厚のタングステンポリサイド膜、絶縁体膜である
200nm程度の膜厚のシリコン酸化膜および第2の導
電体膜である100nm程度の膜厚のチタンシリサイド
膜が積層するように、フィールド酸化膜2、ゲート酸化
膜4を被覆し全面に堆積される。そして、フォトリソグ
ラフィ技術とドライエッチング技術とで上記チタンシリ
サイド膜、シリコン酸化膜およびタングステンポリサイ
ド膜が同一形状のパターンに加工される。このようにし
て、図2(b)に示すように、ワード線7,7a,7b
と配線間絶縁膜8,8a,8bおよび電源配線9,9
a,9bが同一形状になるように形成されることにな
る。そして、選択的なヒ素不純物のイオン注入と熱処理
が施され、転送用MOSトランジスタのソース・ドレイ
ン用の拡散層10および11が形成される。また、同時
に、図示されていないが駆動用MOSトランジスタのソ
ース・ドレイン用の拡散層も形成される。次に、上記の
同一形状パターンの側壁にサイドウォール絶縁膜12が
形成される。
度の膜厚のタングステンポリサイド膜、絶縁体膜である
200nm程度の膜厚のシリコン酸化膜および第2の導
電体膜である100nm程度の膜厚のチタンシリサイド
膜が積層するように、フィールド酸化膜2、ゲート酸化
膜4を被覆し全面に堆積される。そして、フォトリソグ
ラフィ技術とドライエッチング技術とで上記チタンシリ
サイド膜、シリコン酸化膜およびタングステンポリサイ
ド膜が同一形状のパターンに加工される。このようにし
て、図2(b)に示すように、ワード線7,7a,7b
と配線間絶縁膜8,8a,8bおよび電源配線9,9
a,9bが同一形状になるように形成されることにな
る。そして、選択的なヒ素不純物のイオン注入と熱処理
が施され、転送用MOSトランジスタのソース・ドレイ
ン用の拡散層10および11が形成される。また、同時
に、図示されていないが駆動用MOSトランジスタのソ
ース・ドレイン用の拡散層も形成される。次に、上記の
同一形状パターンの側壁にサイドウォール絶縁膜12が
形成される。
【0038】次に、800nm程度の膜厚のBPSG膜
(ボロンガラスとリンガラスを含むシリコン酸化膜)が
CVD法で全面に堆積され800℃程度の熱処理による
高温リフローがなされる。そして、化学機械研磨(CM
P)法で全面が研磨され、電源配線9,9a,9b表面
が露出される。このようにして、図2(c)に示すよう
に第1の層間絶縁膜13が形成される。
(ボロンガラスとリンガラスを含むシリコン酸化膜)が
CVD法で全面に堆積され800℃程度の熱処理による
高温リフローがなされる。そして、化学機械研磨(CM
P)法で全面が研磨され、電源配線9,9a,9b表面
が露出される。このようにして、図2(c)に示すよう
に第1の層間絶縁膜13が形成される。
【0039】次に、50nm程度の膜厚の多結晶シリコ
ン膜がCVD法で堆積される。そして、全面にリン不純
物のイオン注入が行なわれ熱処理が施される。ここで、
リン不純物のイオン注入のドーズ量は1×1013イオン
/cm2 程度に設定される。そして、フォトリソグラフ
ィ技術とドライエッチング技術とでこの多結晶シリコン
膜が加工され、図2(c)に示すように負荷抵抗層14
が形成される。ここで、上記多結晶シリコン膜のドライ
エッチングでは、電源配線9,9a,9bがエッチング
されないように、ドライエッチングガスにはCF4 等の
フッ素化合物が用いられる。このようにして、負荷抵抗
層14は電源配線9a,9bにセルフアラインに接続さ
れるようになる。
ン膜がCVD法で堆積される。そして、全面にリン不純
物のイオン注入が行なわれ熱処理が施される。ここで、
リン不純物のイオン注入のドーズ量は1×1013イオン
/cm2 程度に設定される。そして、フォトリソグラフ
ィ技術とドライエッチング技術とでこの多結晶シリコン
膜が加工され、図2(c)に示すように負荷抵抗層14
が形成される。ここで、上記多結晶シリコン膜のドライ
エッチングでは、電源配線9,9a,9bがエッチング
されないように、ドライエッチングガスにはCF4 等の
フッ素化合物が用いられる。このようにして、負荷抵抗
層14は電源配線9a,9bにセルフアラインに接続さ
れるようになる。
【0040】次に、図2(d)に示すように、全面に第
2の層間絶縁膜15が形成される。そして、駆動用ゲー
ト電極5および拡散層10に達する内部接続用コンタク
ト孔16が、第2の層間絶縁膜15、負荷抵抗層14、
第1の層間絶縁膜13および保護絶縁膜6を貫通して形
成される。そして、100nm〜200nmの膜厚のタ
ングステン膜で内部接続配線17が形成されて、負荷抵
抗層14が駆動用MOSトランジスタの駆動用ゲート電
極5および拡散層10に接続される。また、この工程で
同時に膜厚100nm〜200nmの接地配線18が形
成される。
2の層間絶縁膜15が形成される。そして、駆動用ゲー
ト電極5および拡散層10に達する内部接続用コンタク
ト孔16が、第2の層間絶縁膜15、負荷抵抗層14、
第1の層間絶縁膜13および保護絶縁膜6を貫通して形
成される。そして、100nm〜200nmの膜厚のタ
ングステン膜で内部接続配線17が形成されて、負荷抵
抗層14が駆動用MOSトランジスタの駆動用ゲート電
極5および拡散層10に接続される。また、この工程で
同時に膜厚100nm〜200nmの接地配線18が形
成される。
【0041】そして、図示されないがスタティック型メ
モリセルのビット線が、拡散層11に接続されて配設さ
れるようになる。
モリセルのビット線が、拡散層11に接続されて配設さ
れるようになる。
【0042】このように本発明のスタティック型メモリ
セルの製造方法で特徴的なことは、転送用MOSトラン
ジスタのゲート電極となるワード線7と電源配線9、ワ
ード線7aと電源配線9aおよびワード線7bと電源配
線9bがそれぞれ配線間絶縁膜8,8a,8bを介して
積層し同一形状のパターンに形成される点ある。そし
て、また、電源配線と負荷抵抗層とがセルフアラインに
接続される点にある。
セルの製造方法で特徴的なことは、転送用MOSトラン
ジスタのゲート電極となるワード線7と電源配線9、ワ
ード線7aと電源配線9aおよびワード線7bと電源配
線9bがそれぞれ配線間絶縁膜8,8a,8bを介して
積層し同一形状のパターンに形成される点ある。そし
て、また、電源配線と負荷抵抗層とがセルフアラインに
接続される点にある。
【0043】このために、スタティック型メモリセルの
ワード線および電源配線の低抵抗化が容易なる。そし
て、スタティック型メモリセルの電源配線およびワード
線の配設が高密度化され、その微細化が非常に容易にな
る。さらには、このようなスタティック型メモリセルの
製造工程は簡素化される。このようにして、このスタテ
ィック型メモリセルの搭載される半導体装置の高速化あ
るいは高集積化が促進される。
ワード線および電源配線の低抵抗化が容易なる。そし
て、スタティック型メモリセルの電源配線およびワード
線の配設が高密度化され、その微細化が非常に容易にな
る。さらには、このようなスタティック型メモリセルの
製造工程は簡素化される。このようにして、このスタテ
ィック型メモリセルの搭載される半導体装置の高速化あ
るいは高集積化が促進される。
【0044】次に、本発明の第2の実施の形態を図3と
図4に基づいて説明する。ここで、図3および図4は本
発明のスタティック型メモリセルの製造工程順の断面図
である。なお、本発明の構造については上記製造方法の
説明の中で示される。
図4に基づいて説明する。ここで、図3および図4は本
発明のスタティック型メモリセルの製造工程順の断面図
である。なお、本発明の構造については上記製造方法の
説明の中で示される。
【0045】この第2の実施の形態では、第1の実施の
形態で説明した転送用MOSトランジスタの拡散層と電
源配線とがサリサイド構造に形成される点が特徴的であ
る。なお、この場合では、メモリセルのアレイ構造が第
1の実施の形態とは異なるように示されている。以下、
第1の実施の形態の場合と同一になるものは同一符号で
示されている。
形態で説明した転送用MOSトランジスタの拡散層と電
源配線とがサリサイド構造に形成される点が特徴的であ
る。なお、この場合では、メモリセルのアレイ構造が第
1の実施の形態とは異なるように示されている。以下、
第1の実施の形態の場合と同一になるものは同一符号で
示されている。
【0046】図3(a)に示すように、第1の実施の形
態で説明したのと同様に、ウェル20が形成される。次
に、300nm程度の膜厚のフィールド酸化膜2がリセ
スLOCOS法で形成される。そして、8nm程度の膜
厚のゲート酸化膜4が形成される。
態で説明したのと同様に、ウェル20が形成される。次
に、300nm程度の膜厚のフィールド酸化膜2がリセ
スLOCOS法で形成される。そして、8nm程度の膜
厚のゲート酸化膜4が形成される。
【0047】次に、第1の実施の形態で説明したよう
に、リン不純物を含む多結晶シリコン膜がフォトリソグ
ラフィ技術とドライエッチング技術とで加工され駆動用
ゲート電極5が形成される。さらに、このゲート電極5
を被覆するようにして保護絶縁膜6がシリコン酸化膜で
形成される。
に、リン不純物を含む多結晶シリコン膜がフォトリソグ
ラフィ技術とドライエッチング技術とで加工され駆動用
ゲート電極5が形成される。さらに、このゲート電極5
を被覆するようにして保護絶縁膜6がシリコン酸化膜で
形成される。
【0048】次に、200nm程度の膜厚のチタンポリ
サイド膜、200nm程度の膜厚のシリコン酸化膜およ
び100nm程度の膜厚の多結晶シリコン膜が積層する
ように、フィールド酸化膜2、ゲート酸化膜4および保
護絶縁膜6を被覆し全面に堆積される。そして、フォト
リソグラフィ技術とドライエッチング技術とで上記多結
晶シリコン膜、シリコン酸化膜およびチタンポリサイド
膜が同一形状のパターンに加工される。このようにし
て、図3(b)に示すように、ワード線21,21a,
21bと配線間絶縁膜8,8a,8bおよびポリシリ配
線22,22a,22が同一形状になるように形成され
る。
サイド膜、200nm程度の膜厚のシリコン酸化膜およ
び100nm程度の膜厚の多結晶シリコン膜が積層する
ように、フィールド酸化膜2、ゲート酸化膜4および保
護絶縁膜6を被覆し全面に堆積される。そして、フォト
リソグラフィ技術とドライエッチング技術とで上記多結
晶シリコン膜、シリコン酸化膜およびチタンポリサイド
膜が同一形状のパターンに加工される。このようにし
て、図3(b)に示すように、ワード線21,21a,
21bと配線間絶縁膜8,8a,8bおよびポリシリ配
線22,22a,22が同一形状になるように形成され
る。
【0049】次に、選択的なヒ素不純物のイオン注入と
熱処理が施され、転送用MOSトランジスタのソース・
ドレイン用の拡散層10および11が形成される。ま
た、同時に、図示されていないが駆動用MOSトランジ
スタのソース・ドレイン用の拡散層も形成される。さら
に、上記の同一形状パターンの側壁にサイドウォール絶
縁膜12が形成される。
熱処理が施され、転送用MOSトランジスタのソース・
ドレイン用の拡散層10および11が形成される。ま
た、同時に、図示されていないが駆動用MOSトランジ
スタのソース・ドレイン用の拡散層も形成される。さら
に、上記の同一形状パターンの側壁にサイドウォール絶
縁膜12が形成される。
【0050】次に、100nm程度の膜厚のチタン膜が
全面に堆積される。引き続いて、600℃程度での熱処
理が施され、ポリシリコン配線22,22a,22b
上、拡散層10,11上がシリサイド化される。そし
て、アンモニア水溶液と過酸化水素溶液の混合溶液中に
浸漬し未反応のチタンが除去される。このようにして、
図3(c)に示すように、ポリシリコン配線22,22
a,22b上にシリサイド配線23,23a,23bが
形成される。同時に、ソース・ドレイン用の拡散層1
0,11上にソース・ドレインシリサイド層24,25
が形成されるようになる。そして、ポリシリコン配線2
2とシリサイド配線23とで電源配線9が、ポリシリコ
ン配線22aとシリサイド配線23aとで電源配線9a
が、ポリシリコン配線22bとシリサイド配線23bと
で電源配線9bがそれぞれ形成されることになる。
全面に堆積される。引き続いて、600℃程度での熱処
理が施され、ポリシリコン配線22,22a,22b
上、拡散層10,11上がシリサイド化される。そし
て、アンモニア水溶液と過酸化水素溶液の混合溶液中に
浸漬し未反応のチタンが除去される。このようにして、
図3(c)に示すように、ポリシリコン配線22,22
a,22b上にシリサイド配線23,23a,23bが
形成される。同時に、ソース・ドレイン用の拡散層1
0,11上にソース・ドレインシリサイド層24,25
が形成されるようになる。そして、ポリシリコン配線2
2とシリサイド配線23とで電源配線9が、ポリシリコ
ン配線22aとシリサイド配線23aとで電源配線9a
が、ポリシリコン配線22bとシリサイド配線23bと
で電源配線9bがそれぞれ形成されることになる。
【0051】次に、第1の実施の形態と同様にして80
0nm程度の膜厚のBPSG膜がCVD法で全面に堆積
され600℃程度の熱処理がなされる。そして、CMP
法で全面が研磨され、シリサイド配線23a,23b表
面が露出される。このようにして、第1の層間絶縁膜1
3が形成される。この場合にはシリサイド配線23の表
面は露出しない。
0nm程度の膜厚のBPSG膜がCVD法で全面に堆積
され600℃程度の熱処理がなされる。そして、CMP
法で全面が研磨され、シリサイド配線23a,23b表
面が露出される。このようにして、第1の層間絶縁膜1
3が形成される。この場合にはシリサイド配線23の表
面は露出しない。
【0052】次に、第1の実施の形態と同様にして図4
(a)に示すように負荷抵抗層14が形成される。ここ
で、負荷抵抗層14はシリサイド配線23a,23にセ
ルフアラインに接続される。
(a)に示すように負荷抵抗層14が形成される。ここ
で、負荷抵抗層14はシリサイド配線23a,23にセ
ルフアラインに接続される。
【0053】次に、図4(b)に示すように、全面に第
2の層間絶縁膜15が形成される。そして、駆動用ゲー
ト電極5およびソース・ドレインシリサイド層24に達
する内部接続用コンタクト孔16が、第2の層間絶縁膜
15、負荷抵抗層14、第1の層間絶縁膜13および保
護絶縁膜6を貫通して形成される。そして、100nm
〜200nmの膜厚のタングステン膜で内部接続配線1
7が形成されて、負荷抵抗層14が駆動用MOSトラン
ジスタの駆動用ゲート電極5およびソース・ドレインシ
リサイド層24に接続される。また、この工程で同時に
膜厚100nm〜200nmの接地配線18が形成され
る。
2の層間絶縁膜15が形成される。そして、駆動用ゲー
ト電極5およびソース・ドレインシリサイド層24に達
する内部接続用コンタクト孔16が、第2の層間絶縁膜
15、負荷抵抗層14、第1の層間絶縁膜13および保
護絶縁膜6を貫通して形成される。そして、100nm
〜200nmの膜厚のタングステン膜で内部接続配線1
7が形成されて、負荷抵抗層14が駆動用MOSトラン
ジスタの駆動用ゲート電極5およびソース・ドレインシ
リサイド層24に接続される。また、この工程で同時に
膜厚100nm〜200nmの接地配線18が形成され
る。
【0054】そして、図示されないがスタティック型メ
モリセルのビット線が、ソース・ドレインシリサイド層
25に接続されて配設されるようになる。
モリセルのビット線が、ソース・ドレインシリサイド層
25に接続されて配設されるようになる。
【0055】この本発明の第2の実施の形態で特徴的な
ことは、転送用MOSトランジスタのソース・ドレイン
領域と電源配線とがサリサイド構造に形成される点にあ
る。そして、この場合にも、ワード線と電源配線とは配
線間絶縁膜を介して積層し同一形状のパターンに形成さ
れる。また、電源配線と負荷抵抗層とがセルフアライン
に接続される。
ことは、転送用MOSトランジスタのソース・ドレイン
領域と電源配線とがサリサイド構造に形成される点にあ
る。そして、この場合にも、ワード線と電源配線とは配
線間絶縁膜を介して積層し同一形状のパターンに形成さ
れる。また、電源配線と負荷抵抗層とがセルフアライン
に接続される。
【0056】このために、スタティック型メモリセルの
ワード線および電源配線の低抵抗化がさらに容易なると
ともに製造工程が短縮されるようになる。また、スタテ
ィック型メモリセルの高密度化および微細化はさらに容
易となる。
ワード線および電源配線の低抵抗化がさらに容易なると
ともに製造工程が短縮されるようになる。また、スタテ
ィック型メモリセルの高密度化および微細化はさらに容
易となる。
【0057】以上の実施の形態において、ワード線ある
いは電源配線は、タングステンあるいはチタン以外の高
融点金属例えばコバルト、タンタルあるいはモリブデン
等のシリサイドあるいはポリサイドで形成されてもよ
い。また、スタティック型メモリセルの負荷素子として
負荷抵抗体が使用される場合について説明されている
が、負荷素子としてMOSトランジスタが使用される場
合でも、本発明は同様に適用できることに言及してお
く。
いは電源配線は、タングステンあるいはチタン以外の高
融点金属例えばコバルト、タンタルあるいはモリブデン
等のシリサイドあるいはポリサイドで形成されてもよ
い。また、スタティック型メモリセルの負荷素子として
負荷抵抗体が使用される場合について説明されている
が、負荷素子としてMOSトランジスタが使用される場
合でも、本発明は同様に適用できることに言及してお
く。
【0058】
【発明の効果】以上に説明したように本発明では、スタ
ティック型メモリセルのワード線と電源配線とが積層さ
れ、同一形状のパターンに形成される。そして、スタテ
ィック型メモリセルの負荷抵抗素子は上記電源配線にセ
ルフアラインに接続される。あるいは、転送用MOSト
ランジスタのソース・ドレイン領域と電源配線とがサリ
サイド構造になるように形成される。
ティック型メモリセルのワード線と電源配線とが積層さ
れ、同一形状のパターンに形成される。そして、スタテ
ィック型メモリセルの負荷抵抗素子は上記電源配線にセ
ルフアラインに接続される。あるいは、転送用MOSト
ランジスタのソース・ドレイン領域と電源配線とがサリ
サイド構造になるように形成される。
【0059】このために、スタティック型メモリの製造
工程が簡素化されると共に、スタティック型メモリに電
源を供給する電源配線あるいはワード線の低抵抗化が容
易になる。そして、ロジック回路と高性能SRAMを混
載する半導体装置の製造が可能になる。
工程が簡素化されると共に、スタティック型メモリに電
源を供給する電源配線あるいはワード線の低抵抗化が容
易になる。そして、ロジック回路と高性能SRAMを混
載する半導体装置の製造が可能になる。
【0060】また、電源配線およびワード線の配設が高
密度化されるため、スタティック型メモリセルのセル面
積が縮小され半導体装置の高集積化が容易になる。
密度化されるため、スタティック型メモリセルのセル面
積が縮小され半導体装置の高集積化が容易になる。
【0061】このようにして、ロジック回路とSRAM
を混載する高性能の半導体装置の開発が促進される。
を混載する高性能の半導体装置の開発が促進される。
【図1】本発明の第1の実施の形態を説明するためのス
タティック型メモリセル部の平面図と断面図である。
タティック型メモリセル部の平面図と断面図である。
【図2】本発明の第1の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図3】本発明の第2の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図4】本発明の第2の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図5】本発明を適用するスタティック型メモリセルの
等価回路図である。
等価回路図である。
【図6】従来の技術を説明するための製造工程順の略断
面図である。
面図である。
1,101 半導体基板 2,102 フィールド酸化膜 3,3a 素子活性領域 4,103 ゲート酸化膜 5 駆動用ゲート電極 6 保護絶縁膜 7,7a,7b,21,21a,21b ワード線 8,8a,8b 配線間絶縁膜 9,9a,9b,117,117a 電源配線 10,11,108,109 拡散層 12,107 サイドウォール絶縁膜 13 第1の層間絶縁膜 14 負荷抵抗層 15 第2の層間絶縁膜 16 内部配線用コンタクト孔 17 内部接続配線 18 接地配線 19 接地用コンタクト孔 20 ウェル 22,22a,22b ポリシリ配線 23,23a,23b シリサイド配線 24,25,112,113 ソース・ドレインシリ
サイド層 T1 、T2 駆動用MOSトランジスタ T3 、T4 転送用MOSトランジスタ R1 、R2 負荷抵抗 N1 、N2 蓄積ノード WL ワード線 BL、BLバー ビット線 104 多結晶シリコン膜 105,106,106a ゲートポリシリコン層 110,111,111a ゲートシリサイド層 114 層間絶縁膜 115 コンタクト孔 116 高抵抗ポリシリコン層
サイド層 T1 、T2 駆動用MOSトランジスタ T3 、T4 転送用MOSトランジスタ R1 、R2 負荷抵抗 N1 、N2 蓄積ノード WL ワード線 BL、BLバー ビット線 104 多結晶シリコン膜 105,106,106a ゲートポリシリコン層 110,111,111a ゲートシリサイド層 114 層間絶縁膜 115 コンタクト孔 116 高抵抗ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8229 H01L 21/8239 - 21/8247 H01L 27/10 - 27/115
Claims (6)
- 【請求項1】 半導体基板の表面に形成された1対の転
送用MOSトランジスタと、フリップフロップ回路を構
成する1対の駆動用MOSトランジスタおよび1対の負
荷抵抗素子とで形成されるスタティック型メモリセルに
おいて、スタティック型メモリセル上に配設されるワー
ド線とスタティック型メモリに電源を供給する電源配線
とが同一マスクのエッチング工程を通して同一形状のパ
ターンに形成され、前記負荷抵抗素子は、コンタクト孔
を介さずに前記電源配線の表面に被着して接続されてい
ることを特徴とする半導体装置。 - 【請求項2】 前記転送用MOSトランジスタのソース
・ドレイン領域と前記電源配線とがサリサイド構造にな
るように形成されていることを特徴とする請求項1記載
の半導体装置。 - 【請求項3】 前記サリサイド構造がチタン金属で形成
されていることを特徴とする請求項2記載の半導体装
置。 - 【請求項4】 前記駆動用MOSトランジスタのゲート
電極と前記転送用MOSトランジスタのゲート電極すな
わち前記ワード線とが別の導電層で形成されていること
を特徴とする請求項1、請求項2または請求項3記載の
半導体装置。 - 【請求項5】 一導電型の半導体基板の表面に形成され
た1対の転送用MOSトランジスタと、フリップフロッ
プ回路を構成する1対の駆動用MOSトランジスタおよ
び1対の負荷抵抗素子とで形成されるスタティック型メ
モリセルの製造方法において、半導体基板上にゲート絶
縁膜を介して前記駆動用MOSトランジスタのゲート電
極を形成した後、前記ゲート電極の表面を保護絶縁膜で
被覆する工程と、前記半導体基板上にゲート絶縁膜を介
して積層する第1の導電体膜、絶縁体膜および第2の導
電体膜を堆積する工程と、前記第2の導電体膜、絶縁体
膜、第1の導電体膜を順次ドライエッチングしワード線
と電源配線とを形成する工程と、前記電源配線を覆うよ
うに全面に層間絶縁膜を堆積した後、前記電源配線の表
面が露出するまで前記層間絶縁膜の表面をエッチングす
る工程と、前記露出した電源配線の表面で接続するよう
に前記負荷抵抗素子を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項6】 一導電型の半導体基板の表面に形成され
た1対の転送用MOSトランジスタと、フリップフロッ
プ回路を構成する1対の駆動用MOSトランジスタおよ
び1対の負荷抵抗素子とで形成されるスタティック型メ
モリセルの製造方法において、半導体基板上にゲート絶
縁膜を介して前記駆動用MOSトランジスタのゲート電
極を形成した後、前記ゲート電極の表面を保護絶縁膜で
被覆する工程と、前記半導体基板上にゲート絶縁膜を介
して積層する第1の導電体膜、絶縁体膜および多結晶シ
リコン膜を堆積する工程と、前記多結晶シリコン膜、絶
縁体膜、第1の導電体膜を順次ドライエッチングし同一
形状のパターンを形成する工程と、前記同一形状のパタ
ーンの側壁にサイドウォール絶縁膜を形成する工程と、
前記転送用MOSトランジスタの拡散層と前記パターニ
ングされた多結晶シリコン膜の表面にシリサイド層を同
時に形成する工程と、前記多結晶シリコン膜表面に形成
されたシリサイド層を覆うように全面に層間絶縁膜を堆
積した後、前記シリサイド層の表面が露出するまで前記
層間絶縁膜の表面をエッチングする工程と、前記露出し
たシリサイド層の表面で接続するように前記負荷抵抗素
子を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9139993A JP3055491B2 (ja) | 1997-05-29 | 1997-05-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9139993A JP3055491B2 (ja) | 1997-05-29 | 1997-05-29 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10335490A JPH10335490A (ja) | 1998-12-18 |
JP3055491B2 true JP3055491B2 (ja) | 2000-06-26 |
Family
ID=15258445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9139993A Expired - Lifetime JP3055491B2 (ja) | 1997-05-29 | 1997-05-29 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3055491B2 (ja) |
-
1997
- 1997-05-29 JP JP9139993A patent/JP3055491B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10335490A (ja) | 1998-12-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000314 |