KR100333021B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체 장치의 제조방법은, 다음의 공정을 포함한다. 즉, 반도체 기판상에, 제1, 제2 및 제3 배선층을 형성하는 공정; 각 배선층의 표면을 덮는 제1, 제2 및 제3 커버 절연층을 형성하는 공정; 제1 배선층이 통과하는 활성영역에 P형의 제1 불순물 확산층 및 N형의 제2 불순물 확산층을 형성하고, 제2 배선층이 통과하는 활성영역에 P형의 제3 불순물 확산층 및 N형의 제4 불순물 확산층을 형성하는 공정; 제1 불순물 확산층과 제2 배선층을 접속하는 제1 국소 배선층 및 제4 불순물 확산층과 제3 배선층을 접속하는 제2 국소 배선층을 자기정합적으로 형성하는 공정; 층간 절연층에, 제1 커버 절연층 및 제3 커버 절연층을 마스크로 하여 제1 콘택트 홀을 형성하며, 제2 커버 절연층을 마스크로 하여 제2 콘택트 홀을 자기정합적으로 형성하는 공정; 및 상기 콘택트 홀 내에 제4 배선층 및 제5 배선층을 형성하는 공정을 제공한다.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히, 상보형 MOS(CMOS)를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 집적 회로 장치가 대규모화됨에 따라, 고속 논리 회로와 대용량 메모리가 동일 반도체 칩상에 탑재된 LSI가 일반적으로 사용되고 있다. 반도체 집적 회로의 고속동작을 위해서는, MOS 트랜지스터를 미세화하여 집적도를 높이는 것이 유효하다. 또한, 배선밀도를 높여서, 집적도를 증가시키고, 평균 배선 길이를 단축하는 것도 유효하다.
특히, 6개의 트랜지스터를 사용한 CMOS형 셀은, 그 동작 마진이 크고, 데이터 보유 전류가 작은 점에서, 현재도 많은 CMOS SRAM에 사용되고 있다. 그러나, CMOS SRAM 셀은, 메모리 셀 면적이 커지기 때문에, 디바이스의 미세화의 측면에서 셀 면적의 축소가 요구되고 있다.
본 발명의 목적은 특히 CMOS를 갖는 반도체 장치에 있어서 배선밀도를 높여서 미세화를 달성할 수 있는 반도체 장치 및 이의 제조방법을 제공하는 것에 있다.
본 발명의 반도체 장치의 제조방법은, 아래의 공정(a) 내지 (h)를 포함한다.
(a) 반도체 기판의 소정 영역에 활성영역 및 소자 분리 영역을 형성하는 공정,
(b) 상기 반도체 기판의 활성영역 및 소자 분리 영역 위에, 절연층을 개재시켜 제1 배선층, 제2 배선층, 및 제3 배선층을 형성하는 공정으로서, 상기 제1 배선층은, 제1 부하 트랜지스터의 게이트 전극과 제1 구동 트랜지스터의 게이트 전극을 접속하고, 상기 제2 배선층은, 제2 부하 트랜지스터의 게이트 전극과 제2 구동 트랜지스터의 게이트 전극을 접속하며, 또한, 상기 제3 배선층은, 상기 제1 배선층과 상기 제2 구동 트랜지스터의 불순물 확산층을 접속하고,
(c) 상기 제1 배선층, 상기 제2 배선층 및 상기 제3 배선층 각각의 상면 및 측면을 연속하여 덮는 제1 커버 절연층, 제2 커버 절연층 및 제3 커버 절연층을 형성하는 공정,
(d) 상기 제1 배선층이 통과하는 활성영역에 제1 도전형의 제1 불순물 확산층 및 제2 도전형의 제2 불순물 확산층을 형성하고, 또한, 상기 제2 배선층이 통과하는 활성영역에 제1 도전형의 제3 불순물 확산층 및 제2 도전형의 제4 불순물 확산층을 형성하는 공정,
(e) 상기 제1 불순물 확산층과 상기 제2 배선층을 접속하는 제2 국소 배선층을 자기정합적으로 형성하고, 또한 상기 제4 불순물 확산층과 상기 제3 배선층을접속하는 제2 국소 배선층을 자기정합적으로 형성하는 공정,
(f) 층간 절연층을 형성하는 공정,
(g) 상기 층간 절연층의 소정 영역에, 적어도 상기 제1 커버 절연층 및 상기 제3 커버 절연층을 마스크로 하여, 상기 제1 불순물 확산층, 상기 제3 커버 절연층, 상기 소자 분리 영역 및 상기 제2 불순물 확산층 각각의 일부가 노출하도록, 상기 반도체 기판의 주면을 따라 연속하는 제1 콘택트 홀을 자기정합적으로 형성하며, 또한, 적어도 상기 제2 커버 절연층을 마스크로 하여, 상기 제3 불순물 확산층, 상기 소자 분리 영역 및 상기 제4 불순물 확산층의 각각의 일부가 노출하도록, 상기 반도체 기판의 주면을 따라 연속하는 제2 콘택트 홀을 자기정합적으로 형성하는 공정, 및
(h) 상기 제1 콘택트 홀 내에 제4 배선층을 형성하고, 또한, 상기 제2 콘택트 홀 내에 제5 배선층을 형성하는 공정.
상기 제조방법에 있어서는, 상기 공정(g)에 있어서, 적어도 제1 배선층을 덮는 제1 커버 절연층 및 제3 배선층을 덮는 제3 커버 절연층을 마스크로 하여, 제1 층째의 층간 절연층에 자기정합적으로 제1 콘택트 홀을 형성하고, 동시에, 적어도 제2 콘택트 홀을 형성할 수 있다. 이로써, 콘택트 홀을 형성할 때의 리소그래피에 있어서의 얼라인먼트 오차를 고려할 필요가 없으며, 배선 밀도를 향상시킬 수 있다.
또한, 상기 공정(e)에 있어서, 제1 불순물 확산층과 제2 배선층을 콘택트 홀을 개재시키지 않고, 또한 자기정합적으로 형성되는 제1 국소 배선층에 의해서 접속하며, 동시에 제4 불순물 확산층과 제3 배선층을 자기정합적으로 형성되는 제2 국소 배선층에 의해 접속하는 점에서도 소자의 미세화를 달성할 수 있다.
이 반도체 장치의 제조방법에 있어서는, 바람직하게는, 상기 공정(b)에서 형성되는 제1, 제2 및 제3 배선층은 적어도 실리콘을 포함한다. 이들 배선층은, 도프트 폴리실리콘의 단층, 또는 도프트 폴리실리콘 층과 실리사이드가 적층된 폴리사이드 구조 모두 상관없다.
또한, 상기 국소 배선층은, 살리사이드 기술에 의해서 형성된 금속 실리사이드층으로 이루어지는 것이 바람직하다. 구체적으로는, 상기 제1 국소 배선층은, 상기 제2 커버 절연층의 일부를 제거하여 상기 제2 배선층의 일부를 노출시킨 후, 상기 제1 불순물 확산층 및 상기 제2 배선층의 노출면에 자기정합적으로 형성된 금속 실리사이드층으로 이루어지는 것이 바람직하다.
본 발명의 제조방법에 의해 얻어지는 반도체 장치는, 2개의 부하 트랜지스터, 2개의 구동 트랜지스터 및 2개의 전송 트랜지스터를 포함하는 메모리 셀을 포함하는 반도체 장치로서,
반도체 기판의 활성영역 및 소자 분리 영역 위에 절연층을 개재시켜 형성된, 제1 부하 트랜지스터의 게이트 전극과 제1 구동 트랜지스터의 게이트 전극을 접속하는 제1 배선층,
상기 제1 배선층의 측면 및 상면을 연속하여 덮는 제1 커버 절연층,
상기 제1 배선층이 통과하는 활성영역에 형성된, 상기 제1 부하 트랜지스터를 구성하는 제1 도전형의 제1 불순물 확산층, 및 상기 제1 구동 트랜지스터를 구성하는 제2 도전형의 제2 불순물 확산층,
상기 제1 배선층과 떨어져서, 또한, 상기 반도체 기판의 활성영역 및 소자 분리 영역의 위에 절연층을 개재시켜 형성된, 제2 부하 트랜지스터의 게이트 전극과 제2 구동 트랜지스터의 게이트 전극을 접속하는 제2 배선층,
상기 제2 배선층의 측면 및 상면을 연속하여 덮는 제2 커버 절연층,
상기 제2 배선층이 통과하는 활성영역에 형성된, 상기 제2 부하 트랜지스터를 구성하는 제1 도전형의 제3 불순물 확산층, 및 상기 제2 구동 트랜지스터를 구성하는 제2 도전형의 제4 불순물 확산층,
상기 제1 배선층과 상기 제4 불순물 확산층을 접속하고, 또한, 적어도 일부가 소자 분리 영역상에 존재하는 제3 배선층,
상기 제3 배선층의 측면 및 상면을 연속하여 덮는 제3 커버 절연층,
상기 제1 불순물 확산층과 상기 제2 배선층을 접속하는 제1 국소 배선층,
상기 제4 불순물 확산층과 상기 제3 배선층을 접속하는 제2 국소 배선층,
적어도, 상기 제1 불순물 확산층, 상기 제3 커버 절연층, 상기 소자 분리 영역 및 상기 제2 불순물 확산층의 각각의 일부가 노출하도록, 상기 반도체 기판의 주면을 따라 연속하는 제1 콘택트 홀, 및 적어도, 상기 제3 불순물 확산층, 상기 소자 분리 영역 및 상기 제4 불순물 확산층 각각의 일부가 노출하도록, 상기 반도체 기판의 주면을 따라 연속하는 제2 콘택트 홀을 갖는 층간 절연층,
상기 제1 콘택트 홀 내에 형성된, 상기 제1 불순물 확산층과 상기 제2 불순물 확산층을 접속하는 제4 배선층, 및
상기 제2 콘택트 홀 내에 형성된, 상기 제3 불순물 확산층과 상기 제4 불순물 확산층을 접속하는 제5 배선층을 포함한다.
이 반도체 장치는 6개의 트랜지스터를 갖는 풀 CMOS SRAM에 적용된다. 이 경우, 상기 제1 배선층 및 제2 배선층은, 풀 CMOS SRAM의 CMOS를 구성하는 게이트 배선층으로서 기능한다. 이 게이트 배선층이 통과하는 활성영역에는, 각각 제1 부하 트랜지스터와 제1 구동 트랜지스터가 형성되어 있다. 상기 제3 배선층은, 제1 게이트 배선층과 제2 구동 트랜지스터가 불순물 확산층(제4 불순물 확산층)을 접속하고 있다. 그리고, 상기 제4 배선층은, 제1 부하 트랜지스터의 불순물 확산층(제1 불순물 확산층)과 제1 구동 트랜지스터의 불순물 확산층(제2 불순물 확산층)을 접속하고 있다. 상기 제5 배선층은, 제2 부하 트랜지스터의 불순물 확산층(제3 불순물 확산층)과 제2 구동 트랜지스터의 불순물 확산층(제4 불수눌 확산층)을 접속하고 있다. 이 풀 CMOS SRAM에서는, 상술한 바와 같이, 자기정합적으로 형성되는 국소 배선층 및 자기정합적으로 형성되는 콘택트 홀을 가지며, 셀 면적을 축소할 수 있다.
상기 제3 배선층은, 상기 제1 배선층과 일체적으로 연속된 층인 것이 바람직하다. 상기 제1 및 제3 배선층으로 이루어지는 배선층은, 그 평면형상이 대략 「h」모양을 이루며, 상기 제2 배선층은, 그 평면 형상이 대략 「7」모양을 이루는 것이 바람직하다.
도 1은 본 발명이 적용된 풀 CMOS SRAM 셀의 레이아웃을 나타내는 평면도.
도 2는 도 1에 도시되는 SRAM 셀의 등가회로.
도 3은 도1에 도시되는 SRAM 셀의 제조공정을 나타내는 부분 단면도.
도 4는 도1에 도시되는 SRAM 셀의 제조공정을 나타내는 부분 단면도.
도 5는 도1에 도시되는 SRAM 셀의 제조공정을 나타내는 부분 단면도.
도 6은 도1에 도시되는 SRAM 셀의 제조공정을 나타내는 부분 단면도.
도 7은 도1에 도시되는 SRAM 셀의 제조공정을 나타내는 부분 단면도.
도 8은 도1에 도시되는 SRAM 셀의 제조공정 및 도 1에 있어서의 A-A선에 따른 부분을 나타내는 부분 단면도.
도 9는 도1에 도시되는 SRAM 셀의 제조공정 및 도 1에 있어서의 B-B선에 따른 부분을 나타내는 부분 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
P1 : 제 1 부하 트랜지스터 P2 : 제 2 부하 트랜지스터
N1 : 제 1 구동 트랜지스터 N2 : 제 2 구동 트랜지스터
40 : 제 1 게이트 전극층 N3 : 제 1 전송 트랜지스터
60: 제 2 게이트 전극층 N4 : 제 2 전송 트랜지스터
도 1은 본 발명의 실시 형태에 관계되는 풀 CMOS SRAM 셀(이하, 「SRAM 셀」이라고 한다)의 일례를 도시하는 평면도이고, 도 2는 SRAM 셀의 등가회로도이며, 도 3 내지 도 9는 SRAM 셀의 형성 공정을 도시하는 부분 단면도이다. 또, 도 1에 있어서는 층간 절연층이 생략되어 있다.
본 실시 형태의 SRAM 셀은, 도 1 및 도 2에 도시된 바와 같이, 1개의 메모리 셀 내에 6개의 트랜지스터가 설치되어 있다. 그리고, 한쌍의 NMOS 트랜지스터(구동 트랜지스터)(N1, N2)와, 한쌍의 PMOS 트랜지스터(부하 트랜지스터)(P1, P2)가 서로 접속되어 플립플롭 회로를 구성하고 있다.
N웰(14) 내에 형성된 한쌍의 부하 트랜지스터(P1, P2)의 소스 영역은 전원 VDD에 접속되어 있다. P웰(12)내에 형성된 한쌍의 구동 트랜지스터(N1, N2)의 소스 영역은 전원(그랜드) VSS에 접속되어 있다. 또한, 한쌍의 NMOS 트랜지스터(전송 트랜지스터)(N3, N4)는, 노드(N10, N20)에 접속되어 있다. 이들 전송 트랜지스터(N3, N4)의 소스/드레인 영역의 한쪽은 비트선(BL, BL)에 접속되고, 또한, 전송 트랜지스터(N3, N4)의 게이트 전극은, 각각 워드선(WL)에 접속되어 있다.
본 실시 형태의 SRAM 셀은, 도 1에 도시된 바와 같이, 제1 부하 트랜지스터 100PA(P1)와 제1 구동 트랜지스터 300NA(N1)는, 폴리실리콘을 구성요소로 하는 공통의 제1 게이트 전극층(제1 배선층)(40)을 가지고 있다. 제2 부하 트랜지스터 200PB(P2)와, 제2 구동 트랜지스터 400NB(N2)는, 폴리실리콘을 구성요소로 하는 공통의 제2 게이트 전극층(제2 배선층)(60)을 가지고 있다. 또한, 제1 전송 트랜지스터 500NC(N3) 및 제2 전송 트랜지스터 600ND(N4)는, 폴리실리콘을 구성 요소로 하는 공통의 제3 게이트 전극층(80)을 가지고 있다.
제1 부하 트랜지스터 100PA(P1)는, 제1 게이트 전극층(40)의 양 사이드에 소스/드레인 영역(활성영역)을 구성하는 불순물 확산층(12a, 12b)을 가지고, 불순물 확산층(소스 영역)(12a)은 콘택트부(C1)를 개재시켜 전원(VDD)에 접속되어 있다. 제2 부하 트랜지스터 200PB(P2)는, 제2 게이트 전극층(60)의 양 사이드에 소스/드레인 영역을 구성하는 불순물 확산층(12c, 12d)을 가지며, 불순물 확산층(소스 영역)(12d)은 콘택트부(C2)를 개재시켜 전원(VDD)에 접속되어 있다.
제1 구동 트랜지스터 300NA(N1)는, 제1 게이트 전극층(40)의 양 사이드에 소스/드레인 영역을 구성하는 불순물 확산층(12e, 12f)을 가지며, 불순물 확산층(소스 영역)(12e)은 콘택트부(C3)를 개재시켜 전원(VSS)에 접속되어 있다. 제2 구동 트랜지스터 400NB(N2)는, 제2 게이트 전극층(60)의 양 사이드에 소스/드레인 영역을 구성하는 불순물 확산층(12g, 12h)을 가지며, 불순물 확산층(소스 영역)(12h)은 콘택트부(C4)를 개재시켜 전원(VSS)에 접속되어 있다.
액세스용의 제1 전송 트랜지스터 500NC(N3)는, 제3 게이트 전극층(80)의 양 사이드에 소스/드레인 영역을 구성하는 불순물 확산층(12k, 12l)을 가지며, 불순물 확산층(12l)은 콘택트부(C6)를 개재시켜 비트선(BL)에 접속되어 있다. 마찬가지로, 제2 전송 트랜지스터 600ND(N4)는, 제3 게이트 전극층(80)의 양 사이드에 소스/드레인 영역을 구성하는 불순물 확산층(12i, 12j)을 가지며, 불순물확산층(12j)은 콘택트부(C5)를 개재시켜 비트선(BL)에 접속되어 있다.
도 1에 있어서, 게이트 전극층(40, 60, 80)과 활성영역이 교차하는 부분은, 각각 게이트 전극(22PA, 22PB, 22NA, 22NB, 22NC 및 22ND)을 구성한다.
본 실시 형태에 있어서는, 제3 배선층(50)은, 제1 게이트 전극층(40)과 제2 구동 트랜지스터 400NB(N2)의 드레인 영역(12g)을 접속한다. 또한, 제2 게이트 전극층(60)은, 제2 구동 트랜지스터 400NB(N2)의 게이트 전극(22NB)과 제2 부하 트랜지스터 200PB(P2)의 게이트 전극(22PB) 및 제1 부하 트랜지스터 100PA(P1)의 드레인 영역(12b)을 접속하고 있다.
제4 배선층(70A) 및 제5 배선층(70B)은, 각 CMOS의 드레인 영역끼리를 접속하고 있다. 즉, 제4 배선층(70A)은, 콘택트부(C7 및 C8)를 개재시켜 제1 부하 트랜지스터 100PA(P1)의 드레인 영역(12b)과 제1 구동 트랜지스터 300NA(N1)의 드레인 영역(12f)을 접속하고 있다. 제5 배선층(70B)은, 콘택트부(C9 및 C10)를 개재시켜 제2 부하 트랜지스터 200PB(P2)의 드레인 영역(12c)과 제2 구동 트랜지스터 400NB(N2)의 드레인 영역(12)을 접속하고 있다.
그리고, 제3 배선층(50)과 제4 배선층(70A)이 레이아웃상 크로스하고 있고, 양자는 도 1에 도시하지 않는 커버 절연층에 의해서 전기적으로 분리되어 있다. 또한, 제4 배선층(70A)은, 콘택트부(C7) 및 콘택트부(C11)를 개지시켜 제2 게이트 전극층(60)에 접속되어 있다. 제5 배선층(70B)은, 콘택트부(C10) 및 콘택트부(C12)를 개재시켜 제3 배선층(50)에 접속되어 있다.
도 1에는 도시되지 않지만, 제1, 제2 및 제3 게이트 전극층(40, 60, 80),제3 배선층(50), 제4 배선층(70A) 및 제5 배선층(70B)의 표면에는, 각각 커버 절연층이 형성되어 있다.
다음에, 본 실시 형태에 있어서 특징적인 부분을 도 8 및 도 9에 도시한다. 도 8은 도 1에 있어서의 A-A 선에 따른 단면도이고, 도 9는, 도 1에 있어서의 B-B 선에 따른 단면도이다.
도 1, 도 8 및 도 9에 도시되는 구조의 반도체 장치에 있어서는, 반도체 기판(10)내에 P웰(12) 및 N웰(14)이 형성되고, 양 웰 표면부는 필드 산화층(16)에 의해서 전기적으로 분리되어 있다. 또한, MOS 트랜지스터의 활성영역의 주위에도 필드 산화층(16)이 형성되어 있다.
P웰(12)내에는, 제1 구동 트랜지스터(300NA) 및 제2 구동 트랜지스터(400NB)가 형성되어 있다. 제1 구동 트랜지스터(300NA)는, 도 8에 도시된 바와 같이, LDD 구조의 N형 소스/드레인 영역(28N)(도 1에서는 12e, 12f)이 형성되고, 이 소스/드레인 영역(28N)의 표면에는 금속 실리사이드층(32N)이 형성되어 있다. 소스/드레인 영역(28N, 28N)의 사이에는, P웰(12)의 주면상에, 게이트 절연층(20N)을 개재시켜 게이트 전극(22NA)이 형성되어 있다. 이 게이트 전극(22NA)을 포함하는 제1 게이트 전극층(40)의 측면 및 상면에는 제1 커버 절연층(46)이 연속하여 형성되어 있다.
제2 구동 트랜지스터(400NB)는, 도 9에 도시된 바와 같이, LDD 구조의 N 형 소스/드레인 영역(28N)(도 1에서는 12g, 12h)이 형성되고, 이 소스/드레인 영역(28N)의 표면에는 금속 실리사이드(32N)가 형성되어 있다. 소스/드레인영역(28N, 28N)의 사이에는, P웰(12)의 주면상에, 게이트 절연층(20N)을 개재시켜 게이트 전극(22NB)이 형성되어 있다. 이 게이트 전극(22NB)을 포함하는 제2 게이트 전극층(60)의 측면 및 상면에는, 제2 커버 절연층(66)이 연속하여 형성되어 있다.
한편, N웰(14)내에는, 제1 부하 트랜지스터(100PA) 및 제2 부하 트랜지스터(200PB)가 형성되어 있다. 제1 부하 트랜지스터(100PA)는, 도 8에 도시된 바와 같이, LDD 구조의 P형 소스/드레인 영역(28P, 도 1에서는 12b)이 형성되고, 이 소스/드레인 영역(28P)의 표면에는 금속 실리사이드층(32P)이 형성되어 있다. 소스/드레인 영역(28P, 28P)의 사이에는, 게이트 절연층을 개재시켜 게이트 전극(도 1에서는 22PA)이 형성되어 있다.
또한, 도 8에 도시된 바와 같이, 필드 산화층(16) 및 절연층(20P)의 표면에는, 제2 게이트 전극층(60)이 형성되어 있다. 이 제2 게이트 전극층(60)의 일부의 측면 및 이 측면에 연속되는 상면의 일부에는, 상기 금속 실리사이드층(32P)에 연속하는 금속 실리사이드층(32C)으로 이루어지는 제1 국소 배선층(30, 도 1의 콘택트부(C11)에 상당)이 형성되어 있다. 제1 국소 배선층(30)이 형성된 영역외의 제2 게이트 전극층(60)의 측면 및 상면에는, 제2 커버 절연층(66)이 형성되어 있다.
도 8 및 도 9에 도시된 바와 같이, P웰(12)과 N웰(14)의 경계를 포함하는 필드 산화층(16)의 상면에는, 제3 배선층(50)이 형성되어 있다. 이 제3 배선층(50)의 측면 및 상면에는 제3 커버 절연층(56)이 형성되어 있다.
그리고, 1층째의 층간 절연층(100)에는, 도 8에 도시된 바와 같이, 소스/드레인 영역(드레인 영역 12f)(28N), 제3 커버 절연층(56)의 일부, 및 소스/드레인 영역(드레인 영역(12b))(28P)의 적어도 일부가 노출하는 상태에서, 제1 콘택트 홀(CH1)이 형성된다. 이 콘택트 홀(CH1)내에는, 배리어층(72) 및 금속 등의 전도체층(74)으로 이루어지는 제4 배선층(70A)이 형성되어 있다. 본 실시형태에서는, 제4 배선층(70A)은, 도 1에 도시되는 콘택트부(C7 및 C8)에 상당하는 부분을 포함하여 형성된다.
마찬가지로, 1층째의 층간절연층(100)에는, 도 9에 도시된 바와 같이, 소스/드레인 영역(드레인 영역 12g)(28N) 및 소스/드레인 영역(드레인 영역 12c)(28P)의 적어도 일부가 노출되는 상태에서, 제2 콘택트 홀(CH2)이 형성된다. 이 콘택트 홀(CH2)내에는, 배리어층(72) 및 금속 등의 전도체층(74)으로 이루어지는 제5 배선층(70B)이 형성되어 있다. 제5 배선층(70B)은, 도 1에 도시되는 콘택트부(C9 및 C10)에 상당하는 부분을 포함하여 형성된다.
이 구조의 디바이스에 있어서는, 도 8에 도시된 바와 같이, 제1 부하 트랜지스터(100PA)의 소스/드레인 영역 28P(12b)과 제2 게이트 전극층(60)이, 자기정합적으로 형성되는 금속 실리사이드층(32C)으로 이루어지는 제1 국소 배선층(30)(도 1의 콘택트부(C11)에 상당)에 의해서 콘택트 홀을 개재시키지 않고 직접 접속되어 있기 때문에, 배선 배턴의 미세화가 달성된다. 또한, 제3 배선층(50)과 제4 배선층(70A)은, 제3 배선층(50)의 주위에 형성된 제3 커버 절연층(56)에 의해서 전기적으로 분리되어 있다.
또한, 도 9에 도시된 바와 같이, 제2 구동 트랜지스터 400NB(N2)의 드레인영역(12g)과 제3 배선층(50)은, 콘택트부(C11)와 마찬가지로, 자기정합적으로 형성되는 금속 실리사이드층(32C)으로 이루어지는 제2 국소 배선층(34, 도 1에 있어서 콘택트부(C12)에 상당)에 의해서 직접 접속되어 있기 때문에, 배선 패턴의 미세화가 달성된다.
(제조 프로세스)
다음에, 본 실시 형태에 관계되는 SRAM 셀의 제조방법에 관해서, 도 3 내지 도 9를 참조하여 설명한다. 도 3 내지 도 8은, 도 1에 있어서의 A-A선에 대응한 부분 단면도이다.
(a) 우선, P형 실리콘 기판(10)내에, N웰(14) 및 P웰(12)을 형성하고, 이어서, 각 트랜지스터가 형성되는 활성영역을 둘러싸는 필드 산화층(16)을 형성한다. 다음에, 활성영역에서 노출된 N웰(14) 및 P웰(12)의 표면을 열산화하여 절연층을 형성한다.
이어서, 상기 절연층의 위에 CVD법, 이온주입법 및 열확산법 등을 이용하여, N형 또는 P형 불순물이 도프된 폴리실리콘층을 형성한다. 또 이 폴리실리콘층 위에 CDV 법 등에 의해서 산화 실리콘 또는 질화 실리콘 등의 상부 절연층을 퇴적시킨다. 그 후 이들 절연층, 도프트 폴리실리콘층 및 상부절연층을 포토리소그래피법에 의해 패터닝하고, 게이트 절연층(20N, 20P), 제1 배선층(제1 게이트 전극층)(40), 제3 배선층(50), 제2 배선층(제2 게이트 전극층)(60), 도시하지 않는 제3 게이트 전극(80)을 형성한다(도 1 참조). 또, 이들 배선층(40, 50, 60)의 상면에도 상부 절연층(44, 54, 64)이 형성된다. 배선층(80)의 상면에도 마찬가지로상부 절연층(도시하지 않음)이 형성된다.
이어서, LDD 구조를 위한 저 농도 불순물 확산층(24N, 24P)을 형성하기 위해서, 인 또는 붕소 등을 이온 주입 의해서 도프하여 확산영역을 형성한 다음, 산화 실리콘 또는 질화 실리콘 등의 절연층을 CVD 법으로 퇴적시킨 후, RIE 등의 드라이 에칭에 의해 상기 절연층을 전면적으로 에칭하는 것에 의해, 각 배선층(40, 50, 60)의 측벽에 사이드 웰 절연층(42, 52, 62)을 형성한다. 이 사이드 웰 절연층(42, 52, 62) 및 상술한 상부 절연층(44, 54, 64)에 의해서, 각각 각 배선층(40, 50, 60)의 주위를 연속적으로 덮는 제1 커버 절연층(46), 제3 커버 절연층(56), 및 제2 커버 절연층(66)이 형성된다. 마찬가지로, 제3 게이트 전극층(80)의 표면에, 제4 커버 절연층(도시하지 않음)이 형성된다.
그리고, 적어도 제1 커버 절연층(46) 및 제3 커버 절연층(56)은, 후술하는 제4 배선층(70A)의 패터닝시에 마스크로서 기능한다. 또한, 적어도 제2 커버 절연층(66)은, 후술하는 제5 배선층(70B)의 패터닝시에 마스크로서 기능한다.
(b)이어서, 도 4에 도시된 바와 같이, P형 불순물 확산층(24P)에 근접하는 측의 제2 배선층(60)의 측면 및 상면에 존재하는 제2 커버 절연층(66)의 일부를 제거하기 위해서, 이 영역에 개구부(도 1에서 콘택트부(C11)의 형성영역에 상당)를 갖는 레지스터층(RE)을 형성한다. 그 후, RIE 등의 드라이 에칭에 의해서 제2 배선층(60)의 소정의 측면 및 상면의 절연층을 제거한다. 또한, 이때, 도시하지 않지만, 레지스터층(RE)에서, 도 1에 있어서 콘택트부(C12)에 상당하는 영역에 개구가 형성되어 있고, 제3 배선층(50)의 소정의 측면 및 상면의 커버 절연층도 제거된다.
(c)이어서, 도 5에 도시된 바와 같이, 각 배선층(40, 50, 60)의 표면에 형성된 절연층(46, 56, 66) 및 도시하지 않는 제3 게이트 전극층의 절연층, 및 필드 산화층(16)을 마스크로서, P웰(12)의 활성영역에 인 또는 비소 등의 고농도의 N형 불순물을 도입하고, 또한 N웰(14)의 활성역역에 고농도의 붕소 등의 P형 불순물을 도입하며, LDD 구조를 갖는 소스/드레인 영역(28N, 도 1에 있어서의 12e, 12f를 도시한다) 및 28P(도 1에 있어서의 12b를 도시한다)를 형성한다.
(d)이어서, 도 6에 도시된 바와 같이, 살리사이드 기술에 의해서, 소스/드레인 영역(28N, 28P), 및 제2 배선층(60)의 노출부분의 표면에 금속 실리사이드층(32N, 32P, 32C)을 형성한다. 제2 배선층(60)의 노출부분에 형성된 금속 실리사이드층(32C)은, 제2 배선층(60)과 소스/드레인 영역 28P(12b)을 접속하는 제1 국소 배선층(30)으로서 기능한다. 동시에, 도 9에 도시된 바와 같이 제2 구동 트랜지스터(400NB)의 소스/드레인 영역 28N(12g)과 제3 배선층(50)은, 금속 실리사이드층(32C)(도 1에 있어서 콘택트부(C12)에 상당)에 의해서 구성되는 제2 국소 배선층(34)으로 접속된다.
금속 실리사이드층을 형성하기 위해서는, 우선, 실리사이드를 형성할 수 있는 금속, 예컨대 티타늄, 코발트, 텅스텐 및 니켈 등으로부터 선택되는 금속막을 스퍼터링으로 5 내지 100 nm의 두께로 형성하고, 그 다음에, 700 내지 730℃의 온도에서 고속 어닐링 처리(RTA)를 하여, 상기 금속막과, 실리콘을 포함하는 소스/드레인 영역(28N, 28P), 제2 배선층(60) 및 제3 배선층(50)의 노출부분에 있어서, 상기 금속막의 금속과 실리콘이 합금화하여 금속 실리사이드층이 형성된다.
그 후, 에를들면 암모니아-과산화수소를 주성분으로 하는 에칭액에 의해 예컨대 50 내지 70℃에서 5 내지 60분 정도 에칭하여, 미반응의 금속막을 제거한다. 그 결과, 소스/드레인 영역(28N, 28P), 제2 배선층(60) 및 제3 배선층(50)의 노출 부분의 표면에 금속 실리사이드층(32N, 32P 및 32C)이 형성된다. 또, 에칭액으로서는, 상기 에칭액 외에, 미반응 금속의 재질 등에 의해, 황산이나 염산에 과산화수소수를 가한 것 등을 적용할 수 있다. 그 다음에, 금속 실리사이드층을 안정화시키기 위해서 추가로 열처리한다. 이 경우의 열처리는, 예를 들면 750 내지 850℃에서 5 내지 60초 정도 수행된다.
(e)이어서, 도 7에 도시된 바와 같이, 기판 표면에, 예를들면 PSG 등의 절연층 CVD 법 등으로 형성하고, 필요에 따라서 화학 기계적 연마(CMP)법으로 층을 평탄화하고, 막 두께가 0.1 내지 0.5μm인 층간 절연층(100)을 형성한 다음 소정의 영역에 콘택트 홀을 형성하기 위해서 포토리스그래피에 의해 패터닝된 레지스ㅌ층(RE)을 형성한다. 특히, 도7에 도시되는 부분에 있어서는, 제1 콘택트 홀(CH1)은, 적어도, 소스/드레인 영역 28N(12f), 제3 배선층(50) 및 소스/드레인 영역 28P(12b)이 노출하는 상태에서 형성된다. 그리고, 제1 배선층(40) 및 제3 배선층(50)의 표면에는 제1 커버 절연층(46) 및 제3 커버 절연층(56)이 형성되기 때문에, 적어도 이들 커버 절연층(46, 46)을 마스크로하여 제4 배선층(70A)을 위한 제1 콘택트 홀(CH1)을 형성할 수 있다. 그 때문에 콘택트 홀의 얼라인먼트 오차를 고려할 필요가 없으며, 자기정합적으로 콘택트 홀을 형성할 수 있다. 따라서, 얼라인먼트 오차를 고려할 필요가 없는 분만큼, 배선밀도를 높일 수 있다. 마찬가지로, 도 9에 도시된 바와 같이, 적어도 제2 커버 절연층(66)을 마스크로하여 제5 배선층(70B)을 위한 제2 콘택트 홀(CH2)을 자기정합적으로 형성할 수 있다.
(f)이어서, 도 8에 도시된 바와 같이, 콘택트 홀(CH1, CH2) 내에, 배리어층(72) 및 도전체층(74)이 스퍼터링에 의해 각각 형성된다. 그 후, 에치 백 또는 CMP 법에 의해서, 콘택트 홀(CH1, CH2)내의 배리어층(72) 및 도전체층(74)으로 이루어지는 제4 배선층(70A) 및 제5 배선층(70B)의 표면을 평탄화한다. 상기 배리어층(72)으로서는, 예를들면, 티타늄, 텅스텐, 코발트 및 니켈 등으로부터 선택되는 금속 도는 그 질화물, 또한 그 막의 적층체인 것이 바람직하다. 또한, 상기 도전체층(74)으로서는, 상기 배리어층(72)보다 전기적 저항이 작고, 또한 고온의 열처리에 있어서도 안정된 금속, 예를들면 텅스텐, 몰리브덴 등의 고융점 금속 또는 이들 금속의 실리사이드, 알루미늄, 구리, 백금, 금 등의 금속, 실리콘을 주성분으로 하는 도전체인 것이 바람직하다.
이후의 공정은, 일반적으로 사용되고 있는 방법에 의해서 수행할 수 있다.
위에서 설명한 바와 같이, 본 발명의 관계되는 제조방법에 의하면, 도 6에 도시되는 실리사이드 기술을 사용한 제1 국소 배선층(30, 도 1의 콘택트부(C11)에 상당) 및 제2 국소 배선층(34, 도1의 콘택트부(C12)에 상당)의 형성, 및 도 7 및 도 8에 도시되는 제4 배선층(70A)을 위한 제1 콘택트 홀(CH1) 및 도 9에 도시되는제5 배선층(70B)을 위한 제2 콘택트 홀(CH2)의 형성을, 모두 자기정합적으로 행할 수 있기 때문에, 마스크 형성시의 얼라인먼트 오차를 고려할 필요가 없고, 또한 배선 밀도를 높일 수 있다. 그리고 이렇게 하여 얻어진 반도체 장치는, 배선 밀도를 작게 할 수 있는 점에서, 더욱 미세화가 가능하게 된다.

Claims (15)

  1. 2개의 부하 트랜지스터, 2개의 구동 트랜지스터 및 2개의 전송 트랜지스터를 포함하는 메모리 셀을 포함하는 반도체 장치에 있어서,
    반도체 기판의 활성영역 및 소자 분리 영역 위에 절연층을 개재시켜 형성된, 제1 부하 트랜지스터의 게이트 전극과 제1 구동 트랜지스터의 게이트 전극을 접속하는 제1 배선층,
    상기 제1 배선층의 측면 및 상면을 연속하여 덮는 제1 커버 절연층,
    상기 제1 배선층이 통과하는 활성영역에 형성된, 상기 제1 부하 트랜지스터를 구성하는 제1 도전형의 제1 불순물 확산층, 및 상기 제1 구동 트랜지스터를 구성하는 제2 도전형의 제2 불순물 확산층,
    상기 제1 배선층과 떨어져서, 상기 반도체 기판의 활성영역 및 소자 분리 영역 위에 절연층을 개재시켜 형성된, 제2 부하 트랜지스터의 게이트 전극과 제2 구동 트랜지스터의 게이트 전극을 접속하는 제2 배선층,
    상기 제2 배선층의 측면 및 상면을 연속하여 덮는 제2 커버 절연층,
    상기 제2 배선층이 통과하는 활성영역에 형성된, 상기 제2 부하 트랜지스터를 구성하는 제1 도전형의 제3 불순물 확산층, 및 상기 제2 구동 트랜지스터를 구성하는 제2 도전형의 제4 불순물 확산층,
    상기 제1 배선층과 상기 제4 불순물 확산층을 접속하며, 적어도 일부가 소자 분리 영역상에 존재하는 제3 배선층,
    상기 제3 배선층의 측면 및 상면을 연속하여 덮는 제3 커버 절연층,
    상기 제1 불순물 확산층과 상기 제2 배선층을 접속하는 제1 국소 배선층,
    상기 제4 불순물 확산층과 상기 제3 배선층을 접속하는 제2 국소 배선층,
    적어도, 상기 제1 불순물 확산층, 상기 제3 커버 절연층, 상기 소자 분리 영역 및 상기 제2 불순물 확산층의 각각의 일부가 노출하도록, 상기 반도체 기판의 주면을 따라 연속하는 제1 콘택트 홀, 및, 적어도, 상기 제3 불순물 확산층, 상기 소자 분리 영역 및 상기 제4 불순물 확산층의 각각의 일부가 노출하도록, 상기 반도체 기판의 주면을 따라 연속하는 제2 콘택트 홀을 갖는 층간 절연층,
    상기 제1 콘택트 홀 내에 형성된, 상기 제1 불순물 확산층과 상기 제2 불순물 확산층을 접속하는 제4 배선층, 및
    상기 제2 콘택트 홀 내에 형성된, 상기 제3 불순물 확산층과 상기 제4 불순물 확산층을 접속하는 제5 배선층을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1, 제2 및 제3 배선층은, 실리콘을 포함하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 국소 배선층은, 상기 제1 불순물 확산층 및 상기 제2 배선층의 일부의 표면에 형성된 금속 실리사이드층으로 이루어지는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제2 국소 배선층은, 상기 제4 불순물 확산층 및 상기 제3 배선층의 일부의 표면에 형성된 금속 실리사이드층으로 이루어지는 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 제1 배선층 및 상기 제2 배선층은, 각각 CMOS를 구성하는 게이트 배선층인 반도체 장치.
  6. 제1항 또는 제2항에 있어서, 상기 제3 배선층은, 상기 제1 배선층과 일체적으로 연속된 층인 반도체 장치.
  7. 제1항 또는 제2항에 있어서, 상기 제1 및 제3 배선층으로 이루어지는 배선층은, 그 평면 형상이 대략 「h」모양을 이루고, 상기 제2 배선층은, 그 평면 형상이 대략 「7」모양을 이루는 반도체 장치.
  8. 반도체 장치의 제조방법에 있어서,
    (a)반도체 기판의 소정영역에 활성영역 및 소자 분리 영역을 형성하는 공정,
    (b)상기 반도체 기판의 활성영역 및 소자 분리 영역 위에, 절연층을 개재시켜 제1 배선층, 제2 배선층, 및 제3 배선층을 형성하는 공정으로서, 상기 제1 배선층은, 제1 부하 트랜지스터의 게이트 전극과 제1 구동 트랜지스터의 게이트 전극을 접속하고, 상기 제2 배선층은, 제2 부하 트랜지스터의 게이트 전극과 제2 구동 트랜지스터의 게이트 전극을 접속하며, 상기 제3 배선층은, 상기 제1 배선층과 상기 제2 구동 트랜지스터의 불순물 확산층을 접속하고,
    (c)상기 제1 배선층, 상기 제2 배선층 및 상기 제3 배선층 각각의 상면 및 측면을 연속하여 덮는 제1 커버 절연층, 제2 커버 절연층 및 제3 커버 절연층을 형성하는 공정
    (d)상기 제1 배선층이 통과하는 활성영역에 제1 도전형의 제1 불순물 확산층 및 제2 도전형의 제2 불순물 확산층을 형성하고, 상기 제2 배선층이 통과하는 활성영역에 제1 도전형의 제3 불순물 확산층 및 제2 도전형의 제4 불순물 확산층을 형성하는 공정,
    (e)상기 제1 불순물 확산층과 상기 제2 배선층을 접속하는 제1 국소 배선층을 자기정합적으로 형성하고, 상기 제4 불순물 확산층과 상기 제3 배선층을 접속하는 제2 국소 배선층을 자기정합적으로 형성하는 공정,
    (f)층간 절연층을 형성하는 공정,
    (g)상기 층간 절연층의 소정 영역에, 적어도 상기 제1 커버 절연층 및 상기 제3 커버 절연층을 마스크로 하여, 상기 제1 불순물 확산층, 상기 제3 커버 절연층, 상기 소자 분리 영역 및 상기 제2 불순물 확산층의 각각의 일부가 노출하도록, 상기 반도체 기판의 주면을 따라 연속하는 제1 콘택트 홀을 자기정합적으로 형성하며, 적어도 상기 제2 커버 절연층을 마스크로 하여, 상기 제3 불순물 확산층, 상기 소자 분리 영역 및 상기 제4 불순물 확산층 각각의 일부가 노출하도록, 상기 반도체 기판의 주면을 따라 연속하는 제2 콘택트 홀을 자기정합적으로 형성하는 공정, 및
    (h)상기 제1 콘택트 홀 내에 제4 배선층을 형성하고, 상기 제2 콘택트 홀 내에 제5 배선층을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 제1, 제2 및 제3 배선층은, 적어도 실리콘을 포함하는 반도체 장치의 제조방법.
  10. 제8항 또는 제9항에 있어서, 상기 공정(c)에서 형성되는 제1, 제2 및 제3 커버 절연층은, 각각 제1, 제2 및 제3 배선층의 상면의 절연층이 각 배선층의 패터닝시에 동시에 형성되고, 그 후, 각 배선층의 측면의 절연층이 형성되는 반도체 장치의 제조방법.
  11. 제8항 또는 제9항에 있어서, 상기 제1 국소 배선층은, 상기 제2 커버 절연층의 일부를 제거하여 상기 제2 배선층의 일부를 노출시킨 후, 상기 불순물 확산층 및 상기 제2 배선층의 노출면에 자기정합적으로 형성된 금속 실리사이드층으로 이루어지는 반도체 장치의 제조방법.
  12. 제8항 또는 제9항에 있어서, 상기 제2 국소 배선층은 상기 제3 커버 절연층의 일부를 제거하여 상기 제3 배선층의 일부를 노출시킨 후, 상기 제4 불순물 확산층 및 상기 제3 배선층의 노출면에 자기정합적으로 형성된 금속 실리사이드층으로 이루어지는 반도체 장치의 제조방법.
  13. 제8항 또는 제9항에 있어서, 상기 제1 배선층 및 상기 제2 배선층은, 각각 CMOS를 구성하는 게이트 배선층인 반도체 장치의 제조방법.
  14. 제8항 또는 제9항에 있어서, 상기 제3 배선층은, 상기 제1 배선층과 일체적으로 형성되는 반도체 장치의 제조방법.
  15. 제8항 또는 제9항에 있어서, 상기 제1 및 제3 배선층으로 이루어지는 배선층은, 그 평면형상이 대략 「h」모양을 이루며, 상기 제2 배선층은, 그 평면형상이 대략 「7」모양을 이루는 반도체 장치의 제조방법.
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