JP4024813B2 - 半導体集積回路装置 - Google Patents
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前記第1および第2の駆動用MISFETは、前記第1および第2の負荷用MISFETとは離間して第1の方向に配列され、前記第1の駆動用MISFETのゲート電極と、前記第1の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第1の導電層により一体に設けられ、前記第2の駆動用MISFETのゲート電極と、前記第2の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第2の導電層により一体に設けられ、前記第1および第2の駆動用MISFETのそれぞれのソース領域、チャネル領域およびドレイン領域と、前記第1および第2の負荷用MISFETのそれぞれのソース領域、チャネル領域およびドレイン領域とは、前記半導体基板に設けられ、前記第1の局所配線は、前記第1の方向に延在し、前記第1の駆動用MISFETのドレイン領域と、前記第1の負荷用MISFETのドレイン領域との間を電気的に接続して第1の蓄積ノードを形成し、前記第2の局所配線は、前記第1の方向に延在し、前記第2の駆動用MISFETのドレイン領域と、前記第2の負荷用MISFETのドレイン領域との間を電気的に接続して第2の蓄積ノードを形成し、前記第1の蓄積ノードと前記第2の蓄積ノードとの間に蓄積ノード容量素子が設けられ、前記第1の局所配線または前記第2の局所配線は、前記蓄積ノード容量素子の一方の電極を構成している。
前記第1および第2の駆動用MISFETは、前記第1および第2の負荷用MISFETとは離間して第1の方向に配列され、前記第1の駆動用MISFETのゲート電極と、前記第1の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第1の導電層により一体に設けられ、前記第2の駆動用MISFETのゲート電極と、前記第2の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第2の導電層により一体に設けられ、前記第1および第2の駆動用MISFETのそれぞれのソース領域、チャネル領域およびドレイン領域と、前記第1および第2の負荷用MISFETのそれぞれのソース領域、チャネル領域およびドレイン領域とは、前記半導体基板に設けられ、前記第1の局所配線は、前記第1の方向に延在し、前記第1の駆動用MISFETのドレイン領域と、前記第1の負荷用MISFETのドレイン領域との間を電気的に接続して第1の蓄積ノードを形成し、前記第2の局所配線は、前記第1の方向に延在し、前記第2の駆動用MISFETのドレイン領域と、前記第2の負荷用MISFETのドレイン領域との間を電気的に接続して第2の蓄積ノードを形成し、前記第1の局所配線と前記第2の蓄積ノードに接続する層とで、前記第1の蓄積ノードと前記第2の蓄積ノードとの間の蓄積ノード容量素子が構成されている。
前記第1および第2の駆動用MISFETは、前記第1および第2の負荷用MISFETとは離間して第1の方向に配列され、前記第1の駆動用MISFETのゲート電極と、前記第1の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第1の導電層により一体に設けられ、前記第2の駆動用MISFETのゲート電極と、前記第2の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第2の導電層により一体に設けられ、前記第1および第2の駆動用MISFETのそれぞれのソース領域、チャネル領域およびドレイン領域と、前記第1および第2の負荷用MISFETのそれぞれのソース領域、チャネル領域およびドレイン領域とは、前記半導体基板に設けられ、前記第1の局所配線は、前記第1の方向に延在し、前記第1の駆動用MISFETのドレイン領域と、前記第1の負荷用MISFETのドレイン領域との間を電気的に接続して第1の蓄積ノードを形成し、前記第2の局所配線は、前記第1の方向に延在し、前記第2の駆動用MISFETのドレイン領域と、前記第2の負荷用MISFETのドレイン領域との間を電気的に接続して第2の蓄積ノードを形成し、前記第1の蓄積ノードと前記第2の蓄積ノードとの間に蓄積ノード容量素子が設けられ、前記第1の局所配線または前記第2の局所配線は、前記蓄積ノード容量素子の一方の電極を構成し、前記第1の蓄積ノードと前記第1の配線との間に第1の容量素子が設けられ、前記第2の蓄積ノードと前記第1の配線との間に第2の容量素子が設けられている。
前記第1および第2の駆動用MISFETは、前記第1および第2の負荷用MISFETとは離間して第1の方向に配列され、前記第1の駆動用MISFETのゲート電極と、前記第1の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第1の導電層により一体に設けられ、前記第2の駆動用MISFETのゲート電極と、前記第2の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第2の導電層により一体に設けられ、前記第1および第2の駆動用MISFETのそれぞれのソース領域、チャネル領域およびドレイン領域と、前記第1および第2の負荷用MISFETのそれぞれのソース領域、チャネル領域およびドレイン領域とは、前記半導体基板に設けられ、前記第1の局所配線は、前記第1の方向に延在し、前記第1の駆動用MISFETのドレイン領域と、前記第1の負荷用MISFETのドレイン領域との間を電気的に接続して第1の蓄積ノードを形成し、前記第2の局所配線は、前記第1の方向に延在し、前記第2の駆動用MISFETのドレイン領域と、前記第2の負荷用MISFETのドレイン領域との間を電気的に接続して第2の蓄積ノードを形成し、前記第1の蓄積ノードと前記第2の蓄積ノードとの間に蓄積ノード容量素子が設けられ、前記第1の局所配線または前記第2の局所配線は、前記蓄積ノード容量素子の一方の電極を構成し、前記第1および第2の局所配線の上部に第2の絶縁膜が形成され、前記第2の絶縁膜の上部に第1の配線が形成され、前記第1の局所配線と前記第1の配線とで第1の容量素子が設けられ、前記第2の局所配線と前記第1の配線との間に第2の容量素子が形成されている。
(1)本発明の半導体集積回路装置は、駆動用MISFETおよび負荷用MISFETからなる一対のCMOSインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用MISFETとでメモリセルを構成したSRAMにおいて、半導体基板の主面上に形成した第1導電層で前記駆動用MISFET、前記負荷用MISFETおよび前記転送用MISFETのそれぞれのゲート電極を形成し、前記第1導電層の上層に形成した第2導電層で前記一対のCMOSインバータの相互の入出力端子間を接続する一対の局所配線を形成し、前記第2導電層の上層に形成した第3導電層で前記駆動用MISFETのソース領域に接続される基準電圧線を形成し、前記基準電圧線を前記一対の局所配線と重なるように配置するものである。
(2)本発明の半導体集積回路装置は、前記SRAMにおいて、前記局所配線の一部を、前記駆動用MISFET、前記負荷用MISFETまたは前記転送用MISFETのいずれかのゲート電極上に延在させるものである。
(3)本発明の半導体集積回路装置は、前記SRAMにおいて、前記局所配線の一部を、前記CMOSインバータの入出力端子を構成する半導体領域上に延在するものである。
(4)本発明の半導体集積回路装置は、前記SRAMにおいて、前記基準電圧線の上層に、前記基準電圧線を構成する前記第3導電層よりも低抵抗の導電材で構成された基準電圧供給用の第4導電層を形成し、それぞれのメモリセルに少なくとも1個以上設けた接続孔を通じて前記第4導電層と前記基準電圧線とを電気的に接続するものである。
(5)本発明の半導体集積回路装置は、前記SRAMにおいて、前記第4導電層と前記基準電圧線とを接続する前記接続孔と、前記基準電圧線と前記駆動用MISFETのソース領域とを接続する接続孔とを離間して配置するものである。
(6)本発明の半導体集積回路装置は、前記SRAMにおいて、前記局所配線を高融点金属シリサイド膜で構成するものである。
(7)本発明の半導体集積回路装置は、前記SRAMにおいて、前記転送用MISFETのドレイン領域上に前記第2導電層の高融点金属シリサイド層を形成すると共に、前記高融点金属シリサイド層上に前記第3導電層のパッド層を形成し、前記パッド層および前記高融点金属シリサイド層を介して前記ドレイン領域にデータ線を接続するものである。
(8)本発明の半導体集積回路装置は、前記SRAMにおいて、前記負荷用MISFETのソース領域上に前記第2導電層の高融点金属シリサイド層を形成すると共に、前記高融点金属シリサイド層上に前記第3導電層のパッド層を形成し、前記パッド層および前記高融点金属シリサイド層を介して前記ソース領域に基準電圧を供給するものである。
(9)本発明の半導体集積回路装置は、前記SRAMにおいて、前記負荷用MISFETのソース領域に隣接する半導体基板の主面に前記ソース領域と異なる導電型のウエル給電用半導体領域を形成し、前記パッド層および前記高融点金属シリサイド層を介して前記ソース領域および前記ウエル給電用半導体領域に電源電圧を供給するものである。
(10)本発明の半導体集積回路装置は、前記SRAMにおいて、前記転送用MISFETのゲート電極を前記第1導電層で構成する手段に代えて、前記第1導電層よりも上層の導電層で構成するものである。
(11)本発明の半導体集積回路装置は、駆動用MISFETおよび負荷用MISFETからなる一対のCMOSインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用MISFETとでメモリセルを構成したSRAMにおいて、半導体基板の主面上に形成した第1導電層で前記駆動用MISFET、前記負荷用MISFETおよび前記転送用MISFETのそれぞれのゲート電極を構成し、前記第1導電層の上層に形成した第2導電層で前記一対のCMOSインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記第2導電層の上層に形成した第3導電層で前記負荷用MISFETのソース領域に接続される電源電圧線を構成し、前記電源電圧線を前記一対の局所配線と重なるように配置するものである。
(12)本発明の半導体集積回路装置の製造方法は、半導体基板上に互いに離間して形成された第1導電型の第1半導体領域と第2導電型の第2半導体領域とを接続する配線を形成する際、次の工程(a)〜(d)を有するものである。
(a)前記第1半導体領域と前記第2半導体領域のそれぞれの表面に第1のシリコン層を選択的に形成する工程、
(b)前記第1のシリコン層の上を含む半導体基板の全面に高融点金属膜を形成する工程、
(c)前記高融点金属膜の上に第2のシリコン層を形成した後、前記第2のシリコン層を配線の形状にパターニングする工程、
(d)前記半導体基板を熱処理して、前記第1のシリコン層、前記高融点金属膜および前記第2のシリコン層をシリサイド化した後、前記半導体基板上に残った未反応の前記高融点金属膜を除去する工程。
(13)本発明の半導体集積回路装置の製造方法は、駆動用MISFETおよび負荷用MISFETからなる一対のCMOSインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用MISFETとでメモリセルを構成したSRAMの製造方法において、前記一対のCMOSインバータの相互の入出力端子間を接続する一対の局所配線を次の工程(a)〜(d)で形成するものである。
(a)前記CMOSインバータの入出力端子を構成する第1導電型の第1半導体領域と第2導電型の第2半導体領域のそれぞれの表面と、駆動用MISFETおよび負荷用MISFETのそれぞれのゲート電極の一部の表面とに第1のシリコン層を選択的に形成する工程、
(b)前記第1のシリコン層の上を含む半導体基板の全面に高融点金属膜を形成する工程、
(c)前記高融点金属膜の上に第2のシリコン層を形成した後、前記第2のシリコン層を局所配線の形状にパターニングする工程、
(d)前記半導体基板を熱処理して、前記第1のシリコン層、前記高融点金属膜および前記第2のシリコン層をシリサイド化した後、前記半導体基板上に残った未反応の前記高融点金属膜を除去する工程。
(14)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記(a)工程に先立ち、フォトレジストをマスクにしたドライエッチングで前記駆動用MISFET、前記負荷用MISFETのそれぞれのゲート電極の一部の表面を覆う厚い絶縁膜を除去する工程と、前記半導体基板の全面をエッチバックして前記第1半導体領域、前記第2半導体領域のそれぞれの表面を覆う薄い絶縁膜を除去すると共に、前記ゲート電極の側壁に前記薄い絶縁膜を残す工程とを有するものである。
(15)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記第1半導体領域、前記第2半導体領域のそれぞれの表面に形成される高融点金属シリサイド層の底面の高さを、前記駆動用MISFETおよび負荷用MISFETのゲート絶縁膜の上面よりも高くするものである。
(16)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記(c)工程で前記第2のシリコン層を局所配線の形状にパターニングする際、前記駆動用MISFET、前記負荷用MISFETのそれぞれの半導体領域のうち、前記CMOSインバータの入出力端子を構成しない半導体領域上の少なくとも一部には、前記第2のシリコン層を残さないようにするものである。
(17)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記(d)工程の後、前記局所配線の上層に基準電圧線または電源電圧線を形成し、前記局所配線と前記基準電圧線または前記電源電圧線との間に容量を形成するものである。
(18)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記(c)工程で前記高融点金属膜の上に形成する第2のシリコン層の膜厚を、前記シリサイド化に必要な膜厚よりも厚くするものである。
(19)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記(c)工程で前記高融点金属膜の上に第2のシリコン層を形成した後、前記第2のシリコン層の上に第2の高融点金属膜またはそのシリサイド膜を形成するものである。
(20)本発明の半導体集積回路装置の製造方法は、前記SRAMの製造方法において、前記駆動用MISFET、前記転送用MISFET、前記負荷用MISFETのそれぞれの半導体領域のうち、データ線、電源電圧線、基準電圧線のいずれかが接続される半導体領域の表面には、前記局所配線を形成する工程で同時に高融点金属シリサイド層を形成するものである。
2 フィールド絶縁膜
3 p型ウエル
4 n型ウエル
5 エピタキシャルシリコン層
6a,6b ゲート電極
7 ゲート絶縁膜
8 n−型半導体領域
9 n+型半導体領域
10a,10b ゲート電極
11 p−型半導体領域
12 p+型半導体領域
13 絶縁膜
14 側壁絶縁膜(サイドウォールスペーサ)
15 接続孔
16 コバルトシリサイド層
17 コバルトシリサイド層
18 n+型半導体領域
19 絶縁膜
20 基準電圧線
21 接続孔
22 パッド層
23 接続孔
24 パッド層
25 接続孔
26 層間絶縁膜
27 電源電圧線
28 サブ基準電圧線
29 サブワード線
30 パッド層
31 接続孔
32 接続孔
33 接続孔
34 層間絶縁膜
34a 酸化シリコン膜
34b スピンオングラス膜
34c 酸化シリコン膜
35 接続孔
36 多結晶シリコン膜
36’コバルトシリサイド層
37 Co膜
38 多結晶シリコン膜
39 フォトレジスト
AR 活性領域
DL データ線
バーDL データ線
Qd1駆動用MISFET
Qd2駆動用MISFET
Qp1負荷用MISFET
Qp2負荷用MISFET
Qt1転送用MISFET
Qt2転送用MISFET
WL ワード線
Claims (1)
- 主面を有する半導体基板と、
第1の駆動用MISFET、第2の駆動用MISFET、第1の負荷用MISFETおよび第2の負荷用MISFETを有するメモリセルと、
前記第1および第2の駆動用MISFETと、前記第1および第2の負荷用MISFETとを覆うように、第1および第2の導電層上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第1および第2の局所配線とを有し、
前記第1の駆動用MISFETと前記第1の負荷用MISFET、および前記第2の駆動用MISFETと前記第2の負荷用MISFETは、それぞれ、離間して第1の方向に配列され、
前記第1の駆動用MISFETのゲート電極と、前記第1の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第1の導電層により一体に設けられ、
前記第2の駆動用MISFETのゲート電極と、前記第2の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第2の導電層により一体に設けられ、
前記第1および第2の駆動用MISFETのそれぞれのソース領域、チャネル領域およびドレイン領域と、前記第1および第2の負荷用MISFETのそれぞれのソース領域、チャネル領域およびドレイン領域とは、前記半導体基板に設けられ、
前記第1の局所配線は、前記第1の方向に延在し、前記第1の駆動用MISFETのドレイン領域と、前記第1の負荷用MISFETのドレイン領域と、前記第2の駆動用MISFETのゲート電極と、前記第2の負荷用MISFETのゲート電極との間を電気的に接続して第1の蓄積ノードを形成し、
前記第2の局所配線は、前記第1の方向に延在し、前記第2の駆動用MISFETのドレイン領域と、前記第2の負荷用MISFETのドレイン領域と、前記第1の駆動用MISFETのゲート電極と、前記第1の負荷用MISFETのゲート電極との間を電気的に接続して第2の蓄積ノードを形成し、
前記第1の局所配線は、前記第1の導電層上に重なるように配置され、
前記第1の局所配線と、前記第1の絶縁膜と、前記第1の導電層とで第1の蓄積ノード容量素子が形成され、
前記第2の局所配線は、前記第2の導電層上に重なるように配置され、
前記第2の局所配線と、前記第1の絶縁膜と、前記第2の導電層とで第2の蓄積ノード容量素子が形成され、
前記第1および第2の局所配線の上部に第2の絶縁膜が形成され、
前記第2の絶縁膜の上部に電圧が与えられる第3の導電層が形成され、
前記第1の局所配線と、前記第2の絶縁膜と、前記第3の導電層とで第1の容量素子が設けられ、
前記第2の局所配線と、前記第2の絶縁膜と、前記第3の導電層とで第2の容量素子が形成され、
前記第3の導電層は、前記第1および第2の駆動用MISFETのソース領域、または、前記第1および第2の負荷用MISFETのソース領域に電気的に接続されることを特徴とする半導体集積回路装置。
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