JP2851968B2 - 改良された絶縁ゲート型トランジスタを有する半導体装置及びその製造方法 - Google Patents
改良された絶縁ゲート型トランジスタを有する半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Description
【０００１】
【産業上の利用分野】本発明は複写機、ファクシミリ装
置、プリンター、ビデオカメラ等のＯＡ機器、家庭電化
製品はもちろんのこと、自動車、発電所、宇宙衛生など
ありとあらゆる技術分野の電子回路に用いられる半導体
装置に関する。特に、本発明は必要な情報信号を記憶す
る半導体メモリーに用いられて好適な半導体装置に深く
関連する。
置、プリンター、ビデオカメラ等のＯＡ機器、家庭電化
製品はもちろんのこと、自動車、発電所、宇宙衛生など
ありとあらゆる技術分野の電子回路に用いられる半導体
装置に関する。特に、本発明は必要な情報信号を記憶す
る半導体メモリーに用いられて好適な半導体装置に深く
関連する。
【０００２】
【従来の技術】図１には、一度だけ記憶プログラムの可
能な半導体記憶装置（半導体メモリー）の構成が示され
ている。これは絶縁ゲート型電界効果トランジスタとし
てＭＯＳ型電界効果トランジスタ（以下「ＭＯＳＦＥ
Ｔ」という）と絶縁膜とを有するメモリセルから構成さ
れている。
能な半導体記憶装置（半導体メモリー）の構成が示され
ている。これは絶縁ゲート型電界効果トランジスタとし
てＭＯＳ型電界効果トランジスタ（以下「ＭＯＳＦＥ
Ｔ」という）と絶縁膜とを有するメモリセルから構成さ
れている。
【０００３】このようなメモリーは、例えば、“Ａ Ｎ
ｅｗ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｅｌｌ Ｕｔｉｌ
ｉｚｉｎｇ Ｉｎｓｕｌａｔｏｒ Ｂｒｅａｋｄｏｗ
ｎ，”ＩＥＤＭ′ ８５，ｐｐ ６３９−６４２に記載
されている。
ｅｗ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｅｌｌ Ｕｔｉｌ
ｉｚｉｎｇ Ｉｎｓｕｌａｔｏｒ Ｂｒｅａｋｄｏｗ
ｎ，”ＩＥＤＭ′ ８５，ｐｐ ６３９−６４２に記載
されている。
【０００４】また別のタイプの半導体メモリーとしては
図２に示すものがある。
図２に示すものがある。
【０００５】図２は、その断面図であり、１２０はｎ型
基板、１２１はｐ+ ドレイン、１２２ｐ+ ソース、１２
３はフローティングゲート、１２４は絶縁層、１２５は
ドレイン配線、１２６はソース配線である。この１２３
のフローティングゲートは、たとえば多結晶シリコンを
シリコン酸化膜の中に埋め込まれて作製される。ソース
・ドレイン間は、通常状態で非導通である。このトラン
ジスタのソース・ドレイン間に負の高電圧を印加し、ド
レイン側のｐｎ接合をアバランシェプレークダウンさ
せ、このとき発生する高エネルギー電子をフローティン
グゲートに注入し、ソース・ドレイン間を導通状態とす
ることにより書き込みが行われる。この素子をメモリと
して用いる場合には、フローティングゲートに電灯を注
入するかしないかを情報の１と０に対応させる。しかし
ながら、このタイプのメモリは、フローティングに蓄積
した電荷がわずかにリークするため、永久的情報の保持
はできないばかりか、読出し特性が経時変化を生じると
いう問題点を有していた。しかも、上述したＭＯＳＦＥ
Ｔは微細化に適しておらず、相互コンダクタンスが小さ
いという特性（ｇｍ特性）に問題がある。
基板、１２１はｐ+ ドレイン、１２２ｐ+ ソース、１２
３はフローティングゲート、１２４は絶縁層、１２５は
ドレイン配線、１２６はソース配線である。この１２３
のフローティングゲートは、たとえば多結晶シリコンを
シリコン酸化膜の中に埋め込まれて作製される。ソース
・ドレイン間は、通常状態で非導通である。このトラン
ジスタのソース・ドレイン間に負の高電圧を印加し、ド
レイン側のｐｎ接合をアバランシェプレークダウンさ
せ、このとき発生する高エネルギー電子をフローティン
グゲートに注入し、ソース・ドレイン間を導通状態とす
ることにより書き込みが行われる。この素子をメモリと
して用いる場合には、フローティングゲートに電灯を注
入するかしないかを情報の１と０に対応させる。しかし
ながら、このタイプのメモリは、フローティングに蓄積
した電荷がわずかにリークするため、永久的情報の保持
はできないばかりか、読出し特性が経時変化を生じると
いう問題点を有していた。しかも、上述したＭＯＳＦＥ
Ｔは微細化に適しておらず、相互コンダクタンスが小さ
いという特性（ｇｍ特性）に問題がある。
【０００６】しかも、微細化の為にゲート長が０．５μ
ｍ以下になると、スケーリング側に基く上記ＭＯＳＦＥ
Ｔの改善は望めない。
ｍ以下になると、スケーリング側に基く上記ＭＯＳＦＥ
Ｔの改善は望めない。
【０００７】また、これらとは別に、Ｓｉ基板上にＳｉ
Ｏ2 層を設け、更にＳｉメサ構造を設け、メサ側壁にゲ
ート酸化膜を設けたＳＯＩ型ＭＯＳＦＥＴ構造が提案さ
れている。〔公開特許公報 平２−１４５７８号〕この
素子構造を図３、図４に斜視図で示す。２３２は絶縁
膜、２３１′は結晶性Ｓｉ、２３６はソース領域、２３
７はドレイン領域である。２３５はゲート電極で、上記
結晶性Ｓｉ部のチャネル領域をまたぐ構造となってい
る。この図４のａａ′断面図が図３である。
Ｏ2 層を設け、更にＳｉメサ構造を設け、メサ側壁にゲ
ート酸化膜を設けたＳＯＩ型ＭＯＳＦＥＴ構造が提案さ
れている。〔公開特許公報 平２−１４５７８号〕この
素子構造を図３、図４に斜視図で示す。２３２は絶縁
膜、２３１′は結晶性Ｓｉ、２３６はソース領域、２３
７はドレイン領域である。２３５はゲート電極で、上記
結晶性Ｓｉ部のチャネル領域をまたぐ構造となってい
る。この図４のａａ′断面図が図３である。
【０００８】図３に示すように、結晶性Ｓｉ、２３１′
部はゲート電極２３５にゲート酸化膜２３４を介して上
方の３面が覆われ、又、下面２３８は、絶縁膜２３２の
表面となっている。又、結晶性Ｓｉ部の寸法は、 Ｗ0 ＜２ＷH を満足するようになっており、側壁のチャネルが優勢に
なり、チャネルコンダクタンスが増大する構造となって
いる。
部はゲート電極２３５にゲート酸化膜２３４を介して上
方の３面が覆われ、又、下面２３８は、絶縁膜２３２の
表面となっている。又、結晶性Ｓｉ部の寸法は、 Ｗ0 ＜２ＷH を満足するようになっており、側壁のチャネルが優勢に
なり、チャネルコンダクタンスが増大する構造となって
いる。
【０００９】さらに、上記従来例と構造的に似たＭＯＳ
ＦＥＴも提案されている。〔公開特許公報 平２−２６
３４７３号〕この例の平面図を図５に、図５中のＡＡ′
の断面図を図６に、図５中のＢＢ′の断面図を図７に示
す。２４６はソース２４３ドレイン２４２及び、チャネ
ルを形成する結晶性Ｓｉ層である。ゲート電極２４５で
覆われた結晶性Ｓｉ層２４６は、チャネル領域である
が、このチャネル領域は、基板２４０と開口部２４７を
介して接続され、ドレイン層２４２は、結晶性Ｓｉ層２
４６を通り、２４８の開孔部を介して基板２４０と接続
している。
ＦＥＴも提案されている。〔公開特許公報 平２−２６
３４７３号〕この例の平面図を図５に、図５中のＡＡ′
の断面図を図６に、図５中のＢＢ′の断面図を図７に示
す。２４６はソース２４３ドレイン２４２及び、チャネ
ルを形成する結晶性Ｓｉ層である。ゲート電極２４５で
覆われた結晶性Ｓｉ層２４６は、チャネル領域である
が、このチャネル領域は、基板２４０と開口部２４７を
介して接続され、ドレイン層２４２は、結晶性Ｓｉ層２
４６を通り、２４８の開孔部を介して基板２４０と接続
している。
【００１０】以上詳述した各従来例について、検討した
結果上述した構造とはいえ、トランジスタのリーク電流
が多い点、各トランジスタのバラツキが大きい点、さら
にトランジスタのＯＦＦ特性が悪く、動作が不安定とな
ることが判明した。まず、ＳＯＩ型ＭＯＳＦＥＴのＯＦ
Ｆ特性が悪くなる原因について説明する。本発明者らの
知見によれば、その原因はチャネルが形成されるＳｉ領
域がソース及びドレイン領域との界面を除いてすべて絶
縁膜であるＳｉＯ2 で覆われているからである。つま
り、チャネル部のＳｉ領域は完全なフローティング状態
となっており、その電位が固定できず動作が不安定とな
る。さらにトランジスタのＯＮ状態に上記Ｓｉ領域に発
生したキャリア（例えばｐ型ＭＯＳＦＥＴの時は電子）
がＯＦＦ状態になった瞬間行き場所がなくなりＳｉ領域
内で再結合し消滅するまでそこに残るためにＯＦＦ特性
が悪くなるのである。又、上記説明した従来のトランジ
スタにおいて、リーク電流が多い原因は、ゲート電極で
囲まれているチャネル領域が直接下地の絶縁層と直接接
する構造となっているためである。つまりこのチャネル
領域は、トランジスタがＯＮ状態になると、完全に空乏
化する状態になっており、空乏層がチャネル層と絶縁層
との界面に達し、そこに存在する欠陥から再結合電流が
多量に発生するからである。
結果上述した構造とはいえ、トランジスタのリーク電流
が多い点、各トランジスタのバラツキが大きい点、さら
にトランジスタのＯＦＦ特性が悪く、動作が不安定とな
ることが判明した。まず、ＳＯＩ型ＭＯＳＦＥＴのＯＦ
Ｆ特性が悪くなる原因について説明する。本発明者らの
知見によれば、その原因はチャネルが形成されるＳｉ領
域がソース及びドレイン領域との界面を除いてすべて絶
縁膜であるＳｉＯ2 で覆われているからである。つま
り、チャネル部のＳｉ領域は完全なフローティング状態
となっており、その電位が固定できず動作が不安定とな
る。さらにトランジスタのＯＮ状態に上記Ｓｉ領域に発
生したキャリア（例えばｐ型ＭＯＳＦＥＴの時は電子）
がＯＦＦ状態になった瞬間行き場所がなくなりＳｉ領域
内で再結合し消滅するまでそこに残るためにＯＦＦ特性
が悪くなるのである。又、上記説明した従来のトランジ
スタにおいて、リーク電流が多い原因は、ゲート電極で
囲まれているチャネル領域が直接下地の絶縁層と直接接
する構造となっているためである。つまりこのチャネル
領域は、トランジスタがＯＮ状態になると、完全に空乏
化する状態になっており、空乏層がチャネル層と絶縁層
との界面に達し、そこに存在する欠陥から再結合電流が
多量に発生するからである。
【００１１】（発明の目的）本発明は、上述した技術的
課題に鑑みなされたものであり、微細加工に適した構成
で、低消費電力で高速動作可能な半導体装置を提供する
ことを目的としている。
課題に鑑みなされたものであり、微細加工に適した構成
で、低消費電力で高速動作可能な半導体装置を提供する
ことを目的としている。
【００１２】本発明の別の目的は正確な書き込み動作が
安定して得られ、高速且つ正確な読み出し動作が可能な
メモリー機能を有する半導体装置を提供することにあ
る。
安定して得られ、高速且つ正確な読み出し動作が可能な
メモリー機能を有する半導体装置を提供することにあ
る。
【００１３】
【００１４】本発明の他の目的は従来よりも優れたＳＯ
Ｉ型バックゲート構造のＦＥＴを提供することにある。
Ｉ型バックゲート構造のＦＥＴを提供することにある。
【００１５】本発明は、複数の主電極領域と、前記主電
極領域の間に設けられたチャネル領域と、ゲート絶縁膜
を介して前記チャネル領域を挟持する対向部分をもつゲ
ート電極と、前記チャネル領域に接して設けられた半導
体領域と、を具備する絶縁ゲート型トランジスタが、基
体上に形成されている半導体装置において、前記複数の
主電極領域は、前記基体上に設けられた下地絶縁層上
に、該下地絶縁層に接して設けられており、前記半導体
領域は、前記チャネル領域が前記下地絶縁層に接しない
ように該チャネル領域の前記ゲート電極が設けられてい
ない面に接して設けられた、前記チャネル領域と同じ導
電型で且つ該チャネル領域より不純物濃度が高い半導体
からなる領域であり、前記絶縁ゲート型トランジスタ
は、前記半導体領域が所定の電位に保持された状態で動
作することを特徴とする半導体装置である。
極領域の間に設けられたチャネル領域と、ゲート絶縁膜
を介して前記チャネル領域を挟持する対向部分をもつゲ
ート電極と、前記チャネル領域に接して設けられた半導
体領域と、を具備する絶縁ゲート型トランジスタが、基
体上に形成されている半導体装置において、前記複数の
主電極領域は、前記基体上に設けられた下地絶縁層上
に、該下地絶縁層に接して設けられており、前記半導体
領域は、前記チャネル領域が前記下地絶縁層に接しない
ように該チャネル領域の前記ゲート電極が設けられてい
ない面に接して設けられた、前記チャネル領域と同じ導
電型で且つ該チャネル領域より不純物濃度が高い半導体
からなる領域であり、前記絶縁ゲート型トランジスタ
は、前記半導体領域が所定の電位に保持された状態で動
作することを特徴とする半導体装置である。
【００１６】もう一つの本発明は、第1の主電極領域
と、第2の主電極領域と、前記第1及び第2の主電極領域
間にある第1のチャネル領域と、前記第1のチャネル領域
に対して第1のゲート絶縁膜を介して設けられた第1のゲ
ート電極と、第3の主電極領域と、前記第2及び第3の主
電極領域間にある第2のチャネル領域と、前記第2のチャ
ネル領域に対して第2のゲート絶縁膜を介して設けられ
た第2のゲート電極と、を有し、前記第1、第2及び第3の
主電極領域と前記第1及び第2のチャンネル領域とが半導
体基板表面部分に設けられた半導体島領域に形成され、
前記第1及び第2のゲート電極はそれぞれ前記第1及び第2
のチャネル領域を挟持する対向部分を有しているトラン
ジスタを具備することを特徴とする半導体装置である。
と、第2の主電極領域と、前記第1及び第2の主電極領域
間にある第1のチャネル領域と、前記第1のチャネル領域
に対して第1のゲート絶縁膜を介して設けられた第1のゲ
ート電極と、第3の主電極領域と、前記第2及び第3の主
電極領域間にある第2のチャネル領域と、前記第2のチャ
ネル領域に対して第2のゲート絶縁膜を介して設けられ
た第2のゲート電極と、を有し、前記第1、第2及び第3の
主電極領域と前記第1及び第2のチャンネル領域とが半導
体基板表面部分に設けられた半導体島領域に形成され、
前記第1及び第2のゲート電極はそれぞれ前記第1及び第2
のチャネル領域を挟持する対向部分を有しているトラン
ジスタを具備することを特徴とする半導体装置である。
【００１７】
【００１８】即ち、微細に適した、かつ電流駆動能力の
高いトランジスタをメモリセルトランジスタとして有
し、本トランジスタのゲートをワード線とし、本トラン
ジスタのソース領域上にＰＮ接合を介して、ビット線に
接続した半導体メモリーを構成する。これにより、エラ
ーレートの少ない、高密度、高速読み出し書き込み特性
を有する１回永久書き込み可能な半導体メモリーが実現
できる。そのメモリーにおいてメモリセルトランジスタ
におけるドレイン領域を他のメモリセルと共通に構成
し、電源ラインと接続することにより、複数のメモリの
電源ラインを共通化し、電源部の面積を減少させること
により、一定面積に存在するメモリセルトランジスタの
数を増加させることができる。これにより、本メモリの
高集積化が実現できる。
高いトランジスタをメモリセルトランジスタとして有
し、本トランジスタのゲートをワード線とし、本トラン
ジスタのソース領域上にＰＮ接合を介して、ビット線に
接続した半導体メモリーを構成する。これにより、エラ
ーレートの少ない、高密度、高速読み出し書き込み特性
を有する１回永久書き込み可能な半導体メモリーが実現
できる。そのメモリーにおいてメモリセルトランジスタ
におけるドレイン領域を他のメモリセルと共通に構成
し、電源ラインと接続することにより、複数のメモリの
電源ラインを共通化し、電源部の面積を減少させること
により、一定面積に存在するメモリセルトランジスタの
数を増加させることができる。これにより、本メモリの
高集積化が実現できる。
【００１９】
【作用】本発明によれば、対向した２つのゲート電極に
より、キャリア移動方向に対する垂直方向電界強度が小
さいので、高移動度、高ｇｍ特性の半導体装置が得ら
れ、電界緩和によりホットキャリアの発生が防止でき素
子の寿命しいては信頼性が向上する。
より、キャリア移動方向に対する垂直方向電界強度が小
さいので、高移動度、高ｇｍ特性の半導体装置が得ら
れ、電界緩和によりホットキャリアの発生が防止でき素
子の寿命しいては信頼性が向上する。
【００２０】そして、ゲート酸化膜下のＳｉ部の静電容
量が減少するのでＳファクタ（Ｓｕｂｔｈｒｅｓｈｏｌ
ｄ ｓｗｉｎｇ）特性が向上しリーク電流が極めて少な
くなる。
量が減少するのでＳファクタ（Ｓｕｂｔｈｒｅｓｈｏｌ
ｄ ｓｗｉｎｇ）特性が向上しリーク電流が極めて少な
くなる。
【００２１】又、素子の占有面積減少し高集積化が実現
できる。
できる。
【００２２】更に本発明によれば、チャネル領域におけ
る対向した２つのゲート電極が設けられた部分以外のと
ころに、ソース・ドレイン部の導電型と異なる導電型で
且つチャネル領域より不純物濃度の高い領域が設けられ
ており、その不純物濃度が、トランジスタの駆動の時ゲ
ートにかかる駆動電圧によって反転しないような濃度と
された構造を採用することにより、トランジスタＯＮ／
ＯＦＦ時、対向した２つのゲート電極にかこまれた半導
体層への少数キャリア（ＮチャネルＭＯＳであれば正
孔、ＰチャネルＭＯＳであれば電子）の出入が速くな
り、スイッチング特性が向上する。
る対向した２つのゲート電極が設けられた部分以外のと
ころに、ソース・ドレイン部の導電型と異なる導電型で
且つチャネル領域より不純物濃度の高い領域が設けられ
ており、その不純物濃度が、トランジスタの駆動の時ゲ
ートにかかる駆動電圧によって反転しないような濃度と
された構造を採用することにより、トランジスタＯＮ／
ＯＦＦ時、対向した２つのゲート電極にかこまれた半導
体層への少数キャリア（ＮチャネルＭＯＳであれば正
孔、ＰチャネルＭＯＳであれば電子）の出入が速くな
り、スイッチング特性が向上する。
【００２３】又、この高濃度層により、トランジスタが
ＯＮ時にチャネル領域が完全に空乏化しても空乏層が下
地の絶縁層まで達せず、暗電流発生が抑制される。
ＯＮ時にチャネル領域が完全に空乏化しても空乏層が下
地の絶縁層まで達せず、暗電流発生が抑制される。
【００２４】又０．１μｍレベルの微細化が進んだ場合
には液体窒素温度レベルの低温動作にも適応しなければ
ならないが、この低温動作を行ないキャリア凍結があっ
たとしても従来に比べて、寄生抵抗の増大ドレイン電流
の低下は極めて少ない。
には液体窒素温度レベルの低温動作にも適応しなければ
ならないが、この低温動作を行ないキャリア凍結があっ
たとしても従来に比べて、寄生抵抗の増大ドレイン電流
の低下は極めて少ない。
【００２５】本発明によれば、ＳＯＩ型ＭＯＳＦＥＴの
製造時に、ＳＥＧ等により形成される単結晶半導体領域
を同一膜、あるいは２つ以上の種類の膜により形成され
る２層以上の絶縁膜により規定することにより、自己整
合的にＳＯＩ型ＭＯＳＦＥＴを形成することが可能であ
る。
製造時に、ＳＥＧ等により形成される単結晶半導体領域
を同一膜、あるいは２つ以上の種類の膜により形成され
る２層以上の絶縁膜により規定することにより、自己整
合的にＳＯＩ型ＭＯＳＦＥＴを形成することが可能であ
る。
【００２６】そして、アライメントマージン等を無視で
きるので、高集積、高速化が可能な半導体装置を製造可
能とするものである。
きるので、高集積、高速化が可能な半導体装置を製造可
能とするものである。
【００２７】更に、本発明によれば、ＳＥＧのシード、
あるいは、半導体基板との接続領域以外の、絶縁層と、
ＳＥＧ等により形成される単結晶半導体領域の間に、多
結晶、あるいは、アモルファス半導体層をバッファ層と
して形成することにより、上記単結晶半導体領域中に形
成されるＭＯＳＦＥＴのリーク電流等を抑えることが可
能である。
あるいは、半導体基板との接続領域以外の、絶縁層と、
ＳＥＧ等により形成される単結晶半導体領域の間に、多
結晶、あるいは、アモルファス半導体層をバッファ層と
して形成することにより、上記単結晶半導体領域中に形
成されるＭＯＳＦＥＴのリーク電流等を抑えることが可
能である。
【００２８】（好適な実施態様の説明）まず、本発明の
基本となるトランジスタ及び半導体メモリーの構成につ
いて説明する。
基本となるトランジスタ及び半導体メモリーの構成につ
いて説明する。
【００２９】本発明の好適な実施態様の１つは、ゲート
電極がチャネル領域を挟む対向部分を少なくとも有しチ
ャネル領域におけるソース領域やドレイン領域との接合
部を除いた他の部分の一部が、該チャネル領域と少数キ
ャリアの授受可能なドープ領域に接して設けられるトラ
ンジスタを有し、破壊可能な絶縁層をメモリ要素とした
半導体メモリーである。
電極がチャネル領域を挟む対向部分を少なくとも有しチ
ャネル領域におけるソース領域やドレイン領域との接合
部を除いた他の部分の一部が、該チャネル領域と少数キ
ャリアの授受可能なドープ領域に接して設けられるトラ
ンジスタを有し、破壊可能な絶縁層をメモリ要素とした
半導体メモリーである。
【００３０】そして、本発明による半導体装置のチャネ
ル領域では、ゲート電極の対向部分に挟まれたチャネル
領域の対向部分方向の幅（ｄ3 ）と、チャネル領域の半
導体の不純物濃度とが以下のように決定される。つま
り、ゲート電圧がＯＦＦ時であっても対向部分から伸び
る空乏層がつながり空乏化するように適宜選択される。
具体的にはゲート電極の対向部分方向のチャネル領域の
幅をｄ3 、同方向に伸びる空乏層の幅をＷとするとｄ3
≦Ｗという関係を満足する。これは両対向電極間のチャ
ネル領域が空乏層化していると、反転層が形成されるレ
ベルまでゲート電圧を上昇しても前記チャネル領域内部
にかかる電界が緩和されて素子の特性が向上する。
ル領域では、ゲート電極の対向部分に挟まれたチャネル
領域の対向部分方向の幅（ｄ3 ）と、チャネル領域の半
導体の不純物濃度とが以下のように決定される。つま
り、ゲート電圧がＯＦＦ時であっても対向部分から伸び
る空乏層がつながり空乏化するように適宜選択される。
具体的にはゲート電極の対向部分方向のチャネル領域の
幅をｄ3 、同方向に伸びる空乏層の幅をＷとするとｄ3
≦Ｗという関係を満足する。これは両対向電極間のチャ
ネル領域が空乏層化していると、反転層が形成されるレ
ベルまでゲート電圧を上昇しても前記チャネル領域内部
にかかる電界が緩和されて素子の特性が向上する。
【００３１】また、ドープ領域とは、ソース及びドレイ
ン領域の導電型とは異なる導電型で且つチャネル領域よ
り不純物濃度の高い半導体領域であればよく、その不純
物の種類や導電型は限定されるものではない。具体的に
は、そのドープ領域における不純物濃度を、トランジス
タの駆動の際にゲートにかかる駆動電圧によって該ドー
プ領域が反転しないような濃度とされる。そして機能的
には、動作状態（オンまたはオフ時）においてゲート電
極の対向部分に挟まれたチャネル領域からのキャリアを
受容出来る構成であればよい。その為には、周知の通り
ドープ領域を直接又は同じ導電型の半導体基板等を介し
て基準電位（ＶRef）に保持すればよい。
ン領域の導電型とは異なる導電型で且つチャネル領域よ
り不純物濃度の高い半導体領域であればよく、その不純
物の種類や導電型は限定されるものではない。具体的に
は、そのドープ領域における不純物濃度を、トランジス
タの駆動の際にゲートにかかる駆動電圧によって該ドー
プ領域が反転しないような濃度とされる。そして機能的
には、動作状態（オンまたはオフ時）においてゲート電
極の対向部分に挟まれたチャネル領域からのキャリアを
受容出来る構成であればよい。その為には、周知の通り
ドープ領域を直接又は同じ導電型の半導体基板等を介し
て基準電位（ＶRef）に保持すればよい。
【００３２】本発明のゲート電極として用いられる材料
としては、金属、多結晶シリコン、シリサイド、ポリサ
イド等があり、具体的にはＡｌ、Ｗ、Ｍｏ、Ｎｉ、Ｃ
ｏ、Ｒｈ、Ｐｔ、Ｐｄそのもの、或はこれ等のシリサイ
ド、ポリサイドであり、ＭＯＳＦＥＴの構造、駆動条件
等とその仕事関数を考慮して適宜選択される。
としては、金属、多結晶シリコン、シリサイド、ポリサ
イド等があり、具体的にはＡｌ、Ｗ、Ｍｏ、Ｎｉ、Ｃ
ｏ、Ｒｈ、Ｐｔ、Ｐｄそのもの、或はこれ等のシリサイ
ド、ポリサイドであり、ＭＯＳＦＥＴの構造、駆動条件
等とその仕事関数を考慮して適宜選択される。
【００３３】またゲート電極、ドープ領域の形状は、ド
ープ領域と対向する部分にはゲート電極がない構造、又
は、そこが同じドープ領域となっているもの、或は後述
する実施例の如く、ドープ領域と対向する部分にもゲー
ト電極の一部が配置される構成である。更には３つの面
がゲート電極で囲まれ残りの部分がドープ領域に接して
いるように、キャリア移動方向に対して垂直な方向に切
断した時のチャネル領域の断面形状が四角形等の方形状
となっていることが好ましい。その辺は正確な直線でな
く曲率を持った辺であってもよいし、その時の各エッジ
部分はゲート絶縁膜の被覆性を考慮して面取りされてい
るような形状であってもよい。
ープ領域と対向する部分にはゲート電極がない構造、又
は、そこが同じドープ領域となっているもの、或は後述
する実施例の如く、ドープ領域と対向する部分にもゲー
ト電極の一部が配置される構成である。更には３つの面
がゲート電極で囲まれ残りの部分がドープ領域に接して
いるように、キャリア移動方向に対して垂直な方向に切
断した時のチャネル領域の断面形状が四角形等の方形状
となっていることが好ましい。その辺は正確な直線でな
く曲率を持った辺であってもよいし、その時の各エッジ
部分はゲート絶縁膜の被覆性を考慮して面取りされてい
るような形状であってもよい。
【００３４】本発明の特体メモリーに好適なトランジス
タとしては、後述の各実施例で示される様にＭＯＳＦＥ
Ｔ要素が基板上に横におかれるタイプで基板側でドープ
領域に接しており、ゲート電極の対向部分が基板表面に
対して交差する面を持つように配置される形がよい。ほ
かには、ゲート電極の対向部分が基板表面と実質的に平
行に配置され側面にドープ領域が設けられた構成であっ
てもよいが現状の製造プロセスを考慮すると前者即ち後
述する各実施例による構成が好ましい。
タとしては、後述の各実施例で示される様にＭＯＳＦＥ
Ｔ要素が基板上に横におかれるタイプで基板側でドープ
領域に接しており、ゲート電極の対向部分が基板表面に
対して交差する面を持つように配置される形がよい。ほ
かには、ゲート電極の対向部分が基板表面と実質的に平
行に配置され側面にドープ領域が設けられた構成であっ
てもよいが現状の製造プロセスを考慮すると前者即ち後
述する各実施例による構成が好ましい。
【００３５】例えばＨ．ｔａｄａｔｏ、Ｋ．ｓｕｎｏｕ
ｓｈｉ、Ｎ．Ｏｋａｂｅ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．
Ｈｉｅｄａ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、ａｎｄ Ｆ．Ｍ
ａｓｕｏｋａ ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）
（１９８８）ｐｐ２２２−２２５に提案されているよう
な上下にチャネルを介してソース・ドレインが設けられ
４つのゲート電極を対向させた構造のＳｕｒｒｏｕｎｄ
ｉｎｇ Ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が
知られている。
ｓｈｉ、Ｎ．Ｏｋａｂｅ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．
Ｈｉｅｄａ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、ａｎｄ Ｆ．Ｍ
ａｓｕｏｋａ ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）
（１９８８）ｐｐ２２２−２２５に提案されているよう
な上下にチャネルを介してソース・ドレインが設けられ
４つのゲート電極を対向させた構造のＳｕｒｒｏｕｎｄ
ｉｎｇ Ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が
知られている。
【００３６】これに対して本発明のトランジスタは、上
記対向した２つのゲート電極の横方向の前後にソース・
ドレインが設けられている。
記対向した２つのゲート電極の横方向の前後にソース・
ドレインが設けられている。
【００３７】この構造を採用することにより、ソース・
ドレインの電極が従来のＭＯＳＦＥＴと同様、同一平面
上で容易に形成できる。また、チャネル長は、従来のＭ
ＯＳＦＥＴと同様ゲート電極幅で決定するのでチャネル
長加工精度が高い。そして、横に置かれ対向した２つの
ゲート電極構造形成のための半導体のパターニングがマ
スクなしのリソグラフィーでも可能であり、微細化に適
した構造となっている。これにより、２つのゲート電極
間隔は狭くでき、不純物濃度を高くせずに、パンチスル
ーが防止できるためより高集積化されても高ｇｍの特性
が得られるのである。
ドレインの電極が従来のＭＯＳＦＥＴと同様、同一平面
上で容易に形成できる。また、チャネル長は、従来のＭ
ＯＳＦＥＴと同様ゲート電極幅で決定するのでチャネル
長加工精度が高い。そして、横に置かれ対向した２つの
ゲート電極構造形成のための半導体のパターニングがマ
スクなしのリソグラフィーでも可能であり、微細化に適
した構造となっている。これにより、２つのゲート電極
間隔は狭くでき、不純物濃度を高くせずに、パンチスル
ーが防止できるためより高集積化されても高ｇｍの特性
が得られるのである。
【００３８】次に、本発明に好適なトランジスタとして
は、ＭＯＳＦＥＴ要素が基板上に横におかれるタイプで
あり、基板側でドープ領域に接しており、ゲート電極の
対向部分が基板表面に対して交差する面を持つように配
置される形が良い理由について、前述した従来例のＭＯ
ＳＦＥＴと比較して説明する。
は、ＭＯＳＦＥＴ要素が基板上に横におかれるタイプで
あり、基板側でドープ領域に接しており、ゲート電極の
対向部分が基板表面に対して交差する面を持つように配
置される形が良い理由について、前述した従来例のＭＯ
ＳＦＥＴと比較して説明する。
【００３９】従来のＭＯＳＦＥＴは、ともにチャネル領
域が、少なくとも一部分でも下地の絶縁層に接し形成さ
れている。このことにより以下に示すような問題点があ
る。
域が、少なくとも一部分でも下地の絶縁層に接し形成さ
れている。このことにより以下に示すような問題点があ
る。
【００４０】第１に、暗電流発生にともなうリーク電流
が大きい点である。を例にして説明する。図３の構造体
において、シリコンから成るチャネル領域２３１′は、
絶縁膜２３２の表面２３８とゲート酸化膜によりかこま
れている。トランジスタをＯＮにする場合、ゲートに印
加する電圧により、上記チャネル領域全体が空乏化す
る。これにより、他のトランジスタに比較して、大きい
電流駆動能力を持つ。しかしながら、ゲート酸化膜とチ
ャネル部シリコンとの界面は、最近のプロセス技術の
（洗浄等）により良好な特性をもつが、絶縁膜との界面
には、欠陥が多く、界面準位密度が高い。２５０に示す
絶縁層上にも隣接してゲート電極が設けられているた
め、チャネル部全体が空乏化することは、当然絶縁層上
の表面２３８も空乏層が接することになる。したがっ
て、トランジスタがＯＮ状態の時ｎ型ＭＯＳＦＥＴであ
ればホールがこのチャネル領域にたまっていく。次にト
ランジスタをＯＦＦするためにゲートに印加する電圧を
変化させても、上記チャネル部には、界面から発生した
ホールが存在し続けている限り、そのホールによりソー
ス側から電子が注入され、なかなかＯＦＦすることがで
きない状態がつづく。つまり、空乏化させ動作させるＭ
ＯＦＥＴにおいては、従来型のＭＯＳＦＥＴよりも、不
用なキャリアを発生させてはならないということにな
る。
が大きい点である。を例にして説明する。図３の構造体
において、シリコンから成るチャネル領域２３１′は、
絶縁膜２３２の表面２３８とゲート酸化膜によりかこま
れている。トランジスタをＯＮにする場合、ゲートに印
加する電圧により、上記チャネル領域全体が空乏化す
る。これにより、他のトランジスタに比較して、大きい
電流駆動能力を持つ。しかしながら、ゲート酸化膜とチ
ャネル部シリコンとの界面は、最近のプロセス技術の
（洗浄等）により良好な特性をもつが、絶縁膜との界面
には、欠陥が多く、界面準位密度が高い。２５０に示す
絶縁層上にも隣接してゲート電極が設けられているた
め、チャネル部全体が空乏化することは、当然絶縁層上
の表面２３８も空乏層が接することになる。したがっ
て、トランジスタがＯＮ状態の時ｎ型ＭＯＳＦＥＴであ
ればホールがこのチャネル領域にたまっていく。次にト
ランジスタをＯＦＦするためにゲートに印加する電圧を
変化させても、上記チャネル部には、界面から発生した
ホールが存在し続けている限り、そのホールによりソー
ス側から電子が注入され、なかなかＯＦＦすることがで
きない状態がつづく。つまり、空乏化させ動作させるＭ
ＯＦＥＴにおいては、従来型のＭＯＳＦＥＴよりも、不
用なキャリアを発生させてはならないということにな
る。
【００４１】この現象は、他の従来例においても同様の
現象が生じる。このことについて、図６を用いて説明す
る。この場合、チャネル領域となるＳｉ単結晶部２４６
は、開口部２４７を通して、基板と接続されているた
め、チャネルがフローティング状態となり、不用なキャ
リア（ｎ型ＭＯＳＦＥＴであればホール、ｐ型であれば
電子）逃げ道がないという問題点はなくなる。しかしな
がら、図６の２５１に示す如く、チャネル領域は、下地
の絶縁層表面と接しているため、不用なキャリアの発生
箇所は、存在している。したがって、程度の差こそあ
れ、この絶縁層とチャネル領域のＳｉ界面の欠陥から発
生するリーク電流は、デバイス特性を悪化させてしま
う。
現象が生じる。このことについて、図６を用いて説明す
る。この場合、チャネル領域となるＳｉ単結晶部２４６
は、開口部２４７を通して、基板と接続されているた
め、チャネルがフローティング状態となり、不用なキャ
リア（ｎ型ＭＯＳＦＥＴであればホール、ｐ型であれば
電子）逃げ道がないという問題点はなくなる。しかしな
がら、図６の２５１に示す如く、チャネル領域は、下地
の絶縁層表面と接しているため、不用なキャリアの発生
箇所は、存在している。したがって、程度の差こそあ
れ、この絶縁層とチャネル領域のＳｉ界面の欠陥から発
生するリーク電流は、デバイス特性を悪化させてしま
う。
【００４２】次に、第２の問題点について説明する。第
２の問題点とは、実効チャネル幅がそれぞれのトランジ
スタに対してバラつきやすいということである。
２の問題点とは、実効チャネル幅がそれぞれのトランジ
スタに対してバラつきやすいということである。
【００４３】従来のトランジスタのチャネル幅は、図３
に示す単結晶Ｓｉ２３１′、図６に示すＳｉ部２４６の
高さ及び幅により決定する。通常この高さは、Ｓｉのエ
ッチング深さにより決定される。ゲート長０．１μｍゲ
ート幅０．５μｍのＭＯＳＦＥＴを作製する場合、この
高さは約０．２μｍとなり、そのゆえぎは、２００Å以
内にとどめる必要がでてくる。現状のドライエッチング
法によりウェハ面内で又は、ウェハ間で、このバラツキ
範囲にとどめることは極めて難しい。さらに図３の２５
０に示すような、下地の絶縁層上のエッチング形状は、
上部Ｓｉ部よりもバラツキが多く、Ｓｉ上部とＳｉ下部
とで、Ｓｉ部の厚さが変化する等の問題点も有してい
る。
に示す単結晶Ｓｉ２３１′、図６に示すＳｉ部２４６の
高さ及び幅により決定する。通常この高さは、Ｓｉのエ
ッチング深さにより決定される。ゲート長０．１μｍゲ
ート幅０．５μｍのＭＯＳＦＥＴを作製する場合、この
高さは約０．２μｍとなり、そのゆえぎは、２００Å以
内にとどめる必要がでてくる。現状のドライエッチング
法によりウェハ面内で又は、ウェハ間で、このバラツキ
範囲にとどめることは極めて難しい。さらに図３の２５
０に示すような、下地の絶縁層上のエッチング形状は、
上部Ｓｉ部よりもバラツキが多く、Ｓｉ上部とＳｉ下部
とで、Ｓｉ部の厚さが変化する等の問題点も有してい
る。
【００４４】これに対して、本発明の装置に用いている
トランジスタにおいて、チャネル長は、従来のＭＯＳＦ
ＥＴと同様、ゲート電極幅で決定するのでチャネル長加
工精度が高い。そして、チャネル領域は、ゲート電極部
とチャネル直下もしくは、上部の高濃度層とにより規定
されるためそのバラツキも極めて小さい。又、チャネル
部からトランジスタＯＮ時に空乏化してもその空乏層
は、上記高濃度層との境界で広がらない。したがって、
ゲート酸化膜（絶縁膜）以外の絶縁層表面には、空乏層
は接しないため不用なキャリア発生源はない。
トランジスタにおいて、チャネル長は、従来のＭＯＳＦ
ＥＴと同様、ゲート電極幅で決定するのでチャネル長加
工精度が高い。そして、チャネル領域は、ゲート電極部
とチャネル直下もしくは、上部の高濃度層とにより規定
されるためそのバラツキも極めて小さい。又、チャネル
部からトランジスタＯＮ時に空乏化してもその空乏層
は、上記高濃度層との境界で広がらない。したがって、
ゲート酸化膜（絶縁膜）以外の絶縁層表面には、空乏層
は接しないため不用なキャリア発生源はない。
【００４５】以上、説明したように、微細に適した、か
つ電流駆動能力の高いトランジスタをメモリセルトラン
ジスタとし、本トランジスタのゲートをワード線とし、
本トランジスタのソース領域上にｐｎ接合を介して、ビ
ット線に接続したメモリを構成する。これにより、エラ
ーレートの少ない、高密度、高速読出し書き込み特性を
有する１回永久書き込み可能なメモリを実現できる。
つ電流駆動能力の高いトランジスタをメモリセルトラン
ジスタとし、本トランジスタのゲートをワード線とし、
本トランジスタのソース領域上にｐｎ接合を介して、ビ
ット線に接続したメモリを構成する。これにより、エラ
ーレートの少ない、高密度、高速読出し書き込み特性を
有する１回永久書き込み可能なメモリを実現できる。
【００４６】本発明の各実施例について詳述する前に、
本発明者らが検討した参考例について説明する。これら
参考例が本発明の基本技術となっていることに注意され
たい。
本発明者らが検討した参考例について説明する。これら
参考例が本発明の基本技術となっていることに注意され
たい。
【００４７】（参考例１）図８は本発明の第１参考例の
メモリセルの上面図である。１００１、１００１′はワ
ード線、１００２、１００２′はビット線、１００３、
１００３′は電源ライン、１００４はメモリセル内のス
イッチングトランジスタとして動作するＳｉ単結晶体、
１００５は電源ラインとドレイン層とのコンタクト領
域、１００６はトランジスタのドレイン層、１００７は
トランジスタのゲート部分、１００８はトランジスタの
ソース層、１００９はソース層とビット線間に設けられ
た電気的に破壊可能な絶縁層である。図８に示したＸ1
Ｘ1 ′、Ｘ2 Ｘ2 ′、Ｘ3 Ｘ3′、ＹＹ′断面図をそれ
ぞれ図９、図１０、図１１、図１２に示す。図９におい
て、１０１２はＰ型Ｓｉ基盤でたとえば、数Ωｃｍの抵
抗率のものを使用する。１０１３はｐ+ 型埋め込み層、
１０１４は、フィールド酸化膜、１０１５は、層間絶縁
膜で、ＰＳＧ、ＢＰＳＧ、ＳｉＮ、ＳＯＮ等が使用可能
である。１０１６はドレイン直下に設けられたＰ型層、
１０１７はドレインｎ+ 高濃度層、１０１８はドレイン
電源用配線で、図の１０１９のコンタクト部を介して、
ドレイン層１０１７に接続している。図８とこの図９と
の対応は図８のドレイン層１００６が、図９の１０１７
に、図８のコンタクト部１００５が、図９の１０１９に
対応する。図９では、パシベーション膜は省略した。
メモリセルの上面図である。１００１、１００１′はワ
ード線、１００２、１００２′はビット線、１００３、
１００３′は電源ライン、１００４はメモリセル内のス
イッチングトランジスタとして動作するＳｉ単結晶体、
１００５は電源ラインとドレイン層とのコンタクト領
域、１００６はトランジスタのドレイン層、１００７は
トランジスタのゲート部分、１００８はトランジスタの
ソース層、１００９はソース層とビット線間に設けられ
た電気的に破壊可能な絶縁層である。図８に示したＸ1
Ｘ1 ′、Ｘ2 Ｘ2 ′、Ｘ3 Ｘ3′、ＹＹ′断面図をそれ
ぞれ図９、図１０、図１１、図１２に示す。図９におい
て、１０１２はＰ型Ｓｉ基盤でたとえば、数Ωｃｍの抵
抗率のものを使用する。１０１３はｐ+ 型埋め込み層、
１０１４は、フィールド酸化膜、１０１５は、層間絶縁
膜で、ＰＳＧ、ＢＰＳＧ、ＳｉＮ、ＳＯＮ等が使用可能
である。１０１６はドレイン直下に設けられたＰ型層、
１０１７はドレインｎ+ 高濃度層、１０１８はドレイン
電源用配線で、図の１０１９のコンタクト部を介して、
ドレイン層１０１７に接続している。図８とこの図９と
の対応は図８のドレイン層１００６が、図９の１０１７
に、図８のコンタクト部１００５が、図９の１０１９に
対応する。図９では、パシベーション膜は省略した。
【００４８】図１０は、メモリセル部のトランジスタの
ゲート部の断面図である。
ゲート部の断面図である。
【００４９】図１０において、１０２１はチャネル領域
でたとえば、不純物濃度として５×１０14〜５×１０16
ｃｍ-3の半導体よりなる。１０２２はゲート絶縁膜で、
ゲート長によりその酸化膜厚は、変更する必要がある
が、約６０Å〜２５０Å程度である。
でたとえば、不純物濃度として５×１０14〜５×１０16
ｃｍ-3の半導体よりなる。１０２２はゲート絶縁膜で、
ゲート長によりその酸化膜厚は、変更する必要がある
が、約６０Å〜２５０Å程度である。
【００５０】これは、Ｓｉ酸化膜のみならず、ＳｉＯ
Ｎ、又は、ＳｉＯ2とＳｉＯＮとの積層膜でも良い。１
０２３はゲート電極である。たとえば、下地がｐ+ 型ポ
リシリコンで上層がＷX Ｓｉ1-Xのポリサイド構造等、
低抵抗でかつ、トランジスタのしきい値が所望のものに
なる仕事と関数を有するものを選択する。１０２４はド
レイン電源用配線の断面で、図８の１００３に、１０２
５はビット線配線の断面で、図８の１００２に対応す
る。図１０からわかるように、チャネル領域１０２１
は、ゲート絶縁膜１０２２と、ｐ層１０１６とに規定さ
れている。したがって、本トランジスタのチャネル幅
は、ｄ1,ｄ3 の加算値即ち２ｄ1 ＋ｄ3 となる。フィー
ルド酸化工程により、このチャネル領域１０２１下部の
ゲート絶縁膜厚は、図１０の１０２６に示すように変化
し、その値を制御することは比較的難しい。しかしなが
ら、本トランジスタにおいては、実際動作するチャネル
領域は、下地のｐ領域で規定されているので膜厚ゆらぎ
の影響を受けず、各トランジスタのバラツキは、極めて
少ないものとなる。
Ｎ、又は、ＳｉＯ2とＳｉＯＮとの積層膜でも良い。１
０２３はゲート電極である。たとえば、下地がｐ+ 型ポ
リシリコンで上層がＷX Ｓｉ1-Xのポリサイド構造等、
低抵抗でかつ、トランジスタのしきい値が所望のものに
なる仕事と関数を有するものを選択する。１０２４はド
レイン電源用配線の断面で、図８の１００３に、１０２
５はビット線配線の断面で、図８の１００２に対応す
る。図１０からわかるように、チャネル領域１０２１
は、ゲート絶縁膜１０２２と、ｐ層１０１６とに規定さ
れている。したがって、本トランジスタのチャネル幅
は、ｄ1,ｄ3 の加算値即ち２ｄ1 ＋ｄ3 となる。フィー
ルド酸化工程により、このチャネル領域１０２１下部の
ゲート絶縁膜厚は、図１０の１０２６に示すように変化
し、その値を制御することは比較的難しい。しかしなが
ら、本トランジスタにおいては、実際動作するチャネル
領域は、下地のｐ領域で規定されているので膜厚ゆらぎ
の影響を受けず、各トランジスタのバラツキは、極めて
少ないものとなる。
【００５１】図１１はメモリセル部のトランジスタのソ
ース領域の断面図である。図１１において、１０３０は
ソース層であるｎ+ −Ｓｉ領域、１０３１′はそのソー
ス上に設けられた絶縁膜で、この絶縁膜の破壊、非破壊
によりメモリの導通、非導通状態を規定する。その絶縁
層に、コンタクト領域１０３３を介して、ビット線配線
１０３２に接続している。上記絶縁層としては、たとえ
ば、ＳｉＯ2 、ＳｉＯＮ、ＳｉＯ2 とＳｉＮとの積層構
造等用いることができる。他に酸化アルミニウム、酸化
タンタル等を用いることもできる。
ース領域の断面図である。図１１において、１０３０は
ソース層であるｎ+ −Ｓｉ領域、１０３１′はそのソー
ス上に設けられた絶縁膜で、この絶縁膜の破壊、非破壊
によりメモリの導通、非導通状態を規定する。その絶縁
層に、コンタクト領域１０３３を介して、ビット線配線
１０３２に接続している。上記絶縁層としては、たとえ
ば、ＳｉＯ2 、ＳｉＯＮ、ＳｉＯ2 とＳｉＮとの積層構
造等用いることができる。他に酸化アルミニウム、酸化
タンタル等を用いることもできる。
【００５２】次に、図８のＹＹ′断面である図１２につ
いて説明する。
いて説明する。
【００５３】図１２の１０３５、１０３５′に示すよう
に、各トランジスタは垂直な面により分離され、各トラ
ンジスタ間は、層間絶縁膜がうめ込まれており、分離幅
は、狭くすることが可能で高集積化には優れた構造と言
える。この断面でのゲート電極構造は、通常のＭＯＳＦ
ＥＴと同等の構造であるが、前出の１０に示すように、
この断面と直交する断面で見ると、側壁部に対向するよ
うに、ゲート電極が配置されている。又、上部にもゲー
ト電極は設けられているものの、図１０に示すｄ1 、ｄ
3 の関係を ｄ3 ＜ｄ1 …式（１） とすれば、ゲート電圧をあげても、そのポテンシャルが
両側からもち上げられるため、チャネル領域の電界は通
常のＭＯＳＦＥＴに比べて緩和される。又、さらにポテ
ンシャルの変化の仕方がチャネル領域全体で変化するた
め、この両者の効果により、トランジスタＯＮに大電流
を通すことが実現でき、駆動能力が高い良好な特性が得
られた。
に、各トランジスタは垂直な面により分離され、各トラ
ンジスタ間は、層間絶縁膜がうめ込まれており、分離幅
は、狭くすることが可能で高集積化には優れた構造と言
える。この断面でのゲート電極構造は、通常のＭＯＳＦ
ＥＴと同等の構造であるが、前出の１０に示すように、
この断面と直交する断面で見ると、側壁部に対向するよ
うに、ゲート電極が配置されている。又、上部にもゲー
ト電極は設けられているものの、図１０に示すｄ1 、ｄ
3 の関係を ｄ3 ＜ｄ1 …式（１） とすれば、ゲート電圧をあげても、そのポテンシャルが
両側からもち上げられるため、チャネル領域の電界は通
常のＭＯＳＦＥＴに比べて緩和される。又、さらにポテ
ンシャルの変化の仕方がチャネル領域全体で変化するた
め、この両者の効果により、トランジスタＯＮに大電流
を通すことが実現でき、駆動能力が高い良好な特性が得
られた。
【００５４】図１３は参考例１による、３×３セルの半
導体メモリーを示す回路図である。
導体メモリーを示す回路図である。
【００５５】１つのセルはアドレス用トランジスタ１０
４０とメモリ要素１０４１とを有している。もちろん１
０４１は絶縁膜の破壊前はキャパシタ、破壊後はキャパ
シタとならない。
４０とメモリ要素１０４１とを有している。もちろん１
０４１は絶縁膜の破壊前はキャパシタ、破壊後はキャパ
シタとならない。
【００５６】１００１，１００１′，１００１′′，１
００１′′′はＦＥＴの各ゲートに接続されたワード線
である。
００１′′′はＦＥＴの各ゲートに接続されたワード線
である。
【００５７】１００２，１００２′，１００２′′は各
メモリ要素の一方に接続されたビット線である。
メモリ要素の一方に接続されたビット線である。
【００５８】１００３，１００３′，１００３′′は電
源線である。又、メモリの周辺回路として、ビット線の
電圧を基準電圧にセットするビット線電圧セット回路１
０４２，ワード線電圧セット回路１０４３、ビット線を
順次選択する信号を発生する信号発生回路１０４４、ビ
ット線選択スイッチ１０４５，１０４５′，１０４
５′′ビット線読出しライン１０４８をリセットするス
イッチ１０４６、アンプ１０４７を有する。
源線である。又、メモリの周辺回路として、ビット線の
電圧を基準電圧にセットするビット線電圧セット回路１
０４２，ワード線電圧セット回路１０４３、ビット線を
順次選択する信号を発生する信号発生回路１０４４、ビ
ット線選択スイッチ１０４５，１０４５′，１０４
５′′ビット線読出しライン１０４８をリセットするス
イッチ１０４６、アンプ１０４７を有する。
【００５９】以下、上述した半導体メモリの動作につい
て説明する。
て説明する。
【００６０】まず始めに、書き込み動作について説明す
る。この動作は次の４つの主動作を含む。
る。この動作は次の４つの主動作を含む。
【００６１】 （１）書き込み動作その１：（ビット線プリチャージ） ビット線を１０４２の電圧セット回路により、基準電圧
ＶDDに設定する。これにより、電源ラインとビット線間
には、電位差がなくなり、ワード線にいかなる電圧が印
加されようが、ＦＥＴのソース・ドレイン間には、電位
の発生もしくは電流は流れず上記１０４１に示す絶縁膜
は破壊されない。このビット線のプリチャージ電圧は、
電源電圧と同等でもよいが、同等でなくともその時は上
記絶縁膜領域が破壊し、導通状態にならないようにす
る。ＶDDの値としてはたとえば、１〜５Ｖ程度で可能で
ある。
ＶDDに設定する。これにより、電源ラインとビット線間
には、電位差がなくなり、ワード線にいかなる電圧が印
加されようが、ＦＥＴのソース・ドレイン間には、電位
の発生もしくは電流は流れず上記１０４１に示す絶縁膜
は破壊されない。このビット線のプリチャージ電圧は、
電源電圧と同等でもよいが、同等でなくともその時は上
記絶縁膜領域が破壊し、導通状態にならないようにす
る。ＶDDの値としてはたとえば、１〜５Ｖ程度で可能で
ある。
【００６２】（２）書き込み動作その２：（ワード線デ
ィスチャージ） 全ワード線の電圧を第１グランド電位ＶGND1に固定す
る。たとえば、ＯＶとすれば良い。これは、書き込み動
作を行なうワード線に隣接するワード線にクロストーク
により信号の混入を防ぐために行なう。
ィスチャージ） 全ワード線の電圧を第１グランド電位ＶGND1に固定す
る。たとえば、ＯＶとすれば良い。これは、書き込み動
作を行なうワード線に隣接するワード線にクロストーク
により信号の混入を防ぐために行なう。
【００６３】（３）書き込み動作その３：（書き込みワ
ード線の選択） 今回の書き込みビットが、図１３における左上のセルを
原点とて、２行２列目のセルの場合には、書き込みビッ
トのあるワード線は図１３の１００１′となる。したが
ってこのワード線の電位をＶG とする。ただし、この時
ＶG は ＶGND1＜ＶG ＜ＶGB…式（２） である。ＶGBは、ゲート絶縁膜破壊電圧である。
ード線の選択） 今回の書き込みビットが、図１３における左上のセルを
原点とて、２行２列目のセルの場合には、書き込みビッ
トのあるワード線は図１３の１００１′となる。したが
ってこのワード線の電位をＶG とする。ただし、この時
ＶG は ＶGND1＜ＶG ＜ＶGB…式（２） である。ＶGBは、ゲート絶縁膜破壊電圧である。
【００６４】 （４）書き込み動作その４：（ビット線選択） 選択されたラインに存在する書き込みセルに対応したビ
ット線電位をグランド電位に設定する。すると、選択さ
れているラインのＦＥＴはすべてオン状態になっている
ため、ビット線電位をグランド電位にすることにより、
絶縁膜に高電圧が印加され、絶縁膜が破壊され導通状態
になる。この書き込み動作は、書き込み完了によりビッ
ト線とワード線間に電流が流れるため、ビット線選択を
順次やることが望ましいが、複数のビット線を同時に書
き込むことも可能である。
ット線電位をグランド電位に設定する。すると、選択さ
れているラインのＦＥＴはすべてオン状態になっている
ため、ビット線電位をグランド電位にすることにより、
絶縁膜に高電圧が印加され、絶縁膜が破壊され導通状態
になる。この書き込み動作は、書き込み完了によりビッ
ト線とワード線間に電流が流れるため、ビット線選択を
順次やることが望ましいが、複数のビット線を同時に書
き込むことも可能である。
【００６５】次に読出し動作について説明する。この動
作は次の４つの主動作を含む。
作は次の４つの主動作を含む。
【００６６】 （１）読出し動作その１（ビット線ブリチャージ） 書き込み時と同様の動作により行う。これは、読出し動
作により書き込まれていないビットに書き込まないため
である。その時の電圧は電源電圧ＶDDと同等レベルで良
い。
作により書き込まれていないビットに書き込まないため
である。その時の電圧は電源電圧ＶDDと同等レベルで良
い。
【００６７】 （２）読出し動作その２（ワード線ディスチャージ） 全ワード線の電圧を第２グランド電位ＶGND2に固定す
る。ただし、第２のグランド電位ＶGND2と第１のグラン
ド電位ＶGND1とは、 ＶGND1＜ＶGND2…式（３） との関係を有する。
る。ただし、第２のグランド電位ＶGND2と第１のグラン
ド電位ＶGND1とは、 ＶGND1＜ＶGND2…式（３） との関係を有する。
【００６８】 （３）読出し動作その３（読出すラインの選択） 読出しを行うラインのワード線の電位を式（２）で定め
られた範囲のＶGに固定する。これにより上記ラインの
ＦＥＴはＯＮ状態となる。
られた範囲のＶGに固定する。これにより上記ラインの
ＦＥＴはＯＮ状態となる。
【００６９】（４）読出し動作その４（ビット線読出し
ラインリセット） ビット線読出しライン１０４８をスイッチ１０４６によ
りリセットする。そのリセット電位は、上記スイッチ１
０４６に接続されている電源により決定するが、その電
位をＶGND2とする。その後、１０４６のスイッチをＯＦ
Ｆし、ビット線読出しラインをフローティング状態にす
る。
ラインリセット） ビット線読出しライン１０４８をスイッチ１０４６によ
りリセットする。そのリセット電位は、上記スイッチ１
０４６に接続されている電源により決定するが、その電
位をＶGND2とする。その後、１０４６のスイッチをＯＦ
Ｆし、ビット線読出しラインをフローティング状態にす
る。
【００７０】 （５）読出し動作その５（ビット線の選択） ビット線順次選択信号発生回路１０４４により、選択ビ
ット選択スイッチのゲートを高レベルとし、スイッチを
ＯＮ状態にし、ビット線読出しラインと接続する。今、
選択セルが書き込まれない場合、ビット線の容量をＣ
BIT 、読出しラインの容量をＣOUT とすると読出しライ
ンの電圧は
ット選択スイッチのゲートを高レベルとし、スイッチを
ＯＮ状態にし、ビット線読出しラインと接続する。今、
選択セルが書き込まれない場合、ビット線の容量をＣ
BIT 、読出しラインの容量をＣOUT とすると読出しライ
ンの電圧は
【００７１】
【外１】 に収束する。
【００７２】一方、選択セルが書き込まれており、絶縁
膜導通状態になっている場合は、この読出しラインはト
ランジスタを介して電源ＶDDと接続された状態にある。
したがって、読出しラインの電圧はＶDDに収束する。こ
の差により、書き込まれたセル（ビット）か書き込まれ
ていないかが判明する。この電圧は、アンプ１０４７に
より検出する。以上の動作により読み出しを行なうわけ
であるが、書き込み状態の場合、読出しラインの電位が
ＶDDに収束する時間が読出しスピードを決定する。大容
量メモリになればなる程、ビット線及びビット線読出し
ラインの容量は増大する。したがって、この大きな容量
をいかにドライブできるかがカギとなり微細でかつ高駆
動能力をもつ前出のトランジスタ構造が極めて、有効と
なる。
膜導通状態になっている場合は、この読出しラインはト
ランジスタを介して電源ＶDDと接続された状態にある。
したがって、読出しラインの電圧はＶDDに収束する。こ
の差により、書き込まれたセル（ビット）か書き込まれ
ていないかが判明する。この電圧は、アンプ１０４７に
より検出する。以上の動作により読み出しを行なうわけ
であるが、書き込み状態の場合、読出しラインの電位が
ＶDDに収束する時間が読出しスピードを決定する。大容
量メモリになればなる程、ビット線及びビット線読出し
ラインの容量は増大する。したがって、この大きな容量
をいかにドライブできるかがカギとなり微細でかつ高駆
動能力をもつ前出のトランジスタ構造が極めて、有効と
なる。
【００７３】本実施例で、グランド電位を２種類設け、
動作を行なったのは読出し動作時に、絶縁膜が破壊され
ないためである。つまり読出し動作時に絶縁膜の両端に
印加される電位差を書き込み時より小さく設定してい
る。
動作を行なったのは読出し動作時に、絶縁膜が破壊され
ないためである。つまり読出し動作時に絶縁膜の両端に
印加される電位差を書き込み時より小さく設定してい
る。
【００７４】次に、本発明の参考例１の製造方法につい
て図１４乃至１８を用いて説明する。図１４、図１５、
図１６、図１７は図１０に相当する断面図、図１８は図
１２に対応する。
て図１４乃至１８を用いて説明する。図１４、図１５、
図１６、図１７は図１０に相当する断面図、図１８は図
１２に対応する。
【００７５】まず、準備されたＰ型シリコン基板１０１
２表面にボロンのイオン注入を行い、約９００℃でイオ
ン注入層の不純物の活性化を行う。ｐ+高濃度層１０１
３形成後、本ウェハを洗浄し、エピタキシャル成長装置
に入れ、シランの還元により、表面に形成されている自
然酸化膜を除去し、８５０℃という低温によりＰ層が２
μｍ、Ｐ- 層１０２１が０．５μｍになるよう連続的に
成長させる。低温エピにより不純物のわき上がりは抑制
され、ｐ+ −Ｐ、Ｐ−Ｐ- は急峻な結合が得られ、ｐ+
層の濃度は１０19ｃｍ-3、Ｐ層の濃度は１０17ｃｍ-3、
Ｐ- 層の濃度は１０16ｃｍ-3程となる。本ウェハを熱酸
化し、約２５０Åのシリコン酸化膜１０６０を形成し、
さらにその上部に気相化学堆積法（ＣＶＤ）により、２
５０Åのシリコン窒化膜１０６１を堆積した（図１
４）。
２表面にボロンのイオン注入を行い、約９００℃でイオ
ン注入層の不純物の活性化を行う。ｐ+高濃度層１０１
３形成後、本ウェハを洗浄し、エピタキシャル成長装置
に入れ、シランの還元により、表面に形成されている自
然酸化膜を除去し、８５０℃という低温によりＰ層が２
μｍ、Ｐ- 層１０２１が０．５μｍになるよう連続的に
成長させる。低温エピにより不純物のわき上がりは抑制
され、ｐ+ −Ｐ、Ｐ−Ｐ- は急峻な結合が得られ、ｐ+
層の濃度は１０19ｃｍ-3、Ｐ層の濃度は１０17ｃｍ-3、
Ｐ- 層の濃度は１０16ｃｍ-3程となる。本ウェハを熱酸
化し、約２５０Åのシリコン酸化膜１０６０を形成し、
さらにその上部に気相化学堆積法（ＣＶＤ）により、２
５０Åのシリコン窒化膜１０６１を堆積した（図１
４）。
【００７６】次に、このウェハをトランジスタ形成領域
を残して、レジストをマスクとして、上記シリコン窒化
膜１０６１、上記シリコン酸化膜１０６０更にはＰ- 層
１０２１、Ｐ層１０１６の各Ｓｉエピ層まで、反応性異
方性エッチングにより、垂直にエッチング除去する。エ
ッチングによる溝の終端はＰ層もしくは、Ｐ+ 層中であ
れば良く、その制御は、デバイス特性上厳密には要求さ
れない。これも、本構造の１つの利点の１つとなってい
る。次に、パターニングに使用したレジストをハクリ
し、洗浄後、再度Ｓｉが露出している表面に約２５０Å
のシリコン酸化膜１０６２を形成する。その後、ＣＶＤ
により、上記表面全体にシリコン窒化膜を堆積させ、異
方性シリコン窒化膜エッチにより図４Ｂに示すように底
面１０６３シリコン窒化膜のみ除去する。この場合柱状
Ｓｉの上部のシリコン窒化膜１０６４は２層から形成さ
れているため残されることになる（図１５）。
を残して、レジストをマスクとして、上記シリコン窒化
膜１０６１、上記シリコン酸化膜１０６０更にはＰ- 層
１０２１、Ｐ層１０１６の各Ｓｉエピ層まで、反応性異
方性エッチングにより、垂直にエッチング除去する。エ
ッチングによる溝の終端はＰ層もしくは、Ｐ+ 層中であ
れば良く、その制御は、デバイス特性上厳密には要求さ
れない。これも、本構造の１つの利点の１つとなってい
る。次に、パターニングに使用したレジストをハクリ
し、洗浄後、再度Ｓｉが露出している表面に約２５０Å
のシリコン酸化膜１０６２を形成する。その後、ＣＶＤ
により、上記表面全体にシリコン窒化膜を堆積させ、異
方性シリコン窒化膜エッチにより図４Ｂに示すように底
面１０６３シリコン窒化膜のみ除去する。この場合柱状
Ｓｉの上部のシリコン窒化膜１０６４は２層から形成さ
れているため残されることになる（図１５）。
【００７７】次に、約９００℃でパイロジェネリック酸
化を行い、シリコン窒化膜が形成されていない表面のみ
選択的に酸化する。このプロセスにより図１６に示すよ
うにフィールド酸化膜１０１４が形成される。このフィ
ールド酸化工程により、シリコン柱下部は１０６５に示
すように変形するが、変形した領域は、Ｐ層１０１６も
しくは、Ｐ+ 層１０１３から成り、この変形の影響はな
い（図１６）。
化を行い、シリコン窒化膜が形成されていない表面のみ
選択的に酸化する。このプロセスにより図１６に示すよ
うにフィールド酸化膜１０１４が形成される。このフィ
ールド酸化工程により、シリコン柱下部は１０６５に示
すように変形するが、変形した領域は、Ｐ層１０１６も
しくは、Ｐ+ 層１０１３から成り、この変形の影響はな
い（図１６）。
【００７８】次に、選択酸化に用いたシリコン窒化膜１
０６６と、その下地のバッド酸化膜１０６７を除去し、
露出したＳｉ表面を洗浄後、ゲート酸化膜１０２２を熱
酸化により形成する。さらに、ＰｏｌｙｓｉＷ（タング
ステン）を連続的に堆積し、その後Ｗ表面より、ボロン
のイオン注入及びアンソレによりｐ+ 型ポリシリコンと
Ｗ1-X ＳｉX とＷとからなるゲート電極を形成する。こ
のタイプのトランジスタ動作は、対応するゲート間距離
が０．１μｍとなっているためチャネル部のポテンシャ
ルを全体的にゲート電位によりコントロールし、ＯＮ−
ＯＦＦさせるものである。したがって、従来のＭＯＳＦ
ＥＴよりもしきい値が低くなるがＰ+ 層１０６８によ
り、しきい値を高めている。又ゲート電極上部がＷメタ
ル１０６９からなりワード線の低抵抗化を実現してい
る。
０６６と、その下地のバッド酸化膜１０６７を除去し、
露出したＳｉ表面を洗浄後、ゲート酸化膜１０２２を熱
酸化により形成する。さらに、ＰｏｌｙｓｉＷ（タング
ステン）を連続的に堆積し、その後Ｗ表面より、ボロン
のイオン注入及びアンソレによりｐ+ 型ポリシリコンと
Ｗ1-X ＳｉX とＷとからなるゲート電極を形成する。こ
のタイプのトランジスタ動作は、対応するゲート間距離
が０．１μｍとなっているためチャネル部のポテンシャ
ルを全体的にゲート電位によりコントロールし、ＯＮ−
ＯＦＦさせるものである。したがって、従来のＭＯＳＦ
ＥＴよりもしきい値が低くなるがＰ+ 層１０６８によ
り、しきい値を高めている。又ゲート電極上部がＷメタ
ル１０６９からなりワード線の低抵抗化を実現してい
る。
【００７９】このゲート電極をパターニング後、このゲ
ートをマスクにｎ+ 層を拡散し、ソース層１０３０、ド
レイン層１０１７を形成する。
ートをマスクにｎ+ 層を拡散し、ソース層１０３０、ド
レイン層１０１７を形成する。
【００８０】次に図１７に示すように、層間絶縁層１０
１５が平坦化し形成される。この平坦化はたとえばテト
ラエチルオルソシリケート（ＴＥＯＳ）の堆積とエッチ
バックとを組み合すことにより実現できる。
１５が平坦化し形成される。この平坦化はたとえばテト
ラエチルオルソシリケート（ＴＥＯＳ）の堆積とエッチ
バックとを組み合すことにより実現できる。
【００８１】次に、ソース領域１０３０のみコンタクト
穴１０７０をあける。このコンタクト穴のみＳｉ表面が
露出しておりＣＶＤでこのコンタクト穴の領域のみ１０
３３に示す約５０ÅのＳｉＯ2 を形成する。この後５５
０℃Ｎ2 雰囲気で、上記薄膜ＳｉＯ2 を高密度化する。
又、薄膜ＳｉＯ2 形成としては、洗浄後白金過水中で酸
化膜を形成し５００〜６００℃Ｎ2雰囲気中で高密度化
する方法も有効である。その後電源用及びビット線用配
線を成膜し、パターニングし、パシベーション膜を形成
して本セル構造が形成される。この説明においては、ｎ
チャネルＭＯＳＦＥＴを挙げて説明したが、Ｐチャネル
ＭＯＳＦＥＴに対しても、導電型を反対にすれば、同様
の工程で作製可能なので、説明は省略する。したがって
周辺回路は、ｎチャネルＭＯＳＦＥＴとＰチャネルＭＯ
ＳＦＥＴより成るＣＭＯＳ構成として作製できる。
穴１０７０をあける。このコンタクト穴のみＳｉ表面が
露出しておりＣＶＤでこのコンタクト穴の領域のみ１０
３３に示す約５０ÅのＳｉＯ2 を形成する。この後５５
０℃Ｎ2 雰囲気で、上記薄膜ＳｉＯ2 を高密度化する。
又、薄膜ＳｉＯ2 形成としては、洗浄後白金過水中で酸
化膜を形成し５００〜６００℃Ｎ2雰囲気中で高密度化
する方法も有効である。その後電源用及びビット線用配
線を成膜し、パターニングし、パシベーション膜を形成
して本セル構造が形成される。この説明においては、ｎ
チャネルＭＯＳＦＥＴを挙げて説明したが、Ｐチャネル
ＭＯＳＦＥＴに対しても、導電型を反対にすれば、同様
の工程で作製可能なので、説明は省略する。したがって
周辺回路は、ｎチャネルＭＯＳＦＥＴとＰチャネルＭＯ
ＳＦＥＴより成るＣＭＯＳ構成として作製できる。
【００８２】以上、説明したように、参考例１は、絶縁
膜の破壊非破壊状態により導通、非導通状態を形成し、
従来のＤＲＡＭやＥ2 ＰＲＯＭと異なりわずかな蓄積さ
れたチャージを読み出す方法ではないため、微細化が進
んだ場合でも高Ｓ／Ｎの読出しが可能になる。又、この
読出しには、新構造のトランジスタを採用し、微細でか
つ高い駆動能力特性をもっているため、高集積、高速読
出しが実現できる。
膜の破壊非破壊状態により導通、非導通状態を形成し、
従来のＤＲＡＭやＥ2 ＰＲＯＭと異なりわずかな蓄積さ
れたチャージを読み出す方法ではないため、微細化が進
んだ場合でも高Ｓ／Ｎの読出しが可能になる。又、この
読出しには、新構造のトランジスタを採用し、微細でか
つ高い駆動能力特性をもっているため、高集積、高速読
出しが実現できる。
【００８３】（参考例２）次に、本発明の実施例２につ
いて図１９乃至２２を用いて説明する。図９乃至１２と
同等の箇所に関しては同一番号を記し、説明は省略す
る。
いて図１９乃至２２を用いて説明する。図９乃至１２と
同等の箇所に関しては同一番号を記し、説明は省略す
る。
【００８４】第１実施例の構成と異なる点はチャネル領
域としてのＰ-層１０１７の上に同じ導電型でこのＰ-
層より不純物濃度の高いＰ層１０８０が形成されている
点である。
域としてのＰ-層１０１７の上に同じ導電型でこのＰ-
層より不純物濃度の高いＰ層１０８０が形成されている
点である。
【００８５】この構造はＰウェル層１０１６、Ｐ- 層１
０１７、Ｐ層１０８０の形成の時に不純物濃度を変えて
エピタキシャル成長させれば良く、製造上前出の参考例
１と同様の工程で行える。
０１７、Ｐ層１０８０の形成の時に不純物濃度を変えて
エピタキシャル成長させれば良く、製造上前出の参考例
１と同様の工程で行える。
【００８６】又ドレイン層１０１７と電源とのコンタク
トをとる場合、ドレイン上表面のＳｉ層を図１９の１０
８１に示すようにわずかにエッチングした後行なわれれ
ばよい。
トをとる場合、ドレイン上表面のＳｉ層を図１９の１０
８１に示すようにわずかにエッチングした後行なわれれ
ばよい。
【００８７】次に、本実施例に用いられるトランジスタ
の動作について説明する。
の動作について説明する。
【００８８】Ｐ層１０１６及びＰ層１０８０の不純物濃
度は動作時のゲート電圧が最大値となった時でも、上部
のゲート絶縁膜１０２２との界面側に反転層が形成され
ないような濃度となっている。したがって、Ｐ- 層１０
２１とゲート絶縁膜１０２２との側壁部のみにチャネル
が形成される構成となる。よってこの構成は純粋に２つ
の対向したゲートからなる構成と等価なものとなり動作
が安定する。
度は動作時のゲート電圧が最大値となった時でも、上部
のゲート絶縁膜１０２２との界面側に反転層が形成され
ないような濃度となっている。したがって、Ｐ- 層１０
２１とゲート絶縁膜１０２２との側壁部のみにチャネル
が形成される構成となる。よってこの構成は純粋に２つ
の対向したゲートからなる構成と等価なものとなり動作
が安定する。
【００８９】又、通常Ｓｉのエッジ部の絶縁膜厚は、平
面部より薄くなり耐圧が低下するが、本実施例によれば
エッジ部１０８２に示す如く、内側のＰ層の濃度が高い
分、十分な耐圧を示すので、膜厚が実施例１より薄いも
のでも使用可能である。これにより、高いｇｍ特性が得
られる。
面部より薄くなり耐圧が低下するが、本実施例によれば
エッジ部１０８２に示す如く、内側のＰ層の濃度が高い
分、十分な耐圧を示すので、膜厚が実施例１より薄いも
のでも使用可能である。これにより、高いｇｍ特性が得
られる。
【００９０】この良好なトランジスタ特性によりメモリ
としての高速読出しが実現できる。
としての高速読出しが実現できる。
【００９１】（参考例３）次に、本発明の参考例３につ
いて、図２３を用いて説明する。
いて、図２３を用いて説明する。
【００９２】参考例３も参考例２同様、メモリセルトラ
ンジスタの改良方法に関するもので、図２３に示す断面
以外の実施例１に対応する部分の断面図は図９、図１
０、図１１と同じである。同一箇所に関しては、同一番
号で記し、説明は省略する。実施例３の特徴は、ソース
及びドレインのゲート電極近傍にｎ- 層１０８５を設け
たことである。本実施例の構造は、ＬＤＤ、ＧＯＬＤ等
の構成を作製する時同様、ゲート電極の側壁に設けられ
た絶縁層を利用して容易に自己整合的に形成可能であ
る。本例によればゲート電極のソース、ドレイン端での
電界を緩和し、チャネル領域に不用なキャリアが入り込
むことを防ぐことが可能になる、これにより、メモリに
おいて、早い読出し特性が実現できるだけでなく、ホッ
トキャリア等の発生が防止でき、より高信頼性が得られ
る。
ンジスタの改良方法に関するもので、図２３に示す断面
以外の実施例１に対応する部分の断面図は図９、図１
０、図１１と同じである。同一箇所に関しては、同一番
号で記し、説明は省略する。実施例３の特徴は、ソース
及びドレインのゲート電極近傍にｎ- 層１０８５を設け
たことである。本実施例の構造は、ＬＤＤ、ＧＯＬＤ等
の構成を作製する時同様、ゲート電極の側壁に設けられ
た絶縁層を利用して容易に自己整合的に形成可能であ
る。本例によればゲート電極のソース、ドレイン端での
電界を緩和し、チャネル領域に不用なキャリアが入り込
むことを防ぐことが可能になる、これにより、メモリに
おいて、早い読出し特性が実現できるだけでなく、ホッ
トキャリア等の発生が防止でき、より高信頼性が得られ
る。
【００９３】又、この参考例においては、ソース、ドレ
インそれぞれ対称的にｎ- 層を設けたが、実際高電界が
かかるのは、ドレイン端であり、又ソース側は駆動能力
を高めるという意味で抵抗成分をつけたくないという理
由により、ドレイン側にのみｎ- 層を設けても良い。
インそれぞれ対称的にｎ- 層を設けたが、実際高電界が
かかるのは、ドレイン端であり、又ソース側は駆動能力
を高めるという意味で抵抗成分をつけたくないという理
由により、ドレイン側にのみｎ- 層を設けても良い。
【００９４】（参考例４）次に、参考例４について説明
する。図２４は平面図、図２５は図２４のＸ1 Ｘ1 ′断
面を図２６は図２４のＹＹ′断面を示している。前出の
実施例１の場合、水平方向にワード線が走り、垂直方向
にビット線と電源ラインが設けられていた。これに対し
て本例は、水平方向にワード線１００１、１００１′と
電源ライン１０９６、１０９６′が走り一方垂直方向に
は、ビット線１００２、１００２′のみ走るレイアウト
になっている。本トランジスタがたて長の形状をしてい
るので、このように電源ラインを横方向に走らせること
により参考例１よりも１セル当りの面積が減少し、より
高集積化が図られるという利点を有する。
する。図２４は平面図、図２５は図２４のＸ1 Ｘ1 ′断
面を図２６は図２４のＹＹ′断面を示している。前出の
実施例１の場合、水平方向にワード線が走り、垂直方向
にビット線と電源ラインが設けられていた。これに対し
て本例は、水平方向にワード線１００１、１００１′と
電源ライン１０９６、１０９６′が走り一方垂直方向に
は、ビット線１００２、１００２′のみ走るレイアウト
になっている。本トランジスタがたて長の形状をしてい
るので、このように電源ラインを横方向に走らせること
により参考例１よりも１セル当りの面積が減少し、より
高集積化が図られるという利点を有する。
【００９５】図２４のレイアウトを可能にする１つの構
成を図２５、図２６を用いて説明する。図２５におい
て、１１００は電源ラインとしてのｎ+ 型ポリシリコン
−Ｗ1-X ＳｉX −Ｗの配線、１１０１は、このｎ+ 型ポ
リシリコンがドレイン層１０１７に接するダイレクトコ
ンタクト部である。これを図２６に示すように水平方向
に長く１０２３、及び１１００の２つのポリシリコン−
ポリサイドＷ配線が配置されていることがわかる。図２
５、２６で示したもの以外に、金属の２層配線を使用
し、１層メタルをビット線、２層メタルを電源ラインと
する方式でも良い。
成を図２５、図２６を用いて説明する。図２５におい
て、１１００は電源ラインとしてのｎ+ 型ポリシリコン
−Ｗ1-X ＳｉX −Ｗの配線、１１０１は、このｎ+ 型ポ
リシリコンがドレイン層１０１７に接するダイレクトコ
ンタクト部である。これを図２６に示すように水平方向
に長く１０２３、及び１１００の２つのポリシリコン−
ポリサイドＷ配線が配置されていることがわかる。図２
５、２６で示したもの以外に、金属の２層配線を使用
し、１層メタルをビット線、２層メタルを電源ラインと
する方式でも良い。
【００９６】（参考例５）次に参考例５について、メモ
リセルのレイアウト図である図２７、図２７のＸ1 Ｘ
1 ′断面である図２８、図２７のＸ3 Ｘ3 ′断面である
図２９を用いて説明する。図２７の１１０５、１１０６
に示すように、本実施例では、トランジスタのソース及
びドレイン層コンタクトサイズが広くなっている点が前
出の実施例１と異なる。このようにトランジスタの電流
の流れる方向（ＹＹ′方向）に直交する方向にコンタク
トを広くしていることにより、ソース層、及びドレイン
層の側壁でもコンタクトすることが可能になり、コンタ
クト抵抗が小さくなる。特に微細化が進むとトランジス
タの駆動能力と同時に寄生抵抗や容量が回路特性に重大
な影響を及ぼす。この点寄生抵抗低減に上記構造は優れ
ている。そこで、コンタクトの構造を明らかにするため
図２８、図２９を用いて詳細に説明する。
リセルのレイアウト図である図２７、図２７のＸ1 Ｘ
1 ′断面である図２８、図２７のＸ3 Ｘ3 ′断面である
図２９を用いて説明する。図２７の１１０５、１１０６
に示すように、本実施例では、トランジスタのソース及
びドレイン層コンタクトサイズが広くなっている点が前
出の実施例１と異なる。このようにトランジスタの電流
の流れる方向（ＹＹ′方向）に直交する方向にコンタク
トを広くしていることにより、ソース層、及びドレイン
層の側壁でもコンタクトすることが可能になり、コンタ
クト抵抗が小さくなる。特に微細化が進むとトランジス
タの駆動能力と同時に寄生抵抗や容量が回路特性に重大
な影響を及ぼす。この点寄生抵抗低減に上記構造は優れ
ている。そこで、コンタクトの構造を明らかにするため
図２８、図２９を用いて詳細に説明する。
【００９７】図２８中、１１０５はドレイン層用コンタ
クト穴、１１０７はそのコンタクトエッチがストップす
るための第１層間絶縁層、１１０９は第２層間絶縁層で
第１と第２は種類が異なりエッチングの際のその選択比
がとれる材料を用いている。たとえば第１層間絶縁層と
してシリコン窒化膜、第２層間絶縁層としてシリコン酸
化膜等が挙げられる。これにより図２８中、１１０８に
示すように広い面積で配線用金属と接することが可能に
なる。一方ソース部のコンタクトは図２９に示すように
露出したｎ+ 層表面１１１０に、メモリ用薄膜絶縁層１
１１１がつき、そのｐ+ 層を介して、配線用金属１０３
２に接している。以上説明したように、本実施例の構造
を用いることにより、コンタクト部の抵抗がさらに小さ
くなり、高速読出しが実現できる。
クト穴、１１０７はそのコンタクトエッチがストップす
るための第１層間絶縁層、１１０９は第２層間絶縁層で
第１と第２は種類が異なりエッチングの際のその選択比
がとれる材料を用いている。たとえば第１層間絶縁層と
してシリコン窒化膜、第２層間絶縁層としてシリコン酸
化膜等が挙げられる。これにより図２８中、１１０８に
示すように広い面積で配線用金属と接することが可能に
なる。一方ソース部のコンタクトは図２９に示すように
露出したｎ+ 層表面１１１０に、メモリ用薄膜絶縁層１
１１１がつき、そのｐ+ 層を介して、配線用金属１０３
２に接している。以上説明したように、本実施例の構造
を用いることにより、コンタクト部の抵抗がさらに小さ
くなり、高速読出しが実現できる。
【００９８】（参考例６）参考例６について、図３０、
３１を用いて説明する。参考例６は前出の参考例１の構
造体を参考例１に記述した製造方法と異なる方法により
製造されるものである。参考例１の作製方法を示す図１
４乃至１８と同様の箇所については、説明を省略し、同
等箇所については、同一番号を記す。
３１を用いて説明する。参考例６は前出の参考例１の構
造体を参考例１に記述した製造方法と異なる方法により
製造されるものである。参考例１の作製方法を示す図１
４乃至１８と同様の箇所については、説明を省略し、同
等箇所については、同一番号を記す。
【００９９】図３０に示すように最大の特徴は、選択酸
化によらず、フィールド酸化膜を成膜とエッチングによ
り形成する点にある。柱状半導体領域を囲うパット酸化
膜の形成、そしてシリコン窒化膜の形成プロセスまで
は、実施例１と同様である。その後、窒化膜を異方性エ
ッチした表面のシリコン酸化膜をはくりし、再度熱酸化
膜１０９２を形成する。そしてＴＥＯＳを利用して層間
絶縁膜を成膜し、エッチバックによりＳｉＯ2 １０９１
を形成する。このエッチバック時にシリコン窒化膜とシ
リコン酸化膜とのエッチング選択比が十分とれていれば
良い。このエッチバックにより、フィールド酸化膜表面
は、Ｐ層１０１６とｐ+ 埋め込み層１０１３界面より高
く、かつＰ層１０１６とＰ層１０２１界面より低くなる
ようにしておく。次に、このシリコン窒化膜をエッチン
グにより除去、さらに、パッド酸化膜を除去して、洗浄
した後、ゲート酸化することにより図３１の１０９１′
に示すようなフィールド酸化膜の形状が得られる。後は
参考例１と同様ゲート電極層１０６８、１０６９を形成
すれば良い。以上説明した製造方法を用いると、高熱工
程が含まれず不純物の余分な拡散が減少し、チャネル領
域のサイズが安定する。さらには、フィールド酸化等で
発生する歪みがない等の利点がある。半導体メモリとし
ては、各メモリセルのバラツキが減少するので、高歩留
りで本装置が実現できるという利点もある。
化によらず、フィールド酸化膜を成膜とエッチングによ
り形成する点にある。柱状半導体領域を囲うパット酸化
膜の形成、そしてシリコン窒化膜の形成プロセスまで
は、実施例１と同様である。その後、窒化膜を異方性エ
ッチした表面のシリコン酸化膜をはくりし、再度熱酸化
膜１０９２を形成する。そしてＴＥＯＳを利用して層間
絶縁膜を成膜し、エッチバックによりＳｉＯ2 １０９１
を形成する。このエッチバック時にシリコン窒化膜とシ
リコン酸化膜とのエッチング選択比が十分とれていれば
良い。このエッチバックにより、フィールド酸化膜表面
は、Ｐ層１０１６とｐ+ 埋め込み層１０１３界面より高
く、かつＰ層１０１６とＰ層１０２１界面より低くなる
ようにしておく。次に、このシリコン窒化膜をエッチン
グにより除去、さらに、パッド酸化膜を除去して、洗浄
した後、ゲート酸化することにより図３１の１０９１′
に示すようなフィールド酸化膜の形状が得られる。後は
参考例１と同様ゲート電極層１０６８、１０６９を形成
すれば良い。以上説明した製造方法を用いると、高熱工
程が含まれず不純物の余分な拡散が減少し、チャネル領
域のサイズが安定する。さらには、フィールド酸化等で
発生する歪みがない等の利点がある。半導体メモリとし
ては、各メモリセルのバラツキが減少するので、高歩留
りで本装置が実現できるという利点もある。
【０１００】以上の各参考例に基き、半導体メモリを製
造し書き込み、読出し動作を行った結果、各参考例とも
に期待以上の良好な動作を行うことが確認された。
造し書き込み、読出し動作を行った結果、各参考例とも
に期待以上の良好な動作を行うことが確認された。
【０１０１】以上各参考例を挙げて本発明の基本的構成
について説明したが、本発明はこれらの参考例を更に改
良したものである。本発明の実施例については以下に詳
述するが、本発明はこれらの実施例に限定されることは
なく各要素技術の組み合わせや置換による数々の変形例
を含むものである。
について説明したが、本発明はこれらの参考例を更に改
良したものである。本発明の実施例については以下に詳
述するが、本発明はこれらの実施例に限定されることは
なく各要素技術の組み合わせや置換による数々の変形例
を含むものである。
【０１０２】
【実施例】（実施例１）本発明による実施例１につい
て、図３２、図３３を用いて詳細に説明する。
て、図３２、図３３を用いて詳細に説明する。
【０１０３】図３２は本発明の実施例１のＭＯＳトラン
ジスタの上面図である。
ジスタの上面図である。
【０１０４】図３２のＹ１Ｙ１′、Ｙ２Ｙ２′、ＸＸ′
断面図をそれぞれ、図３３の（ａ）（ｂ）（ｃ）に示
す。
断面図をそれぞれ、図３３の（ａ）（ｂ）（ｃ）に示
す。
【０１０５】図３３（ａ）において、１０１２はｐ型シ
リコン基板で、数Ω・ｃｍの抵抗率のものを使用する。
但し、使用するトランジスタの種類により、他の基板を
使用してもさしつかえない。１０１３はｐ+ 型埋込み
層、１０１４はフィールド酸化膜、１０１５は層間絶縁
膜でＳｉＯ、ＰＳＧ、ＢＰＳＧ、ＳｉＮ、ＳｉＯＮ等が
使用可能である。１０１６はチャネル直下に設けられた
ｐ型層、１０１７はドレインｎ＋高濃度層、１０１８は
ドレイン電源用配線で、図の１０１９コンタクト部を介
して、ドレイン層に接続している。
リコン基板で、数Ω・ｃｍの抵抗率のものを使用する。
但し、使用するトランジスタの種類により、他の基板を
使用してもさしつかえない。１０１３はｐ+ 型埋込み
層、１０１４はフィールド酸化膜、１０１５は層間絶縁
膜でＳｉＯ、ＰＳＧ、ＢＰＳＧ、ＳｉＮ、ＳｉＯＮ等が
使用可能である。１０１６はチャネル直下に設けられた
ｐ型層、１０１７はドレインｎ＋高濃度層、１０１８は
ドレイン電源用配線で、図の１０１９コンタクト部を介
して、ドレイン層に接続している。
【０１０６】次に、トランジスタのゲート部の断面図で
ある図３３の（ｂ）について説明する。１０２１はチャ
ネル領域で、たとえば、濃度が５×１０14〜５×１０16
ｃｍ-3となる。１０２２はゲート酸化膜で、ゲート長に
よりその酸化膜厚は変更する必要があるが、約６〜２５
ｎｍ程度である。
ある図３３の（ｂ）について説明する。１０２１はチャ
ネル領域で、たとえば、濃度が５×１０14〜５×１０16
ｃｍ-3となる。１０２２はゲート酸化膜で、ゲート長に
よりその酸化膜厚は変更する必要があるが、約６〜２５
ｎｍ程度である。
【０１０７】これは、Ｓｉ酸化膜のみならずＳｉＯＮ、
又はＳｉＯ2 とＳｉＯＮとの積層膜でも良い。１０２３
は、ゲート電極である。たとえば、下地がｐ+ −ｐｏｌ
ｙＳｉで上層はＷX Ｓｉ1-Xのポリサイド構造等、低抵
抗でかつトランジスタのしきい値が所望のものになる仕
事関数を有するものを選択すれば良い。
又はＳｉＯ2 とＳｉＯＮとの積層膜でも良い。１０２３
は、ゲート電極である。たとえば、下地がｐ+ −ｐｏｌ
ｙＳｉで上層はＷX Ｓｉ1-Xのポリサイド構造等、低抵
抗でかつトランジスタのしきい値が所望のものになる仕
事関数を有するものを選択すれば良い。
【０１０８】図３３からわかるように、チャネル領域１
０２１は、ゲート膜１０２２と、ｐ層１０１６とに規定
されている。したがって、本トランジスタのチャネル幅
は、図中のｄ1 、ｄ3 を用いて２ｄ1 ＋ｄ3 となる。
０２１は、ゲート膜１０２２と、ｐ層１０１６とに規定
されている。したがって、本トランジスタのチャネル幅
は、図中のｄ1 、ｄ3 を用いて２ｄ1 ＋ｄ3 となる。
【０１０９】本トランジスタ構造においては、実際動作
するチャネル領域は、下地のｐ領域で限られており、各
トランジスタのバラツキは、極めて少ない。
するチャネル領域は、下地のｐ領域で限られており、各
トランジスタのバラツキは、極めて少ない。
【０１１０】図３３の（ｃ）においても、同等箇所は同
一番号で記し、説明は省略する。１０３５、１０３５′
に示すように、各トランジスタは垂直な面により分離さ
れ、各トランジスタ間は層間絶縁膜が埋め込まれてお
り、分離幅は狭くすることが可能で、高集積化には優れ
た構造と言える。この断面でのゲート電極構造は、通常
のＭＯＳＦＥＴと同等の構造であるが、図３３の（ａ）
に示すように、この断面と直交する断面で見ると、側壁
部に対向するように、ゲート電極が配置されている。
一番号で記し、説明は省略する。１０３５、１０３５′
に示すように、各トランジスタは垂直な面により分離さ
れ、各トランジスタ間は層間絶縁膜が埋め込まれてお
り、分離幅は狭くすることが可能で、高集積化には優れ
た構造と言える。この断面でのゲート電極構造は、通常
のＭＯＳＦＥＴと同等の構造であるが、図３３の（ａ）
に示すように、この断面と直交する断面で見ると、側壁
部に対向するように、ゲート電極が配置されている。
【０１１１】又、上部にもゲート電極は設けられている
ものの、図３３の（ａ）に示すｄ1、ｄ3 の関係を ｄ3 ＜ｄ1 （１） とすれば、ゲート電圧をあげても、そのポテンシャルが
両側からもち上げられるため、チャネル領域の電界は通
常のＭＯＳＦＥＴに比べて緩和される。又、さらにポテ
ンシャルの変化の仕方が、チャネル領域全体で変化する
ため、この両者の効果により、トランジスタＯＮに大電
流を通すことが実現でき、駆動能力が高い良好な特性が
得られた。
ものの、図３３の（ａ）に示すｄ1、ｄ3 の関係を ｄ3 ＜ｄ1 （１） とすれば、ゲート電圧をあげても、そのポテンシャルが
両側からもち上げられるため、チャネル領域の電界は通
常のＭＯＳＦＥＴに比べて緩和される。又、さらにポテ
ンシャルの変化の仕方が、チャネル領域全体で変化する
ため、この両者の効果により、トランジスタＯＮに大電
流を通すことが実現でき、駆動能力が高い良好な特性が
得られた。
【０１１２】次に、本発明の参考例１の作成方法につい
て、図３４を用いて説明する。（ａ）〜（ｃ）は、図３
３の（ａ）に相当する断面、（ｄ）は図３３の（ｂ）に
相当する断面に対応する。
て、図３４を用いて説明する。（ａ）〜（ｃ）は、図３
３の（ａ）に相当する断面、（ｄ）は図３３の（ｂ）に
相当する断面に対応する。
【０１１３】先ず、ｐ型シリコン基板表面にボロンのイ
オン注入を行ない、９００度でイオン注入層の不純物の
活性化を行なった。ｐ+ 高濃度層形成後、９００度でシ
リコン酸化膜を６００ｎｍ形成した。
オン注入を行ない、９００度でイオン注入層の不純物の
活性化を行なった。ｐ+ 高濃度層形成後、９００度でシ
リコン酸化膜を６００ｎｍ形成した。
【０１１４】次に、ＭＯＳトランジスタのチャネル部分
をドライエッチングで開口し、ＬＰ−ＣＶＤにより、ポ
リシリコンを２５ｎｍ形成した。ポリシリコンを開口部
の側壁にのみ、残るようにエッチバックによりポリシリ
コンを選択除去した。なお、上記ポリシリコン形成、及
び、エッチバック工程は後続のＳＥＧ（選択エピタキシ
ャル成長）により形成されたシリコン膜の結晶性を良好
にするためのもので省略可能である。
をドライエッチングで開口し、ＬＰ−ＣＶＤにより、ポ
リシリコンを２５ｎｍ形成した。ポリシリコンを開口部
の側壁にのみ、残るようにエッチバックによりポリシリ
コンを選択除去した。なお、上記ポリシリコン形成、及
び、エッチバック工程は後続のＳＥＧ（選択エピタキシ
ャル成長）により形成されたシリコン膜の結晶性を良好
にするためのもので省略可能である。
【０１１５】この後、エピタキシャル法によりｐ層を１
μｍ、ｐ−層を６００ｎｍ連続的に成長させた。この時
の条件は、温度８５０℃、圧力５０Ｔｏｒｒ、使用ガス
Ｈ2、HC1、SiHC13 ＋Ｈ2 、Ｂ2 Ｈ6 ＋Ｈ2 である。この
条件によりエピタキシャル層は開口部にのみ形成され、
エピタキシャル膜の膜厚は１．６μｍであり、ソース、
ドレイン部分の膜厚は１．０μｍであった。また、横方
向には１．１μｍ成長した。更に、低温エピタキシャル
成長により、不純物のわきあがりは抑制され、ｐ+ −
ｐ、ｐ−ｐ- 接合は急峻な接合が得られ、ｐ+ 層の濃度
は１０19ｃｍ-3、ｐ層濃度は１０17ｃｍ-3、ｐ−層濃度
は１０16ｃｍ-3であった。
μｍ、ｐ−層を６００ｎｍ連続的に成長させた。この時
の条件は、温度８５０℃、圧力５０Ｔｏｒｒ、使用ガス
Ｈ2、HC1、SiHC13 ＋Ｈ2 、Ｂ2 Ｈ6 ＋Ｈ2 である。この
条件によりエピタキシャル層は開口部にのみ形成され、
エピタキシャル膜の膜厚は１．６μｍであり、ソース、
ドレイン部分の膜厚は１．０μｍであった。また、横方
向には１．１μｍ成長した。更に、低温エピタキシャル
成長により、不純物のわきあがりは抑制され、ｐ+ −
ｐ、ｐ−ｐ- 接合は急峻な接合が得られ、ｐ+ 層の濃度
は１０19ｃｍ-3、ｐ層濃度は１０17ｃｍ-3、ｐ−層濃度
は１０16ｃｍ-3であった。
【０１１６】次に、成長したエピタキシャル層を基板に
対して、垂直形にするため、ドライエッチングによりシ
リコンを垂直にエッチングした。
対して、垂直形にするため、ドライエッチングによりシ
リコンを垂直にエッチングした。
【０１１７】続いて、本ウェハを熱酸化し、ゲート酸化
膜を形成した。
膜を形成した。
【０１１８】さらに、ｐｏｌｙＳｉＷ（タングステン）
を連続デポし、その後Ｗ表面よりボロンのイオン注入及
びアンフレによりｐ- −ｐｏｌｙＳｉ−ＷrxＳｉx −Ｗ
からなるゲート電極を形成した。この型のトランジスタ
動作は、対応するゲート間距離が０．１μｍとなってい
るためチャネル部のポテンシャルを全体的にゲート電位
によりコントロールし、ＯＮ−ＯＦＦさせるものであ
る。
を連続デポし、その後Ｗ表面よりボロンのイオン注入及
びアンフレによりｐ- −ｐｏｌｙＳｉ−ＷrxＳｉx −Ｗ
からなるゲート電極を形成した。この型のトランジスタ
動作は、対応するゲート間距離が０．１μｍとなってい
るためチャネル部のポテンシャルを全体的にゲート電位
によりコントロールし、ＯＮ−ＯＦＦさせるものであ
る。
【０１１９】このゲート電極をパターニング後、このゲ
ートをマスクにｎ+ 層を拡散し、ソース層１０３０、ド
レイン層１０１７を形成する。
ートをマスクにｎ+ 層を拡散し、ソース層１０３０、ド
レイン層１０１７を形成する。
【０１２０】次に、図３４の（ｃ）に示すように、層間
絶縁層１０１５が、平坦化し形成される。この平坦化は
たとえばＴＥＯＳとエッチバックとを組み合すことによ
り実現できる。
絶縁層１０１５が、平坦化し形成される。この平坦化は
たとえばＴＥＯＳとエッチバックとを組み合すことによ
り実現できる。
【０１２１】この後、コンタクトを開口し、Ｔｉ、Ｔｉ
Ｎ、Ａｌ−Ｓｉを成膜し、配線を形成した。最後にバッ
シベーション膜を形成し、本トランジスタ構造が形成さ
れる。この説明においては、ｎ型ＭＯＳＦＥＴに対して
説明したが、ｐ型ＭＯＳＦＥＴに対しても、導電型を考
慮し、同様の工程で作成可能なので説明は省略する。し
たがって、本構造のＭＯＳＦＥＴを用いてＣＭＯＳ回路
を作成できる。
Ｎ、Ａｌ−Ｓｉを成膜し、配線を形成した。最後にバッ
シベーション膜を形成し、本トランジスタ構造が形成さ
れる。この説明においては、ｎ型ＭＯＳＦＥＴに対して
説明したが、ｐ型ＭＯＳＦＥＴに対しても、導電型を考
慮し、同様の工程で作成可能なので説明は省略する。し
たがって、本構造のＭＯＳＦＥＴを用いてＣＭＯＳ回路
を作成できる。
【０１２２】（実施例２）次に、本発明の実施例２につ
いて、図３５を用いて説明する。図３３と同等の箇所に
関しては、同一番号を記し、説明は省略する。
いて、図３５を用いて説明する。図３３と同等の箇所に
関しては、同一番号を記し、説明は省略する。
【０１２３】実施例１の構成と異なる点は、チャネル領
域としてのｐ-層１０２１の上に同じ導電型でこのｐ-
層より不純物濃度の高いｐ層１０８０が形成されている
点である。
域としてのｐ-層１０２１の上に同じ導電型でこのｐ-
層より不純物濃度の高いｐ層１０８０が形成されている
点である。
【０１２４】この構造はｐ層１０１６、ｐ- 層１０２
１、ｐ層１０８０の形成の時に不純物濃度を変えてエピ
タキシャル成長させれば良く、製造上、実施例１と同様
の工程で行なえる。
１、ｐ層１０８０の形成の時に不純物濃度を変えてエピ
タキシャル成長させれば良く、製造上、実施例１と同様
の工程で行なえる。
【０１２５】又、ドレイン層１０１７と電源とのコンタ
クトをとる場合、ドレイン上表面Ｓｉ層を図３５の
（ａ）の１０８１に示すようにわずかにエッチングした
後、行なえば問題ない。
クトをとる場合、ドレイン上表面Ｓｉ層を図３５の
（ａ）の１０８１に示すようにわずかにエッチングした
後、行なえば問題ない。
【０１２６】次に、本実施例２の場合のトランジスタの
動作について説明する。
動作について説明する。
【０１２７】ｐ層１０１６及びｐ層１０８０の不純物濃
度は動作時のゲート電圧が最大値となった時でも、上部
のゲート絶縁膜１０２２との界面側に反転層が形成され
ないような濃度となっている。したがって、ｐ- 層１０
２１とゲート絶縁膜１０２２との側壁部のみにチャネル
が形成される構成となる。よってこの構成は純粋に２つ
の対向したゲートからなる構成と等価なものとなり動作
が安定する。
度は動作時のゲート電圧が最大値となった時でも、上部
のゲート絶縁膜１０２２との界面側に反転層が形成され
ないような濃度となっている。したがって、ｐ- 層１０
２１とゲート絶縁膜１０２２との側壁部のみにチャネル
が形成される構成となる。よってこの構成は純粋に２つ
の対向したゲートからなる構成と等価なものとなり動作
が安定する。
【０１２８】又、通常Ｓｉのエッジ部の絶縁膜厚は、平
面部より薄くなり耐圧が低下するが、本実施例によれば
エッジ部１０８２に示す如く、内側のｐ層の濃度が高い
分、十分な耐圧を示し、膜厚が実施例７より薄いもので
も可能である。これにより、高いｇｍ特性が得られる。
面部より薄くなり耐圧が低下するが、本実施例によれば
エッジ部１０８２に示す如く、内側のｐ層の濃度が高い
分、十分な耐圧を示し、膜厚が実施例７より薄いもので
も可能である。これにより、高いｇｍ特性が得られる。
【０１２９】（実施例３）次に、本発明の実施例３につ
いて、図３６を用いて説明する。実施例３も実施例２同
様、トランジスタの改良方法に関するもので、ＸＸ′断
面のみ実施例７と異なり、図３３（ｃ）と同一箇所に関
しては、同一番号で記し、説明は省略する。第３実施例
の変更点は、ソース及びドレインのゲート電極近傍にｎ
- 層１０８５を設けたことである。本実施例の構造は、
ＬＤＤ、ＧＯＬＤ等作製時同様、ゲート電極の側壁に絶
縁層を設けることにより、容易に自己整合的に形成可能
である。本構造を採用することにより、ゲート電極のソ
ース、ドレイン端での電界を緩和し、チャネル領域に不
用なキャリアが入り込むことを防ぐことが可能になる。
これにより、メモリにおいて、早い読出し特性が実現で
きるだけでなく、ホットキャリア等の発生が防止でき、
より高信頼性が得られた。
いて、図３６を用いて説明する。実施例３も実施例２同
様、トランジスタの改良方法に関するもので、ＸＸ′断
面のみ実施例７と異なり、図３３（ｃ）と同一箇所に関
しては、同一番号で記し、説明は省略する。第３実施例
の変更点は、ソース及びドレインのゲート電極近傍にｎ
- 層１０８５を設けたことである。本実施例の構造は、
ＬＤＤ、ＧＯＬＤ等作製時同様、ゲート電極の側壁に絶
縁層を設けることにより、容易に自己整合的に形成可能
である。本構造を採用することにより、ゲート電極のソ
ース、ドレイン端での電界を緩和し、チャネル領域に不
用なキャリアが入り込むことを防ぐことが可能になる。
これにより、メモリにおいて、早い読出し特性が実現で
きるだけでなく、ホットキャリア等の発生が防止でき、
より高信頼性が得られた。
【０１３０】又、この実施例においては、ソース、ドレ
インそれぞれ対称的にｎ- 層を設けたが、実際高電界が
かかるのは、ドレイン端であり、又ソース側は駆動能力
を高めるという意味で抵抗成分をつけたくないという理
由により、ドレイン側にのみｎ- 層を設けてもよい。
インそれぞれ対称的にｎ- 層を設けたが、実際高電界が
かかるのは、ドレイン端であり、又ソース側は駆動能力
を高めるという意味で抵抗成分をつけたくないという理
由により、ドレイン側にのみｎ- 層を設けてもよい。
【０１３１】（実施例４）次に、本発明の実施例４に関
して、図３７を用いて説明する。
して、図３７を用いて説明する。
【０１３２】本実施例では、本発明のＭＯＳＦＥＴをＣ
ＭＯＳインバータとして形成した。図３７のＸ１−Ｘ
１′断面図を図３８の（ａ）に、Ｘ２−Ｘ２′断面図を
図３８の（ｂ）に、Ｙ−Ｙ′断面図を図３８の（ｃ）に
示す。図３７、３８において共通箇所は同一番号で記し
てあり説明は省略する。２００１はＣＭＯＳインバータ
の入力、２００２は出力、２００３は電源、２００４は
グランドである。
ＭＯＳインバータとして形成した。図３７のＸ１−Ｘ
１′断面図を図３８の（ａ）に、Ｘ２−Ｘ２′断面図を
図３８の（ｂ）に、Ｙ−Ｙ′断面図を図３８の（ｃ）に
示す。図３７、３８において共通箇所は同一番号で記し
てあり説明は省略する。２００１はＣＭＯＳインバータ
の入力、２００２は出力、２００３は電源、２００４は
グランドである。
【０１３３】本実施例を実現するための製造方法は実施
例１とほとんど共通であるが、ＣＭＯＳ構成のため、以
下に記す部分が異なっている。即ち １．ｐ型基板にＮＭＯＳ用のｐ+ 層１０１３と、ＰＭＯ
Ｓ用のｎ+ 層２０１３を形成する。 ２．ＰＭＯＳ部分のエピタキシャル膜にＮウェル２０１
６、２０２１を形成する。 ３．ＰＭＯＳソース、ドレイン２０１７をイオン注入に
より形成する。
例１とほとんど共通であるが、ＣＭＯＳ構成のため、以
下に記す部分が異なっている。即ち １．ｐ型基板にＮＭＯＳ用のｐ+ 層１０１３と、ＰＭＯ
Ｓ用のｎ+ 層２０１３を形成する。 ２．ＰＭＯＳ部分のエピタキシャル膜にＮウェル２０１
６、２０２１を形成する。 ３．ＰＭＯＳソース、ドレイン２０１７をイオン注入に
より形成する。
【０１３４】本実施例の様に本発明のＭＯＳＦＥＴはＣ
ＭＯＳ回路等に応用可能である。
ＭＯＳ回路等に応用可能である。
【０１３５】（実施例５）次に、本発明の実施例５に関
して、図３９、４０を用いて説明する。本実施例では、
本発明のＭＯＳＦＥＴをＤＲＡＭに応用したものであ
る。図３９はＤＲＡＭにおける１ビットの等価回路であ
り、本実施例は図３９中のＭＯＳＦＥＴに本発明のトラ
ンジスタを用いたものである。
して、図３９、４０を用いて説明する。本実施例では、
本発明のＭＯＳＦＥＴをＤＲＡＭに応用したものであ
る。図３９はＤＲＡＭにおける１ビットの等価回路であ
り、本実施例は図３９中のＭＯＳＦＥＴに本発明のトラ
ンジスタを用いたものである。
【０１３６】図３９の等価回路のＭＯＳＦＥＴ部分を断
面図で表したものが図４０である。前実施例と同様に同
等箇所には同一番号を記し、説明は省略する。
面図で表したものが図４０である。前実施例と同様に同
等箇所には同一番号を記し、説明は省略する。
【０１３７】本発明のＭＯＳＦＥＴのゲート電極にワー
ド線が接続され、ソース、ドレイン領域の一方がビット
線に接続され、他方が容量素子を形成する構成となる。
ド線が接続され、ソース、ドレイン領域の一方がビット
線に接続され、他方が容量素子を形成する構成となる。
【０１３８】本実施例のＤＲＡＭは、動作等は一般のＤ
ＲＡＭと同一であるので説明は省略する。２１０３は、
容量素子の一方の電極、２１０４は誘電体、２１０５は
他方の電極である。本実施例において、容量素子の表面
積はＭＯＳトランジスタが３次元構造であることから、
投影面積にたいし大きくなり、集積度が向上している。
ＲＡＭと同一であるので説明は省略する。２１０３は、
容量素子の一方の電極、２１０４は誘電体、２１０５は
他方の電極である。本実施例において、容量素子の表面
積はＭＯＳトランジスタが３次元構造であることから、
投影面積にたいし大きくなり、集積度が向上している。
【０１３９】本実施例の構造を実現するための製造方法
については前実施例同様、実施例１に準ずるが、以下の
点が異なっている。即ち １．ＮＭＯＳのソース、ドレイン領域形成後、容量素子
の第１の電極をＬＰＣＶＤ法のポリシリコン２１０３に
よって形成する。 ２．容量素子の誘電体のＴａ2 Ｏ5 ２１０４を形成す
る。 ３．容量素子の上部電極のポリシリコン２１０５を形成
する。 ４．層間絶縁膜１０１５を形成した後、ビット線２１０
１を形成する。
については前実施例同様、実施例１に準ずるが、以下の
点が異なっている。即ち １．ＮＭＯＳのソース、ドレイン領域形成後、容量素子
の第１の電極をＬＰＣＶＤ法のポリシリコン２１０３に
よって形成する。 ２．容量素子の誘電体のＴａ2 Ｏ5 ２１０４を形成す
る。 ３．容量素子の上部電極のポリシリコン２１０５を形成
する。 ４．層間絶縁膜１０１５を形成した後、ビット線２１０
１を形成する。
【０１４０】本実施例のＤＲＡＭにより、集積度が向上
し、また、高速のＤＲＡＭが得られる。
し、また、高速のＤＲＡＭが得られる。
【０１４１】（実施例６）次に、本発明のＭＯＳＦＥＴ
をユーザが書き込むことが可能で、かつ、ランダムアク
セスの可能な読出し専用メモリに応用した実施例を示
す。
をユーザが書き込むことが可能で、かつ、ランダムアク
セスの可能な読出し専用メモリに応用した実施例を示
す。
【０１４２】図４１は本発明の実施例６のメモリセスの
パターン図である。１００１−１００１′′′はワード
線、１００２−１００２′′はビット線、１００３−１
００３′′は電源ライン、１００４はメモリセル内のス
イッチングトランジスタとして動作するシリコン単結晶
体、１００５は電源ラインとドレイン層とのコンタクト
領域１００６はＭＯＳＦＥＴのドレイン層、１００７は
ＭＯＳＦＥＴのゲート部分、１００８はＭＯＳＦＥＴの
ソース層、１００９はソース層とビット線間に設けられ
たｐｎ接合部である。
パターン図である。１００１−１００１′′′はワード
線、１００２−１００２′′はビット線、１００３−１
００３′′は電源ライン、１００４はメモリセル内のス
イッチングトランジスタとして動作するシリコン単結晶
体、１００５は電源ラインとドレイン層とのコンタクト
領域１００６はＭＯＳＦＥＴのドレイン層、１００７は
ＭＯＳＦＥＴのゲート部分、１００８はＭＯＳＦＥＴの
ソース層、１００９はソース層とビット線間に設けられ
たｐｎ接合部である。
【０１４３】図４１に示したＸ１ーＸ１′、Ｘ２−Ｘ
２′、Ｘ３−Ｘ３′断面図を図４２に示し、Ｙ−Ｙ′断
面図を図４３に示す。図４１乃至４３において、前実施
例と同様、同等箇所には同一番号を用い、説明は省略す
る。
２′、Ｘ３−Ｘ３′断面図を図４２に示し、Ｙ−Ｙ′断
面図を図４３に示す。図４１乃至４３において、前実施
例と同様、同等箇所には同一番号を用い、説明は省略す
る。
【０１４４】メモリセル部のトランジスタのソース領域
の断面図が図４２である。図４２において１０３０はソ
ース層であるｎ+ 領域、１０３１はそのソース上に設け
られたｐ+ 領域で、このｐｎ接合により、メモリの導
通、非導通状態を規定する。そのｐ+ 層上に、コンタク
ト領域１０３３を介して、ビット線配線１０３２に接続
している。
の断面図が図４２である。図４２において１０３０はソ
ース層であるｎ+ 領域、１０３１はそのソース上に設け
られたｐ+ 領域で、このｐｎ接合により、メモリの導
通、非導通状態を規定する。そのｐ+ 層上に、コンタク
ト領域１０３３を介して、ビット線配線１０３２に接続
している。
【０１４５】次に本発明の本実施例のメモリ装置の動作
方法、及び、記憶方式について説明する。
方法、及び、記憶方式について説明する。
【０１４６】図４４は、図４１に代表されるメモリセル
のレイアウトを等価回路として図示したもので、１００
１〜１００１′′′はワード線、１００２〜１００
２′′はビット線、１００３〜１００３′′は電源線を
示す。各セルは、微細かつ電流駆動能力の高いトランジ
スタ１０４０と、そのトランジスタのソース層にｐｎ接
合１０４１が設けられ、メモリセルを構成している。
のレイアウトを等価回路として図示したもので、１００
１〜１００１′′′はワード線、１００２〜１００
２′′はビット線、１００３〜１００３′′は電源線を
示す。各セルは、微細かつ電流駆動能力の高いトランジ
スタ１０４０と、そのトランジスタのソース層にｐｎ接
合１０４１が設けられ、メモリセルを構成している。
【０１４７】メモリ装置の動作方法は、前出の図１３の
回路構成の場合と同様である。図１３の場合は絶縁層を
破壊するのに対し、本例ではＰＮ接合を破壊することで
記憶を行う。
回路構成の場合と同様である。図１３の場合は絶縁層を
破壊するのに対し、本例ではＰＮ接合を破壊することで
記憶を行う。
【０１４８】本実施例の構成を形成するための製造方法
は、前記実施例１の製造方法にほとんど等しいが、ｐｎ
接合によるメモリセル部分の形成方法が実施例１と異な
る。即ち、 １）コンタクト開口を２度に分けて行い、ＮＭＯＳＦＥ
Ｔのソース領域部１０３０を開口した後、ｐ型のシリコ
ンを第１実施例におけるＳＥＧの条件で成長させる１０
３１。但し、このとき、ｐ+ 層の濃度は１０19ｃｍ-3、
膜厚２０ｎｍであった。 ２）上記以外の部分のコンタクトを開口し、配線を施
す。
は、前記実施例１の製造方法にほとんど等しいが、ｐｎ
接合によるメモリセル部分の形成方法が実施例１と異な
る。即ち、 １）コンタクト開口を２度に分けて行い、ＮＭＯＳＦＥ
Ｔのソース領域部１０３０を開口した後、ｐ型のシリコ
ンを第１実施例におけるＳＥＧの条件で成長させる１０
３１。但し、このとき、ｐ+ 層の濃度は１０19ｃｍ-3、
膜厚２０ｎｍであった。 ２）上記以外の部分のコンタクトを開口し、配線を施
す。
【０１４９】このように、本発明のＭＯＳＦＥＴを用い
て、高集積、高性能のメモリを形成可能である。
て、高集積、高性能のメモリを形成可能である。
【０１５０】（実施例７）本実施例は、実施例６と同様
のメモリに応用したものである。
のメモリに応用したものである。
【０１５１】図４５に示すように、本実施例と実施例６
との相違点は、メモリセルの導通、非導通をｐｎ接合で
はなく、実施例１のように誘電体１１３１を用いている
ことである。
との相違点は、メモリセルの導通、非導通をｐｎ接合で
はなく、実施例１のように誘電体１１３１を用いている
ことである。
【０１５２】実施例７では書き込みパルスによりｐｎ接
合を配線金属が貫通することにより導通状態を形成し
た。本実施例においては、同様の書き込みパルスにより
絶縁膜が破壊され、導通状態になり、書き込み状態を判
断できるものである。
合を配線金属が貫通することにより導通状態を形成し
た。本実施例においては、同様の書き込みパルスにより
絶縁膜が破壊され、導通状態になり、書き込み状態を判
断できるものである。
【０１５３】本実施例の構造を形成するための製造方法
は、前記実施例６の製造方法にほとんど等しいが、誘電
体膜によるメモリセル部分の形成方法が実施例６と異な
る。即ち、 １）ＮＭＯＳＦＥＴのソース領域部を開口した後、露出
部をシリコン酸化膜１１３１で覆う。シリコン酸化膜の
形成方法はＣＶＤ法でも熱酸化でも良いが、本実施例で
は熱酸化法を用い、膜厚１２ｎｍのシリコン酸化膜を形
成した。なお、誘電体膜は、シリコン酸化膜に限らず、
使用する電源電圧により他の膜も使用可能である。ま
た、当然、多層膜であっても良い。 ２）上記、以外のコンタクトを形成し、配線を施す。
は、前記実施例６の製造方法にほとんど等しいが、誘電
体膜によるメモリセル部分の形成方法が実施例６と異な
る。即ち、 １）ＮＭＯＳＦＥＴのソース領域部を開口した後、露出
部をシリコン酸化膜１１３１で覆う。シリコン酸化膜の
形成方法はＣＶＤ法でも熱酸化でも良いが、本実施例で
は熱酸化法を用い、膜厚１２ｎｍのシリコン酸化膜を形
成した。なお、誘電体膜は、シリコン酸化膜に限らず、
使用する電源電圧により他の膜も使用可能である。ま
た、当然、多層膜であっても良い。 ２）上記、以外のコンタクトを形成し、配線を施す。
【０１５４】このようにして、以上説明した実施例のＭ
ＯＳＦＥＴを用いて、高集積、高性能なメモリ装置を形
成可能である。
ＯＳＦＥＴを用いて、高集積、高性能なメモリ装置を形
成可能である。
【０１５５】これら実施例によれば、対向した２つのゲ
ート電極により、キャリア移動方向に対する垂直方向電
界が小さいので、高移動度、高ｇｍ特性の半導体装置が
得られ、電界緩和によりホットキャリアの発生が防止で
き素子の寿命しいては信頼性が向上する。
ート電極により、キャリア移動方向に対する垂直方向電
界が小さいので、高移動度、高ｇｍ特性の半導体装置が
得られ、電界緩和によりホットキャリアの発生が防止で
き素子の寿命しいては信頼性が向上する。
【０１５６】そして、ゲート酸化膜下のシリコン部の静
電容量が減少するのでＳファクタ（Ｓｕｂｔｈｒｅｓ−
ｈｏｌｄ Ｓｗｉｎｇ）特性が向上しリーク電流が極め
て少なくなる。
電容量が減少するのでＳファクタ（Ｓｕｂｔｈｒｅｓ−
ｈｏｌｄ Ｓｗｉｎｇ）特性が向上しリーク電流が極め
て少なくなる。
【０１５７】また、チャネル領域における対向した２つ
のゲート電極が設けられた部分以外のところに、ソー
ス、ドレイン部の導電型と異なる導電型でかつチャネル
領域より不純物濃度の高い領域が設けられ、更にその高
濃度層が基板上に配設されていることにより、トランジ
スタのオン、オフ時、対向した２つのゲート電極に囲ま
れた半導体層への少数キャリアの出入りが速くなり、ス
イッチング特性が向上する。
のゲート電極が設けられた部分以外のところに、ソー
ス、ドレイン部の導電型と異なる導電型でかつチャネル
領域より不純物濃度の高い領域が設けられ、更にその高
濃度層が基板上に配設されていることにより、トランジ
スタのオン、オフ時、対向した２つのゲート電極に囲ま
れた半導体層への少数キャリアの出入りが速くなり、ス
イッチング特性が向上する。
【０１５８】更に、絶縁膜上にＭＯＳＦＥＴのソース、
ドレイン領域が配設されることによりラッチアップのよ
うな寄生効果が防げるという効果がある。
ドレイン領域が配設されることによりラッチアップのよ
うな寄生効果が防げるという効果がある。
【０１５９】また、上述したＭＯＳＦＥＴを用いて、Ｃ
ＭＯＳインバータ、ＤＲＡＭ、及び、ＰＲＯＭを形成す
ることが可能であるという効果を有する。
ＭＯＳインバータ、ＤＲＡＭ、及び、ＰＲＯＭを形成す
ることが可能であるという効果を有する。
【０１６０】また、メモリ要素としての絶縁層の破壊、
非破壊状態により導通、非導通状態を形成し、高いＳ／
Ｎで書き込まれた信号を続出することができ、低エラー
レート、高信頼なメモリが実現できる。さらに、新型の
高駆動能力のトランジスタをメモリセルに用いることに
なり、高速、高集積メモリが実現できる効果を有する。
非破壊状態により導通、非導通状態を形成し、高いＳ／
Ｎで書き込まれた信号を続出することができ、低エラー
レート、高信頼なメモリが実現できる。さらに、新型の
高駆動能力のトランジスタをメモリセルに用いることに
なり、高速、高集積メモリが実現できる効果を有する。
【０１６１】本発明の製造方法の更に好ましい実施態様
例としては、後述の各実施例で示されるように、ＭＯＳ
ＦＥＴ要素が半導体基板上に横に置かれるタイプで基板
側にドープ領域に接続しており、ゲート電極の対向部分
が基板表面に対し交差する面を持つように配置される形
のＭＯＳＦＥＴの製造方法である。その１つには、基板
上の開口部側壁及び、前述した、半導体成長層を規定す
るストッパ層の側壁にアモルファスシリコンを形成する
方法がある。
例としては、後述の各実施例で示されるように、ＭＯＳ
ＦＥＴ要素が半導体基板上に横に置かれるタイプで基板
側にドープ領域に接続しており、ゲート電極の対向部分
が基板表面に対し交差する面を持つように配置される形
のＭＯＳＦＥＴの製造方法である。その１つには、基板
上の開口部側壁及び、前述した、半導体成長層を規定す
るストッパ層の側壁にアモルファスシリコンを形成する
方法がある。
【０１６２】また、前述の側壁に形成する層をポリシリ
コンとし、斜めイオン注入によりポリシリコンをアモル
ファス化した後エピタキシャル成長させる方法もある。
コンとし、斜めイオン注入によりポリシリコンをアモル
ファス化した後エピタキシャル成長させる方法もある。
【０１６３】このように、ＭＯＳＦＥＴの各要素が絶縁
膜上に配置され、且つ、自己整合的にＳＯＩ型の構造が
形成可能であれば好ましい。即ち、以下に述べる実施例
８〜１１による製造方法が好ましい。
膜上に配置され、且つ、自己整合的にＳＯＩ型の構造が
形成可能であれば好ましい。即ち、以下に述べる実施例
８〜１１による製造方法が好ましい。
【０１６４】（実施例８）本発明による第８実施例につ
いて、図４６乃至図５０を用いて詳細に説明する。図８
は本発明の製造方法の実施例である。図４６に従って製
造したＭＯＳＦＥＴが図４７である。図４７は図４８の
ような平面図をもつＭＯＳＦＥＴのＸＸ′断面図であ
る。
いて、図４６乃至図５０を用いて詳細に説明する。図８
は本発明の製造方法の実施例である。図４６に従って製
造したＭＯＳＦＥＴが図４７である。図４７は図４８の
ような平面図をもつＭＯＳＦＥＴのＸＸ′断面図であ
る。
【０１６５】本発明における製造方法を最も良く表す図
であり、これからの記述は全てこの断面図を使用する。
図４９は図４８のＹ1 Ｙ1 ′断面図、図５０はＹ2 Ｙ
2 ′断面図である。
であり、これからの記述は全てこの断面図を使用する。
図４９は図４８のＹ1 Ｙ1 ′断面図、図５０はＹ2 Ｙ
2 ′断面図である。
【０１６６】図４６乃至図５０において、１０１２はシ
リコン基板であり、ｐ型で数Ω・ｃｍの比抵抗をもつ。
面方位は＜１００＞である。なお、本実施例を含め、す
べての実施例では、ＮＭＯＳＦＥＴの製造方法を記述し
ているが、ｐＭＯＳＦＥＴについても、電導型を変える
ことにより、形成可能である。また、パターニングによ
り、ＣＭＯＳ構成も可能である。
リコン基板であり、ｐ型で数Ω・ｃｍの比抵抗をもつ。
面方位は＜１００＞である。なお、本実施例を含め、す
べての実施例では、ＮＭＯＳＦＥＴの製造方法を記述し
ているが、ｐＭＯＳＦＥＴについても、電導型を変える
ことにより、形成可能である。また、パターニングによ
り、ＣＭＯＳ構成も可能である。
【０１６７】１０１３は高濃度のｐ+ 層で濃度が１０18
〜５×１０19ｃｍ-3である。１０１４は第１の絶縁層で
本実施例ではＳｉＯ2 であるが他の絶縁膜でも良い。
〜５×１０19ｃｍ-3である。１０１４は第１の絶縁層で
本実施例ではＳｉＯ2 であるが他の絶縁膜でも良い。
【０１６８】１５１１は第２の絶縁層を選択除去する際
のストッパ層の役目をする層で、Ｓｉ3 Ｎ4 膜である。
ただし、第１の絶縁膜に対し、エッチングの際に選択比
が十分とれる膜であれば、他の膜、たとえば、ポリシリ
コンのような膜でも良い。１５１２は第２の絶縁層でＳ
ｉＯ2 膜である。この膜は後続の選択エピタキシャル成
長（ＳＥＧ）の際の温度の熱処理に対し膜の変形が無視
できるものならば他の膜でも良い。即ち、コンタクトリ
フローにより変形し、基板に対し垂直である形を崩して
は使用できない。本実施例ではＣＶＤにより堆積した
後、熱処理を行ったＳｉＯ2 膜を使用している。
のストッパ層の役目をする層で、Ｓｉ3 Ｎ4 膜である。
ただし、第１の絶縁膜に対し、エッチングの際に選択比
が十分とれる膜であれば、他の膜、たとえば、ポリシリ
コンのような膜でも良い。１５１２は第２の絶縁層でＳ
ｉＯ2 膜である。この膜は後続の選択エピタキシャル成
長（ＳＥＧ）の際の温度の熱処理に対し膜の変形が無視
できるものならば他の膜でも良い。即ち、コンタクトリ
フローにより変形し、基板に対し垂直である形を崩して
は使用できない。本実施例ではＣＶＤにより堆積した
後、熱処理を行ったＳｉＯ2 膜を使用している。
【０１６９】１５１３はアモルファスシリコンであり、
ＳＥＧの結晶性を良好にするためのものである。ポリシ
リコンでは固相エピタキシャル成長による再結晶化がア
モルファスシリコンよりも劣る。このため、アモルファ
スシリコンのほうが適しているといえる。１０１６、１
０２１はＳＥＧにより形成された単結晶シリコン領域で
ある。１０２２はＮＭＯＳＦＥＴのゲート酸化膜である
がＳｉＯ2 単層でなくても良く、Ｓｉ3 Ｎ4 膜との多層
膜等用途により種々の膜構成が使用可能である。１０２
３はゲート電極である。たとえば、下地がｐ+ ポリシリ
コンで上層はＷX Ｓｉl-x のポリサイド構造等、低抵抗
で且つ、トランジスタのしきい値が所望のものになる仕
事関係を有するものを選択すれば良い。
ＳＥＧの結晶性を良好にするためのものである。ポリシ
リコンでは固相エピタキシャル成長による再結晶化がア
モルファスシリコンよりも劣る。このため、アモルファ
スシリコンのほうが適しているといえる。１０１６、１
０２１はＳＥＧにより形成された単結晶シリコン領域で
ある。１０２２はＮＭＯＳＦＥＴのゲート酸化膜である
がＳｉＯ2 単層でなくても良く、Ｓｉ3 Ｎ4 膜との多層
膜等用途により種々の膜構成が使用可能である。１０２
３はゲート電極である。たとえば、下地がｐ+ ポリシリ
コンで上層はＷX Ｓｉl-x のポリサイド構造等、低抵抗
で且つ、トランジスタのしきい値が所望のものになる仕
事関係を有するものを選択すれば良い。
【０１７０】１０１７はＮＭＯＳＦＥＴのソース、ドレ
イン層のｎ+ 領域、１０２１は、ＮＭＯＳＦＥＴのチャ
ネル領域であり、濃度が５×１０14〜５×１０16ｃｍ-3
である。１０１６はチャネルとシリコン基板の間のドー
プ領域であり、濃度が５×１０16〜１０18ｃｍ-3であ
る。１０１５は層間絶縁膜であり、１０１８は配線であ
る。
イン層のｎ+ 領域、１０２１は、ＮＭＯＳＦＥＴのチャ
ネル領域であり、濃度が５×１０14〜５×１０16ｃｍ-3
である。１０１６はチャネルとシリコン基板の間のドー
プ領域であり、濃度が５×１０16〜１０18ｃｍ-3であ
る。１０１５は層間絶縁膜であり、１０１８は配線であ
る。
【０１７１】次に、本発明の第８実施例の具体的製造方
法について説明する。ｐ型基板にｐ型埋め込み層をＢ+
のイオン注入により形成した。第１の絶縁膜として、９
００℃で熱酸化を行い６００ｎｍのＳｉＯ2 膜を形成し
た。ＳｉＯ3 Ｎ4 膜をＬＰＣＶＤにより膜厚５０ｎｍ堆
積した。この上に、第２の絶縁層としてＳｉＯ2 膜をＣ
ＶＤにより１μｍ堆積した後、８５０℃で熱処理を行い
ＣＶＤによるＳｉＯ2膜のデンシファイを行った。（図
４６（ａ））。ＭＯＳＦＥＴを形成する部分の第２の絶
縁膜と、Ｓｉ3 Ｎ4 膜をパターニングの後、ドライエッ
チングにより除去した。続いて、ＳＥＧのシード部分、
即ち、ＭＯＳＦＥＴのチャネル部分をドライエッチング
により除去した（図４６（ｂ））。
法について説明する。ｐ型基板にｐ型埋め込み層をＢ+
のイオン注入により形成した。第１の絶縁膜として、９
００℃で熱酸化を行い６００ｎｍのＳｉＯ2 膜を形成し
た。ＳｉＯ3 Ｎ4 膜をＬＰＣＶＤにより膜厚５０ｎｍ堆
積した。この上に、第２の絶縁層としてＳｉＯ2 膜をＣ
ＶＤにより１μｍ堆積した後、８５０℃で熱処理を行い
ＣＶＤによるＳｉＯ2膜のデンシファイを行った。（図
４６（ａ））。ＭＯＳＦＥＴを形成する部分の第２の絶
縁膜と、Ｓｉ3 Ｎ4 膜をパターニングの後、ドライエッ
チングにより除去した。続いて、ＳＥＧのシード部分、
即ち、ＭＯＳＦＥＴのチャネル部分をドライエッチング
により除去した（図４６（ｂ））。
【０１７２】プラズマＣＶＤによりアモルファスシリコ
ンを２５ｎｍ堆積した。この時の条件は、温度２５０
℃、圧力０．５Ｔｏｒｒ、使用ガスＳｉＨ4，Ｈ2 ，パ
ワー１０Ｗであった。
ンを２５ｎｍ堆積した。この時の条件は、温度２５０
℃、圧力０．５Ｔｏｒｒ、使用ガスＳｉＨ4，Ｈ2 ，パ
ワー１０Ｗであった。
【０１７３】この後、エッチバックにより第１及び、第
２の絶縁膜の側壁にのみ前記アモルファスシリコンを残
した（図４６（ｃ））。
２の絶縁膜の側壁にのみ前記アモルファスシリコンを残
した（図４６（ｃ））。
【０１７４】本ウエハを化学的手法により洗浄した後、
ＳＥＧにより、ＭＯＳＦＥＴ部分の単結晶シリコンを成
長させた。この時の条件は、温度８５０℃、圧力５０Ｔ
ｏｒｒ、使用ガスＨ2 ，ＨＣｌ，ＳｉＨ2 Ｃｌ2 ＋Ｈ2,
Ｂ2 Ｈ6 ＋Ｈ2 であった。ガス流量を調節することによ
り第２の絶縁層と同様の高さまで単結晶シリコンを成長
させることができた。このとき、エピタキシャル膜の膜
厚は１．６μｍであり、横方向には１．１μｍ成長し
た。なお、Ｂ2 Ｈ6 ＋Ｈ2 ガスの流量を制御することに
より、下層にｐ層を１μｍ、上層にｐ- 層を０．６μｍ
連続的に形成した。
ＳＥＧにより、ＭＯＳＦＥＴ部分の単結晶シリコンを成
長させた。この時の条件は、温度８５０℃、圧力５０Ｔ
ｏｒｒ、使用ガスＨ2 ，ＨＣｌ，ＳｉＨ2 Ｃｌ2 ＋Ｈ2,
Ｂ2 Ｈ6 ＋Ｈ2 であった。ガス流量を調節することによ
り第２の絶縁層と同様の高さまで単結晶シリコンを成長
させることができた。このとき、エピタキシャル膜の膜
厚は１．６μｍであり、横方向には１．１μｍ成長し
た。なお、Ｂ2 Ｈ6 ＋Ｈ2 ガスの流量を制御することに
より、下層にｐ層を１μｍ、上層にｐ- 層を０．６μｍ
連続的に形成した。
【０１７５】続いて、ＳＥＧにより形成した単結晶シリ
コンの上面をそろえるために、レジストを塗布し、表面
が平面になるようにエッチバックを行った。次いで、ウ
エットエッチングにより第２の絶縁膜であるＳｉＯ2 膜
を選択除去し、更に、ドライエッチングにより、Ｓｉ3
Ｎ4 膜を除去し、図４６（ｄ）のように単結晶シリコン
の島を自己整合的に形成できた。
コンの上面をそろえるために、レジストを塗布し、表面
が平面になるようにエッチバックを行った。次いで、ウ
エットエッチングにより第２の絶縁膜であるＳｉＯ2 膜
を選択除去し、更に、ドライエッチングにより、Ｓｉ3
Ｎ4 膜を除去し、図４６（ｄ）のように単結晶シリコン
の島を自己整合的に形成できた。
【０１７６】この後、ゲート酸化膜を形成し、更に、ポ
リシリコン、タングステンを連続に堆積し、その後、タ
ングステン表面より、ボロンのイオン注入及び、熱処理
によりｐ+ ポリシリコン−Ｗl-x Ｓｉx−Ｗからなるゲ
ート電極を形成した。
リシリコン、タングステンを連続に堆積し、その後、タ
ングステン表面より、ボロンのイオン注入及び、熱処理
によりｐ+ ポリシリコン−Ｗl-x Ｓｉx−Ｗからなるゲ
ート電極を形成した。
【０１７７】このゲート電極をパターニング後、このゲ
ートをマスクにｎ+ 層を形成し、ソース、ドレイン層を
形成した。次に、層間絶縁膜をＴＥＯＳとエッチバック
により形成した。コンタクトを開口し、Ｔｉ，ＴｉＮ，
Ａｌ−Ｓｉを成膜し、配線を形成した。最後にパッシベ
ーション膜を形成し、本トランジスタ構造が完成される
（図４７）。
ートをマスクにｎ+ 層を形成し、ソース、ドレイン層を
形成した。次に、層間絶縁膜をＴＥＯＳとエッチバック
により形成した。コンタクトを開口し、Ｔｉ，ＴｉＮ，
Ａｌ−Ｓｉを成膜し、配線を形成した。最後にパッシベ
ーション膜を形成し、本トランジスタ構造が完成される
（図４７）。
【０１７８】（実施例９）本発明の第９の実施例につい
て図５１を用いて説明する。
て図５１を用いて説明する。
【０１７９】なお、第８実施例と同等の箇所は同一の番
号を付記しており、説明は省略する。
号を付記しており、説明は省略する。
【０１８０】第８実施例との相違点は、第１及び第２の
絶縁膜上に形成されるアモルファスシリコンの代わり
に、ポリシリコンを用いる点である。ポリシリコンはア
モルファスシリコンに比べ、ＳＥＧにおける、固相エピ
タキシャル成長が起こりにくく、良質の単結晶シリコン
が得られない。このため、本実施例では、実施例８と同
様に、第１及び、第２の絶縁膜側壁にポリシリコンを配
置した後、斜めイオン注入によりポリシリコンをアモル
ファス化することにより、第８実施例と同等の単結晶シ
リコン層を得ることが可能となるものである（図５１
（ｃ））。
絶縁膜上に形成されるアモルファスシリコンの代わり
に、ポリシリコンを用いる点である。ポリシリコンはア
モルファスシリコンに比べ、ＳＥＧにおける、固相エピ
タキシャル成長が起こりにくく、良質の単結晶シリコン
が得られない。このため、本実施例では、実施例８と同
様に、第１及び、第２の絶縁膜側壁にポリシリコンを配
置した後、斜めイオン注入によりポリシリコンをアモル
ファス化することにより、第８実施例と同等の単結晶シ
リコン層を得ることが可能となるものである（図５１
（ｃ））。
【０１８１】ポリシリコン、あるいは、アモルファスシ
リコンのどちらかを選択するかは成膜上の問題であり、
例えば、膜厚の面内分布等により、決めることができ
る。
リコンのどちらかを選択するかは成膜上の問題であり、
例えば、膜厚の面内分布等により、決めることができ
る。
【０１８２】第９実施例の製造方法を順を追って説明す
る。
る。
【０１８３】第２の絶縁膜のパターニングにより、ＭＯ
ＳＦＥＴの各要素が配置される領域を決定し、第１の絶
縁膜の開口により、ＳＥＧのシード部を決定するところ
までは、第８実施例と同様である（図５１（ａ），
（ｂ））。
ＳＦＥＴの各要素が配置される領域を決定し、第１の絶
縁膜の開口により、ＳＥＧのシード部を決定するところ
までは、第８実施例と同様である（図５１（ａ），
（ｂ））。
【０１８４】次に、ＬＰＣＶＤにより、ポリシリコンを
２５ｎｍ堆積した。この時の条件は温度６００℃、圧力
５０Ｐａ、使用ガスＳｉＨ4 −Ｈｅであった。
２５ｎｍ堆積した。この時の条件は温度６００℃、圧力
５０Ｐａ、使用ガスＳｉＨ4 −Ｈｅであった。
【０１８５】続いて、エッチバックにより、第１及び、
第２の絶縁膜側壁部を除いて、ポリシリコンを除去し
た。
第２の絶縁膜側壁部を除いて、ポリシリコンを除去し
た。
【０１８６】本ウエハをイオン注入装置によりＡｒ＋イ
オンを１０16ｃｍ-2打ち込んだ。このとき、ウエハは４
５°傾け、すべての側壁にイオンが注入されるようにし
た。このイオン注入により側壁のポリシリコンはアモル
ファスとなった（図５１（ｃ））。
オンを１０16ｃｍ-2打ち込んだ。このとき、ウエハは４
５°傾け、すべての側壁にイオンが注入されるようにし
た。このイオン注入により側壁のポリシリコンはアモル
ファスとなった（図５１（ｃ））。
【０１８７】続いて、ＳＥＧを行うが、この後は第８実
施例と同様の工程を行うことにより、第８実施例と同様
のＭＯＳＦＥＴを形成することができた。
施例と同様の工程を行うことにより、第８実施例と同様
のＭＯＳＦＥＴを形成することができた。
【０１８８】（実施例１０）本発明の第１０の実施例は
第１及び、第２実施例と異なり、ＳＥＧを使用しない実
施例である。
第１及び、第２実施例と異なり、ＳＥＧを使用しない実
施例である。
【０１８９】以下、図５２を用いて本実施例の説明を行
う。なお、前実施例と同様、同等の箇所には同一の番号
を付記し、説明を省略する。
う。なお、前実施例と同様、同等の箇所には同一の番号
を付記し、説明を省略する。
【０１９０】本実施例ではＳＥＧの代わりにアモルファ
スシリコンをウエハ全面に堆積した後、熱処理を行い、
固相エピタキシャル成長により、アモルファスシリコン
を単結晶シリコンに変質させ、ＭＯＳＦＥＴの各要素と
する製造方法である。
スシリコンをウエハ全面に堆積した後、熱処理を行い、
固相エピタキシャル成長により、アモルファスシリコン
を単結晶シリコンに変質させ、ＭＯＳＦＥＴの各要素と
する製造方法である。
【０１９１】この際、第１の絶縁膜上に固相エピタキシ
ャル成長は、横方向固相エピタキシャル成長（Ｌ−ＳＰ
Ｅ）と呼ばれ、ウエハ上の面方位によりＬ−ＳＰＥの速
度が異なるなどの特徴がある。この特徴を生かし、ＭＯ
ＳＦＥＴの長手方向にＬ−ＳＰＥの成長速度の速い面を
配置し、ＭＯＳＦＥＴの短手方向にＬ−ＳＰＥに成長速
度の遅い面を配置することにより、良好な単結晶シリコ
ンを得るものである。
ャル成長は、横方向固相エピタキシャル成長（Ｌ−ＳＰ
Ｅ）と呼ばれ、ウエハ上の面方位によりＬ−ＳＰＥの速
度が異なるなどの特徴がある。この特徴を生かし、ＭＯ
ＳＦＥＴの長手方向にＬ−ＳＰＥの成長速度の速い面を
配置し、ＭＯＳＦＥＴの短手方向にＬ−ＳＰＥに成長速
度の遅い面を配置することにより、良好な単結晶シリコ
ンを得るものである。
【０１９２】第１０実施例の製造方法を、順を追って説
明する（図５２、図５３）。
明する（図５２、図５３）。
【０１９３】第２の絶縁膜のパターニングにより、ＭＯ
ＳＦＥＴの各要素が配置される領域を決定し、第１の絶
縁膜の開口により、ＳＥＧのシード部１５５１を決定
し、アモルファスシリコンを堆積し、第１及び、第２の
絶縁膜側壁を除いてアモルファスシリコンを除去すると
ころまでは、第１実施例と同様である。ただし、このと
きウエハの面方位によりＭＯＳＦＥＴの長手方向１５５
２、１５５２′、及び、短手方向１５５３、１５５３′
は検討しておく必要がある。すなわち、結晶軸＜１００
＞のウエハ上においては、（１１０）方向よりも（０１
０）方向のほうがＬ−ＳＰＥの成長速度が速いというこ
とを考慮する必要がある。
ＳＦＥＴの各要素が配置される領域を決定し、第１の絶
縁膜の開口により、ＳＥＧのシード部１５５１を決定
し、アモルファスシリコンを堆積し、第１及び、第２の
絶縁膜側壁を除いてアモルファスシリコンを除去すると
ころまでは、第１実施例と同様である。ただし、このと
きウエハの面方位によりＭＯＳＦＥＴの長手方向１５５
２、１５５２′、及び、短手方向１５５３、１５５３′
は検討しておく必要がある。すなわち、結晶軸＜１００
＞のウエハ上においては、（１１０）方向よりも（０１
０）方向のほうがＬ−ＳＰＥの成長速度が速いというこ
とを考慮する必要がある。
【０１９４】ウエハを化学的手法により洗浄した後、ア
モルファスシリコンを温度２５０℃、圧力０．５Ｔｏｒ
ｒ，使用ガスＳｉＨ4 ，Ｈ2 ，Ｂ2 Ｈ6 ，パワー１０Ｗ
の条件により堆積した。第１実施例と同様に、ＳｉＨ
4 ，Ｂ2 Ｈ6 の流量を制御することにより、所望の膜
厚、及び、濃度を得ることができた（１５３１、１５３
２）。
モルファスシリコンを温度２５０℃、圧力０．５Ｔｏｒ
ｒ，使用ガスＳｉＨ4 ，Ｈ2 ，Ｂ2 Ｈ6 ，パワー１０Ｗ
の条件により堆積した。第１実施例と同様に、ＳｉＨ
4 ，Ｂ2 Ｈ6 の流量を制御することにより、所望の膜
厚、及び、濃度を得ることができた（１５３１、１５３
２）。
【０１９５】続いて、拡散炉において、６００℃、Ｎ2
雰囲気中で熱処理を行いＬ−ＳＰＥを行った。６０分の
熱処理の結果（１１０）方向には０．３μｍ，（０１
０）方向には０．７μｍ成長した。続いて、本ウエハに
レジストを塗布し、エッチバックにより第２の絶縁膜上
のアモルファスシリコンを除去した（１５４１、１５４
２）。
雰囲気中で熱処理を行いＬ−ＳＰＥを行った。６０分の
熱処理の結果（１１０）方向には０．３μｍ，（０１
０）方向には０．７μｍ成長した。続いて、本ウエハに
レジストを塗布し、エッチバックにより第２の絶縁膜上
のアモルファスシリコンを除去した（１５４１、１５４
２）。
【０１９６】続いて、第２の絶縁膜、及び、Ｓｉ3 Ｎ4
膜を除去し、単結晶シリコンの島を形成できた。
膜を除去し、単結晶シリコンの島を形成できた。
【０１９７】この後の工程は第８実施例と同様であり、
第８実施例と同等の特性を持つＭＯＳＦＥＴを形成する
ことができた。
第８実施例と同等の特性を持つＭＯＳＦＥＴを形成する
ことができた。
【０１９８】本実施例においては、Ｌ−ＳＰＥによる単
結晶シリコン部分が、第２の絶縁層の除去部分、すなわ
ち、ＭＯＳＦＥＴの各要素を配置する領域と同一にする
ことが望ましい。
結晶シリコン部分が、第２の絶縁層の除去部分、すなわ
ち、ＭＯＳＦＥＴの各要素を配置する領域と同一にする
ことが望ましい。
【０１９９】なぜならば、Ｌ−ＳＰＥが第２の絶縁層の
除去部分に達しない場合は、当然、ＭＯＳＦＥＴ各要素
における結晶性が劣悪になることは理解できることであ
る。また、Ｌ−ＳＰＥが第２の絶縁層の除去部分を越え
て、第２の絶縁膜上に達した場合は、第２の絶縁膜の側
壁部分に双晶など、劣悪な結晶を形成する可能性がある
ことが挙げられる。
除去部分に達しない場合は、当然、ＭＯＳＦＥＴ各要素
における結晶性が劣悪になることは理解できることであ
る。また、Ｌ−ＳＰＥが第２の絶縁層の除去部分を越え
て、第２の絶縁膜上に達した場合は、第２の絶縁膜の側
壁部分に双晶など、劣悪な結晶を形成する可能性がある
ことが挙げられる。
【０２００】（実施例１１）本発明の第１１の実施例を
図５４を用いて説明する。前実施例と同様、同等の箇所
は同一の番号を付記し、説明は省略する。
図５４を用いて説明する。前実施例と同様、同等の箇所
は同一の番号を付記し、説明は省略する。
【０２０１】本実施例では、第２の絶縁膜を除去した
後、第１の絶縁膜上に、アモルファスシリコンを堆積
し、第１の絶縁膜上に成長する単結晶シリコンの結晶性
を良好なものにするためのものである。
後、第１の絶縁膜上に、アモルファスシリコンを堆積
し、第１の絶縁膜上に成長する単結晶シリコンの結晶性
を良好なものにするためのものである。
【０２０２】以下、順を追って、第１１実施例の製造方
法を説明する。
法を説明する。
【０２０３】第２の絶縁膜のパターニングにより、ＭＯ
ＳＦＥＴの各要素が配置される領域を決定するところま
では、第１実施例と同様である。この後、プラズマＣＶ
Ｄによりアモルファスシリコンを２５ｎｍ堆積した。こ
の時の条件は、温度２５０℃、圧力０．５Ｔｏｒｒ、使
用ガスＳｉＨ4 ，Ｈ2 、パワー１０Ｗであった。続い
て、レジストを塗布し、第２の絶縁膜上のアモルファス
シリコンを除去した後（図５４（ｂ））１５５１、ＳＥ
Ｇのシード部分、即ち、ＭＯＳＦＥＴのチャネル部分の
アモルファスシリコン、及び、第１の絶縁膜であるＳｉ
Ｏ2 膜をドライエッチングにより除去した。
ＳＦＥＴの各要素が配置される領域を決定するところま
では、第１実施例と同様である。この後、プラズマＣＶ
Ｄによりアモルファスシリコンを２５ｎｍ堆積した。こ
の時の条件は、温度２５０℃、圧力０．５Ｔｏｒｒ、使
用ガスＳｉＨ4 ，Ｈ2 、パワー１０Ｗであった。続い
て、レジストを塗布し、第２の絶縁膜上のアモルファス
シリコンを除去した後（図５４（ｂ））１５５１、ＳＥ
Ｇのシード部分、即ち、ＭＯＳＦＥＴのチャネル部分の
アモルファスシリコン、及び、第１の絶縁膜であるＳｉ
Ｏ2 膜をドライエッチングにより除去した。
【０２０４】次に、第８実施例と同様にＳＥＧを行い、
単結晶シリコンを形成した。この工程以降は、第８実施
例と同様の工程を行うことにより、第８実施例と同様の
ＭＯＳＦＥＴを形成することができた。
単結晶シリコンを形成した。この工程以降は、第８実施
例と同様の工程を行うことにより、第８実施例と同様の
ＭＯＳＦＥＴを形成することができた。
【０２０５】本実施例により形成した単結晶シリコン
は、第１の絶縁膜側壁付近１５５２では多少の欠陥が生
じているが、ＭＯＳＦＥＴのチャネル付近には欠陥は生
じておらず、使用上の問題は無視できるレベルであっ
た。
は、第１の絶縁膜側壁付近１５５２では多少の欠陥が生
じているが、ＭＯＳＦＥＴのチャネル付近には欠陥は生
じておらず、使用上の問題は無視できるレベルであっ
た。
【０２０６】（実施例１２）本発明における本実施例で
は図５５に示すように、ＭＯＳＦＥＴの各要素が配置さ
れる単結晶シリコンの領域が２つ以上のシードからのＳ
ＥＧにより形成されるものである。
は図５５に示すように、ＭＯＳＦＥＴの各要素が配置さ
れる単結晶シリコンの領域が２つ以上のシードからのＳ
ＥＧにより形成されるものである。
【０２０７】これにより、２つ以上のＭＯＳＦＥＴのソ
ース、ドレインを共通化することが可能であり、回路設
計上、集積度を向上させることが可能であり、設計上の
自由度が向上する。
ース、ドレインを共通化することが可能であり、回路設
計上、集積度を向上させることが可能であり、設計上の
自由度が向上する。
【０２０８】図５５において１５５１、１５６１はＳＥ
Ｇのシード部分、１０２３、１０２３′はゲート配線、
１０１８はドレイン配線、１０１８′１０１８′′はソ
ース配線である。１５６２は１つのシリコン領域であ
る。
Ｇのシード部分、１０２３、１０２３′はゲート配線、
１０１８はドレイン配線、１０１８′１０１８′′はソ
ース配線である。１５６２は１つのシリコン領域であ
る。
【０２０９】（実施例１３）本実施例は第１２実施例の
応用であり、図５６に示すように、ＭＯＳＦＥＴの各要
素を配置するシリコン領域が２つ以上の四角形から形成
されており、かつ、ＳＥＧＮＯシードを１つのシリコン
領域１５６３に対し、設計の自由度は、更に向上し、高
集積、高性能化が実現可能である。
応用であり、図５６に示すように、ＭＯＳＦＥＴの各要
素を配置するシリコン領域が２つ以上の四角形から形成
されており、かつ、ＳＥＧＮＯシードを１つのシリコン
領域１５６３に対し、設計の自由度は、更に向上し、高
集積、高性能化が実現可能である。
【０２１０】（実施例１４）本発明では、ゲート電極の
少なくとも１つ以上が基板に対し、垂直に位置している
ＭＯＳＦＥＴについて、その製造方法を説明してきた
が、本実施例の図５７に示すように、前記構造以外のＭ
ＯＳＦＥＴの製造方法にも応用可能であり、ＭＯＳＦＥ
Ｔの形を限定するものではない。すなわち、すべてのＳ
ＯＩ型ＭＯＳＦＥＴに応用可能である。
少なくとも１つ以上が基板に対し、垂直に位置している
ＭＯＳＦＥＴについて、その製造方法を説明してきた
が、本実施例の図５７に示すように、前記構造以外のＭ
ＯＳＦＥＴの製造方法にも応用可能であり、ＭＯＳＦＥ
Ｔの形を限定するものではない。すなわち、すべてのＳ
ＯＩ型ＭＯＳＦＥＴに応用可能である。
【０２１１】ここで、（ａ）は（ｂ）のＹＹ′線による
断面図である。
断面図である。
【０２１２】以上説明した実施例８〜１４によれば、Ｓ
ＯＩ型ＭＯＳＦＥＴの製造時に、ＳＥＧ等により形成さ
れる単結晶半導体領域を同一膜、あるいは２つ以上の種
類の膜により形成される２層以上の絶縁膜により限定す
ることにより、自己整合的にＳＯＩ型ＭＯＳＦＥＴを形
成可能である。
ＯＩ型ＭＯＳＦＥＴの製造時に、ＳＥＧ等により形成さ
れる単結晶半導体領域を同一膜、あるいは２つ以上の種
類の膜により形成される２層以上の絶縁膜により限定す
ることにより、自己整合的にＳＯＩ型ＭＯＳＦＥＴを形
成可能である。
【０２１３】更に、本発明によれば、ＳＥＧのシード、
あるいは、半導体基板との接触領域以外の、絶縁層と、
ＳＥＧ等により形成される単結晶半導体領域の間に、多
結晶、或は、アモルファス半導体層を挟むことにより、
上記半導体領域に形成されるトランジスタのリーク電流
等を抑えることができ、高性能なトランジスタを形成す
ることが可能となった。
あるいは、半導体基板との接触領域以外の、絶縁層と、
ＳＥＧ等により形成される単結晶半導体領域の間に、多
結晶、或は、アモルファス半導体層を挟むことにより、
上記半導体領域に形成されるトランジスタのリーク電流
等を抑えることができ、高性能なトランジスタを形成す
ることが可能となった。
【０２１４】（実施例１５）本発明による第１５実施例
について、図５８を用いて詳細に説明する。図５８は本
発明の第１５実施例のメモリセルの上面図である。１０
０１、１００１′はワード線、１００２、１００２′は
ビット線、１００３、１００３′は電源ライン、１００
４はメモリセル内のスイッチングトランジスタとして動
作する活性領域を提供するＳｉ単結晶体、１００５は電
源ラインとドレイン層とのコンタクト領域、１００６は
トランジスタのドレイン層、１００７はトランジスタの
ゲート部分、１００８はトランジスタのソース層、１０
０９はソース層とビット線間に設けられた電気的に破壊
可能なＰＮ接合を提供する為のＰ型半導体層である。図
５８に示したＸ1 Ｘ1 ′，Ｘ2 Ｘ2 ′，Ｘ3 Ｘ3 ′，Ｙ
Ｙ′断面図をそれぞれ図５９、図６０、図６１、図６２
に示す。図５９において、１０１２はＰ型Ｓｉ基板でた
とえば、数Ωｃｍの抵抗率のものを使用する。１０１３
はｐ+ 型埋め込み層、１０１４は、フィールド酸化膜、
１０１５は、層間絶縁膜で、ＰＳＧ、ＢＰＳＧ、Ｓｉ
Ｎ、ＳｉＯＮ等が使用可能である。１０１６はドレイン
直下に設けられたＰ型層、１０１７はドレインｎ+ 高濃
度層、１０１８はドレイン電源用配線で、図の１０１９
のコンタクト部を介して、ドレイン層１０１７に接続し
ている。図５８とこの図５９との対応は図５８ドレイン
層１００６が、図５９の１０１７に、図５８のコンタク
ト部１００５が、図５９の１０１９に対応する。図５９
では、パシベーション膜は省略した。
について、図５８を用いて詳細に説明する。図５８は本
発明の第１５実施例のメモリセルの上面図である。１０
０１、１００１′はワード線、１００２、１００２′は
ビット線、１００３、１００３′は電源ライン、１００
４はメモリセル内のスイッチングトランジスタとして動
作する活性領域を提供するＳｉ単結晶体、１００５は電
源ラインとドレイン層とのコンタクト領域、１００６は
トランジスタのドレイン層、１００７はトランジスタの
ゲート部分、１００８はトランジスタのソース層、１０
０９はソース層とビット線間に設けられた電気的に破壊
可能なＰＮ接合を提供する為のＰ型半導体層である。図
５８に示したＸ1 Ｘ1 ′，Ｘ2 Ｘ2 ′，Ｘ3 Ｘ3 ′，Ｙ
Ｙ′断面図をそれぞれ図５９、図６０、図６１、図６２
に示す。図５９において、１０１２はＰ型Ｓｉ基板でた
とえば、数Ωｃｍの抵抗率のものを使用する。１０１３
はｐ+ 型埋め込み層、１０１４は、フィールド酸化膜、
１０１５は、層間絶縁膜で、ＰＳＧ、ＢＰＳＧ、Ｓｉ
Ｎ、ＳｉＯＮ等が使用可能である。１０１６はドレイン
直下に設けられたＰ型層、１０１７はドレインｎ+ 高濃
度層、１０１８はドレイン電源用配線で、図の１０１９
のコンタクト部を介して、ドレイン層１０１７に接続し
ている。図５８とこの図５９との対応は図５８ドレイン
層１００６が、図５９の１０１７に、図５８のコンタク
ト部１００５が、図５９の１０１９に対応する。図５９
では、パシベーション膜は省略した。
【０２１５】図６０は、メモリセル部のトランジスタの
ゲート部の断面図である。
ゲート部の断面図である。
【０２１６】図６０において、１０２１はチャネル領域
でたとえば、不純物濃度として５×１０14〜５×１０16
ｃｍ-3の半導体よりなる。１０２２はゲート絶縁膜で、
ゲート長によりその酸化膜厚は、変更する必要がある
が、約６０Å〜２５０Å程度である。
でたとえば、不純物濃度として５×１０14〜５×１０16
ｃｍ-3の半導体よりなる。１０２２はゲート絶縁膜で、
ゲート長によりその酸化膜厚は、変更する必要がある
が、約６０Å〜２５０Å程度である。
【０２１７】これは、Ｓｉ酸化膜のみならず、ＳｉＯ
Ｎ、又は、ＳｉＯ2とＳｉＯＮとの積層膜でも良い。１
０２３はゲート電極である。たとえば、下地がｐ+ 型ポ
リシリコンで上層がＷX Ｓｉ1-Xのポリサイド構造等、
低抵抗でかつ、トランジスタのしきい値が所望のものに
なる仕事と関数を有するものを選択する。１０２４はド
レイン電源用配線の断面で、図５８の１００３に、１０
２５はビット線配線の断面で、図５８の１００２に対応
する。図６０からわかるように、チャネル領域１０２１
は、ゲート絶縁膜１０２２と、ｐ層１０１６とに規定さ
れている。したがって、本トランジスタのチャネル幅
は、ｄ1 ，ｄ3 の加算値即ち２ｄ1 ＋ｄ3 となる。フィ
ールド酸化工程により、このチャネル領域１０２１下部
のゲート絶縁膜厚は、図６０の１０２６に示すように変
化し、その値を制御することは比較的難しい。しかしな
がら、本トランジスタにおいては、実際動作するチャネ
ル領域は、下地のｐ領域で規定されているので膜厚ゆら
ぎの影響を受けず、各トランジスタのバラツキは極めて
少ないものとなる。
Ｎ、又は、ＳｉＯ2とＳｉＯＮとの積層膜でも良い。１
０２３はゲート電極である。たとえば、下地がｐ+ 型ポ
リシリコンで上層がＷX Ｓｉ1-Xのポリサイド構造等、
低抵抗でかつ、トランジスタのしきい値が所望のものに
なる仕事と関数を有するものを選択する。１０２４はド
レイン電源用配線の断面で、図５８の１００３に、１０
２５はビット線配線の断面で、図５８の１００２に対応
する。図６０からわかるように、チャネル領域１０２１
は、ゲート絶縁膜１０２２と、ｐ層１０１６とに規定さ
れている。したがって、本トランジスタのチャネル幅
は、ｄ1 ，ｄ3 の加算値即ち２ｄ1 ＋ｄ3 となる。フィ
ールド酸化工程により、このチャネル領域１０２１下部
のゲート絶縁膜厚は、図６０の１０２６に示すように変
化し、その値を制御することは比較的難しい。しかしな
がら、本トランジスタにおいては、実際動作するチャネ
ル領域は、下地のｐ領域で規定されているので膜厚ゆら
ぎの影響を受けず、各トランジスタのバラツキは極めて
少ないものとなる。
【０２１８】図６１はメモリセル部のトランジスタのソ
ース領域の断面図である。図６１において、１０３０は
ソース層であるｎ+ −Ｓｉ領域、１０３１′はそのソー
ス上に設けられた薄膜で、この薄膜の破壊、非破壊によ
リメモリの導通、非導通状態を規定する。その薄層に、
コンタクト領域１０３３を介して、ビット線配線１０３
２に接続している。上記履薄層としては、ここではＰ型
半導体層を挙げて説明しているがたとえば、ＳｉＯ2 ，
ＳｉＯＮ，ＳｉＯ2 とＳｉＮとの積層構造、酸化アルミ
ニウム、酸化タンタル等の絶縁層を用いることもでき
る。
ース領域の断面図である。図６１において、１０３０は
ソース層であるｎ+ −Ｓｉ領域、１０３１′はそのソー
ス上に設けられた薄膜で、この薄膜の破壊、非破壊によ
リメモリの導通、非導通状態を規定する。その薄層に、
コンタクト領域１０３３を介して、ビット線配線１０３
２に接続している。上記履薄層としては、ここではＰ型
半導体層を挙げて説明しているがたとえば、ＳｉＯ2 ，
ＳｉＯＮ，ＳｉＯ2 とＳｉＮとの積層構造、酸化アルミ
ニウム、酸化タンタル等の絶縁層を用いることもでき
る。
【０２１９】次に、図５８のＹＹ′断面である図６２に
ついて説明する。
ついて説明する。
【０２２０】図６２においても前回と同様、同等箇所は
同一記号で記し、説明は省略する。図６２に示すよう
に、２０００で示されるＭＯＳのドレイン領域は２つの
ＭＯＳの共通ドレイン構造となっており、本図で示す通
り２つのセルが共通の電源ラインをもつことにより、本
メモリの集積度をアップすることが可能となっている。
また、この断面でのゲート電極構造は通常のＭＯＳＦＥ
Ｔと同等の構造であるが、図６０に示すようにこの断面
と直交する断面で見ると、側壁部に対向するようにゲー
ト電極が配置されている。
同一記号で記し、説明は省略する。図６２に示すよう
に、２０００で示されるＭＯＳのドレイン領域は２つの
ＭＯＳの共通ドレイン構造となっており、本図で示す通
り２つのセルが共通の電源ラインをもつことにより、本
メモリの集積度をアップすることが可能となっている。
また、この断面でのゲート電極構造は通常のＭＯＳＦＥ
Ｔと同等の構造であるが、図６０に示すようにこの断面
と直交する断面で見ると、側壁部に対向するようにゲー
ト電極が配置されている。
【０２２１】又、上部にもゲート電極は設けられてはい
るものの、図６０に示すｄ1 、ｄ3の関係を ｄ3 ＜ｄ1 …式（１） とすれば、ゲート電圧をあげても、そのポテンシャルが
両側から持ち上げられるため、チャネル領域の電界は通
常のＭＯＳＦＥＴに比べて緩和される。又、さらにポテ
ンシャルの変化の仕方がチャネル領域全体で変化するた
め、この両者の効果によりトランジスタＯＮに大電流を
通すことが実現でき、駆動能力が高い良好な特性が得ら
れる。
るものの、図６０に示すｄ1 、ｄ3の関係を ｄ3 ＜ｄ1 …式（１） とすれば、ゲート電圧をあげても、そのポテンシャルが
両側から持ち上げられるため、チャネル領域の電界は通
常のＭＯＳＦＥＴに比べて緩和される。又、さらにポテ
ンシャルの変化の仕方がチャネル領域全体で変化するた
め、この両者の効果によりトランジスタＯＮに大電流を
通すことが実現でき、駆動能力が高い良好な特性が得ら
れる。
【０２２２】図６３は実施例１５による、３×３セルの
半導体メモリを示す回路図である。
半導体メモリを示す回路図である。
【０２２３】１つのセルはアドレス用トランジスタ１０
４０とメモリ要素１０４１とを有している。１０４１′
は破壊前はＰＮ接合を形成するので整流性をもつが破壊
後は整流性をもたない。
４０とメモリ要素１０４１とを有している。１０４１′
は破壊前はＰＮ接合を形成するので整流性をもつが破壊
後は整流性をもたない。
【０２２４】１００１、１００１′、１００１′′、１
００１′′′はＦＥＴの各ゲートに接続されたワード線
である。
００１′′′はＦＥＴの各ゲートに接続されたワード線
である。
【０２２５】１００２、１００２′、１００２′′は各
メモリ要素の一方に接続されたビット線である。
メモリ要素の一方に接続されたビット線である。
【０２２６】１００３、１００３′、１００３′′は電
源線である。又、メモリの周辺回路として、ビット線の
電圧を基準電圧にセットするビット線電圧セット回路１
０４２、ワード線電圧セット回路１０４３、ビット線を
順次選択する信号を発生する信号発生回路１０４４、ビ
ット線選択スイッチ１０４５、１０４５′、１０４
５′′ビット線読出しライン１０４８をリセットするス
イッチ１０４６、アンプ１０４７を有する。
源線である。又、メモリの周辺回路として、ビット線の
電圧を基準電圧にセットするビット線電圧セット回路１
０４２、ワード線電圧セット回路１０４３、ビット線を
順次選択する信号を発生する信号発生回路１０４４、ビ
ット線選択スイッチ１０４５、１０４５′、１０４
５′′ビット線読出しライン１０４８をリセットするス
イッチ１０４６、アンプ１０４７を有する。
【０２２７】以下、上述した半導体メモリの動作につい
て説明する。
て説明する。
【０２２８】まず始めに、書き込み動作について説明す
る。この動作は次の４つの主動作を含む。
る。この動作は次の４つの主動作を含む。
【０２２９】 （１）書き込み動作その１：（ビット線プリチャージ） ビット線を１０４２の電圧セット回路により、基準電圧
ＶDDに設定する。これにより、電源ラインとビット線間
には、電位差がなくなり、ワード線にいかなる電圧が印
加されようが、 ＦＥＴのソース・ドレイン間には、電
位の発生もしくは電流は流れず上記１０４１に示す絶縁
膜は破壊されない。このビット線のプリチャージ電圧
は、電源電圧と同等でもよいが、同等でなくともその時
は上記絶縁膜領域が破壊し、導通状態にならないように
する。ＶDDの値としてはたとえば、１〜５Ｖ程度で可能
である。
ＶDDに設定する。これにより、電源ラインとビット線間
には、電位差がなくなり、ワード線にいかなる電圧が印
加されようが、 ＦＥＴのソース・ドレイン間には、電
位の発生もしくは電流は流れず上記１０４１に示す絶縁
膜は破壊されない。このビット線のプリチャージ電圧
は、電源電圧と同等でもよいが、同等でなくともその時
は上記絶縁膜領域が破壊し、導通状態にならないように
する。ＶDDの値としてはたとえば、１〜５Ｖ程度で可能
である。
【０２３０】（２）書き込み動作その２：（ワード線デ
ィスチャージ） 全ワード線の電圧を第１グランド電位ＶGND1に固定す
る。たとえば、ＯＶとすれば良い。これは、書き込み動
作を行うワード線に隣接するワード線にクロストークに
より信号の混入を防ぐために行う。
ィスチャージ） 全ワード線の電圧を第１グランド電位ＶGND1に固定す
る。たとえば、ＯＶとすれば良い。これは、書き込み動
作を行うワード線に隣接するワード線にクロストークに
より信号の混入を防ぐために行う。
【０２３１】（３）書き込み動作その３：（書き込みワ
ード線の選択） 今回の書き込みビットが、図６３における左上のセルを
原点として、２行２列目のセルの場合には、書き込みビ
ットのあるワード線は図６３の１００１′となる。した
がってこのワード線の電位をＶG とする。ただし、この
時ＶG は ＶGND1＜ＶG ＜ＶGB…式（２） である。ＶGBは、ゲート絶縁膜破壊電圧である。
ード線の選択） 今回の書き込みビットが、図６３における左上のセルを
原点として、２行２列目のセルの場合には、書き込みビ
ットのあるワード線は図６３の１００１′となる。した
がってこのワード線の電位をＶG とする。ただし、この
時ＶG は ＶGND1＜ＶG ＜ＶGB…式（２） である。ＶGBは、ゲート絶縁膜破壊電圧である。
【０２３２】 （４）書き込み動作その４：（ビット線選択） 選択されたラインに存在する書き込みセルに対応したビ
ット線電位をグランド電位に設定する。すると、選択さ
れているラインのＦＥＴはすべてオン状態になっている
ため、ビット線電位をグランド電位にすることにより、
絶縁膜に高電圧が印加され、絶縁膜が破壊され導通状態
になる。この書き込み動作は、書き込み完了によりビッ
ト線とワード線間に電流が流れるため、ビット線選択を
順次やることが望ましいが、複数のビット線を同時に書
き込むことも可能である。
ット線電位をグランド電位に設定する。すると、選択さ
れているラインのＦＥＴはすべてオン状態になっている
ため、ビット線電位をグランド電位にすることにより、
絶縁膜に高電圧が印加され、絶縁膜が破壊され導通状態
になる。この書き込み動作は、書き込み完了によりビッ
ト線とワード線間に電流が流れるため、ビット線選択を
順次やることが望ましいが、複数のビット線を同時に書
き込むことも可能である。
【０２３３】次に読出し動作について説明する。この動
作は次の４つの主動作を含む。
作は次の４つの主動作を含む。
【０２３４】 （１）読出し動作その１（ビット線プリチャージ） 書き込み時と同様の動作により行う。これは、読出し動
作により書き込まれていないビットに書き込まないため
である。その時の電圧は電源電圧ＶDDと同等レベルで良
い。
作により書き込まれていないビットに書き込まないため
である。その時の電圧は電源電圧ＶDDと同等レベルで良
い。
【０２３５】 （２）読出し動作その２（ワード線ディスチャージ） 全ワード線の電圧を第２グランド電位ＶGND2に固定す
る。ただし、第２のグランド電位ＶGND2と第１のグラン
ド電位ＶGND1とは、 ＶGND1＜ＶGND2…式（３） との関係を有する。
る。ただし、第２のグランド電位ＶGND2と第１のグラン
ド電位ＶGND1とは、 ＶGND1＜ＶGND2…式（３） との関係を有する。
【０２３６】 （３）読出し動作その３（読出すラインの選択） 読出しを行うラインのワード線の電位を式（２）で定め
られた範囲のＶGに固定する。これにより上記ラインの
ＦＥＴはＯＮ状態となる。
られた範囲のＶGに固定する。これにより上記ラインの
ＦＥＴはＯＮ状態となる。
【０２３７】（４）読出し動作その４（ビット線読出し
ラインリセット） ビット線読出しライン１０４８をスイッチ１０４６によ
りリセットする。そのリセット電位は、上記スイッチ１
０４６に接続されている電源により決定するが、その電
位をＶGND2とする。その後、１０４６のスイッチをＯＦ
Ｆし、ビット線読出しラインをフローティング状態にす
る。
ラインリセット） ビット線読出しライン１０４８をスイッチ１０４６によ
りリセットする。そのリセット電位は、上記スイッチ１
０４６に接続されている電源により決定するが、その電
位をＶGND2とする。その後、１０４６のスイッチをＯＦ
Ｆし、ビット線読出しラインをフローティング状態にす
る。
【０２３８】 （５）読出し動作その５（ビット線の選択） ビット線順次選択信号発生回路１０４４により、選択ビ
ット選択スイッチのゲートを高レベルとし、スイッチを
ＯＮ状態にし、ビット線読出しラインと接続する。今、
選択セルが書き込まれない場合、ビット線の容量をＣ
BIT 、読出しラインの容量をＣOUT とすると読出しライ
ンの電圧は
ット選択スイッチのゲートを高レベルとし、スイッチを
ＯＮ状態にし、ビット線読出しラインと接続する。今、
選択セルが書き込まれない場合、ビット線の容量をＣ
BIT 、読出しラインの容量をＣOUT とすると読出しライ
ンの電圧は
【０２３９】
【外２】 に収束する。
【０２４０】一方、選択セルが書き込まれており、絶縁
膜導通状態になっている場合は、この読出しラインはト
ランジスタを介して電源ＶDDと接続された状態にある。
したがって、読出しラインの電圧はＶDDに収束する。こ
の差により、書き込まれたセル（ビット）か書き込まれ
ていないかが判明する。この電圧は、アンプ１０４７に
より検出する。以上の動作により読出しを行うわけであ
るが、書き込み状態の場合、読出しラインの電位がＶDD
に収束する時間が読出しスピードを決定する。大容量メ
モリになればなる程、ビット線及びビット線読出しライ
ンの容量は増大する。したがって、この大きな容量をい
かにドライブできるかがカギとなり微細でかつ高駆動能
力をもつ前出のトランジェスタ構造が極めて、有効とな
る。
膜導通状態になっている場合は、この読出しラインはト
ランジスタを介して電源ＶDDと接続された状態にある。
したがって、読出しラインの電圧はＶDDに収束する。こ
の差により、書き込まれたセル（ビット）か書き込まれ
ていないかが判明する。この電圧は、アンプ１０４７に
より検出する。以上の動作により読出しを行うわけであ
るが、書き込み状態の場合、読出しラインの電位がＶDD
に収束する時間が読出しスピードを決定する。大容量メ
モリになればなる程、ビット線及びビット線読出しライ
ンの容量は増大する。したがって、この大きな容量をい
かにドライブできるかがカギとなり微細でかつ高駆動能
力をもつ前出のトランジェスタ構造が極めて、有効とな
る。
【０２４１】本実施例で、グランド電位を２種類設け、
動作を行ったのは読出し動作時に、絶縁膜が破壊されな
いためである。つまり読出し動作時に絶縁膜の両端に印
加される電位差を書き込み時より小さく設定している。
動作を行ったのは読出し動作時に、絶縁膜が破壊されな
いためである。つまり読出し動作時に絶縁膜の両端に印
加される電位差を書き込み時より小さく設定している。
【０２４２】次に、本発明の実施例１５の製造方法につ
いて図６４乃至図６８を用いて説明する。図６４、図６
５、図６６、図６７は図６０に相当する断面図、図６８
は図６２に対応する。
いて図６４乃至図６８を用いて説明する。図６４、図６
５、図６６、図６７は図６０に相当する断面図、図６８
は図６２に対応する。
【０２４３】まず、準備されたＰ型シリコン基板１０１
２表面にボロンのイオン注入を行い、約９００℃でイオ
ン注入層の不純物の活性化を行う。ｐ+高濃度層１０１
３形成後、本ウエハを洗浄し、エピタキシャル成長装置
に入れ、シランの還元により、表面に形成されている自
然酸化膜を除去し、８５０℃という低温によりＰ層が２
μｍ、Ｐ- 層１０２１が０．５μｍになるように連続的
に成長させる。低温エピにより不純物のわき上がりは抑
制され、ｐ+ −Ｐ、Ｐ−Ｐ- は急峻な結合が得られ、ｐ
+ 層の濃度は１０19ｃｍ-3、Ｐ層の濃度は１０17ｃ
ｍ-3、Ｐ- 層の濃度は１０16ｃｍ-3程となる。本ウエハ
を熱酸化し、約２５０Åのシリコン酸化膜１０６０を形
成し、さらにその上部に気相化学堆積法（ＣＶＤ）によ
り、２５０Åのシリコン窒化膜１０６１を堆積した（図
６４）。
２表面にボロンのイオン注入を行い、約９００℃でイオ
ン注入層の不純物の活性化を行う。ｐ+高濃度層１０１
３形成後、本ウエハを洗浄し、エピタキシャル成長装置
に入れ、シランの還元により、表面に形成されている自
然酸化膜を除去し、８５０℃という低温によりＰ層が２
μｍ、Ｐ- 層１０２１が０．５μｍになるように連続的
に成長させる。低温エピにより不純物のわき上がりは抑
制され、ｐ+ −Ｐ、Ｐ−Ｐ- は急峻な結合が得られ、ｐ
+ 層の濃度は１０19ｃｍ-3、Ｐ層の濃度は１０17ｃ
ｍ-3、Ｐ- 層の濃度は１０16ｃｍ-3程となる。本ウエハ
を熱酸化し、約２５０Åのシリコン酸化膜１０６０を形
成し、さらにその上部に気相化学堆積法（ＣＶＤ）によ
り、２５０Åのシリコン窒化膜１０６１を堆積した（図
６４）。
【０２４４】次に、このウエハをトランジスタ形成領域
を残して、レジストをマスクとして、上記シリコン窒化
膜１０６１、上記シリコン酸化膜１０６０更にはＰ- 層
１０２１、Ｐ層１０１６の各Ｓｉエピ層まで、反応性異
方性エッチングにより、垂直にエッチング除去する。エ
ッチングによる溝の終端はＰ層もしくは、Ｐ+ 層中であ
れば良く、その制御は、デバイス特性上厳密には要求さ
れない。これも、本構造の１つの利点の１つとなってい
る。次に、パターニングに使用したレジストをハクリ
し、洗浄後、再度Ｓｉが露出している表面に約２５０Å
のシリコン酸化膜１０６２を形成する。その後、ＣＶＤ
により、上記表面全体にシリコン窒化膜を堆積させ、異
方性シリコン窒化膜エッチにより図６５に示すように底
面１０６３シリコン窒化膜のみ除去する。この場合柱状
Ｓｉの上部のシリコン窒化膜１０６４は２層から形成さ
れているため残されることになる（図６５）。
を残して、レジストをマスクとして、上記シリコン窒化
膜１０６１、上記シリコン酸化膜１０６０更にはＰ- 層
１０２１、Ｐ層１０１６の各Ｓｉエピ層まで、反応性異
方性エッチングにより、垂直にエッチング除去する。エ
ッチングによる溝の終端はＰ層もしくは、Ｐ+ 層中であ
れば良く、その制御は、デバイス特性上厳密には要求さ
れない。これも、本構造の１つの利点の１つとなってい
る。次に、パターニングに使用したレジストをハクリ
し、洗浄後、再度Ｓｉが露出している表面に約２５０Å
のシリコン酸化膜１０６２を形成する。その後、ＣＶＤ
により、上記表面全体にシリコン窒化膜を堆積させ、異
方性シリコン窒化膜エッチにより図６５に示すように底
面１０６３シリコン窒化膜のみ除去する。この場合柱状
Ｓｉの上部のシリコン窒化膜１０６４は２層から形成さ
れているため残されることになる（図６５）。
【０２４５】次に、約９００℃でパイロジェネリック酸
化を行い、シリコン窒化膜が形成されていない表面のみ
選択的に酸化する。このプロセスにより図６６に示すよ
うにフィールド酸化膜１０１４が形成される。このフィ
ールド酸化工程により、シリコン柱下部は１０６５に示
すように変形するが、変形した領域は、Ｐ層１０１６も
しくは、ｐ+ 層１０１３から成り、この変形の影響はな
い（図６６）。
化を行い、シリコン窒化膜が形成されていない表面のみ
選択的に酸化する。このプロセスにより図６６に示すよ
うにフィールド酸化膜１０１４が形成される。このフィ
ールド酸化工程により、シリコン柱下部は１０６５に示
すように変形するが、変形した領域は、Ｐ層１０１６も
しくは、ｐ+ 層１０１３から成り、この変形の影響はな
い（図６６）。
【０２４６】次に、選択酸化に用いたシリコン窒化膜１
０６６と、その下地のパッド酸化膜１０６７を除去し、
露出したＳｉ表面を洗浄後、ゲート酸化膜１０２２を熱
酸化により形成する。さらにＰｏｌｙＳｉ及びＷ（タン
グステン）を連続的に堆積し、その後Ｗ表面より、ボロ
ンのイオン注入及びアニールによりｐ+ 型ポリシリコン
とＷ1-X ＳｉX とＷとからなるゲート電極を形成する。
このタイプのトランジスタ動作は、対応するゲート間距
離が０．１μｍとなっているためチャネル部のポテンシ
ャルを全体的にゲート電位によりコントロールし、ＯＮ
−ＯＦＦさせるものである。したがって、従来のＭＯＳ
ＦＥＴよりもしきい値が低くなるがｐ+層１０６８によ
り、しきい値を高めている。又ゲート電極上部がＷメタ
ル１０６９からなりワード線の低抵抗化を実現してい
る。
０６６と、その下地のパッド酸化膜１０６７を除去し、
露出したＳｉ表面を洗浄後、ゲート酸化膜１０２２を熱
酸化により形成する。さらにＰｏｌｙＳｉ及びＷ（タン
グステン）を連続的に堆積し、その後Ｗ表面より、ボロ
ンのイオン注入及びアニールによりｐ+ 型ポリシリコン
とＷ1-X ＳｉX とＷとからなるゲート電極を形成する。
このタイプのトランジスタ動作は、対応するゲート間距
離が０．１μｍとなっているためチャネル部のポテンシ
ャルを全体的にゲート電位によりコントロールし、ＯＮ
−ＯＦＦさせるものである。したがって、従来のＭＯＳ
ＦＥＴよりもしきい値が低くなるがｐ+層１０６８によ
り、しきい値を高めている。又ゲート電極上部がＷメタ
ル１０６９からなりワード線の低抵抗化を実現してい
る。
【０２４７】このゲート電極をパターニング後、このゲ
ートをマスクにｎ+ 層を拡散し、ソース層１０３０、ド
レイン層１０１７を形成する。
ートをマスクにｎ+ 層を拡散し、ソース層１０３０、ド
レイン層１０１７を形成する。
【０２４８】次に図６７に示すように、層間絶縁層１０
１５が平坦化し形成される。この平坦化はたとえばテト
ラエチルオルソシリケート（ＴＥＯＳ）の堆積とエッチ
バックとを組み合わすことによって実現できる。
１５が平坦化し形成される。この平坦化はたとえばテト
ラエチルオルソシリケート（ＴＥＯＳ）の堆積とエッチ
バックとを組み合わすことによって実現できる。
【０２４９】次に、図６８に示すようにソース領域１０
３０のみコンタクト穴１０７０をあける。このコンタク
ト穴のみＳｉ表面が露出しており、ＬＰＣＶＤでこのコ
ンタクト穴の領域のみｐ+ 層４００Å〜８００Åを形成
する。その後、電源用及びビット線用配線を成膜し、パ
ターニングし、パシベーション膜を形成し、本セル構造
が形成される。本図に示す通り、電源の取り出しは、ｎ
+ ドレイン領域：１０１７より取り出され、これはこの
ドレイン領域左右にあるメモリセル２つ分を共有してい
るものである。
３０のみコンタクト穴１０７０をあける。このコンタク
ト穴のみＳｉ表面が露出しており、ＬＰＣＶＤでこのコ
ンタクト穴の領域のみｐ+ 層４００Å〜８００Åを形成
する。その後、電源用及びビット線用配線を成膜し、パ
ターニングし、パシベーション膜を形成し、本セル構造
が形成される。本図に示す通り、電源の取り出しは、ｎ
+ ドレイン領域：１０１７より取り出され、これはこの
ドレイン領域左右にあるメモリセル２つ分を共有してい
るものである。
【０２５０】この説明においては、ｎ型ＭＯＳＦＥＴに
対して説明したが、ｐ型ＭＯＳＦＥＴに対しても導電型
を考慮し、同様の工程で作製可能なので説明は省略す
る。したがって周辺回路はｎ型ＭＯＳＦＥＴとｐ型ＭＯ
ＳＦＥＴより成るＣＭＯＳ構成により作製できる。
対して説明したが、ｐ型ＭＯＳＦＥＴに対しても導電型
を考慮し、同様の工程で作製可能なので説明は省略す
る。したがって周辺回路はｎ型ＭＯＳＦＥＴとｐ型ＭＯ
ＳＦＥＴより成るＣＭＯＳ構成により作製できる。
【０２５１】以上、説明したように本発明の実施例はｐ
ｎ接合の破壊、非破壊状態により、導通、非導通状態を
形成し、従来のＤＲＡＭやＥ2 ＰＲＯＭと異なり、わず
かな蓄積されたチャージを読出す方式ではないため、微
細化が進んだ場合でも高Ｓ／Ｎの読出しが可能になる。
又、この読出しには新構造のトランジスタを採用し、微
細でかつ高い駆動能力特性をもっているため、高集積、
高速読出しが実現できる。
ｎ接合の破壊、非破壊状態により、導通、非導通状態を
形成し、従来のＤＲＡＭやＥ2 ＰＲＯＭと異なり、わず
かな蓄積されたチャージを読出す方式ではないため、微
細化が進んだ場合でも高Ｓ／Ｎの読出しが可能になる。
又、この読出しには新構造のトランジスタを採用し、微
細でかつ高い駆動能力特性をもっているため、高集積、
高速読出しが実現できる。
【０２５２】さらに、２メモリセルで１電源を有する形
のメモリセル構造をとっているため、さらなる高集積化
が実現できる。
のメモリセル構造をとっているため、さらなる高集積化
が実現できる。
【０２５３】（実施例１６）次に本発明の実施例１６に
ついて図６９を用いて説明する。図５８と同等の箇所に
関しては同一番号で示し説明は省略する。
ついて図６９を用いて説明する。図５８と同等の箇所に
関しては同一番号で示し説明は省略する。
【０２５４】実施例１５の構成と異なる点は、図６９に
示されるようにメモリセルの電源の取り出しを電源ライ
ン１００３の左右に配置し、２メモリセルで１電源ライ
ンを有する構造から、４メモリセルで１電源ラインを有
する構造に変えた点である。
示されるようにメモリセルの電源の取り出しを電源ライ
ン１００３の左右に配置し、２メモリセルで１電源ライ
ンを有する構造から、４メモリセルで１電源ラインを有
する構造に変えた点である。
【０２５５】したがって今までセル個数が２ｎ個に対し
て電源ライン１ラインを配置していたものがセル個数が
４ｎ個に対して電源ライン１ラインを配置すれば良く、
電源ラインに必要とした配線を省くことが可能となる。
これにより、このメモリセルの小チップ化、高集積化が
実現できる。また、ここでの電源ライン１００３、１０
０３′はＡ１系配線で形成されており、本メモリセルの
配線抵抗も十分低くできる。
て電源ライン１ラインを配置していたものがセル個数が
４ｎ個に対して電源ライン１ラインを配置すれば良く、
電源ラインに必要とした配線を省くことが可能となる。
これにより、このメモリセルの小チップ化、高集積化が
実現できる。また、ここでの電源ライン１００３、１０
０３′はＡ１系配線で形成されており、本メモリセルの
配線抵抗も十分低くできる。
【０２５６】（実施例１７）次に本発明の実施例１７に
ついて図７０乃至図７２を用いて説明する。図５８及び
図６２と同等の箇所については同一番号で示し、説明は
省略する。
ついて図７０乃至図７２を用いて説明する。図５８及び
図６２と同等の箇所については同一番号で示し、説明は
省略する。
【０２５７】ここで、１０８０は電源ラインのＡ１系配
線、１０８１は基板ｎ+ 層とのコンタクト部、１０８２
は基板ｎ+ 層と電源ラインであるＡ１系配線とのコンタ
クト部、１０８３は基板上に形成されたＳｉ酸化膜であ
る。１０８４は基板に形成されたｎ+ 層である。
線、１０８１は基板ｎ+ 層とのコンタクト部、１０８２
は基板ｎ+ 層と電源ラインであるＡ１系配線とのコンタ
クト部、１０８３は基板上に形成されたＳｉ酸化膜であ
る。１０８４は基板に形成されたｎ+ 層である。
【０２５８】本実施例においては図７０、図７２に示す
ように電源ライン１００３はｎ+ 層１０８４により形成
され、最終的にコンタクト１０８２によりＡ１配線に引
き出される。ここにおいてｎ+ 層により電源ラインを設
けることにより実施例１のようにＡ１系配線を電源ライ
ンとして設けることが必要がなくなり、そのＡ１配線分
だけパターンレイアウトを省くことができ、高集積化が
可能となる。また任意のメモリセルを１単価として電源
をＡ１系配線で引き出すことが可能となり、パターン設
計の自由度を増すことができる。
ように電源ライン１００３はｎ+ 層１０８４により形成
され、最終的にコンタクト１０８２によりＡ１配線に引
き出される。ここにおいてｎ+ 層により電源ラインを設
けることにより実施例１のようにＡ１系配線を電源ライ
ンとして設けることが必要がなくなり、そのＡ１配線分
だけパターンレイアウトを省くことができ、高集積化が
可能となる。また任意のメモリセルを１単価として電源
をＡ１系配線で引き出すことが可能となり、パターン設
計の自由度を増すことができる。
【０２５９】さらに、図７２に示すようにドレイン領域
１０１７にＡ１配線を接続し、電源ラインに接続するこ
とも可能である。本図の場合、電源ライン１０１８は酸
化膜１０８３の存在により配線容量が低減でき、および
配線抵抗を低減させることができ、メモリトランジスタ
の高速化が実現できる。
１０１７にＡ１配線を接続し、電源ラインに接続するこ
とも可能である。本図の場合、電源ライン１０１８は酸
化膜１０８３の存在により配線容量が低減でき、および
配線抵抗を低減させることができ、メモリトランジスタ
の高速化が実現できる。
【０２６０】（実施例１８）次に、本発明実施例１８に
ついて図７３を用いて説明する。図６２と同等の箇所に
ついては同一記号で示し、説明は省略する。
ついて図７３を用いて説明する。図６２と同等の箇所に
ついては同一記号で示し、説明は省略する。
【０２６１】ここで、１０８１は基板ｎ+ 層とのコンタ
クト部、１０８４は基板に形成されたｎ+ 層、１０８５
は電源ラインに通じるＡ１配線、１０８６は電源ライン
のＡ１系配線である。１０８７はメモリセルドレインと
電源ラインＡ１とのコンタクト部。
クト部、１０８４は基板に形成されたｎ+ 層、１０８５
は電源ラインに通じるＡ１配線、１０８６は電源ライン
のＡ１系配線である。１０８７はメモリセルドレインと
電源ラインＡ１とのコンタクト部。
【０２６２】本実施例においては、図７３に示すように
メモリセルのドレイン部１０１７はＡ１系金属によって
埋め込まれ、最終的に電源ライン１０８６に引き出され
る。本実施例の特徴は、各メモリセルトランジスタの各
々のドレインを共通Ａ１配線で接続し、そのＡ１配線を
電源ラインとして引き出すことにより、電源ラインをＡ
１系配線のみで形成し、それにより電源ラインの配線抵
抗を最小限にすることが可能となったことである。ここ
で特記すべきことは、電源ラインに通じるＡ１配線１０
８５、及び電源ラインのＡ１配線を形成するとき、ジメ
チルアルミニウムハイドライドとＨ2 とを用いたＣＶＤ
法を使用し、Ａ１系配線材料を埋め込んで配線形成して
いる点である。
メモリセルのドレイン部１０１７はＡ１系金属によって
埋め込まれ、最終的に電源ライン１０８６に引き出され
る。本実施例の特徴は、各メモリセルトランジスタの各
々のドレインを共通Ａ１配線で接続し、そのＡ１配線を
電源ラインとして引き出すことにより、電源ラインをＡ
１系配線のみで形成し、それにより電源ラインの配線抵
抗を最小限にすることが可能となったことである。ここ
で特記すべきことは、電源ラインに通じるＡ１配線１０
８５、及び電源ラインのＡ１配線を形成するとき、ジメ
チルアルミニウムハイドライドとＨ2 とを用いたＣＶＤ
法を使用し、Ａ１系配線材料を埋め込んで配線形成して
いる点である。
【０２６３】以上のように電源ライン形成時にＡ１−Ｃ
ＶＤ技術を使用することにより、電源ラインの配線抵抗
を最小限にとどめることが可能となり、メモリセルトラ
ンジスタの高速化が実現できる。
ＶＤ技術を使用することにより、電源ラインの配線抵抗
を最小限にとどめることが可能となり、メモリセルトラ
ンジスタの高速化が実現できる。
【０２６４】以上説明した実施例１５〜１８によれば、
ｐｎ接合等メモリ要素の破壊、非破壊状態により導通、
非導通状態を形成し、高いＳ／Ｎで書き込まれた信号を
読み出すことができ、低エラーレート、信頼性の高いメ
モリが実現できる。
ｐｎ接合等メモリ要素の破壊、非破壊状態により導通、
非導通状態を形成し、高いＳ／Ｎで書き込まれた信号を
読み出すことができ、低エラーレート、信頼性の高いメ
モリが実現できる。
【０２６５】さらに、電源ラインを複数のメモリセルト
ランジスタで共通化することにより、また配線材料に低
抵抗の材料を使用することにより、本メモリの高集積
化、高速化が実現できる効果を有する。
ランジスタで共通化することにより、また配線材料に低
抵抗の材料を使用することにより、本メモリの高集積
化、高速化が実現できる効果を有する。
【図１】従来の半導体メモリの一例を説明する為の模式
図である。
図である。
【図２】従来の半導体メモリの別の例を説明する為の模
式図である。
式図である。
【図３】従来のトランジスタの一例を説明する為の模式
的断面図である。
的断面図である。
【図４】従来のトランジスタの一例を説明する為の模式
的斜視図である。
的斜視図である。
【図５】従来のトランジスタの一例を説明する為の模式
的上面図である。
的上面図である。
【図６】従来のトランジスタの一例を説明する為の模式
的断面図である。
的断面図である。
【図７】従来のトランジスタの一例を説明する為の模式
的断面図である。
的断面図である。
【図８】本発明の参考例１による半導体メモリの模式的
上面図である。
上面図である。
【図９】図８におけるＸ1 Ｘ1 ′線による模式的断面で
ある。
ある。
【図１０】図８におけるＸ2 Ｘ2 ′線による模式的断面
である。
である。
【図１１】図８におけるＸ3 Ｘ3 ′線による模式的断面
である。
である。
【図１２】図８におけるＹＹ′線による模式的断面であ
る。
る。
【図１３】参考例１による半導体メモリの回路構成図で
ある。
ある。
【図１４】参考例１による半導体メモリの製造工程を説
明する為の模式図である。
明する為の模式図である。
【図１５】参考例１による半導体メモリの製造工程を説
明する為の模式図である。
明する為の模式図である。
【図１６】参考例１による半導体メモリの製造工程を説
明する為の模式図である。
明する為の模式図である。
【図１７】参考例１による半導体メモリの製造工程を説
明する為の模式図である。
明する為の模式図である。
【図１８】参考例１による半導体メモリの製造工程を説
明する為の模式図である。
明する為の模式図である。
【図１９】本発明の参考例２による半導体メモリの模式
的断面図である。
的断面図である。
【図２０】参考例２による半導体メモリの模式的断面図
である。
である。
【図２１】参考例２による半導体メモリの模式的断面図
である。
である。
【図２２】参考例２による半導体メモリの模式的断面図
である。
である。
【図２３】本発明の参考例３による半導体メモリの模式
的断面図である。
的断面図である。
【図２４】本発明の参考例４による半導体メモリの模式
的上面図である。
的上面図である。
【図２５】図２４におけるＸ1 Ｘ1 ′線による模式的断
面である。
面である。
【図２６】図２４におけるＹ1 Ｙ1 ′線による模式的断
面である。
面である。
【図２７】本発明の参考例５による半導体メモリの模式
的上面図である。
的上面図である。
【図２８】図２７におけるＸ1 Ｘ1 ′線による模式的断
面である。
面である。
【図２９】図２７におけるＸ3 Ｘ3 ′線による模式的断
面である。
面である。
【図３０】本発明の参考例６による半導体装置の製造工
程を説明する為の模式図である。
程を説明する為の模式図である。
【図３１】参考例６による半導体装置の製造工程を説明
する為の模式図である。
する為の模式図である。
【図３２】本発明の実施例１によるトランジスタの模式
的上面図である。
的上面図である。
【図３３】本発明の実施例１によるトランジスタの模式
的断面図である。
的断面図である。
【図３４】実施例１によるトランジスタの製造工程を説
明する為の模式図である。
明する為の模式図である。
【図３５】実施例２によるトランジスタの模式的断面図
である。
である。
【図３６】実施例３によるトランジスタの模式的断面図
である。
である。
【図３７】本発明の実施例４による半導体装置の模式的
上面図である。
上面図である。
【図３８】本発明の実施例４による半導体装置の模式的
断面図である。
断面図である。
【図３９】本発明の実施例５による半導体メモリの回路
構成図である。
構成図である。
【図４０】実施例５による半導体メモリの模式的断面図
である。
である。
【図４１】実施例６による半導体メモリの上面図であ
る。
る。
【図４２】実施例６による半導体メモリの断面図であ
る。
る。
【図４３】実施例６による半導体メモリの断面図であ
る。
る。
【図４４】本発明による半導体メモリの一例を示す回路
構成図である。
構成図である。
【図４５】本発明の実施例７による半導体メモリの模式
的断面図である。
的断面図である。
【図４６】本発明の実施例８による半導体装置の製造方
法を説明する為の模式的断面図である。
法を説明する為の模式的断面図である。
【図４７】実施例８による半導体装置の模式的断面図で
ある。
ある。
【図４８】実施例８による半導体装置の模式的上面図で
ある。
ある。
【図４９】実施例８による半導体装置の模式的断面図で
ある。
ある。
【図５０】実施例８による半導体装置の模式的断面図で
ある。
ある。
【図５１】実施例９による半導体装置の製造工程を説明
する為の模式図である。
する為の模式図である。
【図５２】本発明の実施例１０による半導体装置の製造
工程を説明する為の模式図である。
工程を説明する為の模式図である。
【図５３】実施例１０による半導体装置の模式的上面図
である。
である。
【図５４】実施例１１による半導体装置の製造工程を説
明する為の模式図である。
明する為の模式図である。
【図５５】実施例１２による半導体装置の模式的上面図
である。
である。
【図５６】本発明の実施例１３による半導体装置の模式
的上面図である。
的上面図である。
【図５７】本発明の実施例１４による半導体装置を説明
する為の模式図である。
する為の模式図である。
【図５８】本発明の実施例１５による半導体メモリの模
式的上面図である。
式的上面図である。
【図５９】図５８におけるＸ1 Ｘ1 ′線による模式的断
面である。
面である。
【図６０】図５８におけるＸ2 Ｘ2 ′線による模式的断
面である。
面である。
【図６１】図５８におけるＸ3 Ｘ3 ′線による模式的断
面である。
面である。
【図６２】図５８におけるＹＹ′線による模式的断面で
ある。
ある。
【図６３】実施例１５による半導体メモリの回路構成図
である。
である。
【図６４】実施例１５による半導体メモリの製造工程を
説明する為の模式図である。
説明する為の模式図である。
【図６５】実施例１６による半導体メモリの製造工程を
説明する為の模式図である。
説明する為の模式図である。
【図６６】実施例１６による半導体メモリの製造工程を
説明する為の模式図である。
説明する為の模式図である。
【図６７】実施例１６による半導体メモリの製造工程を
説明する為の模式図である。
説明する為の模式図である。
【図６８】実施例１６による半導体メモリの製造工程を
説明する為の模式図である。
説明する為の模式図である。
【図６９】本発明の実施例１６による半導体メモリの模
式的上面図である。
式的上面図である。
【図７０】本発明の実施例１７による半導体メモリの模
式的上面図である。
式的上面図である。
【図７１】実施例１７による半導体メモリの模式的断面
図である。
図である。
【図７２】実施例１７による半導体メモリの模式的断面
図である。
図である。
【図７３】本発明の実施例１８による半導体装置の模式
的断面図である。
的断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/112 Ｈ０１Ｌ 29/78 ３０１Ｘ 27/115 ３７１ 29/78 29/788 29/792 (72)発明者 光地 哲伸 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (72)発明者 宮脇 守 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (56)参考文献 特開 昭63−314870（ＪＰ，Ａ) 特開 平２−87632（ＪＰ，Ａ) 特開 平２−234436（ＪＰ，Ａ) 特開 昭58−57746（ＪＰ，Ａ) 特開 平２−130852（ＪＰ，Ａ) 特開 平２−189976（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8246 G11C 17/08 H01L 21/8247 H01L 27/08 331 H01L 27/10 431 H01L 27/112 H01L 27/115 H01L 29/78 H01L 29/788 H01L 29/792
Claims (13)
- 【請求項１】 複数の主電極領域と、前記主電極領域の
間に設けられたチャネル領域と、ゲート絶縁膜を介して
前記チャネル領域を挟持する対向部分をもつゲート電極
と、前記チャネル領域に接して設けられた半導体領域
と、を具備する絶縁ゲート型トランジスタが、基体上に
形成されている半導体装置において、 前記複数の主電極領域は、前記基体上に設けられた下地
絶縁層上に、該下地絶縁層に接して設けられており、 前記半導体領域は、前記チャネル領域が前記下地絶縁層
に接しないように該チャネル領域の前記ゲート電極が設
けられていない面に接して設けられた、前記チャネル領
域と同じ導電型で且つ該チャネル領域より不純物濃度が
高い半導体からなる領域であり、 前記絶縁ゲート型トランジスタは、前記半導体領域が所
定の電位に保持された状態で動作することを特徴とする
半導体装置。 - 【請求項２】 前記複数の主電極領域の一方に電気的に
破壊可能なメモリ要素が設けられている請求項１に記載
の半導体装置。 - 【請求項３】 前記ゲート電極の対向部分に挟持された
前記チャネル領域の幅は、前記チャネル領域が全て空乏
化するように定めらている請求項１に記載の半導体装
置。 - 【請求項４】 前記チャネル領域における前記半導体領
域と接する面と反対の面側には、該チャネル領域と同じ
導電型で且つ該チャネル領域より不純物濃度の高い第２
の半導体領域が設けられており、 前記チャネル領域に流れるキヤリアの移動方向に垂直な
断面は、前記ゲート電極の対向部分と前記半導体領域と
前記第２の半導体領域とにより四方を囲まれた方形の断
面である請求項１乃至３に記載の半導体装置。 - 【請求項５】 前記チャネル領域と前記主電極領域との
間には、該主電極領域と同じ導電型で且つ該主電極領域
より不純物濃度の低い第3の半導体領域が設けられてい
る請求項1乃至３に記載の半導体装置。 - 【請求項６】 前記複数の主電極領域はソース及びドレ
インであり、キャリアが該ソース、ドレイン間を前記チ
ャネル領域を介して流れる方向と平行な方向に延びる電
源用配線が、設けられている請求項１乃至３に記載の半
導体装置。 - 【請求項７】 前記複数の主電極領域はソース及びドレ
インであり、キャリアが該ソース、ドレイン間を前記チ
ャネルを介して流れる方向と垂直な方向に延びる電源用
配線が、設けられている請求項１乃至３に記載の半導体
装置。 - 【請求項８】 請求項１に記載の半導体装置の製造方法
において、 前記基体として単結晶半導体基板を用意し、 前記単結晶半導体基板の表面を露出させる第1の開孔を
有し前記下地絶縁層となる第1の絶縁膜を、前記単結晶
半導体基板上に形成し、 前記第1の開孔の口径よりも大きな口径の第2の開孔を有
する第2の絶縁膜を前記第1の絶縁膜上に形成し、 前記第1及び第2の開孔により形成された凹部内に単結晶
半導体領域を形成し、前記単結晶半導体領域に前記主電
極領域と前記チャネル領域と前記半導体領域とを形成す
る半導体装置の製造方法。 - 【請求項９】 前記単結晶半導体領域を、固相エピタキ
シャル成長又は気相エピタキシャル成長により形成する
請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記第1の開孔上に前記チャネル領域
が配されるように、前記単結晶半導体領域に前記チャン
ネル領域と反対の導電型を得る為の不純物を導入して前
記主電極領域を形成する請求項８に記載の半導体装置の
製造方法。 - 【請求項１１】 前記単結晶半導体領域の形成前に前記
第２の開孔の側壁にポリシリコン又はアモルファスシリ
コン膜を形成する請求項８に記載の半導体装置の製造方
法。 - 【請求項１２】 第1の主電極領域と、第2の主電極領域
と、前記第1及び第2の主電極領域間にある第1のチャネ
ル領域と、前記第1のチャネル領域に対して第1のゲート
絶縁膜を介して設けられた第1のゲート電極と、第3の主
電極領域と、 前記第2及び第3の主電極領域間にある第2のチャネル領
域と、前記第2のチャネル領域に対して第2のゲート絶縁
膜を介して設けられた第2のゲート電極と、を有し、 前記第1、第2及び第3の主電極領域と前記第1及び第2の
チャンネル領域とが半導体基板表面部分に設けられた半
導体島領域に形成され、前記第1及び第2のゲート電極は
それぞれ前記第1及び第2のチャネル領域を挟持する対向
部分を有しているトランジスタを具備することを特徴と
する半導体装置。 - 【請求項１３】 前記トランジスタはマトリクス状に複
数設けられており、所定の行の前記第1のゲート電極を
共通に接続する第1行線と、所定の行の前記第2のゲート
電極を共通に接続する第2行線と、所定の列の前記第2の
主電極領域を共通に接続する第1列線と、所定の列の第1
及び第3の主電極領域を共通に接続する第2列線と、を有
する請求項１２に記載の半導体装置。
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| JP10685692A JP2851968B2 (ja) | 1991-04-26 | 1992-04-24 | 改良された絶縁ゲート型トランジスタを有する半導体装置及びその製造方法 |
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| JP3-97244 | 1991-04-26 | ||
| JP9724491 | 1991-04-26 | ||
| JP9725791 | 1991-04-26 | ||
| JP12950691 | 1991-05-31 | ||
| JP3-129506 | 1991-05-31 | ||
| JP10685692A JP2851968B2 (ja) | 1991-04-26 | 1992-04-24 | 改良された絶縁ゲート型トランジスタを有する半導体装置及びその製造方法 |
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-
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- 1992-04-24 JP JP10685692A patent/JP2851968B2/ja not_active Expired - Fee Related
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