JP3140948B2 - 半導体メモリ・アレイ - Google Patents
半導体メモリ・アレイInfo
- Publication number
- JP3140948B2 JP3140948B2 JP07195327A JP19532795A JP3140948B2 JP 3140948 B2 JP3140948 B2 JP 3140948B2 JP 07195327 A JP07195327 A JP 07195327A JP 19532795 A JP19532795 A JP 19532795A JP 3140948 B2 JP3140948 B2 JP 3140948B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- region
- oxide
- semiconductor
- isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 238000002955 isolation Methods 0.000 claims description 45
- 238000003860 storage Methods 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 38
- 238000009792 diffusion process Methods 0.000 claims description 23
- 239000002019 doping agent Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 22
- 230000003071 parasitic effect Effects 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 12
- 108091006146 Channels Proteins 0.000 description 11
- 238000002513 implantation Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 239000007943 implant Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000002131 composite material Substances 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
- C23C14/48—Ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Physics & Mathematics (AREA)
- Materials Engineering (AREA)
- General Physics & Mathematics (AREA)
- Mechanical Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、寄生電荷漏洩の少な
い、分離トレンチとノード・トレンチの合併構造を備え
る半導体メモリ構造、およびその製造方法に関する。
い、分離トレンチとノード・トレンチの合併構造を備え
る半導体メモリ構造、およびその製造方法に関する。
【０００２】
【従来技術】金属酸化物半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）は、共通のシリコン基板内で製作され
るが、電気的に互いに分離していなければならない。分
離さえしていれば、ＭＯＳＦＥＴを相互接続することに
よって特定の回路構成を作成することができる。
（ＭＯＳＦＥＴ）は、共通のシリコン基板内で製作され
るが、電気的に互いに分離していなければならない。分
離さえしていれば、ＭＯＳＦＥＴを相互接続することに
よって特定の回路構成を作成することができる。
【０００３】ＭＯＳＦＥＴは「自己分離している」と言
われている。すなわち、ソース基板とドレイン基板のｐ
ｎ接合が逆バイアスに保たれている限り、ドレイン電流
は、ゲートのチャネルを通ってソースからドレインに流
れる電流のみに起因する。しかし、金属酸化物半導体
（ＭＯＳ）トランジスタの相互接続に使用される導線
は、共通のシリコン基板内に寄生ＭＯＳトランジスタの
ゲートを形成することが多く、その下の酸化物が不要の
ゲート酸化物を形成する。したがって、ＭＯＳＦＥＴを
分離するには、フィールド領域中にチャネルが形成され
るのを防止する必要がある。これを実現する１つの方法
は、比較的厚いフィールド酸化物層を使用することであ
る。しかし、デバイスの大きさが縮小するにつれて、厚
いフィールド酸化物の領域は望ましくないものになる。
われている。すなわち、ソース基板とドレイン基板のｐ
ｎ接合が逆バイアスに保たれている限り、ドレイン電流
は、ゲートのチャネルを通ってソースからドレインに流
れる電流のみに起因する。しかし、金属酸化物半導体
（ＭＯＳ）トランジスタの相互接続に使用される導線
は、共通のシリコン基板内に寄生ＭＯＳトランジスタの
ゲートを形成することが多く、その下の酸化物が不要の
ゲート酸化物を形成する。したがって、ＭＯＳＦＥＴを
分離するには、フィールド領域中にチャネルが形成され
るのを防止する必要がある。これを実現する１つの方法
は、比較的厚いフィールド酸化物層を使用することであ
る。しかし、デバイスの大きさが縮小するにつれて、厚
いフィールド酸化物の領域は望ましくないものになる。
【０００４】別のトランジスタ分離技術は、基板内のフ
ィールド酸化物の下のドーパント・レベルを上げること
によって、寄生ゲートのターンオン電圧を上げるもので
ある。これは一般的にイオン注入により、当技術分野で
「フィールド分離領域」または「チャネル・ストップ領
域」と呼ばれるものを作成することによって実施され
る。フィールド酸化物とチャネル・ストップ領域を組み
合わせることによって、大部分のＰＭＯＳと、ＮＭＯ
Ｓ、および酸化物分離バイポーラ集積回路を適切に分離
することができる。しかし、ある種の応用分野ではチャ
ネル・ストップ領域を形成することは、欠点がないわけ
ではない。
ィールド酸化物の下のドーパント・レベルを上げること
によって、寄生ゲートのターンオン電圧を上げるもので
ある。これは一般的にイオン注入により、当技術分野で
「フィールド分離領域」または「チャネル・ストップ領
域」と呼ばれるものを作成することによって実施され
る。フィールド酸化物とチャネル・ストップ領域を組み
合わせることによって、大部分のＰＭＯＳと、ＮＭＯ
Ｓ、および酸化物分離バイポーラ集積回路を適切に分離
することができる。しかし、ある種の応用分野ではチャ
ネル・ストップ領域を形成することは、欠点がないわけ
ではない。
【０００５】たとえば図１および図２は、一般的に１０
で表した金属酸化物半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の１実施例を示すものであり、これは対向す
るソース領域１２とドレイン領域１４を備える。ソース
領域１２とドレイン領域１４は、トレンチ分離酸化物１
６によって互いに分離しており、その上を越えるゲート
１７から分離している。適切な遮断型の注入物が、トレ
ンチ酸化物１６の下の領域に配置され、基板２２内でチ
ャネル・ストップ領域２０を画定する。
で表した金属酸化物半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の１実施例を示すものであり、これは対向す
るソース領域１２とドレイン領域１４を備える。ソース
領域１２とドレイン領域１４は、トレンチ分離酸化物１
６によって互いに分離しており、その上を越えるゲート
１７から分離している。適切な遮断型の注入物が、トレ
ンチ酸化物１６の下の領域に配置され、基板２２内でチ
ャネル・ストップ領域２０を画定する。
【０００６】チャネル・ストップの注入濃度は、厚い寄
生酸化物ＭＯＳＦＥＴの形成を弱め、同時にソース／ド
レイン拡散の電気特性に与える影響を最小限に抑えるよ
うに選択する。しかしこれは困難である。なぜなら、チ
ャネル・ストップ領域の形成後に処理中に半導体ウェー
ハを加熱すると、注入物が拡散領域に向かって、あるい
はフィールド酸化物中に移動するからである。こうした
難点のために、チャネル・ストップ領域内のドーパント
濃度が制限される傾向がある。チャネル・ストップ領域
の１つの重要な応用例は、半導体メモリ・デバイスの形
成であった。
生酸化物ＭＯＳＦＥＴの形成を弱め、同時にソース／ド
レイン拡散の電気特性に与える影響を最小限に抑えるよ
うに選択する。しかしこれは困難である。なぜなら、チ
ャネル・ストップ領域の形成後に処理中に半導体ウェー
ハを加熱すると、注入物が拡散領域に向かって、あるい
はフィールド酸化物中に移動するからである。こうした
難点のために、チャネル・ストップ領域内のドーパント
濃度が制限される傾向がある。チャネル・ストップ領域
の１つの重要な応用例は、半導体メモリ・デバイスの形
成であった。
【０００７】集積回路使用の最近の急激な成長ととも
に、さまざまな種類の半導体メモリ・デバイスが開発さ
れた。本発明に関してより具体的には、さまざまな種類
の半導体トレンチと記憶コンデンサ構造を備えるメモリ
・デバイスが提唱されてきた。本発明は、当技術分野で
「分離トレンチとノード・トレンチの合併」（ＭＩＮ
Ｔ）構造と呼ばれる、ある特定の種類のメモリ構成に関
するものである。たとえば、「Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｔｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ
Ｗｉｔｈ Ｍｅｒｇｅｄ Ｉｓｏｌａｔｉｏｎ ａｎｄ
Ｎｏｄｅ Ｔｒｅｎｃｈ Ｃｏｎｓｔｒｕｃｔｉｏ
ｎ」という名称のＤ．ケニー（Ｋｅｎｎｅｙ）の関連米
国特許第４，８０１，９８８号を参照のこと。このよう
なデバイスを実際に製造することは、いまでも半導体製
造業界の重要な目標である。
に、さまざまな種類の半導体メモリ・デバイスが開発さ
れた。本発明に関してより具体的には、さまざまな種類
の半導体トレンチと記憶コンデンサ構造を備えるメモリ
・デバイスが提唱されてきた。本発明は、当技術分野で
「分離トレンチとノード・トレンチの合併」（ＭＩＮ
Ｔ）構造と呼ばれる、ある特定の種類のメモリ構成に関
するものである。たとえば、「Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｔｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ
Ｗｉｔｈ Ｍｅｒｇｅｄ Ｉｓｏｌａｔｉｏｎ ａｎｄ
Ｎｏｄｅ Ｔｒｅｎｃｈ Ｃｏｎｓｔｒｕｃｔｉｏ
ｎ」という名称のＤ．ケニー（Ｋｅｎｎｅｙ）の関連米
国特許第４，８０１，９８８号を参照のこと。このよう
なデバイスを実際に製造することは、いまでも半導体製
造業界の重要な目標である。
【０００８】
【発明が解決しようとする課題】本発明は、寄生電荷漏
洩が少ない半導体構造、特にトレンチ・キャパシタ型半
導体メモリ構造および製造方法を提供することを目指し
たものである。
洩が少ない半導体構造、特にトレンチ・キャパシタ型半
導体メモリ構造および製造方法を提供することを目指し
たものである。
【０００９】
【課題を解決するための手段】簡潔に要約すると、本発
明の半導体メモリ・アレイは、半導体基板と、半導体基
板内にアレイとして配置され、ワード線とビット線によ
ってアクセスされるメモリ・セルとを備える。各メモリ
・セルは、第１の拡散領域、ゲート領域および第２の拡
散領域を有する電界効果トランジスタと、この電界効果
トランジスタに隣接する電荷蓄積トレンチとを含む。半
導体基板には、電荷蓄積トレンチよりも浅い分離トレン
チが電荷蓄積トレンチに隣接して且つ電界効果トランジ
スタが形成されていない領域に形成されている。電荷蓄
積トレンチの上部と接する半導体基板領域に反転層が形
成されるのを制限するのに十分なドーパント濃度を有す
る注入層が電荷蓄積トレンチの上部と接する半導体基板
領域に形成される。
明の半導体メモリ・アレイは、半導体基板と、半導体基
板内にアレイとして配置され、ワード線とビット線によ
ってアクセスされるメモリ・セルとを備える。各メモリ
・セルは、第１の拡散領域、ゲート領域および第２の拡
散領域を有する電界効果トランジスタと、この電界効果
トランジスタに隣接する電荷蓄積トレンチとを含む。半
導体基板には、電荷蓄積トレンチよりも浅い分離トレン
チが電荷蓄積トレンチに隣接して且つ電界効果トランジ
スタが形成されていない領域に形成されている。電荷蓄
積トレンチの上部と接する半導体基板領域に反転層が形
成されるのを制限するのに十分なドーパント濃度を有す
る注入層が電荷蓄積トレンチの上部と接する半導体基板
領域に形成される。
【００１０】
【００１１】
【００１２】
【００１３】言い換えれば、本発明は、１つの態様にお
いて、トレンチ分離を有するＭＩＮＴ構成を備える改良
型メモリ構造と、より長い電荷蓄積容量を有する製造方
法を含む。蓄積容量を拡大することによって、セルのリ
フレッシュが行われる時間を長くすることができ、これ
によってメモリ・アレイ全体の電力消費量が減少する。
さらに、蓄積容量が長くなるために発生する熱エネルギ
ーの量が減少する。本明細書で提示する構造および方法
により、寄生漏洩をＭＩＮＴメモリ・アレイの生産レベ
ルの製造が現実的になるレベルにまで下げることができ
る。この方法は、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭなど
にも適用できる。
いて、トレンチ分離を有するＭＩＮＴ構成を備える改良
型メモリ構造と、より長い電荷蓄積容量を有する製造方
法を含む。蓄積容量を拡大することによって、セルのリ
フレッシュが行われる時間を長くすることができ、これ
によってメモリ・アレイ全体の電力消費量が減少する。
さらに、蓄積容量が長くなるために発生する熱エネルギ
ーの量が減少する。本明細書で提示する構造および方法
により、寄生漏洩をＭＩＮＴメモリ・アレイの生産レベ
ルの製造が現実的になるレベルにまで下げることができ
る。この方法は、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭなど
にも適用できる。
【００１４】本出願人は、分離トレンチとノード・トレ
ンチの合併構造を備えるメモリ・アレイ内で発生する寄
生漏洩機構を発見した。この漏洩機構は小さく、たとえ
ばメモリ・セルあたり１フェムトアンペアないし１ピコ
アンペア程度である。しかし、メモリ・アレイ内で、電
荷蓄積を長時間にわたって維持するという目標に対して
は大きな障害となる。漏洩経路は一旦確立すると、隣接
するビット線接点拡散領域と、蓄積ノードのソース拡散
領域またはドレイン拡散領域との間で蓄積ノード・トレ
ンチの近傍で、分離トレンチの下を延びることが発見さ
れている。要するに、このような反転層を防止するため
にフィールド分離領域に不純物が添加されるにもかかわ
らず、フィールド分離領域（つまりチャネル・ストップ
領域）において反転層を生成するのに十分な二重ゲーテ
ィング作用がある。これは、部分的には、フィールド分
離領域に使用されるドーピング濃度に対する現実的な制
約に起因する。
ンチの合併構造を備えるメモリ・アレイ内で発生する寄
生漏洩機構を発見した。この漏洩機構は小さく、たとえ
ばメモリ・セルあたり１フェムトアンペアないし１ピコ
アンペア程度である。しかし、メモリ・アレイ内で、電
荷蓄積を長時間にわたって維持するという目標に対して
は大きな障害となる。漏洩経路は一旦確立すると、隣接
するビット線接点拡散領域と、蓄積ノードのソース拡散
領域またはドレイン拡散領域との間で蓄積ノード・トレ
ンチの近傍で、分離トレンチの下を延びることが発見さ
れている。要するに、このような反転層を防止するため
にフィールド分離領域に不純物が添加されるにもかかわ
らず、フィールド分離領域（つまりチャネル・ストップ
領域）において反転層を生成するのに十分な二重ゲーテ
ィング作用がある。これは、部分的には、フィールド分
離領域に使用されるドーピング濃度に対する現実的な制
約に起因する。
【００１５】漏洩経路機構は、一旦確立すると、フィー
ルド分離領域内で浅い分離トレンチと深い蓄積トレンチ
の間を通過することが発見されている。通過するワード
線は、分離酸化物を横切るＦＥＴゲートとして動作し、
蓄積ノードは、それ自体のトレンチ酸化物を横切るゲー
トとして動作する。二重ゲーティングの強さは、メモリ
・セルのフィールド分離領域内で蓄積ノードに隣接して
分離トレンチの下に寄生反転を生成するようなものであ
る。本発明によれば、深いトレンチ側壁上の分離トレン
チの近傍に分離注入層を選択的に形成することによっ
て、新たに発見されたこの漏洩機構を制限する。
ルド分離領域内で浅い分離トレンチと深い蓄積トレンチ
の間を通過することが発見されている。通過するワード
線は、分離酸化物を横切るＦＥＴゲートとして動作し、
蓄積ノードは、それ自体のトレンチ酸化物を横切るゲー
トとして動作する。二重ゲーティングの強さは、メモリ
・セルのフィールド分離領域内で蓄積ノードに隣接して
分離トレンチの下に寄生反転を生成するようなものであ
る。本発明によれば、深いトレンチ側壁上の分離トレン
チの近傍に分離注入層を選択的に形成することによっ
て、新たに発見されたこの漏洩機構を制限する。
【００１６】この寄生漏洩機構は、蓄積ノードに隣接す
るメモリ・セル拡散領域が低電位にあり、隣接するビッ
ト線のビット線接点拡散領域が高電位にあって、ソース
からドレインへのバイアスが生じるときに確立される。
漏洩電流は、セルの蓄積ノードに低電圧があり、通過す
るワード線もたまたまやはり低電圧にあるとき、たとえ
ばアレイ内のセルの読出しや書込みを行うときに通過す
る。前述のとおり、この漏洩電流は、深い蓄積ノード
と、浅い分離トレンチと、通過するワード線とが交差す
る所で発生する。少なくとも現時点においては、二重ゲ
ートの一方だけが活動状態の低レベルである場合にの
み、寄生漏洩電流が問題にならないほど低いと考えられ
る。しかし、本発明は将来重要になるかもしれないその
ような状況にも対処する。
るメモリ・セル拡散領域が低電位にあり、隣接するビッ
ト線のビット線接点拡散領域が高電位にあって、ソース
からドレインへのバイアスが生じるときに確立される。
漏洩電流は、セルの蓄積ノードに低電圧があり、通過す
るワード線もたまたまやはり低電圧にあるとき、たとえ
ばアレイ内のセルの読出しや書込みを行うときに通過す
る。前述のとおり、この漏洩電流は、深い蓄積ノード
と、浅い分離トレンチと、通過するワード線とが交差す
る所で発生する。少なくとも現時点においては、二重ゲ
ートの一方だけが活動状態の低レベルである場合にの
み、寄生漏洩電流が問題にならないほど低いと考えられ
る。しかし、本発明は将来重要になるかもしれないその
ような状況にも対処する。
【００１７】次に図面を参照する。同一または類似の構
成要素は、各図面を通して共通の参照番号で示す。
成要素は、各図面を通して共通の参照番号で示す。
【００１８】ＭＩＮＴ構造を備える単純化したメモリ構
造を、図３ないし図６に部分的に示す。このメモリ構造
は、たとえば基板３０内に配置されたｎ型ウェル２９を
備える複合半導体基板２５内に形成された、深いトレン
チ・コンデンサ２８を含む。本明細書で提示する実施例
では、ｎ型ウェル２９はフィールド分離領域として機能
する。複合半導体基板の表面上に、ソース拡散領域３１
と、ドレイン拡散領域３２と、ゲート電極３４とを備え
るトランジスタが構成される。ソース拡散領域３１とド
レイン拡散領域３２は、浅い分離トレンチ３３によって
互いに分離され、ソース拡散領域とドレイン拡散領域の
上に配置された薄い絶縁層によってゲート電極３４から
分離されている。複合基板２５内に形成された深いトレ
ンチ・コンデンサは、たとえばポリシリコンなどによっ
て充填された薄い絶縁層２７のライニングを含む。フィ
ールド分離領域２９は、深いトレンチ・コンデンサを、
隣接する深いトレンチから分離し、このようなメモリ・
セルのアレイ内の他の構造からも分離する働きをする。
造を、図３ないし図６に部分的に示す。このメモリ構造
は、たとえば基板３０内に配置されたｎ型ウェル２９を
備える複合半導体基板２５内に形成された、深いトレン
チ・コンデンサ２８を含む。本明細書で提示する実施例
では、ｎ型ウェル２９はフィールド分離領域として機能
する。複合半導体基板の表面上に、ソース拡散領域３１
と、ドレイン拡散領域３２と、ゲート電極３４とを備え
るトランジスタが構成される。ソース拡散領域３１とド
レイン拡散領域３２は、浅い分離トレンチ３３によって
互いに分離され、ソース拡散領域とドレイン拡散領域の
上に配置された薄い絶縁層によってゲート電極３４から
分離されている。複合基板２５内に形成された深いトレ
ンチ・コンデンサは、たとえばポリシリコンなどによっ
て充填された薄い絶縁層２７のライニングを含む。フィ
ールド分離領域２９は、深いトレンチ・コンデンサを、
隣接する深いトレンチから分離し、このようなメモリ・
セルのアレイ内の他の構造からも分離する働きをする。
【００１９】先に一般的に論じたとおり、フィールド分
離領域２９が存在するにもかかわらず、トレンチ・コン
デンサ２８と、分離トレンチ酸化物３３の上方を通るポ
リシリコン・ワード線３４とに、たとえば接地電位に近
い低電圧が加わるとき、図３ないし図６のメモリ構造内
に寄生漏洩経路４０が生じることが発見されている。実
際に、ワード線３４とトレンチ・コンデンサ２８は、協
同して寄生ＦＥＴのターン・オン電圧を提供することに
よって、漏洩経路４０を確立する。この反転層４０の経
路は、ソース拡散領域３１から始まり、蓄積トレンチ２
８に隣接する分離トレンチ３３の側壁に沿って降りて、
その後、やはり蓄積トレンチに隣接する分離トレンチの
底に沿って進み、最後に分離トレンチ側壁を上がり、ド
レイン拡散領域３２で終わる。二重ゲーティング作用
は、厚い寄生酸化物のＦＥＴデバイスの閾値電圧を大幅
に下げることにより、ＭＩＮＴメモリ・デバイスの通常
の動作中にしばしば反転層４０を生じる可能性のあるこ
とが発見されている。本明細書に提示する構造および方
法は、デバイスの電荷移動特性に影響を与えることな
く、この漏洩経路を遮断するように設計されている。
離領域２９が存在するにもかかわらず、トレンチ・コン
デンサ２８と、分離トレンチ酸化物３３の上方を通るポ
リシリコン・ワード線３４とに、たとえば接地電位に近
い低電圧が加わるとき、図３ないし図６のメモリ構造内
に寄生漏洩経路４０が生じることが発見されている。実
際に、ワード線３４とトレンチ・コンデンサ２８は、協
同して寄生ＦＥＴのターン・オン電圧を提供することに
よって、漏洩経路４０を確立する。この反転層４０の経
路は、ソース拡散領域３１から始まり、蓄積トレンチ２
８に隣接する分離トレンチ３３の側壁に沿って降りて、
その後、やはり蓄積トレンチに隣接する分離トレンチの
底に沿って進み、最後に分離トレンチ側壁を上がり、ド
レイン拡散領域３２で終わる。二重ゲーティング作用
は、厚い寄生酸化物のＦＥＴデバイスの閾値電圧を大幅
に下げることにより、ＭＩＮＴメモリ・デバイスの通常
の動作中にしばしば反転層４０を生じる可能性のあるこ
とが発見されている。本明細書に提示する構造および方
法は、デバイスの電荷移動特性に影響を与えることな
く、この漏洩経路を遮断するように設計されている。
【００２０】分離トレンチとノード・トレンチの合併構
造を備えるメモリ・アレイを、図７ないし図９により詳
細に示す。これらの図をまとめて参照すると、アレイは
多数のビット線５２とワード線５６を含む。一例とし
て、ビット線５２はアルミニウム製とすることができ、
ワード線５６はポリシリコンとタングステン・シリサイ
ドを含むポリサイド複合体構造とすることができる。深
い蓄積ノードまたはトレンチ・コンデンサは、（たとえ
ば）基板の上面から１０ミクロンの深さを有することが
でき、基板領域３０内に酸化物−窒化物−酸化物（ＯＮ
Ｏ）誘電体を有し、ｎ型ウェル領域２９内に厚い酸化物
の環状部を有することができる。この両者を本明細書で
はトレンチ誘電体２７と呼ぶ。蓄積ノードの残りの部分
は、たとえばポリシリコンを含む。分離トレンチ３３
は、約０．５ミクロンの深さを有し、酸化物で充填され
る。トレンチ３３の機能は、アレイ内の隣接するビット
線５２同士を分離し、その間でのクロストークを防止す
ることである。
造を備えるメモリ・アレイを、図７ないし図９により詳
細に示す。これらの図をまとめて参照すると、アレイは
多数のビット線５２とワード線５６を含む。一例とし
て、ビット線５２はアルミニウム製とすることができ、
ワード線５６はポリシリコンとタングステン・シリサイ
ドを含むポリサイド複合体構造とすることができる。深
い蓄積ノードまたはトレンチ・コンデンサは、（たとえ
ば）基板の上面から１０ミクロンの深さを有することが
でき、基板領域３０内に酸化物−窒化物−酸化物（ＯＮ
Ｏ）誘電体を有し、ｎ型ウェル領域２９内に厚い酸化物
の環状部を有することができる。この両者を本明細書で
はトレンチ誘電体２７と呼ぶ。蓄積ノードの残りの部分
は、たとえばポリシリコンを含む。分離トレンチ３３
は、約０．５ミクロンの深さを有し、酸化物で充填され
る。トレンチ３３の機能は、アレイ内の隣接するビット
線５２同士を分離し、その間でのクロストークを防止す
ることである。
【００２１】図７ないし図９に示した構造を形成する方
法は、参照により本明細書に組み込まれる関連米国特許
第４８０１９８８号「Semiconductor Trench Capacitor
Cell With Merged Isolation and Node Trench Constr
uction」に出ている。しかし、本発明の実施に必要な情
報は下記に記述する。図３ないし図６の単純化したメモ
リ・セルの例に関する前記の説明と重複する点があるこ
とに留意されたい。
法は、参照により本明細書に組み込まれる関連米国特許
第４８０１９８８号「Semiconductor Trench Capacitor
Cell With Merged Isolation and Node Trench Constr
uction」に出ている。しかし、本発明の実施に必要な情
報は下記に記述する。図３ないし図６の単純化したメモ
リ・セルの例に関する前記の説明と重複する点があるこ
とに留意されたい。
【００２２】アレイ内の各メモリ・セルは、シリコンｐ
+基板３０内に形成されたｎ型ウェル２９内に配置され
る。深いトレンチは、セルのメモリ内容に対応する電荷
を蓄積するために作成される。このトレンチは、ｎ型ウ
ェル２９を貫通して基板３０中までエッチングされる。
深いトレンチは、やはり、ｐ+基板領域３０内ではＯＮ
Ｏ誘電体でライニングされ、ｎ型ウェル領域２９内では
厚い酸化物の環状部でライニングされる。この両者を本
明細書では誘電体２７と呼ぶ。ｐ+ポリシリコンは、深
いトレンチの内部を充填する。Ｐチャネル転送デバイス
１９は、ビット線５２に接続されたソース／ドレイン領
域５０と、ポリシリコン表面ストラップ５４によって蓄
積トレンチに接続されたもう１つのソース／ドレイン拡
散領域２３とを有する。層間酸化物（図示せず）が、基
板材料の上に付着され平坦化される。ビット線接点５１
が、層間酸化物中にエッチングされ、この穴はチタン・
タングステン（ＴｉＷ）で充填され平坦化される。最後
に、アルミニウムが付着されエッチングされて、ビット
線５２を形成する。
+基板３０内に形成されたｎ型ウェル２９内に配置され
る。深いトレンチは、セルのメモリ内容に対応する電荷
を蓄積するために作成される。このトレンチは、ｎ型ウ
ェル２９を貫通して基板３０中までエッチングされる。
深いトレンチは、やはり、ｐ+基板領域３０内ではＯＮ
Ｏ誘電体でライニングされ、ｎ型ウェル領域２９内では
厚い酸化物の環状部でライニングされる。この両者を本
明細書では誘電体２７と呼ぶ。ｐ+ポリシリコンは、深
いトレンチの内部を充填する。Ｐチャネル転送デバイス
１９は、ビット線５２に接続されたソース／ドレイン領
域５０と、ポリシリコン表面ストラップ５４によって蓄
積トレンチに接続されたもう１つのソース／ドレイン拡
散領域２３とを有する。層間酸化物（図示せず）が、基
板材料の上に付着され平坦化される。ビット線接点５１
が、層間酸化物中にエッチングされ、この穴はチタン・
タングステン（ＴｉＷ）で充填され平坦化される。最後
に、アルミニウムが付着されエッチングされて、ビット
線５２を形成する。
【００２３】図９に、反転層を備える漏洩経路４０を示
す。反転層は、蓄積トレンチの側壁の周辺の（かつ分離
トレンチ（図示せず）の下の）ソース／ドレイン拡散領
域５０から延びて、ソース／ドレイン拡散領域２３に至
る。この場合も、深いトレンチ・ポリシリコンと分離酸
化物の上を越えるワード線とによる二重ゲーティングの
ために、厚い寄生酸化物ＦＥＴデバイスの閾値電圧が十
分に低くなって、メモリ・セルの動作中にしばしば反転
漏洩経路が生じるようになり、その結果、深いトレンチ
・コンデンサ内に蓄積された電荷に悪影響を与える。
す。反転層は、蓄積トレンチの側壁の周辺の（かつ分離
トレンチ（図示せず）の下の）ソース／ドレイン拡散領
域５０から延びて、ソース／ドレイン拡散領域２３に至
る。この場合も、深いトレンチ・ポリシリコンと分離酸
化物の上を越えるワード線とによる二重ゲーティングの
ために、厚い寄生酸化物ＦＥＴデバイスの閾値電圧が十
分に低くなって、メモリ・セルの動作中にしばしば反転
漏洩経路が生じるようになり、その結果、深いトレンチ
・コンデンサ内に蓄積された電荷に悪影響を与える。
【００２４】先に指摘したとおり、本明細書で提示する
解決方法は、ある領域内の蓄積トレンチの側壁にドーパ
ント種を選択的に注入することによって、厚い寄生酸化
物ＦＥＴ漏洩を除去するようになっている。より具体的
には、通常の製造中に、深いトレンチをシリコン基板内
にエッチングで形成し、続いてこれらのトレンチの壁面
と底面に犠牲酸化物を成長させる。本発明によれば、ト
レンチの端壁において、犠牲酸化物を貫通してシリコン
基板中に浅い角度による注入を行う。典型的な注入角度
は３０〜５０度であり、ドーパントはたとえば基板表面
から２ミクロン以内の深さまで注入される。デバイスが
ｐチャネルである場合は、ヒ素やリンなど任意のｎ型材
料を使用する（つまり追加のｎ型不純物をｎ型ウェルに
添加する）。ｎ型チャネルのアレイが必要な場合は、ホ
ウ素やインジウムなどのｐ型材料をｐ型ウェルに注入す
る。このような選択的注入を達成するための１つの実施
例を、図１０ないし図１４を参照して下記に記述する。
解決方法は、ある領域内の蓄積トレンチの側壁にドーパ
ント種を選択的に注入することによって、厚い寄生酸化
物ＦＥＴ漏洩を除去するようになっている。より具体的
には、通常の製造中に、深いトレンチをシリコン基板内
にエッチングで形成し、続いてこれらのトレンチの壁面
と底面に犠牲酸化物を成長させる。本発明によれば、ト
レンチの端壁において、犠牲酸化物を貫通してシリコン
基板中に浅い角度による注入を行う。典型的な注入角度
は３０〜５０度であり、ドーパントはたとえば基板表面
から２ミクロン以内の深さまで注入される。デバイスが
ｐチャネルである場合は、ヒ素やリンなど任意のｎ型材
料を使用する（つまり追加のｎ型不純物をｎ型ウェルに
添加する）。ｎ型チャネルのアレイが必要な場合は、ホ
ウ素やインジウムなどのｐ型材料をｐ型ウェルに注入す
る。このような選択的注入を達成するための１つの実施
例を、図１０ないし図１４を参照して下記に記述する。
【００２５】まず最初に、図１０では、ｐ+基板３０と
ｐ-基板領域５７を備える複合基板の頂面に、酸化物６
１を熱成長させる。この熱酸化物は、たとえば厚さ１５
ナノメートルまで成長して、パッド酸化物６１を形成
し、シリコン基板とその上に形成される窒化物層６２の
間のバッファとして作用する。窒化物層６２は、厚さ１
６０ナノメートルまで形成させることができる。
ｐ-基板領域５７を備える複合基板の頂面に、酸化物６
１を熱成長させる。この熱酸化物は、たとえば厚さ１５
ナノメートルまで成長して、パッド酸化物６１を形成
し、シリコン基板とその上に形成される窒化物層６２の
間のバッファとして作用する。窒化物層６２は、厚さ１
６０ナノメートルまで形成させることができる。
【００２６】図１１では、酸化物付着ステップによっ
て、窒化物層６２の上にトレンチ・マスク・オーバレイ
６３を作成する。フォトレジスト付着による通常のパタ
ーン化と、フォトレジストの露光および現像によって、
必要なトレンチ・パターンを作成する。
て、窒化物層６２の上にトレンチ・マスク・オーバレイ
６３を作成する。フォトレジスト付着による通常のパタ
ーン化と、フォトレジストの露光および現像によって、
必要なトレンチ・パターンを作成する。
【００２７】図１２は、酸化物マスク６３（図１１）を
通したトレンチのエッチングの結果得られる構造を示
す。酸化物マスク６３は後で取り除かれた。この場合も
現在の典型的なトレンチの深さは、ｎ型ウェル２９を通
して基板３０の中まで１０マイクロメートル程度であ
る。トレンチ形成後、たとえば厚さ２０ナノメートルの
犠牲酸化物を、深いトレンチ内の側壁と底壁に沿って形
成させる。この犠牲酸化物は、トレンチ・スクリーン酸
化物６４（図１４）としても機能する。
通したトレンチのエッチングの結果得られる構造を示
す。酸化物マスク６３は後で取り除かれた。この場合も
現在の典型的なトレンチの深さは、ｎ型ウェル２９を通
して基板３０の中まで１０マイクロメートル程度であ
る。トレンチ形成後、たとえば厚さ２０ナノメートルの
犠牲酸化物を、深いトレンチ内の側壁と底壁に沿って形
成させる。この犠牲酸化物は、トレンチ・スクリーン酸
化物６４（図１４）としても機能する。
【００２８】本発明によるドーパント種注入の１つの実
施例は、図１３と図１４に最もよく示されている。この
注入において、追加のドーパントは角度をつけて蓄積ト
レンチの対向する端部中に注入される。これによって、
関連する分離トレンチの下の蓄積ノードの両端に分離注
入層が作成される。このドーパントは、電荷蓄積トレン
チの深さの５〜３０％の範囲の深さに注入され、好まし
くは、蓄積トレンチの対向する端部の上部にのみ、たと
えば２マイクロメートルの深さまで注入される。このド
ーパントは、前述の反転層４０の確立を妨げるのに十分
であり、かつ深いトレンチ内にこれから形成すべきポリ
シリコンの電荷移動特性には影響を与えない濃度であ
る。角度をつけた注入によって、ここに示すように選択
的にドーパントを配置することができる。たとえば、半
導体ウェーハの表面に対して５０度の傾斜角度で、１．
２５ Ｅ１２/ｃｍ2のヒ素を１４０ＫｅＶで注入する
と、トレンチの端壁上に薄いｎ型ヒ素分離層７０を作成
することができる。ウェーハを注入ごとに１８０度回転
させると、対向する両側の端壁に注入できる。
施例は、図１３と図１４に最もよく示されている。この
注入において、追加のドーパントは角度をつけて蓄積ト
レンチの対向する端部中に注入される。これによって、
関連する分離トレンチの下の蓄積ノードの両端に分離注
入層が作成される。このドーパントは、電荷蓄積トレン
チの深さの５〜３０％の範囲の深さに注入され、好まし
くは、蓄積トレンチの対向する端部の上部にのみ、たと
えば２マイクロメートルの深さまで注入される。このド
ーパントは、前述の反転層４０の確立を妨げるのに十分
であり、かつ深いトレンチ内にこれから形成すべきポリ
シリコンの電荷移動特性には影響を与えない濃度であ
る。角度をつけた注入によって、ここに示すように選択
的にドーパントを配置することができる。たとえば、半
導体ウェーハの表面に対して５０度の傾斜角度で、１．
２５ Ｅ１２/ｃｍ2のヒ素を１４０ＫｅＶで注入する
と、トレンチの端壁上に薄いｎ型ヒ素分離層７０を作成
することができる。ウェーハを注入ごとに１８０度回転
させると、対向する両側の端壁に注入できる。
【００２９】図１３の記号「ｘ」によって示されるよう
に、転送デバイスの電気特性に与える影響を最小限にす
るため、蓄積トレンチの長い方の側壁部分には注入を行
わないことが好ましい。注入中に、パッドの窒化物層６
２は注入マスクとして働き、シリコンの頂面への注入を
防止する。ｐ領域（ｎ型ウェル）２９中への注入は自己
位置合せされるが、ｐ+基板領域３０中には注入されな
いように注入角度を選択する。注入はトレンチ・スクリ
ーン酸化物６４を通して行われる。トレンチ・スクリー
ン酸化物６４は、不純物を濾過してシリコン基板に届か
ないようにする有利な機能がある。後続の加工ステップ
において、メモリ・セル領域内のｐ領域にリンを逆注入
して、従来のｎ型ウェル２９を作成し、厚い酸化物ＦＥ
Ｔの漏洩とラッチアップを基本的に防止することができ
る。薄い分離層７０が形成された後、ＭＩＮＴメモリ・
アレイの製造のための周知の方法を続行する。
に、転送デバイスの電気特性に与える影響を最小限にす
るため、蓄積トレンチの長い方の側壁部分には注入を行
わないことが好ましい。注入中に、パッドの窒化物層６
２は注入マスクとして働き、シリコンの頂面への注入を
防止する。ｐ領域（ｎ型ウェル）２９中への注入は自己
位置合せされるが、ｐ+基板領域３０中には注入されな
いように注入角度を選択する。注入はトレンチ・スクリ
ーン酸化物６４を通して行われる。トレンチ・スクリー
ン酸化物６４は、不純物を濾過してシリコン基板に届か
ないようにする有利な機能がある。後続の加工ステップ
において、メモリ・セル領域内のｐ領域にリンを逆注入
して、従来のｎ型ウェル２９を作成し、厚い酸化物ＦＥ
Ｔの漏洩とラッチアップを基本的に防止することができ
る。薄い分離層７０が形成された後、ＭＩＮＴメモリ・
アレイの製造のための周知の方法を続行する。
【００３０】
【発明の効果】言い換えれば、本発明は、１つの態様に
おいて、ＭＩＮＴの構成と改良型のメモリ構造と、より
長い電荷蓄積容量を有する製造方法を含む。蓄積容量を
拡大することにより、セルのリフレッシュが行われる時
間を長くすることができ、これによってメモリ・アレイ
全体の電力消費量が減少する。さらに、蓄積容量が長く
なるために熱エネルギーの量が減少する。本明細書で提
示する構造および方法により、寄生漏洩をＭＩＮＴのＤ
ＲＡＭアレイの生産レベルの製造が現実的になるレベル
にまで下げることができる。さらにこの方法は、ＤＲＡ
Ｍ、ＳＲＡＭ、ＥＰＲＯＭなどにも適用できる。
おいて、ＭＩＮＴの構成と改良型のメモリ構造と、より
長い電荷蓄積容量を有する製造方法を含む。蓄積容量を
拡大することにより、セルのリフレッシュが行われる時
間を長くすることができ、これによってメモリ・アレイ
全体の電力消費量が減少する。さらに、蓄積容量が長く
なるために熱エネルギーの量が減少する。本明細書で提
示する構造および方法により、寄生漏洩をＭＩＮＴのＤ
ＲＡＭアレイの生産レベルの製造が現実的になるレベル
にまで下げることができる。さらにこの方法は、ＤＲＡ
Ｍ、ＳＲＡＭ、ＥＰＲＯＭなどにも適用できる。
【図１】従来のＭＯＳＦＥＴレイアウトの平面図であ
る。
る。
【図２】図１のＭＯＳＦＥＴを線２−２に沿って切断し
た立面断面図である。
た立面断面図である。
【図３】本明細書で識別される寄生漏洩経路を示す、分
離トレンチとノード・トレンチの合併（ＭＩＮＴ）構造
を備える半導体メモリ構造の単純化した部分透視図であ
る。
離トレンチとノード・トレンチの合併（ＭＩＮＴ）構造
を備える半導体メモリ構造の単純化した部分透視図であ
る。
【図４】図３の半導体メモリ構造の平面図である。
【図５】図４の半導体メモリ構造を線５−５に沿って切
断した立面断面図である。
断した立面断面図である。
【図６】図４の半導体メモリ構造を線６−６に沿って切
断した立面断面図である。
断した立面断面図である。
【図７】本明細書で識別される寄生漏洩経路を示す、分
離トレンチとノード・トレンチの合併構造を備えるダイ
ナミックＲＡＭ（ＤＲＡＭ）アレイの平面図である。
離トレンチとノード・トレンチの合併構造を備えるダイ
ナミックＲＡＭ（ＤＲＡＭ）アレイの平面図である。
【図８】図７のダイナミック・ランダム・アクセス・メ
モリ・アレイを線８−８に沿って切断した切開透視図で
ある。
モリ・アレイを線８−８に沿って切断した切開透視図で
ある。
【図９】図７のダイナミック・ランダム・アクセス・メ
モリ・アレイを線９−９に沿って切断した切開透視図で
ある。
モリ・アレイを線９−９に沿って切断した切開透視図で
ある。
【図１０】本発明による製造プロセスの説明に有用な半
導体構造の立面断面図である。
導体構造の立面断面図である。
【図１１】酸化物マスク形成後の図１０の半導体構造の
立面断面図である。
立面断面図である。
【図１２】深い基板トレンチとトレンチ・スクリーン酸
化物の形成後の図１１の半導体構造の立面断面図であ
る。
化物の形成後の図１１の半導体構造の立面断面図であ
る。
【図１３】電荷蓄積トレンチの両側の端部における分離
注入層（「ｘ」で示す）の配置を示す、ＭＩＮＴ構成の
メモリ構造用の本発明による電荷蓄積トレンチの平面図
である。
注入層（「ｘ」で示す）の配置を示す、ＭＩＮＴ構成の
メモリ構造用の本発明による電荷蓄積トレンチの平面図
である。
【図１４】半導体構造の電界分離領域に、追加の化学種
を角度をつけて注入して分離注入層を作成する様子を示
す、図１３の電荷蓄積トレンチの部分断面立面図であ
る。
を角度をつけて注入して分離注入層を作成する様子を示
す、図１３の電荷蓄積トレンチの部分断面立面図であ
る。
２５ 複合基板 ２７ 絶縁層 ２８ トレンチ・コンデンサ ２９ 電界分離領域 ３０ 基板 ３１ ソース拡散領域 ３２ ドレイン拡散領域 ３３ 浅いトレンチ ３４ ゲート電極 ４０ 漏洩経路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デーヴィッド・キース・ロイド アメリカ合衆国05403 バーモント州サ ウス・バーリントン エルソム・パーク ウエイ ５ (72)発明者 マシュー・パッジ アメリカ合衆国05482 バーモント州シ ェルバーン フォールズ・ロード 94 アパートメント ナンバー ５ (56)参考文献 特開 昭63−258060（ＪＰ，Ａ) 特開 昭63−181460（ＪＰ，Ａ) 特開 平７−202027（ＪＰ，Ａ) 特開 昭62−213273（ＪＰ，Ａ) 特開 平４−243160（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項１】半導体基板と、 前記半導体基板内にアレイとして配置され、ワード線と
ビット線によってアクセスされるメモリ・セルとを備
え、 各前記メモリ・セルが、 第１の拡散領域、ゲート領域および第２の拡散領域を有
する電界効果トランジスタと、 前記電界効果トランジスタに隣接する電荷蓄積トレンチ
とを含み、 前記半導体基板には、前記電荷蓄積トレンチよりも浅い
分離トレンチが前記電荷蓄積トレンチに隣接して且つ前
記電界効果トランジスタが形成されていない領域に形成
されている半導体メモリ・アレイにおいて、 前記電荷蓄積トレンチの上部と接する前記半導体基板の
領域に反転層が形成されるのを制限するのに十分なドー
パント濃度を有する注入層が前記電荷蓄積トレンチの上
部と接する前記半導体基板の領域に形成されていること
を特徴とする半導体メモリア・レイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US285480 | 1988-12-16 | ||
| US08/285,480 US5448090A (en) | 1994-08-03 | 1994-08-03 | Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864785A JPH0864785A (ja) | 1996-03-08 |
| JP3140948B2 true JP3140948B2 (ja) | 2001-03-05 |
Family
ID=23094420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07195327A Expired - Fee Related JP3140948B2 (ja) | 1994-08-03 | 1995-07-31 | 半導体メモリ・アレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5448090A (ja) |
| EP (1) | EP0696058A2 (ja) |
| JP (1) | JP3140948B2 (ja) |
| KR (1) | KR0147500B1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0123751B1 (ko) * | 1993-10-07 | 1997-11-25 | 김광호 | 반도체장치 및 그 제조방법 |
| US5539229A (en) * | 1994-12-28 | 1996-07-23 | International Business Machines Corporation | MOSFET with raised STI isolation self-aligned to the gate stack |
| KR970053902A (ko) * | 1995-12-30 | 1997-07-31 | 김광호 | 공정시간 단축형 반도체 제조방법 |
| DE19609678C2 (de) | 1996-03-12 | 2003-04-17 | Infineon Technologies Ag | Speicherzellenanordnung mit streifenförmigen, parallel verlaufenden Gräben und vertikalen MOS-Transistoren und Verfahren zu deren Herstellung |
| US5824580A (en) * | 1996-07-30 | 1998-10-20 | International Business Machines Corporation | Method of manufacturing an insulated gate field effect transistor |
| US5721448A (en) * | 1996-07-30 | 1998-02-24 | International Business Machines Corporation | Integrated circuit chip having isolation trenches composed of a dielectric layer with oxidation catalyst material |
| US5757059A (en) * | 1996-07-30 | 1998-05-26 | International Business Machines Corporation | Insulated gate field effect transistor |
| JP2956635B2 (ja) | 1997-02-04 | 1999-10-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6025224A (en) * | 1997-03-31 | 2000-02-15 | Siemens Aktiengesellschaft | Device with asymmetrical channel dopant profile |
| KR100464383B1 (ko) * | 1997-05-26 | 2005-02-28 | 삼성전자주식회사 | 트렌치소자분리를이용한반도체장치 |
| US6037231A (en) * | 1997-11-21 | 2000-03-14 | Winbond Electronics Corporation | Method for forming a MOS structure having sidewall source/drain and embedded gate |
| US6107153A (en) * | 1998-01-26 | 2000-08-22 | Texas Instruments -Acer Incorporated | Method of forming a trench capacitor for a DRAM cell |
| DE19807920A1 (de) * | 1998-02-25 | 1999-09-02 | Siemens Ag | Speicherzellenanordnung und entsprechendes Herstellungsverfahren |
| US6479368B1 (en) | 1998-03-02 | 2002-11-12 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device having a shallow trench isolating region |
| US6312997B1 (en) * | 1998-08-12 | 2001-11-06 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
| US6194229B1 (en) * | 1999-01-08 | 2001-02-27 | Micron Technology, Inc. | Method for improving the sidewall stoichiometry of thin film capacitors |
| US6268228B1 (en) * | 1999-01-27 | 2001-07-31 | International Business Machines Corporation | Electrical mask identification of memory modules |
| US6316806B1 (en) * | 1999-03-31 | 2001-11-13 | Fairfield Semiconductor Corporation | Trench transistor with a self-aligned source |
| US6521493B1 (en) * | 2000-05-19 | 2003-02-18 | International Business Machines Corporation | Semiconductor device with STI sidewall implant |
| US6440793B1 (en) * | 2001-01-10 | 2002-08-27 | International Business Machines Corporation | Vertical MOSFET |
| US6936887B2 (en) * | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| US6894343B2 (en) * | 2001-05-18 | 2005-05-17 | Sandisk Corporation | Floating gate memory cells utilizing substrate trenches to scale down their size |
| US6784505B2 (en) * | 2002-05-03 | 2004-08-31 | Fairchild Semiconductor Corporation | Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique |
| US6756303B1 (en) * | 2002-07-31 | 2004-06-29 | Advanced Micro Devices, Inc. | Diffusion barrier and method for its production |
| DE10240893A1 (de) * | 2002-09-04 | 2004-03-18 | Infineon Technologies Ag | Verfahren zur Herstellung von SONOS-Speicherzellen, SONOS-Speicherzelle und Speicherzellenfeld |
| TWI235481B (en) * | 2002-12-17 | 2005-07-01 | Nanya Technology Corp | Memory device with vertical transistors and deep trench capacitors and fabricating method thereof |
| US6949445B2 (en) * | 2003-03-12 | 2005-09-27 | Micron Technology, Inc. | Method of forming angled implant for trench isolation |
| KR100554836B1 (ko) * | 2003-06-30 | 2006-03-03 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR100950749B1 (ko) * | 2003-07-09 | 2010-04-05 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 형성방법 |
| US7387942B2 (en) * | 2003-12-09 | 2008-06-17 | Promos Technologies Inc. | Substrate isolation in integrated circuits |
| WO2005065179A2 (en) * | 2003-12-19 | 2005-07-21 | Third Dimension (3D) Semiconductor, Inc. | Method of manufacturing a superjunction device |
| US7319259B2 (en) * | 2004-11-15 | 2008-01-15 | International Business Machines Corporation | Structure and method for accurate deep trench resistance measurement |
| US7294543B2 (en) * | 2006-03-22 | 2007-11-13 | International Business Machines Corporation | DRAM (Dynamic Random Access Memory) cells |
| US7727856B2 (en) * | 2006-12-24 | 2010-06-01 | Chartered Semiconductor Manufacturing, Ltd. | Selective STI stress relaxation through ion implantation |
| US7776688B2 (en) * | 2007-08-08 | 2010-08-17 | Spansion Llc | Use of a polymer spacer and Si trench in a bitline junction of a flash memory cell to improve TPD characteristics |
| KR102235612B1 (ko) | 2015-01-29 | 2021-04-02 | 삼성전자주식회사 | 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법 |
| US11049932B2 (en) * | 2018-12-20 | 2021-06-29 | Globalfoundries U.S. Inc. | Semiconductor isolation structures comprising shallow trench and deep trench isolation |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3873371A (en) * | 1972-11-07 | 1975-03-25 | Hughes Aircraft Co | Small geometry charge coupled device and process for fabricating same |
| JPS5272585A (en) * | 1975-12-15 | 1977-06-17 | Toshiba Corp | Production of semiconductor device |
| JPS5927543A (ja) * | 1982-08-06 | 1984-02-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61202426A (ja) * | 1985-03-05 | 1986-09-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61258468A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPS62142318A (ja) * | 1985-12-17 | 1987-06-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4801988A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Semiconductor trench capacitor cell with merged isolation and node trench construction |
| EP0283964B1 (en) * | 1987-03-20 | 1994-09-28 | Nec Corporation | Dynamic random access memory device having a plurality of improved one-transistor type memory cells |
| JPH076440B2 (ja) * | 1987-07-20 | 1995-01-30 | 株式会社日立製作所 | 内燃機関の制御方法 |
| JPH0770617B2 (ja) * | 1989-05-15 | 1995-07-31 | 株式会社東芝 | 半導体記憶装置 |
| US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
| US5248894A (en) * | 1989-10-03 | 1993-09-28 | Harris Corporation | Self-aligned channel stop for trench-isolated island |
| US5112762A (en) * | 1990-12-05 | 1992-05-12 | Anderson Dirk N | High angle implant around top of trench to reduce gated diode leakage |
| US5240874A (en) * | 1992-10-20 | 1993-08-31 | Micron Semiconductor, Inc. | Semiconductor wafer processing method of forming channel stops and method of forming SRAM circuitry |
-
1994
- 1994-08-03 US US08/285,480 patent/US5448090A/en not_active Expired - Lifetime
-
1995
- 1995-03-24 US US08/409,790 patent/US5498564A/en not_active Expired - Fee Related
- 1995-07-13 EP EP95480089A patent/EP0696058A2/en not_active Withdrawn
- 1995-07-31 JP JP07195327A patent/JP3140948B2/ja not_active Expired - Fee Related
- 1995-08-02 KR KR1019950023806A patent/KR0147500B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0864785A (ja) | 1996-03-08 |
| EP0696058A2 (en) | 1996-02-07 |
| US5498564A (en) | 1996-03-12 |
| KR0147500B1 (ko) | 1998-08-01 |
| US5448090A (en) | 1995-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3140948B2 (ja) | 半導体メモリ・アレイ | |
| US6383860B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3431734B2 (ja) | Ｓｏｉ形電界効果トランジスタおよびその製造方法 | |
| US5504027A (en) | Method for fabricating semiconductor memory devices | |
| KR100458772B1 (ko) | 반도체 디바이스 및 그 형성 방법 | |
| US6025224A (en) | Device with asymmetrical channel dopant profile | |
| US6989560B2 (en) | Semiconductor device and method of fabricating the same | |
| US20060049467A1 (en) | Body-tied-to-source MOSFETs with asymmetrical source and drain regions and methods of fabricating the same | |
| JP2002222873A (ja) | 改良たて型ｍｏｓｆｅｔ | |
| KR100306931B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| US6396113B1 (en) | Active trench isolation structure to prevent punch-through and junction leakage | |
| US6593610B2 (en) | Memory cell arrays | |
| JP2851968B2 (ja) | 改良された絶縁ゲート型トランジスタを有する半導体装置及びその製造方法 | |
| US5945715A (en) | Semiconductor memory device having a memory cell region and a peripheral circuit region and method of manufacturing the same | |
| US5990528A (en) | Thin film transistor with titanium nitride or refractory metal gate in SRAM device serving as source/drain contact electrode of an independent FET | |
| JP2689923B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000174225A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4084041B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0374848A (ja) | 半導体装置及びその製造方法 | |
| JP2006041513A (ja) | 半導体装置 | |
| JPS63252467A (ja) | 半導体メモリ装置 | |
| JPH0595093A (ja) | 半導体記憶装置 | |
| JPS63207173A (ja) | 半導体装置の製造方法 | |
| JPH10189769A (ja) | 半導体装置およびその製造方法 | |
| JPH08274276A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |