DE19807920A1 - Speicherzellenanordnung und entsprechendes Herstellungsverfahren - Google Patents

Description

Die vorliegende Erfindung betrifft eine Speicherzellenanord­ nung mit einer Vielzahl von in einem Halbleitersubstrat vor­ gesehenen Speicherzellen mit in Längsrichtung in der Hauptfläche des Halbleitersubstrats parallel verlaufenden Bitleitungsgräben, in deren Böden jeweils ein erstes leiten­ des Gebiet vorgesehen ist, in deren Kronen jeweils ein zwei­ tes leitendes Gebiet vom gleichen Leitungstyp wie das erste leitende Gebiet vorgesehen ist und in deren Wänden jeweils ein dazwischenliegendes Kanalgebiet vorgesehen ist, und mit in Querrichtung entlang der Hauptfläche des Halbleiter­ substrats durch bestimmte Bitleitungsgräben verlaufenden Wortleitungen zur Ansteuerung von dort vorgesehenen Transi­ storen.

Obwohl auf Speicher aus einem beliebigen Grundmaterial an­ wendbar, werden die vorliegende Erfindung sowie die ihr zu­ grundeliegende Problematik in bezug auf einen Speicher auf Siliziumbasis erläutert.

Anfänglich basierten die Speicherzellenanordnungen überwie­ gend auf planaren Konzepten. Unter der Vorgabe einer ständig größer werdenden Packungsdichte ist es zunächst für MaskROM- Anwendungen (Festwertspeicher) und später für Speicher mit wahlfreiem Zugriff (RAM-Speicher) vorgeschlagen worden, die Zellfläche des Speichers durch das Einbringen paralleler Längsgräben zu falten und somit die Projektion der Zellfläche auf die Waferoberfläche um bis zu 50% zu reduzieren.

Die DE 195 10 042 offenbart eine Festwertspeicherzellanord­ nung, bei der die Speicherzellen in parallel verlaufenden Zeilen angeordnet sind, wobei Längsgräben vorgesehen sind, die im wesentlichen parallel zu den Zeilen verlaufen. Die Zeilen sind dabei jeweils abwechselnd auf der Hauptfläche zwischen benachbarten Längsgräben und auf dem Boden der Längsgräben angeordnet. Isolationsstrukturen sind zu gegen­ seitigen Isolation der Speicherzellen, die jeweils einen MOS- Transistor umfassen, vorgesehen. Quer zu den Zeilen verlaufen Wortleitungen, die jeweils mit den Gates von in unterschied­ lichen Zeilen angeordneten MOS-Transistoren verbunden sind. Hierbei ist der minimale Platzbedarf pro Speicherzelle theo­ retisch 2F², wobei F die minimale Strukturgröße der Techno­ logie ist.

Aus der DE 195 14 834 ist eine Festwertspeicherzellanordnung bekannt, die erste Speicherzellen mit einem vertikalen MOS- Transistor und zweite Speicherzellen ohne einen vertikalen MOS-Transistor aufweist. Die Speicherzellen sind entlang ge­ genüberliegenden Flanken von streifenförmigen, parallel ver­ laufenden Isolationsgräben angeordnet. Werden Breite und Ab­ stand der Isolationsgräben gleich groß gewählt, so ist der minimale Platzbedarf pro Speicherzelle theoretisch 2F², wobei F die minimale Strukturgröße der Technologie ist.

Die der vorliegenden Erfindung zugrundeliegende Problematik besteht darin, daß bei solchen Zellenanordnungen mit Lei­ tungsgebieten, die parallel zu den Längsgräben alternierend auf den Grabenkronen und den Grabenböden verlaufen, wobei die Wortleitungen mit bestimmtem Abstand zueinander senkrecht dazu verlaufen, das Silizium an den Grabenwänden zwischen den Wortleitungen nicht durch Gateelektroden abgedeckt ist. Bei Vorhandensein von Ladungen in den Isolationsoxiden, Spacer­ oxiden oder anderen Schichten, die im weiteren Fertigungspro­ zeß davor abgeschieden werden, kann sich dort ein Kanal bil­ den, der zu inakzeptablen Leckströmen zwischen den leitenden Gebieten auf den Grabenkronen und Grabenböden führt.

Es wurde versucht, dieses Problem dadurch zu lösen, daß eine hohe Grunddotierung des Siliziums im Zellenfeld vorgesehen wird. Dies hat jedoch üblicherweise nachteilige Auswirkungen auf die vertikalen Bauelemente. Weiterhin wurde eine Minimie­ rung der Ladungsdichte in den Oxiden angestrebt, was die ent­ sprechenden Prozesse verteuert und nicht zuverlässig von vor­ neherein kontrollierbar ist.

Die der vorliegenden Erfindung zugrundeliegende Aufgabe be­ steht also allgemein darin, eine einfach und zuverlässig her­ stellbare Speicherzellenanordnung sowie ein entsprechendes Herstellungsverfahren anzugeben, wobei diese Leckströme ohne größeren Prozeßaufwand deutlich reduzierbar sind.

Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Speicherzellenanordnung sowie das in Anspruch 5 angegebene Herstellungsverfahren gelöst.

Die erfindungsgemäße Speicherzellenanordnung weist gegenüber den bekannten Speicherzellenanordnungen den Vorteil auf, daß die Leckströme an den betreffenden Grabenwänden deutlich re­ duziert werden können, ohne daß der Prozeß wesentlich aufwen­ diger ist. Die vertikalen Bauelemente sind bei dem erfin­ dungsgemäßen Herstellungsverfahren im wesentlichen durch die bereits aufgebrachten Wortleitungen geschützt, wenn dafür ge­ sorgt wird, daß die Implantationsrichtung in einer Ebene liegt, die die Mitte der Wortleitungen im wesentlichen senk­ recht durchsetzt. Mit anderen Worten sollte die Implanta­ tionsrichtung derart gewählt sein, daß im wesentlichen kein Dotierstoff unter die Wortleitungen in die bereits herge­ stellten vertikalen Bauelemente, d. h. Transistoren, gelangen kann. Zudem sollten ggfs. empfindliche periphere oder planare Bauelemente geschützt werden.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht allgemein darin, daß in die Grabenwände der Bitleitungsgrä­ ben, welche zwischen den Wortleitungen liegen, ein zusätzli­ cher Dotierstoff eingebracht ist, um dort die entsprechende Transistor-Einsatzspannung zur Unterdrückung von Leckströmen zu erhöhen.

In den jeweiligen Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen der in Anspruch 1 angege­ benen Speicherzellenanordnung bzw. des in Anspruch 5 angege­ benen Herstellungsverfahrens.

Gemäß einer bevorzugten Weiterbildung werden zur Einbringung des zusätzlichen Dotierstoffs zwei Implantationen durchge­ führt, welche in entgegengesetzte Richtungen gegen die Verti­ kale zur Hauptfläche des Halbleitersubstrats geneigt sind. Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Implantieren auf selbstjustierende Art und Weise bezüglich der bereits vorhandenen Wortleitungen. Dies hat den Vorteil, daß auf eine Maskierung der Wortleitungen verzichtet werden kann und somit der Zusatzaufwand sehr gering ist.

Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Implantieren in einer eigenen Fotoebene. Diese eigene Foto­ ebene sollte zumindest periphere und/oder planare Bauelemente schützen, auf die die zusätzlichen Implantationen nachteilige Auswirkungen haben könnten.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er­ läutert.

Es zeigen:

Fig. 1 eine Aufsicht auf ein Zellenfeld gemäß einer Aus­ führungsform der erfindungsgemäßen Speicherzellen­ anordnung;

Fig. 2 eine vertikale Querschnittsansicht des Zellenfelds entlang der Linie A-A' von Fig. 1; und

Fig. 3 eine vertikale Querschnittsansicht des Zellenfelds entlang der Linie B-B' von Fig. 1.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.

Fig. 1 ist eine Aufsicht auf ein Zellenfeld gemäß einer Aus­ führungsform der erfindungsgemäßen Speicherzellenanordnung. In Fig. 1 bezeichnen 1a-1d Bitleitungsgräben, 2a-2c Wort­ leitungen, 3a-3c freiliegende Sreifen zwischen den Wortlei­ tungen 2a bis 2c, 10 ein Halbleitersubstrat, S eine Speicher­ zelle und F die minimale Strukturbreite.

Das Zellenfeld von Fig. 1 weist eine Vielzahl von in einem Halbleitersubstrat 10 vorgesehenen direkt aneinander angren­ zenden Speicherzellen auf, wobei aus Übersichtlichkeitsgrün­ den nur die Speicherzelle S bezeichnet ist. In Längsrichtung in der Hauptfläche des Halbleitersubstrats 10 verlaufen par­ allel zueinander die Bitleitungsgräben 1a-1d, in deren Böden jeweils eine untere Bitleitung (15a-15d in Fig. 2 und 3) vor­ gesehen ist. In den Kronen der Bitleitungsgräben 1a-1d ist jeweils eine obere Bitleitung (20a-20d in Fig. 2 und 3) vor­ gesehen, und in den Wänden der Bitleitungsgräben 1a-1d ist jeweils ein Kanalgebiet vorgesehen, nämlich das zwischen den unteren Bitleitungen und den oberen Bitleitungen liegende je­ weilige Gebiet.

In Querrichtung A-A' entlang der Hauptfläche des Halbleiter­ substrats 10 durch bestimmte Bitleitungsgräben 1a-1d hindurch verlaufen zumindest nach unten isolierte Wortleitungen 2a-2c zur Ansteuerung der entsprechenden Transistoren der Speicher­ zellen, deren Aufbau im Zusammenhang mit Fig. 2 näher erläu­ tert wird.

Im folgenden werden die Dimensionsverhältnisse beim Zellen­ feld gemäß dieser Ausführungsform der erfindungsgemäßen Spei­ cherzellenanordnung näher erläutert. Die Sohlen der Bitlei­ tungsgräben 1a-1d, die Kronen der Bitleitungsgräben 1a-1d und die Wortleitungen 2a-2c sowie die Streifen 3a-3c zwischen den Wortleitungen weisen jeweils eine minimale Strukturbreite F auf. Jede Speicherzelle S nimmt somit einen Bereich von 2F² ein.

Fig. 2 ist eine vertikale Querschnittsansicht des Zellenfelds entlang der Linie A-A' von Fig. 1.

In Fig. 2 bezeichnen 10 ein Halbleitersubstrat, 15a-15d die unteren Bitleitungen, 20a-20e die oberen Bitleitungen, 55 die obere Isolation der oberen Bitleitungen 20a-20e gegen­ über den Wortleitungen 2a-2c, 22 ein Gateoxid und 16 ein iso­ lierendes Grabenfüllmaterial.

Wie aus Fig. 2 ersichtlich, sind die Speicherzellen jeweils an gegenüberliegenden Wänden der Bitleitungsgräben 1a-1d an­ geordnet. Dabei umfassen die Speicherzellen erste Speicher­ zellen (z. B. in den Bitleitungsgräben 1a, 1c, 1d), in denen ein erster logischer Wert gespeichert ist und die mindestens einen vertikalen Transistor aufweisen. Dieser vertikale Tran­ sistor ist dadurch realisiert, daß sich die Wortleitung in den Graben über das entsprechende Kanalgebiet als Gatekontakt erstreckt. Zwischen den jeweiligen Gatekontakten und den Ka­ nalgebieten ist dabei die Gateoxidschicht 22 vorgesehen. Wei­ terhin umfassen die Speicherzellen zweite Speicherzellen (z. B. in dem Bitleitungsgraben 1b), in denen ein zweiter lo­ gischer Wert gespeichert ist und die keinen vertikalen Tran­ sistor aufweisen.

Fig. 3 ist eine vertikale Querschnittsansicht des Zellenfelds entlang der Linie B-B' von Fig. 1.

Wie Fig. 3 entnehmbar, weisen die Streifen zwischen den Wort­ leitungen 2a-2c ein nicht durch Gates abgedecktes Siliziumge­ biet auf, das hinsichtlich ungewollter Leckströme zwischen den Grabenkronen und den Grabenböden gefährdet ist, nämlich beispielsweise von Ladungen in einem später darauf abzuschei­ dendem Oxid.

Hier setzt die vorliegende Erfindung an. Zweckmäßigerweise nach der Gatestackstrukturierung wird ein der Wannendotierung im Zellenfeld entsprechender Dotierstoff, z. B. Bor im Fall einer p-Wanne, großflächig in die Grabenwände der Bitlei­ tungsgräben 1a-1d, welche zwischen den Wortleitungen 2a-2c liegen, zusätzlich eingebracht, um dort die entsprechende Transistor-Einsatzspannung dieser offenliegenden Siliziumge­ biete zur Unterdrückung von Leckströmen zu erhöhen.

Dies geschieht durch Implantieren I1, I2 des zusätzlichen Do­ tierstoffs in die Grabenwände, welche zwischen den Wortlei­ tungen verlaufen, wobei die Implantationsrichtung dabei in einer zu den Wortleitungen senkrechten Ebene und soweit wie möglich gegen die Vertikale geneigt ist, um eine hohe Projek­ tion der Flächendosis auf die vertikalen Grabenwände ohne zu starke Abschattung durch die Stegkanten zu erreichen. Insbe­ sondere werden zur Einbringung des zusätzlichen Dotierstoffs zwei Implantationen I1, I2 durchgeführt, welche in entgegen­ gesetzte Richtungen gegen die Vertikale zur Hauptfläche des Halbleitersubstrats 10 geneigt sind, so daß beide Grabenwände erreicht werden.

Das Implantieren erfolgt auf selbstjustierende Art und Weise bezüglich der Wortleitungen 2a-2c. Um ein Auslaufen des Do­ tierstoffs in die benachbarten Kanäle zu verhindern, sollte dieser Schritt nach dem Annealen des Gatestack erfolgen.

Obwohl die vorliegende Erfindung vorstehend anhand bevorzug­ ter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modi­ fizierbar.

Obwohl in bezug auf einen Festwertspeicher beschrieben, ist die vorliegende Erfindung auch auf entsprechende andere Spei­ cher mit Bitleitungsgräben anwendbar.

Insbesondere sind die angegebenen Grundmaterialien und Zu­ satzmaterialien nur beispielhaft und können durch geeignete andere Materialien ersetzt werden.

Auch kann das Implantieren in einer eigenen Fotoebene erfol­ gen, in der zumindest planare und/oder periphere Bauelemente gegenüber den Implantationen geschützt werden.

Schließlich kann das Einbringen des zusätzlichen Dotierstoffs prinzipiell auch in einem Ofenprozeß erfolgen.

Claims (8)

1. Speicherzellenanordnung mit einer Vielzahl von in einem Halbleitersubstrat (10) vorgesehenen Speicherzellen (S) mit:
in Längsrichtung in der Hauptfläche des Halbleitersubstrats (10) parallel verlaufenden Bitleitungsgräben (1a-1d), in de­ ren Böden jeweils ein erstes leitendes Gebiet (15a-15d) vor­ gesehen ist, in deren Kronen jeweils ein zweites leitendes Gebiet (20a-20e) vom gleichen Leitungstyp wie das erste lei­ tende Gebiet vorgesehen ist und in deren Wänden jeweils ein dazwischenliegendes Kanalgebiet vorgesehen ist; und
in Querrichtung entlang der Hauptfläche des Halbleiter­ substrats (10) durch bestimmte Bitleitungsgräben (1a, 1c, 1d) verlaufende Wortleitungen (2a-2c) zur Ansteuerung von dort vorgesehenen Transistoren;
dadurch gekennzeichnet; daß
in die Grabenwände der Bitleitungsgräben (1a-1d), welche zwi­ schen den Wortleitungen (2a-2c) liegen, ein zusätzlicher Do­ tierstoff eingebracht ist, um dort die entsprechende Transi­ stor-Einsatzspannung zur Unterdrückung von Leckströmen zu er­ höhen.

2. Speicherzellenanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Spei­ cherzellenanordnung eine Festwert-Speicherzellenanordnung mit Speicherzellen (S) einer Zellengröße von 2F² ist, wobei F die minimale Strukturbreite ist.

3. Speicherzellenanordnung Anspruch 2, dadurch gekennzeichnet, daß die Spei­ cherzellen jeweils an gegenüberliegenden Wänden der Bitlei­ tungsgräben (1a-1d) angeordnet sind.

4. Speicherzellenanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Spei­ cherzellen (S) erste Speicherzellen, in denen ein erster lo­ gischer Wert gespeichert ist und die mindestens einen verti­ kalen Transistor aufweisen, und zweite Speicherzellen, in de­ nen ein zweiter logischer Wert gespeichert ist und die keinen vertikalen Transistor aufweisen, umfassen.

5. Verfahren zur Herstellung einer Speicherzellenanordnung nach mindestens einem der vorhergehenden Ansprüche mit den Schritten:
Bereitstellen des Halbleitersubstrats (10);
Bilden der Bitleitungsgräben (1a-1d) in der Hauptfläche des Halbleitersubstrats (10);
Bilden der ersten (15a-15d) und zweiten (20a-20d) leitenden Gebiete vorzugsweise durch gleichzeitige Implantation oder Diffusion;
Bilden der Transistoren an bestimmten Orten in den jeweiligen Bitleitungsgräben (1a-1e); und
Bilden der Wortleitungen (2a-2c);
gekennzeichnet durch den Schritt Einbringen, vorzugsweise Implantieren (I1, I2), des zusätzli­ chen Dotierstoffs in die Grabenwände, welche zwischen den Wortleitungen verlaufen, um dort die entsprechende Transi­ stor-Einsatzspannung zu erhöhen.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß zur Ein­ bringung des zusätzlichen Dotierstoffs zwei Implantationen (I1, I2) durchgeführt werden, welche in entgegengesetzte Richtungen gegen die Vertikale zur Hauptfläche des Halblei­ tersubstrats (10) geneigt sind.

7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das Im­ plantieren auf selbstjustierende Art und Weise bezüglich der Wortleitungen (2a-2c) erfolgt.

8. Verfahren nach Anspruch 5, 6 oder 7, dadurch gekennzeichnet, daß das Im­ plantieren in einer eigenen Fotoebene erfolgt.