JP2002505516A - メモリセル装置及び相応の製造方法 - Google Patents

Abstract

(57)【要約】 本発明は、半導体基板（１０）内に設けられた多数のメモリセル（Ｓ）を有するメモリセル装置であって、前記半導体基板（１０）の主要面内に長手方向に平行に延在しているビット線溝（１ａ−１ｄ）を有しており、該ビット線溝の底部内に、それぞれ１つの第１の導電領域（１５ａ−１５ｄ）が設けられており、前記ビット線溝の頂部には、それぞれ１つの、前記第１の導電領域と同じ導電型の第２の導電領域（２０ａ−２０ｅ）が設けられており、前記ビット線溝の各壁には、該壁間に位置している、それぞれ１つのチャネル領域が設けられており、横断方向には、前記半導体基板（１０）の主要面に沿って、所定の前記ビット線溝（１ａ，１ｃ，１ｄ）を通るワード線（２ａ−２ｃ）が、当該ビット線溝に設けられたトランジスタの制御のために設けられているメモリセル装置に関する。各ワード線（２ａ−２ｃ）間に位置しているビット線溝（１ａ−１ｄ）の溝壁内に、付加的なドーピング材が導入されており、該ドーピング材は、前記溝壁内で、漏れ電流の抑圧のために相応のトランジスタのカットオフ電圧を上昇させるために設けられている。

Description

【発明の詳細な説明】

【０００１】 本発明は、半導体基板内に設けられた多数のメモリセルを有するメモリセル装
置であって、半導体基板の主要面内に長手方向に平行に延在しているビット線溝
を有しており、該ビット線溝の底部内に、それぞれ１つの第１の導電領域が設け
られており、ビット線溝の頂部には、それぞれ１つの、第１の導電領域と同じ導
電型の第２の導電領域が設けられており、ビット線溝の各壁には、該壁間に位置
している、それぞれ１つのチャネル領域が設けられており、横断方向には、半導
体基板の主要面に沿って、所定のビット線溝を通るワード線が、当該ビット線溝
に設けられたトランジスタの制御のために設けられているメモリセル装置に関す
る。

【０００２】 メモリには任意の基本材料を使用可能であるにも拘わらず、本発明並びに本発
明が基礎とする問題点について、シリコンベースのメモリに関して説明する。

【０００３】 先ず、メモリセル装置は、主としてプレーナ技術のコンセプトに基づいている
。絶え間なく大きくなるパッケージング密度の元で、先ず最初に、マスクＲＯＭ
が使用され（固定値メモリ）、その後、選択自由にアクセスできるメモリ（ＲＡ
Ｍメモリ）に対して、メモリのセル面を平行な長手方向溝を導入することによっ
て折り畳み、それにより、セル面の、ウエーハ表面への投影（プロジェクション
）を５０％迄低減することが提案された。

【０００４】 ドイツ連邦共和国特許公開第１９５１００４２号公報には、メモリセルが平行
に延在する行（ライン）に配設された固定値メモリセル装置が開示されており、
その際、この行に対して実質的に平行に延在している長手方向溝が設けられてい
る。その際、この行は、主要面上に、隣接する長手方向溝間及び長手方向溝の底
部上に配設されている。絶縁構造体は、それぞれ１つのＭＯＳトランジスタを有
する各メモリセルを相互に絶縁するように設けられている。この行に対してワー
ド線が横断方向に延在しており、このワード線は、それぞれ種々異なる行に配設
されたＭＯＳトランジスタのゲートと接続されている。この際、メモリセル当た
りの最小所要スペースは、理論上２Ｆ²であり、その際、Ｆは、テクノロジの最 小構造大きさである。

【０００５】 ドイツ連邦共和国特許公開第１９５１４８３４号公報からは、固定値メモリセ
ル装置が公知であり、この装置は、縦型ＭＯＳトランジスタを有する第１のメモ
リセルと、縦型ＭＯＳトランジスタのない第２のメモリセルとを有している。メ
モリセルは、相互に平行な帯状の絶縁溝の対向側縁に沿って配設されている。絶
縁溝の幅及び間隔は、同じ大きさに選定されているので、メモリセル毎の最小所
要スペースは、理論上２Ｆ²であり、その際、Ｆは、テクノロジの最小構造大き さである。

【０００６】 本発明が基礎とする問題は、長手方向溝に対して平行に交互に溝頂部上及び溝
底部上に延在している導体領域を有するセル装置で（その際、ワード線が所定間
隔で相互に導体領域に対して垂直に延在している）、シリコンが、各ワード線間
の溝壁でゲート電極によって被覆されないという点にある。絶縁酸化物、スペー
サ酸化物又は他の層（その前に別の製造プロセスで析出される）内に電荷が存在
する場合、そこにチャネルが形成されることがあり、このチャネルにより、溝頂
部と溝底部との間に許容し得ない漏れ電流が流れる。

【０００７】 この問題点は、シリコンの高い基底ドーピングをセル領域内に設けることによ
って解決される。しかし、これは、通常のように縦型構造要素に不利な作用を及
ぼす。更に、酸化物内の電荷密度を最小にする必要があり、その結果、相応のプ
ロセスが高価となり、高い信頼度で制御することは何れにせよ不可能となる。

【０００８】 従って、本発明が基礎とする課題は、一般的に、簡単且つ高い信頼度で製造可
能なメモリセル装置並びに相応の製造方法を提供することにあり、その際、この
漏れ電流を、比較的大きなプロセスコストを掛けずに明らかに低減することがで
きる。

【０００９】 本発明によると、この課題は、特許請求の範囲１記載のメモリセル装置並びに
特許請求の範囲５記載の製造方法によって解決される。

【００１０】 本発明のメモリセル装置は、公知のメモリセル装置に較べて、当該の溝壁での
漏れ電流を明らかに低減することができ、プロセスは明らかにコスト高ではない
という利点を有している。縦型構造要素は、本発明の製造方法では、インプラン
テーション方向がワード線の中央部をほぼ垂直に貫通するようにされている場合
、実質的に既設のワード線によって保護される。つまり、インプランテーション
方向は、既設の縦型構造要素、即ち、トランジスタ内のワード線の下側にドーピ
ング材が達しないように選定する必要がある。しかも、場合によっては、傷つき
やすい周辺又は平面構成素子を保護する必要がある。

【００１１】 本発明が基礎とする技術思想は、一般的に、各ワード線間のビット線溝の溝壁
内に、付加的なドーピング材を導入して、その場所で、漏れ電流の抑圧のために
相応のトランジスタカットオフ電圧を上昇させることができる。

【００１２】 各従属請求項に、特許請求の範囲１に記載したメモリセル装置並びに特許請求
の範囲５に記載した製造方法の有利な実施例及び改善が記載されている。

【００１３】 有利な実施例によると、付加的なドーピング材の導入のために、インプランテ
ーションが２回実行され、これらの２回のインプランテーションは、半導体基板
の主要面に垂直方向に対して相互に反対方向に傾斜している。

【００１４】 別の有利な実施例によると、既設のワード線に関してセルフアライン形式でイ
ンプランテーションが行われる。こうすると、ワード線をマスキングする必要が
なく、従って、負荷コストが非常に小さくなるという利点が達成される。

【００１５】 別の有利な実施例によると、固有のフォト平面内でインプランテーションが行
われる。この固有のフォト平面は、付加的なインプランテーションが不利な作用
を及ぼすことがある、少なくとも周辺及び／又は平面（プレーナ）構成素子を保
護する必要がある。

【００１６】 以下、本発明について図示の実施例を用いて説明する。

【００１７】 その際： 図１は、本発明のメモリセル装置の実施例のセル領域の平面図、 図２は、図１の線Ａ−Ａ′に沿ったセル領域の垂直横断面図、 図３は、図１の線Ｂ−Ｂ′に沿ったセル領域の垂直横断面図 を示す。

【００１８】 図では、同じ参照番号は、同じ又は機能上同じ構成部品を示す。

【００１９】 図１は、本発明のメモリセル装置の実施例によるセル領域の平面図である。

【００２０】 図１には、１ａ−１ｄは、ビット線溝であり、２ａ−２ｃは、ワード線であり
、３ａ−３ｃは、ワード線２ａ−２ｃ間の空いている帯状部であり、１０は、半
導体基板、Ｓは、メモリセル、そして、Ｆは、最小構造幅である。

【００２１】 図１のセル領域は、半導体基板１０内に設けられた、相互に直接隣接した多数
のメモリセルを有しており、その際、図を分かり易くするためにメモリセルＳし
か示していない。半導体基板１０の主要面内に長手方向に、ビット線溝１ａ−１
ｄ（該ビット線溝の底部内に、それぞれ１つの下側のビット線（図２及び３の１
５ａ−１５ｄが設けられている）が相互に平行に延在している。ビット線溝１ａ
−１ｄの頂部内には、それぞれ１つの上側ビット線（図２及び３の２０ａ−２０
ｄ）が設けられており、ビット線溝１ａ−１ｄの壁部内には、それぞれ１つのチ
ャネル領域が設けられており、即ち、下側ビット線と上側ビット線との間に位置
している、それぞれ１つの領域が設けられている。

【００２２】 半導体基板１０の主要面に沿った横断方向Ａ−Ａ′内に、所定のビット線溝１
ａ−１ｄを通って、少なくとも下方に絶縁されたワード線２ａ−２ｃが、メモリ
セルの相応のトランジスタ（その構造については、図２と関連して詳細に説明す
る）の制御のために設けられている。

【００２３】 以下、本発明のメモリセル装置の、この実施例のセル領域でのディメンションの
関係について詳細に説明する。ビット線溝１ａ−１ｄの底部、ビット線溝１ａ−
１ｄの頂部及びワード線２ａ−２ｃ、並びに、各ワード線間の帯状部３ａ−３ｃ
は、それぞれ１つの最小構造幅Ｆを有している。各メモリセルＳは、従って、２
Ｆ²の領域を有している。

【００２４】 図２は、図１の線Ａ−Ａ′に沿ったセル領域の垂直方向の横断面を見た図であ
る。

【００２５】 図２では、１０で、半導体基板が示され、１５ａ−１５ｄで、下側のビット線
が示され、２０ａ−２０ｅで、上側のビット線が示され、５５で、ワード線２ａ
−２ｃに対向する上側のビット線２０ａ−２０ｅの上側の絶縁部が示され、２２
で、ゲート酸化物が示され、１６で、絶縁溝充填材が示されている。

【００２６】 図２から分かるように、メモリセルは、ビット線溝１ａ−１ｄの、それぞれ１
つの対向壁に設けられている。その際、メモリセルは、第１の論理値が記憶され
、且つ、少なくとも１つの縦型トランジスタを有している第１のメモリセル（例
えば、ビット線溝１ａ，１ｃ，１ｄ）を有している。この縦型トランジスタは、
ワード線が溝内で相応のチャネル領域に亘ってゲートコンタクトとして延在して
いるようにして構成される。その際、各ゲートコンタクトとチャネル領域間に、
ゲート酸化物層２２が設けられている。更に、メモリセルは、２つのメモリセル
（例えば、ビット線溝１ｂ内の）を有しており、このメモリセル内に第２の論理
値が記憶され、縦型トランジスタは有していない。

【００２７】 図３には、図１の線Ｂ−Ｂ′に沿ったセル領域の垂直横断面図が示されている
。

【００２８】 図３から分かるように、各ワード線２ａ−２ｃ間の帯状部は、ゲートによって
覆われていないシリコン領域を有しており、このシリコン領域は、溝頂部と溝底
部との間に、例えば、このシリコン領域上に事後に堆積される酸化物内の電荷に
よって、意図しない漏れ電流が流れる恐れがある。

【００２９】 このような状況に対して、本発明が適用される。ゲートスタック構造にした後
、セル領域内のウェルドーピングに相応するドーピング材料、例えば、ｐ形ウェ
ルの場合にはホウ素を、ワード線２ａ−２ｃ間に位置しているビット線溝１ａ−
１ｄの溝壁内に大面積になるように付加的に堆積して、その領域で、この開いた
シリコン領域の相応のトランジスタ作動電圧を高めることにより漏れ電流を抑制
するようにすると、目的に適っている。

【００３０】 これは、ワード線間に延在している溝壁内での付加的なドーピング材料のイン
プランテーションＩ１，Ｉ２によって行われ、その際、インプランテーション方
向は、ワード線に対して垂直方向面内に、且つ、ウェブエッジによる陰影が強過
ぎないようにして垂直方向の溝壁上に照射される高い面線量を達成することがで
きる範囲内で可能な限り垂直方向に傾斜される。殊に、付加的なドーピング材の
導入のために、半導体基板１０の主要面に対して垂直方向に対して相互に逆方向
に傾斜した２つのインプランテーションＩ１，Ｉ２が実行され、その結果、両溝
壁を形成することができる。

【００３１】 インプランテーションは、ワード線２ａ−２ｃに関してセルフアライン形式で
行われる。隣接チャネル内にドーピング材が流れ出すのを回避するために、この
ステップは、ゲートスタックのアニーリング後行う必要がある。

【００３２】 本発明について、前述のように有利な実施例を用いて説明したが、本発明は、
この実施例に限定されるものではなく、多種多様なやり方で変形実施することが
できる。

【００３３】 固定値メモリに関して説明したが、本発明は、ビット線溝付きの相応の他のメ
モリに用いることもできる。

【００３４】 殊に、上述の基本材料及び付加材料は例示したにすぎず、これ以外の適切な材
料で代用してもよい。

【００３５】 インプランテーションを、少なくとも平坦な、及び／又は周辺の構成素子がイ
ンプランテーションに対して保護される固有のフォト面内で行ってもよい。

【００３６】 最後に、付加的なドーピング材を原理的にはオーブン処理でも導入することが
できる。

【図面の簡単な説明】

【図１】 本発明のメモリセル装置の実施例のセル領域の平面図

【図２】 図１の線Ａ−Ａ′に沿ったセル領域の垂直横断面図

【図３】 図１の線Ｂ−Ｂ′に沿ったセル領域の垂直横断面図

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マンフレート ハイン ドイツ連邦共和国 ファーターシュテッテ ン リンデンシュトラーセ 17 (72)発明者 アルミーン コールハーゼ ドイツ連邦共和国 ノイビベルク カール −フーバー−シュトラーセ ６ (72)発明者 大谷 洋一 ドイツ連邦共和国 ヴァイクスドルフ ケ ーニッヒスブリュッカー シュトラーセ 109 (72)発明者 アンドレアス ルッシュ ドイツ連邦共和国 ドレスデン ゼープニ ッツァー シュトラーセ 55 (72)発明者 アレクサンダー トリュビー ドイツ連邦共和国 ドレスデン カーメン ツァー シュトラーセ 13ベー Ｆターム(参考） 5F083 CR02 KA01 KA07 KA08 PR37 【要約の続き】 ている。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板（１０）内に設けられた多数のメモリセル（Ｓ）
   を有するメモリセル装置であって、前記半導体基板（１０）の主要面内に長手方
   向に平行に延在しているビット線溝（１ａ−１ｄ）を有しており、該ビット線溝
   の底部内に、それぞれ１つの第１の導電領域（１５ａ−１５ｄ）が設けられてお
   り、前記ビット線溝の頂部には、それぞれ１つの、前記第１の導電領域と同じ導
   電型の第２の導電領域（２０ａ−２０ｅ）が設けられており、前記ビット線溝の
   各壁には、該壁間に位置している、それぞれ１つのチャネル領域が設けられてお
   り、横断方向には、前記半導体基板（１０）の主要面に沿って、所定の前記ビッ
   ト線溝（１ａ，１ｃ，１ｄ）を通るワード線（２ａ−２ｃ）が、当該ビット線溝
   に設けられたトランジスタの制御のために設けられているメモリセル装置におい
   て、 各ワード線（２ａ−２ｃ）間に位置しているビット線溝（１ａ−１ｄ）の溝壁内
   に、付加的なドーピング材が導入されており、該ドーピング材は、前記溝壁内で
   、漏れ電流の抑圧のために相応のトランジスタのカットオフ電圧を上昇させるた
   めに設けられていることを特徴とするメモリセル装置。
2. 【請求項２】 メモリセル装置は、２Ｆ²のセルの大きさのメモリセル（Ｓ ）を有する固定値メモリセル装置であり、但し、Ｆは、最小構造幅である請求項
   １記載のメモリセル装置。
3. 【請求項３】 メモリセルは、それぞれビット線溝（１ａ−１ｄ）の対向し
   合った壁に設けられている請求項２記載のメモリセル装置。
4. 【請求項４】 メモリセル（Ｓ）は、第１の論理値が記憶され、且つ、少な
   くとも１つの縦型トランジスタを有している第１のメモリセルと、第２の論理値
   が記憶され、且つ、縦型トランジスタを有していない第２のメモリセルとを有し
   ている請求項２又は３記載のメモリセル装置。
5. 【請求項５】 請求項１から４迄の何れか１記載のメモリセル装置の製造方
   法であって、以下の各ステップ： 半導体基板（１０）を形成するステップ； 前記半導体基板（１０）の主要面にビット線溝（１ａ−１ｄ）を形成するステッ
   プ； 第１の導電領域（１５ａ−１５ｄ）と第２の導電領域（２０ａ−２０ｄ）とを、
   有利には同時インプランテーション又は拡散によって形成するステップ； それぞれのビット線溝（１ａ−１ｅ）内の所定の個所にトランジスタを形成する
   ステップ； ワード線（２ａ−２ｃ）を形成するステップ を有する方法において、 付加的なドーピング材を、各ワード線間に延在している溝壁内に導入、有利には
   、インプランテーション（Ｉ１，Ｉ２）して、当該の溝壁で、相応にトランジス
   タの作動電圧を上昇させるステップを有することを特徴とする方法。
6. 【請求項６】 付加的なドーピング材の導入のために、インプランテーショ
   ン（Ｉ１，Ｉ２）を２回実行し、該２回のインプランテーションは、半導体基板
   （１０）の主要面に垂直方向に対して相互に反対方向に傾斜させる請求項５記載
   の方法。
7. 【請求項７】 インプランテーションをワード線（２ａ−２ｃ）に関してセ
   ルフアライン形式で行う請求項５又は６記載の方法。
8. 【請求項８】 インプランテーションを固有のフォト面で行う請求項５，６
   又は７記載の方法。