TWI383473B - 形成具有源極側消除的浮動閘極記憶體晶胞之半導體記憶體陣列的自我對準方法，及由此方法製造的記憶體陣列 - Google Patents

形成具有源極側消除的浮動閘極記憶體晶胞之半導體記憶體陣列的自我對準方法，及由此方法製造的記憶體陣列 Download PDF

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Description

形成具有源極側消除的浮動閘極記憶體晶胞之半導體記憶體陣列的自我對準方法,及由此方法製造的記憶體陣列 發明領域
本發明係有關於一種形成浮動閘極記憶體晶胞之半導體記憶體陣列的自我對準方法。本發明也有關於一種有前述類型之浮動閘極記憶體晶胞的半導體記憶體陣列。
 發明背景
使用浮動閘極儲存電荷於其上的非揮發性半導體記憶體晶胞以及在半導體基板中形成此類非揮發性記憶體晶胞之記憶體陣列在本技藝為眾所周知。此類浮動閘極記憶體晶胞通常有分離閘式(split gate type)或堆疊閘式(stacked gatetype)。
關於半導體浮動閘極記憶體晶胞陣列之可製造性的問題之一是各種組件(例如，源極、汲極、控制閘極、以及浮動閘極)的對準。隨著整合半導體加工的設計規則減少，最小光蝕刻特徵(lithographic feature)也跟著減少，需要精確對準變得更為緊要。各種部件的對準也決定製造半導體成品的良率。
自我對準在本技藝為眾所周知。自我對準係指涉及一或更多材料之一或更多步驟的加工表現使得在步驟加工時特徵會自動地相互對準。因此，本發明係使用自我對準的技術來實現分離閘式半導體記憶體陣列的製造。
為了最大化單一晶圓片上的記憶體晶胞陣列數，本技藝不變的需要是縮減記憶體晶胞陣列的大小。眾所周知，形成成對的分離間式記憶體晶胞可減少記憶體晶胞陣列的大小，其中各對係共享單一源極區，而相鄰的晶胞對則共享共用的汲極區。照慣例，是把浮動閘極做成有面向控制閘極的銳邊(sharp edge)以增強傅勒－諾德翰穿隧(Fowler－Nordheim tunneling)，其係於控制閘極消除操作期間用來使電子離開浮動閘極並且到控制閘極上。然而，需要改善消除的效率。
因此，需要一種晶胞大小明顯減少同時提供增強之消除效率的非揮發性、分離閘式浮動閘極記憶體晶胞陣列。
 發明概要
上述問題的解決係藉由提供一種有對著源極線導電材料塊體之銳邊的源極側消除記憶體晶胞設計及其製造方法。
一種電性可編程及消除記憶體裝置包含：一由一具有第一導電型之半導體材料構成的基板、第一及第二相隔開的區域，彼等係形成於該基板中且具有第二導電型、以及一在其間形成於該基板中的通道區，其中該通道區包含：毗鄰該第一區的第一部份與毗鄰該第二區的第二部份；一由配置於該第一區上方之導電材料構成且與該第一區電氣連接的塊體；一導電浮動閘極，其係具有配置於該第一區上方且與該第一區絕緣的第一部份；以及，配置於該通道區第一部份上方且與該通道區第一部份絕緣用以控制該通道區第一部份之導電係數的第二部份，其中該浮動閘極第一部份包含：會合於一銳邊的傾斜上表面與側面，以及一配置於該通道區第二部份上方且與該通道區第二部份絕緣用以該通道區第二部份之導電係數的導電控制閘極。
一種數個電性可編程及消除記憶體裝置的陣列包含：一由一具有第一導電型之半導體材料構成的基板；數個形成於該基板上、相隔開的隔離區，該等隔離區係於第一方向大體相互平行地延伸；以及，在各對相鄰隔離區之間有一作用區，而且該等作用區各包含多對記憶體晶胞。該等記憶體晶胞對各包含：形成於該基板中的第一區、一對形成於該基板中的第二區以及一對各在該基板中形成於該第一區與該等第二區中之一個之間的通道區，其中該第一及該第二區為第二導電型，以及其中該等通道區各包含：毗鄰該第一區的第一部份與毗鄰該等第二區中之一個的第二部份；一由配置於該第一區上方之導電材料構成且與該第一區電氣連接的塊體；一對導電浮動閘極，彼等各具有配置於該第一區上方且與該第一區絕緣的第一部份以及配置於該等通道區第一部份中之一個上方且與它絕緣用以控制彼之導電係數的第二部份，其中該等浮動閘極第一部份各包含：會合於一銳邊的傾斜上表面與側面，以及一對各配置於該等通道區第二部份中之一個上方且與它絕緣用以控制彼之導電係數的導電控制閘極。
一種形成一半導體記憶體晶胞的方法，其係包含：在第一導電型的基板中形成：第一及第二具有第二導電型、相隔開的區域以及在該基板中形成一在該等區域之間的通道區，其中該通道區包含毗鄰該第一區的第一部份與毗鄰該第二區的第二部份；形成一由配置於該第一區上方之導電材料構成且與該第一區電氣連接的塊體；形成一導電浮動閘極，其係具有配置於該第一區上方且與該第一區絕緣的第一部份，以及配置於該通道區第一部份上方且與該通道區第一部份絕緣用以控制該通道區第一部份之導電係數的第二部份，其中該浮動閘極第一部份包含會合於一銳邊的傾斜上表面與側面；以及，形成一配置於該通道區第二部份上方且與該通道區第二部份絕緣用以該通道區第二部份之導電係數的導電控制閘極。
一種形成數個電性可編程及消除記憶體裝置之陣列的方法，其係包含：在該基板上形成數個在第一方向中大體相互平行地延伸、相隔開的隔離區以及一在各對相鄰隔離區之間的作用區，其中該基板為第一導電型；以及，在每一個該等作用區中形成數對記憶體晶胞。每一個該等記憶體晶胞對的形成係包含：在該基板中形成第一區，在該基板中形成一對第二區，以及一對各在該基板中形成於該第一區與該等第二區中之一個之間的通道區，其中該第一及該第二區為第二導電型，以及其中該等通道區各包含毗鄰該第一區的第一部份與毗鄰該等第二區中之一個的第二部份；形成一由配置於該第一區上方之導電材料構成且與該第一區電氣連接的塊體；形成一對導電浮動閘極，彼等各具有配置於該第一區上方且與該第一區絕緣的第一部份以及配置於該等通道區第一部份中之一個上方且與它絕緣用以控制彼之導電係數的第二部份，其中該等浮動閘極第一部份各包含：會合於一銳邊的傾斜上表面與側面；以及，形成一對各配置於該等通道區第二部份中之一個上方且與它絕緣用以控制彼之導電係數的導電控制閘極。
一種操作半導體記憶體晶胞的方法，該半導體記憶體晶胞係包含：一由一具有第一導電型之半導體材料構成的基板；第一及第二相隔開的區域，彼等係形成於該基板中且具有第二導電型；以及一在其間形成於該基板中的通道區，其中該通道區包含：毗鄰該第一區的第一部份與毗鄰該第二區的第二部份、一由配置於該第一區上方之導電材料構成且與該第一區電氣連接的塊體、一導電浮動閘極，其係具有配置於該第一區上方且與該第一區絕緣的第一部份，以及配置於該通道區第一部份上方且與該通道區第一部份絕緣用以控制該通道區第一部份之導電係數的第二部份，其中該浮動閘極第一部份包含：會合於一銳邊的傾斜上表面與側面，以及一配置於該通道區第二部份上方且與該通道區第二部份絕緣用以該通道區第二部份之導電係數的導電控制閘極。該方法包含：用電子編程該記憶體晶胞，此係藉由施加足以誘導電子由該第二區流進該通道區而且注入到該浮動閘極上的正電壓至該第一區、該第二區以及該控制閘極上；以及，消除該記憶體晶胞，此係藉由施加足以誘導在該浮動閘極上之電子由該銳邊穿隧到該由導電材料構成之塊體的正電壓至該第一區。
參閱本專利說明書、專利申請項及附圖可更加明白本發明的其他目標及特徵。
圖式簡單說明
第1A圖的上視圖係圖示用於本發明方法之第一步驟以形成隔離區的半導體基板。
第1B圖為沿著直線1B－1B繪出的結構橫截面圖，其係圖示本發明的初始加工步驟。
第1C圖的結構上視圖係圖示加工第1B圖結構的下一個步驟，其中係界定數個隔離區。
第1D圖為沿著直線1D－1D繪出的第1C圖結構橫截面圖，其係圖示在結構中形成的隔離溝槽(isolation trench)。
第1E圖為第1D圖結構的橫截面圖，其係圖示在隔離溝槽中形成隔離材料塊體。
第1F圖為第1E圖結構的橫截面圖，其係圖示該等隔離區的最終結構。
第2A圖至第2K圖為沿著第1F圖直線2A－2A繪出的半導體結構橫截面圖，其係依序圖示加工該半導體結構以形成浮動閘極記憶體晶胞之非揮發性記憶體陣列的步驟。
 較佳實施例之詳細說明
第1A圖至第1F圖及第2A圖至第2K圖係圖解說明形成非揮發性記憶體裝置的方法。該方法由半導體基板10開始，為P型較佳且為本技藝所習知。下文所描述的諸層之厚度會取決於設計規則和製程技術的世代。本文所描述的是0.13微米的製程。不過，熟諳此藝者會明白，本發明不受限於任何特定的製程技術世代，也不受限於描述於下文之製程參數的任何特定數值。
隔離區形成
第1A圖至第1F圖圖示在基板上形成隔離區的習知STI方法。請參考第1A圖，其係圖示半導體基板10(或是它的半導體阱)的俯視圖，基板10為P型較佳且為本技藝所習知。在基板上形成(例如，成長或沉積)第一及第二層的材料12與14。例如，第一層12可為二氧化矽(下文稱作“氧化物”)，其係於基板10上以任何習知技術(例如，氧化或氧化物沉積，例如化學氣相沉積或CVD)形成約有50至150埃的厚度。也可使用摻氮氧化物或其他絕緣介質。第二層14可為氮化矽(下文稱作“氮化物”)，其係於氧化物層12上方以CVD或PECVD形成約有1000至5000埃的厚度。第1B圖圖示所得之結構的橫截面。
在形成第一及第二層12、14後，塗佈合適的光阻材料16於氮化物層14上並且進行光罩步驟(masking step)以選擇性移除某些在Y或直行方向延伸之區域(條紋18)的光阻材料，如第1C圖所示。在光阻材料16被移除處，條紋18中露出的氮化物層14及氧化物層12用標準蝕刻技術(亦即，各向異性氮化物以及氧化物/電介質蝕刻製程)蝕刻去掉以在結構中形成溝槽20。相鄰條紋18之間的距離W可跟所用製程的最小光蝕刻特徵一樣小。然後，矽蝕刻製程用來使溝槽20向下延伸到矽基板10內(例如，深約500埃至數微米)，如第1D圖所示。在光阻16不被移除的地方，保留氮化物層14及氧化物層12。圖示於第1D圖的所得結構此時會界定數個有隔離區24交錯於其間的作用區22。
進一步加工該結構以移除剩餘的光阻16。然後，藉由沉積厚氧化物層在溝槽20中形成隔離材料(例如，二氧化矽)，接著化學機械研磨或CMP蝕刻(使用氮化物層14作為蝕刻中止層(etch stop))以移除溝槽20中除氧化物塊體26以外的氧化物層，如第1E圖所示。然後，使用使用氮化物/氧化物蝕刻製程移除剩餘的氮化物及氧化物層14/12，留下沿著隔離區24延伸的STI氧化物塊體26，如第1F圖所示。
以上所描述的STI隔離方法為形成隔離區24的較佳方法。然而，可替換使用習知的LOCOS隔離方法(例如，凹式LOCOS、多晶緩衝式LOCOS、等等)，在此溝槽20可能不會延伸進入基板，而且可能在條紋區18中形成(例如，成長)隔離材料於基板表面的暴露部份上。第1A圖至第1F圖圖示基板的記憶體晶胞陣列區，在作用區22中會形成以隔離區24隔開的記憶體晶胞直行。
記憶體晶胞形成
以下會進一步加工圖示於第1F圖的結構以形成非揮發性記憶體晶胞。第2A圖至第2K圖係以與第1F圖正交的視線(沿著如第1C圖與第1F圖所示之直線2A－2A)繪出在下一個加工步驟完成時作用區22中之結構的橫截面。首先，在基板10上方形成(例如，熱氧化成長)絕緣層30(氧化物或摻氮氧化物為較佳)，接著在氧化物層30上方形成(例如，多晶沉積)一層多晶矽32(下文稱作“多晶”)，接著在多晶層(poly layer)32上方形成(例如，氮化物沉積)厚絕緣層34(例如，氮化物)，如第2A圖所示。應注意，在上述隔離區形成期間可形成相同的結構，此係藉由跳過第1F圖的層蝕刻製程，以及層14使用多晶材料而不是氮化物，留下與第2A圖結構相對應的第1E圖結構(但是沒有氮化物層34)。
接下來進行光蝕刻製程(lithographic etch process)，在此氮化物層34塗上合適的光阻材料，以及進行光罩步驟以選擇性移除該光阻材料而且選擇性暴露某些部份的氮化物層34。然後，進行各向異性氮化物蝕刻以移除氮化物層34的暴露部份，從而產生向下延伸而且選擇性暴露多晶層32的溝槽36。接著是受控制的多晶蝕刻，這是在溝槽36中產生多晶層32暴露部份的傾斜上表面32a。所得結構(在移除光阻材料之後)圖示於第2B圖。
接下來，溝槽36填滿絕緣材料(例如氧化物)，此係藉由沉積(例如，經由TEOS)厚氧化物層使溝槽36填滿氧化物，接著進行化學機械研磨(CMP)蝕刻(使用氮化物層34作為蝕刻中止層)以移除除溝槽36中之氧化物塊體38(其係配置於傾斜表面32a上方)以外的氧化物層。接下來，進行光蝕刻製程(光阻形成、遮罩以選擇性移除光阻、氮化物蝕刻)以選擇性暴露及移除氮化物層34在氧化物塊體38對之間的部份，留下在氧化物塊體38對之間的溝槽40，如第2C圖所示。
接下來，進行各向異性多晶蝕刻以移除多晶層32在溝槽40底部的暴露部份，以選擇性暴露部份的氧化物層30。然後，取決於基板是P型還是N型，在結構表面上進行合適的離子植入(以及可能的退火)可包含砷、磷、硼及/或銻(以及可能的退火)以於基板在溝槽40底部的暴露部份中形成第一(源極)區42。該等源極區42均自我對準於該等溝槽40，而且有不同於基板(例如，P型)之第一導電型的第二導電型(例如，N型)。離子對於氮化物層34或氧化物塊體38沒有顯著的影響。所得結構圖示於第2D圖。
接下來，進行濕式氧化物蝕刻以回蝕(etch back)氧化物塊體38之側壁的暴露部份，從而暴露出多晶層32中一小部份的傾斜表面32a。然後，進行熱氧化製程及/或HTO氧化物沉積以形成沿著露出側壁向上延伸以及在溝槽40露出多晶層32的頂面部份上的氧化物層44，如第2E圖所示。然後，形成沿著溝槽40側壁的多晶間隔體46。間隔體的形成在本技藝為習知，而且包含在結構的輪廓上沉積材料，接著是各向異性蝕刻製程，藉此移除結構水平表面上的材料，同時結構(有圓形上表面)中垂直表面上的材料大體保持完整。間隔體46的形成係藉由沉積多晶矽於結構上方，接著進行各向異性多晶蝕刻。多晶間隔體形成之後是氧化物蝕刻，其係移除在間隔體46之間的氧化物層30的暴露部份，因而暴露出基板10，如第2F圖所示。
在結構上方沉積一厚多晶層，接著進行多晶化學機械研磨(CMP)蝕刻(使用氮化物層34作為蝕刻中止層)以移除除溝槽40中之多晶塊體48以外的多晶層。進行多晶回蝕製程以移除多晶塊體48的頂部(使得該等塊體的上表面都低於氧化物塊體38的上表面)。接下來，進行氧化步驟以形成氧化物層50於多晶塊體48的上表面上，如第2G圖所示。接下來，氮化物蝕刻用來移除氮化物層34。接下來，經由氮化物沉積和各向異性回蝕，沿著氧化物塊體38的側壁形成氮化物間隔體52、54。由下文可明白，氮化物間隔體52的寬度會支配浮動閘極與字元線的耦合比(coupling ratio)(亦即，最後會支配浮動閘極與控制閘極的重疊)。接下來，進行各向異性多晶蝕刻以移除多晶層32的暴露部份，而產生個別的多晶塊體32b，如第2H圖所示。
接下來，進行移除氮化物間隔體52/54的氮化物蝕刻。然後，氧化物蝕刻用來移除氧化物層50以及氧化物層30的暴露部份(露出基板10)，如第2I圖所示。接下來，在結構上方形成絕緣層56。絕緣層56可為單層的絕緣層(例如氧化物)，或是以成功沉積數層絕緣材料子層來製成的多層材料(例如氧化物－氮化物－氧化物，也稱作ONO絕緣)。接下來，形成多晶間隔體58於絕緣層56(它通常是在基板10上方而且與基板10絕緣，而且一般是側面毗鄰於多晶層32及氧化物塊體38)上方。接著是移除氧化物層56之暴露部份的氧化物蝕刻，留下如第2J圖所示的結構。
用氮化物沉積及蝕刻製程形成側面毗鄰於多晶間隔體的氮化物間隔體60。合適的離子植入(以及可能的退火)用來在毗鄰間隔體60的基板中形成第二(汲極)區62。然後，在整個結構上方形成絕緣材料64(例如，BPSG或氧化物)。進行光罩步驟以界定在汲極區62上方的蝕刻區。選擇性蝕刻遮罩區中的絕緣材料64以產生向下延伸至汲極區62的接觸開孔。然後，接觸開孔填滿導體金屬(例如，鎢)以形成電氣連接至汲極區62的金屬接觸66。所得記憶體晶胞結構圖示於第2K圖。
如第2K圖所示，上述製程會形成成對相互鏡像的記憶體晶胞，其中記憶體晶胞係形成於多晶塊體48兩邊。對於各個記憶體晶胞，第一及第二區42/62會各自形成源極區與汲極區(然而，熟諳此藝者明白在操作時源極與汲極可對調)。對於各個記憶體晶胞，多晶塊體32b構成浮動閘極，多晶間隔體58構成控制閘極，而多晶間隔體46與多晶塊體48一起構成源極塊體。在基板於源極、汲極42/62中間的表面部份中，界定各個記憶體晶胞的通道區68。各對記憶體晶胞共享共用的源極區42與源極塊體46/48。同樣，屬於不同記憶體晶胞之鏡像集合的相鄰記憶體晶胞可共享各個汲極區62(未圖示)。上述製程不會產生延伸橫越隔離區24的源極區42(這可輕易用深植入(deep implant)來完成，或在離子植入之前藉由移除溝槽40之隔離區部份的STI絕緣材料)。不過，源極塊體46/48(均與源極區42電氣接觸)係經形成會連續橫越隔離區到鄰近的作用區，而且形成每條都一起電氣連接至所有用於每一排成對記憶體晶胞之源極區42的源極線。
浮動閘極32b各包含一結尾與浮動閘極32b側面呈銳邊70的傾斜上表面32a。銳邊為兩個表面以小於90度角交叉而成的邊緣。銳邊70係面向控制閘極58而且與它絕緣，因此可提供通過氧化物層44的傅勒－諾德翰穿隧路徑。浮動閘極32b各包含在源極區42上方延伸而且與它絕緣的第一部份，以及在通道區68之第一部份68a上方延伸而且與它絕緣的第二部份。控制閘極58各有側面毗鄰於浮動閘極32b(而且與它絕緣)以及在通道區68之第二部份68b上方延伸而且與它絕緣的下半部，以及在部份浮動閘極32b上方向上延伸而且與它絕緣的上半部。在圖示於附圖的具體實施例中，浮動閘極的上表面包含一配置於控制閘極下方、大體平坦的部份(亦即，不傾斜)。源極塊體46/48各有側面毗鄰於浮動閘極32b以及在源極區42中之一個上方延伸(與它電氣接觸為較佳)的下半部，以及在部份浮動閘極32b(包含銳邊70)上方向上延伸而且與它絕緣的上半部。
記憶體晶胞操作
以下描述該等記憶體晶胞的操作。該等記憶體晶胞的操作和操作理論在美國專利第5,572,054號中也有描述，其中與具有浮動閘極及控制閘極的非揮發性記憶體晶胞的操作和操作理論、穿隧、以及記憶體晶胞陣列形成理論有關的揭示內容併入本文作為參考資料。
一開始為了消除任一給定作用區22中被選定的記憶體晶胞，施加接地電位至彼之汲極70。施加負電壓(例如，－4.2至－7.0伏特)至彼之控制閘極58。以及，施加高正電壓(例如，＋7伏特)至彼之源極區42(從而施加至源極塊體46/48)。通過傅勒－諾德翰穿隧機構，誘導浮動閘極32b的電子從浮動閘極32b的上端(主要是從銳邊70)穿隧通過氧化物層44到源極塊體46/48上，使得浮動閘極32b帶正電。要增強穿隧可藉由銳邊70的銳利度以及控制閘極58有助於驅策電子到銳邊70的負電壓。應注意，由於控制閘極58和源極塊體46/48都會延伸橫越作用區及隔離區作為連續控制(字元)線與源極線，因此是同時‘消除'各作用區之中的一個記憶體晶胞。
當想要編程選定的記憶體晶胞時，施加小電壓(例如，約0.4伏特)至彼之汲極區62。施加在MOS結構(大約有＋1.1伏特)之臨界電壓附近的正電壓至彼之控制閘極58。施加高正電壓(例如，大約6伏特)至彼之源極區42(從而至源極塊體46/48)。汲極區62所產生的電子會由汲極區62通過深度空乏的通道區68流向源極區42。當行進橫越通道區68時，電子會碰見高電位的浮動閘極32b(因為浮動閘極32b是以電壓強耦合於帶正電的源極區42與源極塊體46/48)。電子會加速而變熱，其中大部份的電子會注入且穿過絕緣層30到浮動閘極32b上。施加低電位或接地電位至不含選定記憶體晶胞之記憶體晶胞橫列/直行的源極/汲極區42/62及控制閘極58。因此，只有選定橫列及直行中的記憶體晶胞會被編程。
注入電子至浮動閘極32b會繼續直到浮動閘極32b的電荷減少不再沿著通道區68支持高表面電位以產生熱電子。這時，浮動閘極32b中的電子或負電荷會減少由汲極區62流到浮動閘極32b的電子。
最後，為了讀取選定的記憶體晶胞，施加接地電位至彼之源極區42(以及源極塊體46/48)。施加讀取電壓(例如，約0.8伏特)至彼之汲極區62以及施加大約1.8至2.5伏特(這是此類裝置會使用的典型電源供應電壓)至彼之控制閘極58。如果浮動閘極32b帶正電(亦即，浮動閘極放出電子)，則打開(turn on)在浮動閘極32b正下方的通道區部份68a。當控制閘極58升高到讀取電位時，也打開在控制閘極58正下方的通道區部份68b。因此，會打開整個通道區68，導致電子由源極區42流到汲極區62。此一感應電流(sensed current)的狀態為“1”。
另一方面，如果浮動閘極32b帶負電，在浮動閘極32b正下方的通道區部份68a不被充分地打開或完全關閉。即使升高控制閘極58與汲極區62以讀取電位，很少甚至沒有電流會流動通過通道區68。就此情形而言，與狀態“1”的電流相比，該電流為極小，或者是完全沒有電流。以此方式，記憶體晶胞係經感應成可編程為“0”狀態。施加接地電位至未被選定之直行及橫列的源極/汲極區42/62及控制閘極58，藉此只讀取選定的記憶體晶胞。
該記憶體晶胞陣列包含本技藝所習知的周邊電路，其中包含習知的橫列位址解碼電路、直行位址解碼電路、感應放大器電路、輸出緩衝器電路、以及輸入緩衝器電路。
上述方法及所得之結構可提供一種尺寸減少且編程效率優異的記憶體晶胞陣列。提供與源極區電氣連接的源極塊體是考慮到源極側的消除。銳邊70可特別增強浮動閘極32b與源極塊體46/48在消除期間的穿隧效率。經由源極塊體46/48(其係與源極區42電氣連接)，在各個浮動閘極32b與對應源極區42之間也有增強的電壓耦合。藉由浮動閘極32b與控制閘極58的電壓耦合也可增強消除。
應注意，如本文所使用的，術語“上方”與“上”兩者都涵蓋“直接在...之上”(中間沒有材料、元件或空間)和“間接在...之上”(中間有材料、元件或空間)。同樣，術語“毗鄰”涵蓋“直接相毗鄰”(中間沒有材料、元件或空間)和“間接毗鄰”(中間有材料、元件或空間)。例如，“在基板上方”形成元件可包含以中間沒有材料/元件的方式直接在基板上形成元件，以及以中間有一或更多材料/元件的方式間接在基板上形成元件。
應瞭解本發明不受限於以上所描述及圖示的具體實施例，而是涵蓋任何及所有落入隨附申請專利範圍之範疇內的變體。例如，儘管上述方法的說明是用經適當摻雜的多晶矽作為用來形成記憶體晶胞的導電材料，本技藝一般技術人員明白，在本揭示內容及隨附申請專利範圍的背景下，“多晶矽”係指任何可用來形成非揮發性記憶體晶胞之元件的合適導電材料。此外，任何合適的絕緣體都可用來取代二氧化矽或氮化矽。此外，任何蝕刻性質與二氧化矽(或任何絕緣體)及多晶矽(或任何導體)不同的合適材料都可用來取代氮化矽。此外，由申請專利範圍申請項顯而易見，方法中所有的步驟不一定要照著圖示或列於申請項的順序來進行，而是涵蓋任何能適當地形成本發明記憶體晶胞的順序。另外，以上的說明是把本發明圖示成是在均勻摻雜的基板上形成，但如眾所周知及本發明所預期的，記憶體晶胞元件可形成於基板的阱區(well region)，該等阱區係經摻雜成有與基板中之其他部份不同的導電型。可將單層絕緣或導電材料做成由多層材料構成的，反之亦然。最後，儘管附圖圖示一對間隔體46在溝槽的兩邊，熟諳此藝者會明白，在形成於小孔或溝槽中時，可連續且相互連接地形成該等間隔體。
10．．．半導體基板
12．．．材料
14．．．氮化物層
16．．．光阻材料
18．．．條紋
20．．．溝槽
22．．．作用區
24．．．隔離區
26．．．氧化物塊體
30．．．氧化物層
32．．．多晶層
32a．．．傾斜上表面
32b．．．多晶塊體
34．．．厚絕緣層
36．．．溝槽
38．．．氧化物塊體
40．．．溝槽
42．．．源極區
44．．．氧化物層
46．．．多晶間隔體
48．．．多晶塊體
50．．．氧化物層
52,54．．．氮化物間隔體
56．．．絕緣層
58．．．控制閘極
60．．．氮化物間隔體
62．．．第二(汲極)區
64．．．絕緣材料
66．．．金屬接觸
68．．．通道區
68a．．．第一部份
68b．．．第二部份
70．．．銳邊
第1A圖的上視圖係圖示用於本發明方法之第一步驟以形成隔離區的半導體基板。
第1B圖為沿著直線1B－1B繪出的結構橫截面圖，其係圖示本發明的初始加工步驟。
第1C圖的結構上視圖係圖示加工第1B圖結構的下一個步驟，其中係界定數個隔離區。
第1D圖為沿著直線1D－1D繪出的第1C圖結構橫截面圖，其係圖示在結構中形成的隔離溝槽(isolation trench)。
第1E圖為第1D圖結構的橫截面圖，其係圖示在隔離溝槽中形成隔離材料塊體。
第1F圖為第1E圖結構的橫截面圖，其係圖示該等隔離區的最終結構。
第2A圖至第2K圖為沿著第1F圖直線2A－2A繪出的半導體結構橫截面圖，其係依序圖示加工該半導體結構以形成浮動閘極記憶體晶胞之非揮發性記憶體陣列的步驟。
10．．．半導體基板
30．．．氧化物層
32．．．多晶層
32a．．．傾斜上表面
32b．．．多晶塊體
38．．．氧化物塊體
42．．．源極區
44．．．氧化物層
46．．．多晶間隔體
48．．．多晶塊體
56．．．絕緣層
58．．．控制閘極
60．．．氮化物間隔體
62．．．第二(汲極)區
64．．．絕緣材料
66．．．金屬接觸
68．．．通道區
68a、68b．．．第一部份、第二部份
70．．．銳邊

Claims (36)

  1. 一種電性可編程及消除記憶體裝置，其係包含：一具有第一導電型之半導體材料的基板；相隔開的第一及第二區，彼等係形成於該基板中且具有第二導電型，以及一在該第一及第二區之間形成於該基板中的通道區，其中該通道區包含毗鄰該第一區的第一部份與毗鄰該第二區的第二部份；一導電浮動閘極，其係具有配置於該第一區上方且與該第一區絕緣的第一部份，以及配置於該通道區第一部份上方且與該通道區第一部份絕緣用以控制該通道區第一部份之導電係數的第二部份，其中該浮動閘極第一部份包含會合於一銳邊的一傾斜上表面與一側面；一導電材料之塊體，其配置於該第一區上方且與該第一區電氣連接，其中該導電材料之塊體包含：側向地毗鄰於該浮動閘極第一部份且與該浮動閘極第一部份絕緣的第一部份，以及在該浮動閘極第一部份上方向上延伸且與該浮動閘極第一部份絕緣的第二部份；以及，一導電控制閘極，其係配置於該通道區第二部份上方且與該通道區第二部份絕緣用以控制該通道區第二部份之導電係數。
  2. 如申請專利範圍第1項所述之裝置，其中該控制閘極包含側向地毗鄰於該浮動閘極第二部份且與該浮動閘極第二部份絕緣的第一部份，以及在該浮動閘極第二部份上方向上延伸且與該浮動閘極第二部份絕緣的第二部 份。
  3. 如申請專利範圍第1項所述之裝置，其中該浮動閘極第二部份包含一配置於該控制閘極下方、大體平坦的水平地延伸之上表面部份。
  4. 如申請專利範圍第1項所述之裝置，其中該銳邊係直接面對著該導電材料之塊體且與該導電材料之塊體絕緣。
  5. 如申請專利範圍第1項所述之裝置，其中該導電材料之塊體包含：一第一部份，其係為一導電材料之間隔體，且其係具有：側向地毗鄰於該浮動閘極第一部份且與該浮動閘極第一部份絕緣的第一部份，以及在該浮動閘極第一部份上方向上延伸且與該浮動閘極第一部份絕緣的第二部份；以及，一導電材料之第二部份，其係配置於該第一區上方且與該第一區電氣接觸，並且配置成毗鄰於該間隔體且與該間隔體電氣接觸。
  6. 如申請專利範圍第5項所述之裝置，其中該銳邊係直接面對著該導電材料之間隔體而且與該導電材料之間隔體絕緣。
  7. 如申請專利範圍第1項所述之裝置，其中該導電材料之塊體與該浮動閘極絕緣係藉由具有允許傅勒-諾德翰穿隧作用之厚度的絕緣材料。
  8. 一種電性可編程及消除記憶體裝置的陣列，其係包含：一具有第一導電型之半導體材料的基板； 數個形成於該基板上、相隔開的隔離區，該等隔離區係於第一方向大體相互平行地延伸，以及在各對相鄰隔離區之間有一作用區；以及，該等作用區各包含多對記憶體晶胞，其中該等記憶體晶胞對各包含：一形成於該基板中的第一區，一對形成於該基板中的第二區，以及一對各在該基板中形成於該第一區與該等第二區中之一個之間的通道區，其中該第一及該第二區為第二導電型，以及其中該等通道區各包含毗鄰該第一區的第一部份與毗鄰該等第二區中之一個的第二部份，一對導電浮動閘極，彼等各具有配置於該第一區上方且與該第一區絕緣的第一部份以及配置於該等通道區第一部份中之一個上方且與它絕緣用以控制彼之導電係數的第二部份，其中該等浮動閘極第一部份各包含：會合於一銳邊的一傾斜上表面與一側面；一導電材料之塊體，其配置於該第一區上方且與該第一區電氣連接，其中該導電材料之塊體包含：側向地毗鄰於該浮動閘極第一部份且與該浮動閘極第一部份絕緣的第一部份，以及在該浮動閘極第一部份上方向上延伸且與該浮動閘極第一部份絕緣的第二部份；以及一對導電控制閘極，其係各配置於該等通道區第二部份中之一個上方且與它絕緣用以控制彼之導電係數。
  9. 如申請專利範圍第8項所述之陣列，其中該等控制閘極 各包含：側向地毗鄰於該等浮動閘極第二部份之一個且與它絕緣的第一部份，以及在該等浮動閘極第二部份中之一個上方向上延伸且與它絕緣的第二部份。
  10. 如申請專利範圍第8項所述之陣列，其中該等浮動閘極第二部份各包含一配置於該等控制閘極中之一個下方、大體平坦的水平地延伸之上表面部份。
  11. 如申請專利範圍第8項所述之陣列，其中該等銳邊各直接面對著該導電材料之塊體且與該導電材料之塊體絕緣。
  12. 如申請專利範圍第8項所述之陣列，其中該等導電材料之塊體各包含：一第一部份，其係為一對導電材料的間隔體，該對間隔體各具有：側向地毗鄰於該等浮動閘極第一部份中之一個且與它絕緣的第一部份，以及在該等浮動閘極第一部份中之一個上方向上延伸且與它絕緣的第二部份；以及，一導電材料之第二部份，其係配置於該第一區上方且與該第一區電氣接觸，並且配置成毗鄰於該等間隔體且與該等間隔體電氣接觸。
  13. 如申請專利範圍第12項所述之陣列，其中該等銳邊係各自直接面對著該等導電材料的間隔體中之一個且與它絕緣。
  14. 如申請專利範圍第8項所述之陣列，其中該導電材料之塊體各與該等浮動閘極絕緣係藉由具有允許傅勒-諾德 翰穿隧作用之厚度的絕緣材料。
  15. 如申請專利範圍第8項所述之陣列，其更包含：多數之導電材料的導電控制線，各導電控制線係沿著與該第一方向垂直的第二方向延伸越過該等作用區及隔離區而且各由每一個該等作用區一起電氣連接至該等控制閘極中之一個。
  16. 如申請專利範圍第8項所述之陣列，其更包含：多數之導電材料的導電源極線，各導電源極線係沿著與該第一方向垂直的第二方向延伸越過該等作用區及隔離區而且各由每一個該等作用區一起電氣連接至該等導電塊體中之一個。
  17. 一種形成一半導體記憶體晶胞的方法，其係包含：在第一導電型的基板中形成具有第二導電型、相隔開的第一及第二區以及在該基板中形成一在該等區之間的通道區，其中該通道區包含毗鄰該第一區的第一部份與毗鄰該第二區的第二部份；形成一導電浮動閘極，其係具有配置於該第一區上方且與該第一區絕緣的第一部份，以及配置於該通道區第一部份上方且與該通道區第一部份絕緣用以控制該通道區第一部份之導電係數的第二部份，其中該浮動閘極第一部份包含會合於一銳邊的一傾斜上表面與一側面；形成一導電材料的塊體，其係配置於該第一區上方且與該第一區電氣連接，其中該導電材料之塊體包含： 側向地毗鄰於該浮動閘極第一部份且與該浮動閘極第一部份絕緣的第一部份，以及在該浮動閘極第一部份上方向上延伸且與該浮動閘極第一部份絕緣的第二部份；以及，形成一導電控制閘極，其係配置於該通道區第二部份上方且與該通道區第二部份絕緣用以控制該通道區第二部份之導電係數。
  18. 如申請專利範圍第17項所述之方法，其中該控制閘極包含：側向地毗鄰於該浮動閘極第二部份且與該浮動閘極第二部份絕緣的第一部份，以及在該浮動閘極第二部份上方向上延伸且與該浮動閘極第二部份絕緣的第二部份。
  19. 如申請專利範圍第17項所述之方法，其中該浮動閘極第二部份包含一配置於該控制閘極下方、大體平坦的水平地延伸之上表面部份。
  20. 如申請專利範圍第17項所述之方法，其中該銳邊係直接面對著該導電材料之塊體且與該導電材料之塊體絕緣。
  21. 如申請專利範圍第17項所述之方法，其中形成該導電材料之塊體的步驟係包含：形成一導電材料的間隔體，其係具有：側向地毗鄰於該浮動閘極第一部份且與該浮動閘極第一部份絕緣的第一部份，以及在該浮動閘極第一部份上方向上延伸且與該浮動閘極第一部份絕緣的第二部份；以及，形成導電材料，其配置於該第一區上方且與該第一 區電氣接觸並且配置成毗鄰於該間隔體且與該間隔體電氣接觸。
  22. 如申請專利範圍第21項所述之方法，其中該銳邊係直接面對著該導電材料的間隔體而且與它絕緣。
  23. 如申請專利範圍第17項所述之方法，其中形成該導電材料之塊體的步驟係包含：沿著該傾斜上表面以及該側面形成一絕緣材料層，該絕緣材料層具有允許傅勒-諾德翰穿隧作用的厚度。
  24. 如申請專利範圍第17項所述之方法，其中形成該浮動閘極的步驟係包含：形成一導電材料層；該導電材料層上進行斜面蝕刻(slope etch)以形成該傾斜上表面；移除該導電材料層鄰近該傾斜上表面的部份藉此形成與該傾斜上表面會合成銳邊的側面。
  25. 一種形成電性可編程及消除記憶體裝置之陣列的方法，其係包含：在該基板上形成：數個在第一方向中大體相互平行地延伸、相隔開的隔離區，以及一在各對相鄰隔離區之間的作用區，其中該基板為第一導電型；以及，在每一個該等作用區中形成數對記憶體晶胞，其中每一個該等記憶體晶胞對的形成係包含：在該基板中形成第一區， 在該基板中形成：一對第二區，以及一對各在該基板中形成於該第一區與該等第二區中之一個之間的通道區，其中該第一及該第二區為第二導電型，以及其中該等通道區各包含毗鄰該第一區的第一部份與毗鄰該等第二區中之一個的第二部份；形成一對導電浮動閘極，彼等各具有配置於該第一區上方且與該第一區絕緣的第一部份以及配置於該等通道區第一部份中之一個上方且與它絕緣用以控制彼之導電係數的第二部份，其中該等浮動閘極第一部份各包含：會合於一銳邊的一傾斜上表面與一側面；形成一導電材料的塊體，其配置於該第一區上方且與該第一區電氣連接，其中該導電材料之塊體包含：側向地毗鄰於該等浮動閘極第一部份且與彼等絕緣的第一部份，以及在該等浮動閘極第一部份上方向上延伸且與彼等絕緣的第二部份；以及，形成一對導電控制閘極，其係各配置於該等通道區第二部份中之一個上方且與它絕緣用以控制彼之導電係數。
  26. 如申請專利範圍第25項所述之方法，其中該等控制閘極各包含：側向地毗鄰於該等浮動閘極第二部份之一個且與它絕緣的第一部份，以及在該等浮動閘極第二部份中之一個上方向上延伸且與它絕緣的第二部份。
  27. 如申請專利範圍第25項所述之方法，其中該等浮動閘極第二部份各包含一配置於該等控制閘極中之一個下 方、大體平坦的水平地延伸之上表面部份。
  28. 如申請專利範圍第25項所述之方法，其中該等銳邊各直接面對著該導電材料之塊體且與該導電材料之塊體絕緣。
  29. 如申請專利範圍第25項所述之方法，其中每一個該等導電材料之塊體的形成係包含：形成數個導電材料的間隔體，該等間隔體各具有：側向地毗鄰於該等浮動閘極第一部份中之一個且與它絕緣的第一部份，以及在該等浮動閘極第一部份中之一個上方向上延伸且與它絕緣的第二部份；以及，形成導電材料，其係配置於該第一區上方且與該第一區電氣接觸並且配置成毗鄰於該等間隔體且與彼等電氣接觸。
  30. 如申請專利範圍第29項所述之方法，其中該等銳邊係各自直接面對著該等導電材料的間隔體中之一個而且與它絕緣。
  31. 如申請專利範圍第25項所述之方法，其中每一個該等導電材料之塊體的形成係包含：沿著該等浮動閘極的傾斜上表面及側面形成一絕緣材料層，該絕緣材料層具有允許傅勒-諾德翰穿隧作用的厚度。
  32. 如申請專利範圍第25項所述之方法，其中每一個該等浮動閘極的形成係包含：形成一導電材料層； 在該導電材料層上進行斜面蝕刻以形成該傾斜上表面；移除該導電材料層鄰近該傾斜上表面的部份藉此形成與該傾斜上表面會合成銳邊的側面。
  33. 如申請專利範圍第25項所述之方法，其更包含：形成多數導電材料的導電控制線，其中各導電控制線係沿著與該第一方向垂直的第二方向延伸越過該等作用區及隔離區而且各由每一個該等作用區一起電氣連接至該等控制閘極中之一個。
  34. 如申請專利範圍第25項所述之方法，其更包含：形成多數導電材料的導電源極線，其中各導電源極線係沿著與該第一方向垂直的第二方向延伸越過該等作用區及隔離區而且各由每一個該等作用區一起電氣連接至該等導電塊體中之一個。
  35. 一種操作半導體記憶體晶胞的方法，該半導體記憶體晶胞包含：一具有第一導電型之半導體材料的基板；相隔開的第一及第二區，彼等係形成於該基板中且具有第二導電型，以及一在其間形成於該基板中的通道區，其中該通道區包含毗鄰該第一區的第一部份與毗鄰該第二區的第二部份；一導電浮動閘極，其係具有配置於該第一區上方且與該第一區絕緣的第一部份，以及配置於該通道區第一部份上方且與該通道區第一部份絕緣用以控制該通道區第一部份之導電係數的第二部份，其中該浮動閘極第一部份包含會合於一銳邊的一傾斜上表面 與一側面；一導電材料之塊體，其配置於該第一區上方且與該第一區電氣連接，其中該導電材料之塊體包含：側向地毗鄰於該浮動閘極第一部份且與該浮動閘極第一部份絕緣的第一部份，以及在該浮動閘極第一部份上方向上延伸且與該浮動閘極第一部份絕緣的第二部份；以及，一導電控制閘極，其配置於該通道區第二部份上方且與該通道區第二部份絕緣用以控制該通道區第二部份之導電係數；該方法包含：用電子編程該記憶體晶胞，此係藉由施加足以誘導電子由該第二區流進該通道區而且注入到該浮動閘極上的正電壓至該第一區、該第二區以及該控制閘極上；以及，消除該記憶體晶胞，此係藉由施加足以誘導在該浮動閘極上之電子由該銳邊穿隧到該由導電材料構成之塊體的正電壓至該第一區。
  36. 如申請專利範圍第35項所述之方法，其中該記憶體晶胞的消除包含：施加負電壓至該控制閘極。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
TWI422017B (zh) * 2011-04-18 2014-01-01 Powerchip Technology Corp 非揮發性記憶體元件及其製造方法
US8975131B2 (en) * 2012-09-28 2015-03-10 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating gate memory cells with single poly layer
KR102131812B1 (ko) 2013-03-13 2020-08-05 삼성전자주식회사 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법
US9922715B2 (en) * 2014-10-03 2018-03-20 Silicon Storage Technology, Inc. Non-volatile split gate memory device and a method of operating same
TWI566381B (zh) * 2014-12-05 2017-01-11 力晶科技股份有限公司 非揮發性記憶體及其製造方法
US9276006B1 (en) * 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
JP2017045835A (ja) * 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9673208B2 (en) 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US10714634B2 (en) 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
CN112185815A (zh) 2019-07-04 2021-01-05 硅存储技术公司 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法
CA3204504A1 (en) 2021-03-02 2022-09-09 Takuya Sunakawa Workpiece cutting device and workpiece cutting method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572054A (en) * 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
US20020034847A1 (en) * 2000-09-20 2002-03-21 Wang Chih Hsin Self aligned method of forming a semiconductor memory array of floating gate memory cells with control gates protruding portions, and a memory array made thereby
US20050269622A1 (en) * 2004-06-07 2005-12-08 Pavel Klinger Semiconductor memory array of floating gate memory cells with program/erase and select gates, and methods of making and operating same

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808328A (en) 1977-02-21 1998-09-15 Zaidan Hojin Handotai Kenkyu Shinkokai High-speed and high-density semiconductor memory
US4757360A (en) 1983-07-06 1988-07-12 Rca Corporation Floating gate memory device with facing asperities on floating and control gates
US4947221A (en) 1985-11-29 1990-08-07 General Electric Company Memory cell for a dense EPROM
IT1191566B (it) 1986-06-27 1988-03-23 Sgs Microelettronica Spa Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione
US4794565A (en) 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
KR910000139B1 (ko) 1986-10-27 1991-01-21 가부시키가이샤 도시바 불휘발성 반도체기억장치
US5268319A (en) 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
JP2600301B2 (ja) 1988-06-28 1997-04-16 三菱電機株式会社 半導体記憶装置およびその製造方法
US5051793A (en) 1989-03-27 1991-09-24 Ict International Cmos Technology, Inc. Coplanar flash EPROM cell and method of making same
KR940006094B1 (ko) 1989-08-17 1994-07-06 삼성전자 주식회사 불휘발성 반도체 기억장치 및 그 제조방법
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5021848A (en) 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof
JP3099887B2 (ja) 1990-04-12 2000-10-16 株式会社東芝 不揮発性半導体記憶装置
WO1992018980A1 (en) 1991-04-09 1992-10-29 Silicon Storage Technology, Inc. A single transistor non-volatile electrically alterable semiconductor memory device
JP2815495B2 (ja) 1991-07-08 1998-10-27 ローム株式会社 半導体記憶装置
US5544103A (en) 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
KR950011983B1 (ko) 1992-11-23 1995-10-13 삼성전자주식회사 반도체 장치의 제조방법
US5371028A (en) 1993-08-02 1994-12-06 Chartered Semiconductor Manufacturing Pte Ltd. Method for making single transistor non-volatile electrically alterable semiconductor memory device
JP3133667B2 (ja) 1995-02-23 2001-02-13 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
US5780892A (en) 1995-03-21 1998-07-14 Winbond Electronics Corporation Flash E2 PROM cell structure with poly floating and control gates
KR0144906B1 (ko) 1995-03-31 1998-07-01 김광호 불휘발성 메모리 소자 및 그 제조방법
US5597751A (en) 1995-12-20 1997-01-28 Winbond Electronics Corp. Single-side oxide sealed salicide process for EPROMs
US5814853A (en) 1996-01-22 1998-09-29 Advanced Micro Devices, Inc. Sourceless floating gate memory device and method of storing data
JP3081543B2 (ja) 1996-03-29 2000-08-28 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
US5780341A (en) 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US6252799B1 (en) 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
US6211547B1 (en) 1997-11-24 2001-04-03 Winbond Electronics Corporation Semiconductor memory array with buried drain lines and processing methods therefor
KR100264816B1 (ko) 1998-03-26 2000-09-01 윤종용 비휘발성 메모리 장치 및 그 동작 방법
US6091104A (en) 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
US6140182A (en) 1999-02-23 2000-10-31 Actrans System Inc. Nonvolatile memory with self-aligned floating gate and fabrication process
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6222227B1 (en) 1999-08-09 2001-04-24 Actrans System Inc. Memory cell with self-aligned floating gate and separate select gate, and fabrication process
JP2001085544A (ja) 1999-09-14 2001-03-30 Sanyo Electric Co Ltd スプリットゲート型メモリセル
US6525371B2 (en) 1999-09-22 2003-02-25 International Business Machines Corporation Self-aligned non-volatile random access memory cell and process to make the same
US6329685B1 (en) 1999-09-22 2001-12-11 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby
US6660364B2 (en) 1999-12-16 2003-12-09 Hitachi Maxell, Ltd. Magnetic recording medium
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
US6563167B2 (en) 2001-01-05 2003-05-13 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges
JP2003124357A (ja) * 2001-10-15 2003-04-25 Sanyo Electric Co Ltd 半導体メモリ
CN1224095C (zh) 2002-06-19 2005-10-19 南亚科技股份有限公司 快闪存储器的存储单元的制造方法
KR100550779B1 (ko) 2003-12-30 2006-02-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2006135178A (ja) 2004-11-08 2006-05-25 Sanyo Electric Co Ltd 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572054A (en) * 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
US20020034847A1 (en) * 2000-09-20 2002-03-21 Wang Chih Hsin Self aligned method of forming a semiconductor memory array of floating gate memory cells with control gates protruding portions, and a memory array made thereby
US6627946B2 (en) * 2000-09-20 2003-09-30 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gates protruding portions
US20050269622A1 (en) * 2004-06-07 2005-12-08 Pavel Klinger Semiconductor memory array of floating gate memory cells with program/erase and select gates, and methods of making and operating same

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