JP2006135178A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 127
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 125000006850 spacer group Chemical group 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
- 238000000137 annealing Methods 0.000 claims abstract description 20
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 31
- 239000003963 antioxidant agent Substances 0.000 claims description 29
- 230000003078 antioxidant effect Effects 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 27
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 24
- 238000007254 oxidation reaction Methods 0.000 abstract description 19
- 230000003647 oxidation Effects 0.000 abstract description 18
- 230000002265 prevention Effects 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229910021529 ammonia Inorganic materials 0.000 description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000006386 memory function Effects 0.000 description 3
- 230000003064 anti-oxidating effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
【課題】 不揮発性半導体記憶装置を含む半導体装置の製造方法において、その信頼性及び歩留まりの向上を図る。
【解決手段】 半導体基板１上に、ゲート絶縁膜２を介して第１のポリシリコン膜３を形成する。さらに、第１の開口部１０１を有した第２のシリコン窒化膜８を形成し、これをマスクとして第１のポリシリコン膜３をエッチングする。次に、第１の開口部に、第２の開口部１０３を有したスペーサー膜９Ａを形成する。そして、アンモニアガス雰囲気中で第１のアニール処理を行い、第１の酸化防止層９Ｎを形成する。さらに、ソース領域１１、ソース線１２、ソース線キャップ膜１３、フローティングゲート３Ａ、トンネル絶縁膜１４Ａ、コントロールゲート１５Ａ、及びドレイン領域１７等を形成する。
【選択図】 図２０
【解決手段】 半導体基板１上に、ゲート絶縁膜２を介して第１のポリシリコン膜３を形成する。さらに、第１の開口部１０１を有した第２のシリコン窒化膜８を形成し、これをマスクとして第１のポリシリコン膜３をエッチングする。次に、第１の開口部に、第２の開口部１０３を有したスペーサー膜９Ａを形成する。そして、アンモニアガス雰囲気中で第１のアニール処理を行い、第１の酸化防止層９Ｎを形成する。さらに、ソース領域１１、ソース線１２、ソース線キャップ膜１３、フローティングゲート３Ａ、トンネル絶縁膜１４Ａ、コントロールゲート１５Ａ、及びドレイン領域１７等を形成する。
【選択図】 図２０
Description
本発明は、半導体装置の製造方法に関し、特に不揮発性半導体記憶装置含む半導体装置の製造方法に関する。
近年、電気的にプログラム及び消去可能な読み出し専用メモリ装置（以下、ＥＥＰＲＯＭという）は、携帯電話やデジタルカメラなどの応用分野の拡大に伴い、広く普及している。
ＥＥＰＲＯＭは、フローティングゲート（浮遊ゲート）に所定の電荷量が蓄積されているか否かによって、２値又はそれ以上の多値のデジタルデータを記憶し、その電荷量に応じたチャネル領域の導通の変化を検知することで、デジタルデータを読み出すことができるものである。ＥＥＰＲＯＭは、スタックトゲート型（Ｓｔａｃｋｅｄ−Ｇａｔｅ Ｔｙｐｅ）とスプリットゲート型(Ｓｐｌｉｔ−Ｇａｔｅ Ｔｙｐｅ)に分類される。
図３０は、従来例に係るスプリットゲート型ＥＥＰＲＯＭのメモリセルを有した半導体装置を示す断面図であり、１つのメモリセルの構造を示している。Ｐ型半導体基板１０１の表面に所定間隔を隔ててｎ＋型のドレイン領域１０２及びｎ＋型のソース領域１０３が形成され、それらの間にチャネル領域１０４が配置されている。このチャネル領域１０４の一部上及びソース領域１０３の一部上には、ゲート絶縁膜１０５を介してフローティングゲート１０６が形成されている。フローティングゲート１０６上には、選択酸化法によって形成された厚いシリコン酸化膜１０７が形成されている。
また、フローティングゲート１０６の側面及び厚いシリコン酸化膜１０７の上面の一部を被覆するようにトンネル絶縁膜１０８が形成されている。トンネル絶縁膜１０８上及びチャネル領域１０４の一部上にはコントロールゲート１０９（制御ゲート）が形成されている。
上述した構成のメモリセルの動作を説明すると以下の通りである。まず、デジタルデータの書き込み時には、コントロールゲート１０９とソース領域１０３に所定の電位（例えば、Ｐ型半導体基板１０１に０Ｖ、コントロールゲート１０９に２Ｖ、ソース領域１０３に１０Ｖ）を印加し、チャネル領域１０４に電流を流すことにより、ゲート絶縁膜１０５を通してフローティングゲート１０６にチャネルホットエレクトロン（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）ＣＨＥを注入する。フローティングゲート１０６に注入されたチャネルホットエレクトロンは電荷としてフローティングゲート１０６内に保持される。
フローティングゲート１０６とソース領域１０３の容量結合は、コントロールゲート１０９とフローティングゲート１０６との容量結合に比して相当大きいので、ソース領域１０３に与えた電位によってフローティングゲート１０６の電位が上昇し、チャネルホットエレクトロンのフローティングゲート１０６への注入効率を向上させている。
一方、前記メモリセルに記憶されたデジタルデータを消去する時には、ドレイン領域１０２及びソース領域１０３を接地し、コントロールゲート１０９に所定の電位（例えば、１３Ｖ）を印加することにより、トンネル絶縁膜１０８にファウラー・ノルドハイム・トンネル電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ Ｃｕｒｒｅｎｔ）ＦＮを流し、フローティングゲート１０６に蓄積された電子をコントロールゲート１０９へ引き抜く。このとき、フローティングゲート１０６の端部には尖鋭部１０６ａが形成されているため、この部分に電界集中が生じ、比較的低いコントロールゲート電位でファウラー・ノルドハイム・トンネル電流を流すことができ、効率的なデータ消去を行うことができる。
また、前記メモリセルに記憶されたデータを読み出す時は、コントロールゲート１０９及びドレイン領域１０２に所定の電位（例えば、２Ｖ）を印加する。すると、フローティングゲート１０６に蓄積された電子の電荷量に応じてチャネル電流が流れ、この電流を電流センスアンプで検知することによってデータの読み出しを行うことができる。
上述のスプリットゲート型ＥＥＰＲＯＭでは高効率のプログラミング及びデータ消去が可能である。しかしながら、製造プロセス上、コントロールゲート１０９とフローティングゲート１０６、コントロールゲート１０９と厚いシリコン酸化膜１０７との位置関係は、自己整合的ではないために、マスクずれを考慮してメモリセルの設計を行う必要があった。そのため、スプリットゲート型ＥＥＰＲＯＭのメモリセルの微細化には限界があった。
そこで、自己整合型のスプリットゲート型ＥＥＰＲＯＭが開発された。図３１は、従来例に係る自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルを有した半導体装置を示す断面図である。図３１に示すように、第１のメモリセルＭＣ１０，第２０のメモリセルＭＣ２０が共通のソース領域２０３を中心にして、左右対称に配置されている。
第１のメモリセルＭＣ１０の構造を説明すると以下の通りである。なお、第２のメモリセルＭＣ２０についても全く同様である。Ｐ型半導体基板２０１の表面に、所定間隔を隔ててｎ＋型のドレイン領域２０２及びｎ＋型のソース領域２０３が形成され、それらの間にチャネル領域２０４が形成されている。チャネル領域２０４の一部上及びソース領域２０３の一部上にゲート絶縁膜２０５を介して、フローティングゲート２０６が形成されている。このフローティングゲート２０６上には酸化シリコンから成るスペーサー膜２０７が、フローティングゲート２０６に対して自己整合的に形成されている。
また、フローティングゲート２０６の側面及び上面の一部を被覆するようにトンネル絶縁膜２０８が形成されている。コントロールゲート２０９はスペーサー膜２０７の側壁に自己整合的に形成されている。即ち、コントロールゲート２０９は、スペーサー膜２０７の側壁及びチャネル領域２０４の一部上に配置されている。
第１のメモリセルＭＣ１０の動作は、図３０のＥＥＰＲＯＭのメモリセルと同様である。第１のメモリセルＭＣ１０及び第２のメモリセルＭＣ２０の特徴は、コントロールゲート２０９がフローティングゲート２０６及びスペーサー膜２０７に対して自己整合的に形成されており、しかも、ソース線２１０はソース領域２０３に自己整合的にコンタクトされている点である。このような自己整合型のスプリットゲート型ＥＥＰＲＯＭによれば、メモリセルを更に微細化することが可能である。
なお、上述した自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルに関連する技術文献としては、以下の特許文献が挙げられる。
特許第３４８１９３４号
特開２００３−１２４３６１号
図３２は、従来例に係るスプリットゲート型ＥＥＰＲＯＭのメモリセルを有した半導体装置の断面図である。図３２に示すように、従来例に係るスプリットゲート型ＥＥＰＲＯＭのメモリセルでは、ソース線２１０に対して熱酸化処理を行うことにより当該ソース線２１上にソース線キャップ膜２１１を形成していた。この熱酸化処理の際に、ゲート絶縁膜２０５とフローティングデート２０６との接合面、及びフローティングゲート２０６の端部に至るまで、酸化種が拡散して、フローティングゲート２０６の一部が酸化していた。
このフローティングゲート２０６の酸化された部分２０６Ａが容量絶縁膜として寄与するため、メモリセルのメモリ機能に悪影響を与えるようなカップリング特性の悪化、即ち、フローティングゲート２０６とソース領域２０３との容量化カップリングの減少を招いていた。これにより、メモリセルの信頼性及び歩留まりが劣化するという問題が生じていた。
そこで、本発明は、不揮発性半導体記憶装置含む半導体装置の製造方法において、その信頼性及び歩留まりの向上を図る。
本発明は、上記課題に鑑みて為されたものであり、以下に示すような特徴を有する。即ち、本発明の半導体装置の製造方法は、半導体基板の表面上に、第１の絶縁膜を介して、第１の半導体層、当該第１の半導体層を露出する開口部を有したマスク層を順次形成する工程と、マスク層をエッチングマスクとして、第１の半導体層の表面を等方性エッチングする工程と、開口部の側壁にスペーサーを形成する工程と、スペーサーをエッチングマスクとして第１の半導体層及び第１の絶縁膜をエッチングし、半導体基板の表面を露出する工程と、第１のアニール処理により、開口部で露出するスペーサー、及び第１の半導体層の側部に、窒素導入層から成る第１の酸化防止層を形成する工程と、開口部内に、ソース線を形成する工程と、ソース線の表面を酸化処理して、当該表面上にソース線キャップ膜を形成する工程と、マスク層、及び第１の半導体層の不要部分を除去して、当該第１の半導体層から成るフローティングゲートを形成する工程と、スペーサー上、ソース線キャップ膜上、及びフローティングゲート上を含む半導体基板の表面上に、トンネル絶縁膜を形成する工程と、トンネル絶縁膜上に第２の半導体層を形成してこれをエッチングすることにより、トンネル絶縁膜を介してフローティングゲートに隣接するコントロールゲートを形成する工程と、を有することを特徴とする。
ここで、上記工程において、第１及び第２の半導体層は、ポリシリコン膜から成る。また、スペーサーは、シリコン酸化膜から成り、アニール処理はアンモニアガス雰囲気中で行われる。
また、本発明の半導体装置の製造方法は、上記工程に加えて、半導体基板の表面上に第１の半導体層を形成した後に、半導体基板の表面の一部に素子分離層を形成する工程を含み、開口部で露出する第１の半導体層の表面を等方性エッチングする工程の後に、開口部内及びマスク層の表面上に、第２の絶縁膜を形成する工程と、第２のアニール処理により、第２の絶縁膜に、窒素導入層から成る第２の酸化防止層を形成する工程と、を含むことを特徴とする。
ここで、上記工程において、第２の絶縁膜はシリコン酸化膜から成り、アニール処理はアンモニアガス雰囲気中で行われる。
本発明によれば、スペーサー及びフローティングゲートの端部に、酸化種の拡散の進行を抑止する機能を有した窒素導入層から成る酸化防止層を形成した。この酸化防止層により、ソース線に対する熱酸化処理を行ってソース線キャップ膜を形成する際、従来例にみられたようにフローティングゲートに至るまで酸化種が拡散することを極力抑止することができる。そのため、フローティングゲート２０６の一部が酸化することが極力抑止され、当該フローティングゲートの酸化を極力抑止することができる。
また、さらに、フローティングゲートに隣接する素子分離層上にも酸化防止層を形成することで、より確実に酸化種の拡散が抑止され、フローティングゲートの酸化が抑止される。
従って、メモリセルのメモリ機能に悪影響を与えるようなカップリング特性の悪化を極力低く抑えることが可能となって、当該メモリセルの信頼性及び歩留まりが従来例に比して向上する。結果として、そのようなメモリセル、即ち、不揮発性半導体記憶装置含む半導体装置の製造方法において、その信頼性及び歩留まりを向上することが可能となる。
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図１は、本実施形態に係る半導体装置の概略構成を示す平面図である。なお、図１は、半導体基板１０を表面からみた場合の平面図であり、当該半導体基板１０の表面上に形成された構成要素の一部（半導体基板１,ＳＴＩ層７Ａ,スペーサー膜９Ａ，ソース線１２）を透過して示している。ここで、ＳＴＩ層７Ａとは、いわゆるシャロウ・トレンチ・アイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；以下、「ＳＴＩ」と略称する）構造として形成される素子分離層である。
また、図２０は、本実施形態に係る半導体装置及びその製造方法を示す断面図であり、図１のＸ−Ｘ線に沿った断面、及びＹ−Ｙ線に沿った断面を示している。図２０において、左側の部分がＸ−Ｘ線に沿った断面図であり、右側の部分がＹ−Ｙ線に沿った断面図である。
図１及び図２０に示すように、ゲート絶縁膜２が形成された半導体基板１の表面に、所定の深さ及び間隔を有して、素子分離層であるＳＴＩ層７Ａが形成されている。異なるＳＴＩ層７Ａの間には、不揮発性半導体記憶装置である複数のメモリセルが規則的に配置されている。ここで、図１では、複数のメモリセルのうち、メモリセルＭＣ１,ＭＣ２,ＭＣ３,ＭＣ４のみを示し、図２０では、メモリセルＭＣ１,ＭＣ２のみを示している。メモリセルＭＣ３,ＭＣ４は、メモリセルＭＣ１,ＭＣ２と同様の構成を有している。
メモリセルＭＣ１,ＭＣ２,ＭＣ３,ＭＣ４は、それぞれスプリットゲート型(Ｓｐｌｉｔ−Ｇａｔｅ Ｔｙｐｅ)ＥＥＰＲＯＭのメモリセルであり、次のような構成を有している。即ち、半導体基板１上に、ゲート絶縁膜２Ａを介してフローティングゲート３Ａが形成されている。フローティングゲート３Ａ上にはスペーサー膜９Ａが形成されている。このスペーサー膜９Ａ及びフローティングゲート３Ａの側部には、酸化防止層９Ｎが形成されている。
また、フローティングゲート３Ａに隣接して、トンネル絶縁膜１４Ａを介してコントロールゲート１５Ａが形成されている。フローティングゲート３Ａの間に位置する半導体基板１にはソース領域１１が形成されており、コントロールゲート１５Ａに隣接した半導体基板１の領域にはドレイン領域１７が形成されている。ソース領域１１上には、ソース線１２が形成されている。ソース線１２上には、ソース線キャップ膜１３が形成されている。
次に、上述したようなスプリットゲート型ＥＥＰＲＯＭのメモリセルを半導体基板上に自己整合的に形成するための製造方法について説明する。
図２乃至図１９は、本実施形態に係る半導体装置の製造方法を示す断面図であり、図１のＸ−Ｘ線に沿った断面図及びＹ−Ｙ線に沿った断面図を示している。なお、図２乃至図１９において、左側の部分がＸ−Ｘ線に沿った断面図であり、右側の部分がＹ−Ｙ線に沿った断面図である。また、図１１では、Ｘ−Ｘ線に沿った断面図のみを示している。
図２に示すように、Ｐ型シリコン基板である半導体基板１の表面に約１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）から成るゲート絶縁膜２を熱酸化により形成する。これに続いて、ゲート絶縁膜２上に、ＣＶＤ法により約５０ｎｍの膜厚を有する第１のポリシリコン膜３(Ｐｏｌｙｓｉｌｉｃｏｎ Ｆｉｌｍ)、１２０ｎｍの膜厚を有する第１のシリコン窒化膜４(Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ Ｆｉｌｍ)を形成する。
次に、図３に示すように、第１のシリコン窒化膜４上に、開口部５Ｈを有するホトレジスト層５を形成する。そして、開口部５Ｈを有するホトレジスト層５をマスクとして、第１のシリコン窒化膜４、第１のポリシリコン膜３、ゲート絶縁膜２を順にエッチングし、さらに、半導体基板１の表面をエッチングして、トレンチ溝６を形成する。トレンチ溝６の深さは約１μｍ以下であることが好ましい。
次に、図４に示すように、ＣＶＤ法によりシリコン酸化膜（例えば、ＴＥＯＳ膜）を、トレンチ溝６内を含めて全面に堆積した後、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ Ｍｅｔｈｏｄ）を用いて、そのシリコン酸化膜の表面をポリッシングする。このとき、シリコン窒化膜４はＣＭＰの終点検出膜として働き、第１のシリコン窒化膜４が露出したことを光学的手法により検出した時点でＣＭＰを停止する。このようにして、トレンチ溝６に選択的に埋め込まれた素子分離層であるＳＴＩ層７Ａが形成される。その後、図５に示すように、第１のシリコン窒化膜４はホット燐酸などの薬品を用いて除去される。なお、ＳＴＩ層７Ａの形成は、上述したもの以外の形成方法により行われてもよい。
次に、図６に示すように、ＳＴＩ層７Ａ上を含む第１のポリシリコン膜３の全面上に、マスク層として、約４００ｎｍの膜厚を有する厚い第２のシリコン窒化膜８をＣＶＤ法により形成する。次に、図７に示すように、後にフローティングゲート３Ａが形成される領域上のシリコン窒化膜８を選択的にエッチングして第１の開口部１０１を形成する。そして、この第１の開口部１０１が形成されたシリコン窒化膜８をマスクとして、第１のポリシリコン膜３の表面を等方性エッチングする。これにより、第１のポリシリコン膜３の表面に浅い凹部１０２が形成される。また、この等方性エッチングにより、第２のシリコン窒化膜８のエッジ下にはアンダーカット部が生じる。また、ＳＴＩ層７Ａの上面の一部がエッチングされる。
その後、図８に示すように、第１の開口部１０１内、凹部１０２内、及びＳＴＩ層７Ａ上を含む第２のシリコン窒化膜８の全面に、ＣＶＤ法により、第１のシリコン酸化膜９を堆積し、これを異方性エッチングによりエッチバックする。このエッチバックは第２のシリコン窒化膜８の表面が露出するまで行われる。その結果、第２のシリコン窒化膜８の側壁にシリコン酸化膜から成るスペーサー膜９Ａが形成される。その後、図９に示すように、スペーサー膜９Ａをマスクとして、第１のポリシリコン膜３及びゲート絶縁膜２をエッチングし、半導体基板１の表面を露出する第２の開口部１０３を形成する。
次に、図１０に示すように、所定の第１のアニール処理を行うことにより、スペーサー膜９Ａ、第２の開口部１０３内の第１のポリシリコン膜３の端部、及び当該第２の開口部１０３で露出する半導体基板１の表面上に、後述する酸化種の拡散を抑止する機能を有した窒素導入層から成る第１の酸化防止層９Ｎを形成する。上記第１のアニール処理は、好ましくはアンモニア（ＮＨ３）ガス雰囲気中において、ＲＴＡ（ランプサーマルアニール）法を用いて、約９００℃の温度により約３０秒にわたって行われる。
ここで仮に、第１のアニール処理が、アンモニア（ＮＨ３）ガス以外の雰囲気中、例えば一酸化窒素（ＮＯ）ガス雰囲気中で行われた場合、窒素導入層から成る酸化防止層は形成されるものの、スペーサー膜９Ａの表面上に形成されてしまう。即ち、後述するスペーサー膜９Ａに対するエッチングの際、当該表面の一部が除去されるとともに、当該酸化防止層も除去されてしまう。
これに対して本実施形態の第１アニール処理は、他のガスに比して窒素導入率の高いアンモニア（ＮＨ３）ガス雰囲気中で行われる。そのため、アンモニア（ＮＨ３）ガス中の窒素がスペーサー膜９Ａの内部に導入され易くなって、第１の酸化防止層９Ｎは、スペーサー膜９Ａの表面よりも内側に形成される。そのため、図１１に示すように、後述するスペーサー膜９Ａに対するエッチングの際、当該表面の一部が除去されたとしても、第１の酸化防止層９Ｎの一部をスペーサー膜９Ａに残存させることが可能となる。また、第１の開口部１０３の底部のゲート絶縁膜２の端部の表面においても、第１の酸化防止層９Ｎが形成される。
この第１の酸化防止層９Ａにより、後述する熱酸化処理の際の酸化種が第１のポリシリコン膜３（後のフローティングゲート３Ａ）に至るまで拡散することが、極力抑止される。
次に、図１２に示すように、第２のシリコン窒化膜８上、スペーサー膜９Ａ上、第２の開口部１０３内の第１の酸化防止層９Ｎ（第１のポリシリコン膜３の端部上、及び半導体基板１の表面上に形成されている）上に、ＣＶＤ法により、第２のシリコン酸化膜１０を約３０ｎｍの膜厚で堆積する。そして、図１３に示すように、第２のシリコン酸化膜１０を異方性エッチングによりエッチバックすることで、サイドキャップ１０Ａを形成する。このエッチバックは、スペーサー膜９Ａの上部及びＳＴＩ層７Ａの上方に形成されている第１の酸化防止層９Ｎにも及ぶため、当該箇所の第１の酸化防止層９Ｎは除去される。
次に、図１４に示すように、スペーサー膜９Ａ及び第２のシリコン窒化膜８をマスクにして、ｎ型不純物（例えば、砒素）をイオン注入することで、半導体基板１の表面にｎ＋型のソース領域１１を自己整合的に形成する。
次に、図１５に示すように、スペーサー膜９Ａ及びサイドキャップ膜１０Ａで囲まれた第２の開口部１０３内に、ソース領域１１とコンタクトするソース線１２を形成する。ソース線１２は、例えば、ＣＶＤ法により全面にポリシリコン膜を堆積し、第２の開口部１０３内以外のこのポリシリコン膜をエッチングして除去することで形成される。
次に、図１６に示すように、熱酸化処理を行うことにより、ソース線１２の上面に、シリコン酸化膜から成り、ソース線１２の上面を被覆するソース線キャップ膜１３を形成する。
このとき、上記熱酸化処理により、酸化種が、スペーサー膜９Ａを介して、第２の開口部１０３内の第１のポリシリコン膜３の端部に至まで拡散しようとする。しかしながら、スペーサー膜９Ａ、第２の開口部１０３内の第１のポリシリコン膜３の端部、及びゲート絶縁膜２の端部は、これより以前の工程で形成した第１の酸化防止層９Ｎにより覆われている。この第１の酸化防止層９Ｎにより、当該第１のポリシリコン膜３に至るまで酸化種が拡散することが極力抑止される。従って当該第１のポリシリコン膜３の端部の酸化を極力抑止することができる。
次に、図１７に示すように、第２のシリコン窒化膜８をホット燐酸などの薬品を用いて除去し、スペーサー膜９Ａをマスクとして、第１のポリシリコン膜３及びゲート絶縁膜２を異方性エッチングし、一対のフローティングゲート３Ａ，３Ａを形成する。フローティングゲート３Ａ，３Ａはスペーサー膜９Ａに対して自己整合的に形成される。このとき、一対のフローティングゲート３Ａ，３Ａのサイドキャップ１０Ａが形成されていない方の端部には、先鋭部３Ａｐが形成される。これは、前述した浅い凹部１０２の形成時の等方性エッチングにより、凹部１０２の端部が上方へカーブしているためである。
さらに、スペーサー膜９Ａ上、ソース線キャップ膜１３上、及びフローティングゲート３Ａ上を含む半導体基板１の全面上に、ＣＶＤ法により、約２０ｎｍの膜厚を有するシリコン酸化膜１４を堆積してトンネル絶縁膜１４Ａを形成する。ここで、トンネル絶縁膜１４は、フローティングゲート３Ａの側面及び上面の一部を覆うようにして形成される。
次に、図１８に示すように、トンネル絶縁膜１４の全面上に、ＣＶＤ法により、約２００ｎｍの膜厚を有する第２のポリシリコン膜１５を堆積する。そして、図１９に示すように、第２のポリシリコン膜１５を異方性エッチングによりエッチバックし、コントロールゲート１５Ａを形成する。コントロールゲート１５Ａはスペーサー膜９Ａの側壁、及び半導体基板１のチャネル領域上に、トンネル絶縁膜１４Ａを介して、自己整合的に形成される。
次に、図２０に示すように、コントロールゲート１５Ａの下部の側壁に、ミニスペーサー膜１６Ａを形成する。このミニスペーサー膜１６Ａは、ＣＶＤ法によりシリコン酸化膜を堆積し、そのシリコン酸化膜をエッチバックすることで形成することができる。そして、トンネル絶縁膜１４Ａ及びコントロールゲート１５Ａをマスクとして、半導体基板１に、例えば砒素（Ａｓ）等のｎ型不純物をイオン注入することにより、コントロールゲート１５Ａに対して自己整合的に、ｎ＋型のドレイン領域１７，１７を形成する。ここで、ソース領域１１とドレイン領域１７との間の半導体基板１の表面がチャネル領域となる。
こうして、半導体基板１上に、ソース領域１１に対して左右対称の一対メモリセルＭＣ１，ＭＣ２が形成される。また、図１に示したメモリセルＭＣ３，ＭＣ４及びその他の不図示のメモリセルについても、メモリセルＭＣ１，ＭＣ２と同様に形成される。
上述したように、本実施形態によれば、スペーサー膜９Ａ及びフローティングゲート３Ａの端部に、酸化種の拡散の進行を抑止する機能を有した窒素導入層から成る第１の酸化防止層９Ｎを形成することができる。この第１の酸化防止層９Ｎにより、ソース線１２に対する熱酸化処理を行ってソース線キャップ膜１３を形成する際、従来例にみられたようにフローティングゲート３Ａに至るまで酸化種が拡散することを極力抑止することができる。そのため、フローティングゲート３Ａの一部の酸化を極力抑止することができる。
従って、メモリセルのメモリ機能に悪影響を与えるようなカップリング特性の悪化を極力低く抑えることが可能となって、当該メモリセルの信頼性及び歩留まりが従来例に比して向上する。
なお、上述した第１の実施形態では、第１の酸化防止層９Ｎは、ＳＴＩ層７Ａの上方に一旦形成されるものの、後に続く第２のシリコン酸化膜１０のエッチングの際に除去されてしまう。そのため、熱酸化処理の際の酸化種がＳＴＩ層７Ａと第１のポリシリコン膜３との境界近傍に至るまで拡散する場合があった。その結果、図示しないが、ＳＴＩ層７Ａの近傍において、第１のポリシリコン膜３が酸化する場合があった。そこで、本発明の発明者らは、上記したようなＳＴＩ層近傍における酸化種の拡散の問題を解決するべく、さらに以下に示すような第２の実施形態を想到するに至った。
次に、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図２１乃至図２９は、本実施形態に係る半導体装置の製造方法を示す断面図である。なお、本実施形態に係る半導体装置の平面図は、第１の実施形態における図１の平面図と同様である。また、図２１乃至図２９において、左側の部分が図１のＸ−Ｘ線に沿った断面図であり、右側の部分がＹ−Ｙ線に沿った断面図である。また、第１の実施形態と同様の構成要素については、同一の符号を付して説明を行うものとする。
本実施形態に係る半導体装置の製造方法では、半導体基板１上の第２のシリコン窒化膜８に第１の開口部１０１及び凹部１０２を形成する工程までは、第１の実施形態の図２乃至図７に示した工程と同様である。以下に示す工程は、図７の工程に続いて行われる。
即ち、図７に示した工程に続き、図２１に示すように、第１の開口部１０１内及び凹部１０２内を含む第２のシリコン窒化膜８上に、第４のシリコン酸化膜２０を、例えばＣＶＤ法により、例えば約３５ｎｍの膜厚を有して堆積する。そして、図２２に示すように、所定の第２のアニール処理を行うことにより、第４のシリコン酸化膜２０に、酸化種の拡散を抑止する機能を有した窒素導入層から成る第２の酸化防止層２０Ｎを形成する。
上記第２のアニール処理は、第１の実施形態の第１のアニール処理と同様に、好ましくはアンモニア（ＮＨ３）ガス雰囲気中において、ＲＴＡ（ランプサーマルアニール）法を用いて、約９００℃の温度により約３０秒にわたって行われる。
次に、図２３に示すように、第１の開口部１０１内及びＳＴＩ層７Ａ上を含む第４のシリコン酸化膜２０上に、ＣＶＤ法により、第５のシリコン酸化膜２９を堆積し、これを異方性エッチングによりエッチバックする。このエッチバックは第２のシリコン窒化膜８の表面が露出するまで行われる。その結果、第２のシリコン窒化膜８の側壁に第５のシリコン酸化膜２９から成るスペーサー膜２９Ａが形成される。その後、スペーサー膜２９Ａをマスクとして、第１のポリシリコン膜３及びゲート絶縁膜２をエッチングし、半導体基板１の表面を露出する第２の開口部２０３を形成する。
次に、図２４に示すように、第１の実施形態の第１のアニール処理と同じ条件による第３のアニール処理を行う。これにより、スペーサー膜２９Ａ、第２の開口部２０３内の第１のポリシリコン膜３の端部、及び当該第２の開口部２０３で露出する半導体基板１の表面上に、第１の実施形態の第１の酸化防止層９Ｎと同様の第３の酸化防止層２９Ｎが形成される。
その後、図２５に示すように、第２のシリコン窒化膜８上、スペーサー膜９Ａ上、第２の開口部１０３内の第３の酸化防止層２９Ｎ（第１のポリシリコン膜３の端部上、及び半導体基板１の表面上に形成されている）上に、第１の実施形態の第２のシリコン酸化膜１０と同様に、第６のシリコン酸化膜３０を堆積する。そして、図２６に示すように、第６のシリコン酸化膜３０を異方性エッチングによりエッチバックすることで、サイドキャップ３０Ａを形成する。
このとき、第１の実施形態の第２のシリコン酸化膜１０のエッチバック（図１３参照）とは異なり、ＳＴＩ層７Ａ上及びそれに隣接する第１のポリシリコン膜３上に形成されている第３の酸化防止層２９Ｎはエッチバックされずに、当該箇所に残存する。
次に、図２７に示すように、第２の開口部２０３内の半導体基板１の表面にｎ＋型のソース領域３１を自己整合的に形成し、スペーサー膜２９Ａ及びサイドキャップ膜３０Ａで囲まれた第２の開口部２０３内に、ソース領域３１とコンタクトするソース線３２を形成する。ソース線３２は、第１の実施形態のソース線１２と同様に形成される。次に、熱酸化処理を行うことにより、ソース線３２の上面に、シリコン酸化膜から成りソース線３２の上面を被覆するソース線キャップ膜３３を形成する。
このとき、第２の酸化防止層２０Ｎ及び第３の酸化防止層２９Ｎが、第１のポリシリコン膜３のみならずＳＴＩ層７Ａ上を覆っている。そのため、ＳＴＩ層７Ａの近傍を通して、当該第１のポリシリコン膜３に酸化種が拡散することを極力抑止することできる。
次に、図２８に示すように、第１の実施形態と同様に、第２のシリコン窒化膜８をホット燐酸などの薬品を用いて除去し、スペーサー膜２９Ａをマスクとして、第１のポリシリコン膜３及びゲート絶縁膜２を異方性エッチングし、一対のフローティングゲート３Ａ，３Ａを形成する。さらに、スペーサー膜２９Ａ上、ソース線キャップ膜３３上、及びフローティングゲート３Ａ上を含む半導体基板１の全面上にシリコン酸化膜を堆積して、トンネル絶縁膜３４Ａを形成する。
次に、図２９に示すように、第１の実施形態のコントロールゲート１５Ａと同様に、トンネル絶縁膜３４Ａの全面上にポリシリコン膜を堆積して、これを異方性エッチングによりエッチバックし、コントロールゲート３５Ａを形成する。さらに、コントロールゲート３５Ａの下部の側壁に、ミニスペーサー膜３６Ａを形成する。そして、トンネル絶縁膜３４Ａ及びコントロールゲート３５Ａをマスクとして、半導体基板１に、例えば砒素（Ａｓ）等のｎ型不純物をイオン注入することにより、コントロールゲート３５Ａに対して自己整合的に、ｎ＋型のドレイン領域３７，３７を形成する。ここで、ソース領域３１とドレイン領域３７との間の半導体基板１の表面がチャネル領域となる。
こうして、半導体基板１上に、ソース領域３１に対して左右対称の一対メモリセルＭＣ５，ＭＣ６が形成される。また、その他の不図示のメモリセルについても、メモリセルＭＣ５，ＭＣ６と同様に形成される。
上述したように、本実施形態によれば、第２の酸化防止層２０Ｎ及び第３の酸化防止層２９Ｎが、フローティングゲート３Ａの端部及びＳＴＩ層７Ａ上を覆っている。そのため、第１の実施形態に比してさらに確実に酸化種の拡散が抑止され、フローティングゲート３Ａの酸化が抑止される。
Claims (5)
- 半導体基板の表面上に、第１の絶縁膜を介して、第１の半導体層、当該第１の半導体層を露出する開口部を有したマスク層を順次形成する工程と、
前記マスク層をエッチングマスクとして、第１の半導体層の表面を等方性エッチングする工程と、
前記開口部の側壁にスペーサーを形成する工程と、
前記スペーサーをエッチングマスクとして第１の半導体層及び第１の絶縁膜をエッチングし、前記半導体基板の表面を露出する工程と、
第１のアニール処理により、前記開口部で露出する前記スペーサー、及び前記第１の半導体層の側部に、窒素導入層から成る第１の酸化防止層を形成する工程と、
前記開口部内に、ソース線を形成する工程と、
前記ソース線の表面を酸化処理して、当該表面上にソース線キャップ膜を形成する工程と、
前記マスク層、及び前記第１の半導体層の不要部分を除去して、当該第１の半導体層から成るフローティングゲートを形成する工程と、
前記スペーサー上、前記ソース線キャップ膜上、及び前記フローティングゲート上を含む前記半導体基板の表面上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に第２の半導体層を形成してこれをエッチングすることにより、前記トンネル絶縁膜を介して前記フローティングゲートに隣接するコントロールゲートを形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記第１及び第２の半導体層は、ポリシリコン膜から成ることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記スペーサーは、シリコン酸化膜から成り、前記アニール処理はアンモニアガス雰囲気中で行われることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記半導体基板の表面上に前記第１の半導体層を形成した後に、前記半導体基板の表面の一部に素子分離層を形成する工程を含み、
前記開口部で露出する第１の半導体層の表面を等方性エッチングする工程の後に、前記開口部内及び前記マスク層の表面上に、第２の絶縁膜を形成する工程と、第２のアニール処理により、前記第２の絶縁膜に、窒素導入層から成る第２の酸化防止層を形成する工程と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。 - 前記第２の絶縁膜はシリコン酸化膜から成り、前記アニール処理はアンモニアガス雰囲気中で行われることを特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004324019A JP2006135178A (ja) | 2004-11-08 | 2004-11-08 | 半導体装置の製造方法 |
| TW094136273A TW200620678A (en) | 2004-11-08 | 2005-10-18 | Manufacturing method of semiconductor device |
| US11/267,582 US20060113584A1 (en) | 2004-11-08 | 2005-11-07 | Manufacturing method of a semiconductor device |
| CNA200510120324XA CN1773685A (zh) | 2004-11-08 | 2005-11-08 | 半导体装置的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004324019A JP2006135178A (ja) | 2004-11-08 | 2004-11-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006135178A true JP2006135178A (ja) | 2006-05-25 |
Family
ID=36566562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004324019A Pending JP2006135178A (ja) | 2004-11-08 | 2004-11-08 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20060113584A1 (ja) |
| JP (1) | JP2006135178A (ja) |
| CN (1) | CN1773685A (ja) |
| TW (1) | TW200620678A (ja) |
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| JP2009088143A (ja) * | 2007-09-28 | 2009-04-23 | Nec Electronics Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2011040626A (ja) * | 2009-08-13 | 2011-02-24 | Renesas Electronics Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| US8138524B2 (en) | 2006-11-01 | 2012-03-20 | Silicon Storage Technology, Inc. | Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby |
| JP2019075414A (ja) * | 2017-10-12 | 2019-05-16 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107305892B (zh) * | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3259349B2 (ja) * | 1992-06-09 | 2002-02-25 | ソニー株式会社 | 不揮発性半導体装置及びその製造方法 |
| US6492231B2 (en) * | 2000-06-09 | 2002-12-10 | Winbond Electronics Corporation | Method of making triple self-aligned split-gate non-volatile memory device |
| JP5121102B2 (ja) * | 2001-07-11 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6677211B2 (en) * | 2002-01-14 | 2004-01-13 | Macronix International Co., Ltd. | Method for eliminating polysilicon residue |
| JP4748705B2 (ja) * | 2004-07-06 | 2011-08-17 | 三洋電機株式会社 | 半導体装置の製造方法 |
-
2004
- 2004-11-08 JP JP2004324019A patent/JP2006135178A/ja active Pending
-
2005
- 2005-10-18 TW TW094136273A patent/TW200620678A/zh unknown
- 2005-11-07 US US11/267,582 patent/US20060113584A1/en not_active Abandoned
- 2005-11-08 CN CNA200510120324XA patent/CN1773685A/zh active Pending
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| JP2009088143A (ja) * | 2007-09-28 | 2009-04-23 | Nec Electronics Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2011040626A (ja) * | 2009-08-13 | 2011-02-24 | Renesas Electronics Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2019075414A (ja) * | 2017-10-12 | 2019-05-16 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP7118616B2 (ja) | 2017-10-12 | 2022-08-16 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060113584A1 (en) | 2006-06-01 |
| CN1773685A (zh) | 2006-05-17 |
| TW200620678A (en) | 2006-06-16 |
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