CN1773685A - 半导体装置的制造方法 - Google Patents
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Abstract
一种含有非易失性半导体存储装置的半导体装置的制造方法，提高其可靠性及成品率。在半导体衬底(1)上经由栅极绝缘膜(2)形成第一多晶硅膜(3)。进而形成具有第一开口部(101)的第二氮化硅膜(8)，以其为掩模，蚀刻第一多晶硅膜(3)。其次，在第一开口部形成具有第二开口部(103)的衬垫膜(9A)。然后，在氨气环境中进行第一退火处理，形成第一防氧化层(9N)。进而形成源极区域(11)、源线(12)、源线盖膜(13)、浮动栅(3A)、隧道绝缘膜(14A)、控制栅(15A)、及漏极区域(17)等。
Description
技术领域
本发明涉及半导体装置的制造方法，特别是涉及包含非易失性半导体存储装置的半导体装置的制造方法。
背景技术
近年来，可进行电子编程及擦除的只读存储装置(下称EEPROM)伴随手机及数码相机等应用领域的扩大而广泛普及。
EEPROM可根据浮动栅(floating gate；浮遊ゲ一ト)上是否蓄积有规定的电荷量，而存储二进制或其以上的多进制的数字数据，检测与其电荷量对应的沟道区域的导通的变化，从而读出数字数据。EEPROM被分类成多层栅型(Stacked-Gate Type)和分裂栅型(Split-Gate Type)。
图30是表示现有例的具有分裂栅型EEPROM存储单元的半导体装置的剖面图，表示一个存储单元的结构。在P型半导体衬底101的表面隔开规定间隔形成n+型漏极区域102及n+型源极区域103，并在它们之间配置有沟道区域104。在该沟道区域104的一部分上及源极区域103的一部分上经由栅极绝缘膜105形成浮动栅106。在浮动栅106上形成有通过选择氧化法形成的厚的氧化硅膜107。
另外，覆盖浮动栅106的侧面及厚的氧化硅膜107上面的一部分而形成隧道绝缘膜108。在隧道绝缘膜108上及沟道区域104的一部分上形成有控制栅109(control gate；制御ゲ一ト)。
上述存储单元的动作说明如下。首先，在写入数字数据时，通过在控制栅109和源极区域103上施加规定电位(例如在P型半导体衬底101上施加0V，在控制栅109上施加2V，在源极区域103上施加10V)，在沟道区域104上流过电流，通过栅极绝缘膜105向浮动栅106注入沟道热电子(ChannelHot Electron)CHE。将注入浮动栅106内的沟道热电子作为电荷保持在浮动栅106内。
浮动栅106和源极区域103的电容耦合由于比控制栅109和浮动栅106的电容耦合大许多，故通过给予源极区域103的电位使浮动栅106的电位上升，提高沟道热电子向浮动栅106的注入效率。
另一方面，当消除存储于上述存储单元的数字数据时，将漏极区域102及源极区域103接地，通过在控制栅109上施加规定电位(例如13V)，在隧道绝缘膜108上流过福勒-高加贺姆(FN)隧道电流(Fowler-NordheimTunneling Current)FN，将蓄积于浮动栅106上的电子从控制栅109引出。此时，由于在浮动栅106的端部形成有尖锐部106a，故在该部分产生电场集中，可以以较低的控制栅电位流过FN隧道电流，可进行有效的数据擦除。
另外，在读取存储于上述存储单元的数据时，在控制栅109及漏极区域102上施加规定的电位(例如2V)。这样，可与蓄积于浮动栅106上的电子的电荷量对应流动沟道电流，通过由电流读出放大器(sense ampler)检测该电流，进行数据的读出。
在上述分裂栅型EEPROM中，可进行高效率的编程及数据擦除。但是，在制造工艺上，控制栅109和浮动栅106、控制栅109和厚的氧化硅膜107的位置关系由于不是自对准(自己整合)，故必须考虑掩模误差来进行存储单元的设计。因此，分裂栅型EEPROM存储单元的微细化有限。
因此，开发了自对准型的分裂栅型EEPROM。图31是表示现有例的具有自对准型的分裂栅型EEPROM存储单元的半导体装置的剖面图。如图31所示，第一存储单元MC10、第二十存储单元MC20以共用的源极区域203为中心而左右对称配置。
第一存储单元MC10的结构说明如下。另外，第二存储单元MC20也全部相同。在P型半导体衬底201的表面隔开规定间隔形成有n+型漏极区域202及n+型源极区域203，在它们之间形成有沟道区域204。在沟道区域204的一部分上及源极区域203的一部分上经由栅极绝缘膜205形成有浮动栅206。在该浮动栅206上形成有由氧化硅构成的衬垫膜207，相对于浮动栅206自对准。
另外，覆盖浮动栅206的侧面及上面的一部分而形成有隧道绝缘膜208。控制栅209自对准形成在衬垫膜207的侧壁。即，控制栅209被配置在衬垫膜207的侧壁及沟道区域204的一部分上。
第一存储单元MC10的动作与图30的EEPROM的存储单元相同。第一存储单元MC10及第二存储单元MC20的特征是，控制栅209相对于浮动栅206及衬垫膜207自对准形成，而且，源线210自对准地与源极区域203接触。根据这种自对准型分裂栅型EEPROM，可将存储单元进一步微细化。
另外，上述的自对准型的分裂栅型EEPROM存储单元的相关技术文献列举以下专利文献。
专利文献1：专利第3481934号
专利文献2：特开2003-124361号
图32是现有例的具有分裂栅型EEPROM存储单元的半导体装置的剖面图。如图32所示，在现有例的分裂栅型EEPROM存储单元中，通过对源线210进行热氧化处理，在该源线21上形成源线盖膜211。当进行该热氧化处理时，氧化种(酸化種)扩散直至栅极绝缘膜205和浮动栅206的接合面、及浮动栅206的端部，浮动栅206的一部分氧化。
由于该浮动栅206的氧化了的部分206A用作电容绝缘膜，故导致对存储单元的存储功能带来不良影响这样的偶合特性恶化，即，导致了浮动栅206和源极区域203的电容化偶合的减少。由此，存在存储单元的可靠性及成品率恶化的问题。
发明内容
因此，本发明力图提供含有非易失性半导体存储装置的半导体装置的制造方法，提高其可靠性及成品率。
本发明是鉴于上述课题而研发的，其具有以下所示的特征。即，本发明的半导体装置的制造方法包括：经由第一绝缘膜在半导体衬底的表面上顺序形成第一半导体层、具有露出该第一半导体层的开口部的掩模层的工序；以所述掩模层为蚀刻掩模，各向同性蚀刻第一半导体层的表面的工序；在所述开口部的壁侧上形成衬垫的工序；以所述衬垫为蚀刻掩模，蚀刻第一半导体层及第一绝缘膜，露出所述半导体衬底的表面的工序；通过进行第一退火处理，在开口部露出的所述衬垫、及所述第一半导体层的侧部上形成由氮导入层构成的第一防氧化层的工序；在所述开口部内形成源线的工序；氧化处理所述源线的表面，在该表面上形成源线盖膜的工序；除去所述掩模层及所述第一半导体层的不需要部分，形成由该第一半导体层构成的浮动栅的工序；在包含所述衬垫上、所述源线盖膜上、及所述浮动栅上的所述半导体衬底的表面上形成隧道绝缘膜的工序；在所述隧道绝缘膜上形成第二半导体层，通过对其蚀刻，形成经由所述隧道绝缘膜与所述浮动栅邻接的控制栅的工序。
在此，在所述工序中，第一及第二半导体层由多晶硅膜构成。另外，衬垫由氧化硅膜形成，退火处理在氨气环境中进行。
另外，本发明的半导体装置的制造方法，在所述工序的基础上，在半导体衬底的表面上形成第一半导体层后，具有在半导体衬底表面的一部分上形成元件元件分离层的工序。在各向同性蚀刻在开口部露出的第一半导体层表面的工序后具有在开口部内及掩模层的表面上形成第二绝缘膜的工序和通过第二退火处理在第二绝缘膜上形成由氮导入层构成的第二防氧化层的工序。
在此，在所述工序中，第二绝缘膜由氧化硅膜构成，退火处理在氨气环境中进行。
根据本发明，在衬垫及浮动栅的端部形成由具有抑制氧化种扩散前进的功能的氮导入层构成的防氧化层。通过该防氧化层，对源线进行热氧化处理，形成源线盖膜，此时可极大地抑制如现有例中可看到的氧化种扩散直至浮动栅上。因此，浮动栅206的一部分氧化被极大地抑制，可极大地抑制该浮动栅的氧化。
另外，由于在与浮动栅相邻的元件分离层上也形成防氧化层，因此，更可靠地抑制氧化种的扩散，抑制浮动栅的氧化。
因此，可将给存储单元的存储功能带来不良影响这样的偶合特性的恶化抑制地极低，与现有例相比，该存储单元的可靠性及成品率提高。结果，在这样的存储单元、即含有非易失性半导体存储装置的半导体装置的制造方法中，可提高其可靠性及成品率。
附图说明
图1是本发明实施例的半导体装置的平面图；
图2是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图3是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图4是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图5是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图6是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图7是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图8是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图9是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图10是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图11是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图12是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图13是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图14是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图15是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图16是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图17是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图18是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图19是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图20是表示本发明第一实施例的半导体装置的制造方法的剖面图；
图21是表示本发明第二实施例的半导体装置的制造方法的剖面图；
图22是表示本发明第二实施例的半导体装置的制造方法的剖面图；
图23是表示本发明第二实施例的半导体装置的制造方法的剖面图；
图24是表示本发明第二实施例的半导体装置的制造方法的剖面图；
图25是表示本发明第二实施例的半导体装置的制造方法的剖面图；
图26是表示本发明第二实施例的半导体装置的制造方法的剖面图；
图27是表示本发明第二实施例的半导体装置的制造方法的剖面图；
图28是表示本发明第二实施例的半导体装置的制造方法的剖面图；
图29是表示本发明第二实施例的半导体装置的制造方法的剖面图；
图30是表示现有例的半导体装置的剖面图；
图31是表示现有例的半导体装置的剖面图；
图32是表示现有例的半导体装置的剖面图。
具体实施方式
下面，参照附图说明本发明第一实施例的半导体装置的制造方法。
图1是表示本实施例的半导体装置的概略结构的平面图。另外，图1是从表面看到的半导体装置10时的平面图，透视表示形成在该半导体衬底10表面上的结构要素的一部分(半导体衬底1、STI层7A、衬垫膜9A、源线12)。在此，STI层7A是指，作为所谓的浅沟槽隔离(Shallow Trench Isolation；下面简单地成为STI)结构形成的元件分离层。
另外，图20是表示本实施例的半导体装置及其制造方法的剖面图，表示沿图1的X-X线的剖面、及沿Y-Y的剖面。在图20中，左侧部分是沿X-X线的剖面图，右侧的部分是沿Y-Y线的剖面图。
如图1及图20所示，在形成有栅极绝缘膜2的半导体衬底1的表面形成具有规定的深度及间隔，作为元件分离层的STI层7A。在不同的STI层7A之间规则配置有作为非易失性半导体存储装置的多个存储单元。在此，图1中仅表示多个存储单元中的存储单元MC1、MC2、MC3、MC4，图20中仅表示存储单元MC1、MC2。存储单元MC3、MC4具有与存储单元MC1、MC2相同的结构。
存储单元MC1、MC2、MC3、MC4分别是分裂栅型(Split-Gate Type)EEPROM的存储单元，具有以下这种结构。即，在半导体衬底1上经由栅极绝缘膜2A形成有浮动栅3A。在浮动栅3A上形成有衬垫膜9A。在该衬垫膜9A及浮动栅3A的侧部形成有防氧化层9N。
另外，经由隧道绝缘膜14A与浮动栅3A相邻形成控制栅15A。在位于浮动栅3A之间的半导体衬底1上形成有源极区域11，在与控制栅15A相邻的半导体衬底1的区域上形成有漏极区域17。在源极区域11上形成有源线12。在源线12上形成有源线盖膜13。
其次，说明用于使上述的分裂栅型EEPROM存储单元在半导体衬底上自对准的制造方法。
图2～图19是表示本实施例的半导体装置的制造方法的剖面图，表示沿图1的X-X线的剖面图及沿Y-Y线的剖面图。另外，图2～图19中，左侧部分是沿X-X线的剖面图，右侧部分是沿Y-Y线的剖面图。另外，图11中仅表示沿X-X线的剖面图。
如图2所示，在作为P型硅衬底的半导体衬底1的表面上，通过热氧化形成由约10nm的氧化硅膜(SiO2)构成的栅极绝缘膜2。接着，在栅极绝缘膜2上通过CVD法形成具有约50nm膜厚的第一多晶硅膜3(PolysiliconFilm)、及具有120nm膜厚的第一氮化硅膜4(Silicon Nitride Film)。
其次，如图3所示，在第一氮化硅膜4上形成具有开口部5H的光致抗蚀剂层5。然后，以具有开口部5H的光致抗蚀剂层5为掩模，顺序蚀刻第一氮化硅膜4、第一多晶硅膜3、栅极绝缘膜2，进而蚀刻半导体衬底1的表面，形成沟槽6。沟槽6的深度优选约1μm以下。
其次，如图4所示，在通过CVD法将氧化硅膜(例如TEOS膜)堆积于包含沟槽6内的整个面上后，使用CMP法(Chemical Mechanical PolishingMethod：化学机械抛光方法)，抛光该氧化硅膜的表面。此时，氮化硅膜4用作CMP的终点检测膜起，在通过光学方法检测到第一氮化硅膜4露出的时刻停止CMP。这样，形成选择地埋入沟槽6内的元件分离层即STI层7A。然后，如图5所示，第一氮化硅膜4使用热磷酸等药品除去。另外，STI层7A的形成也可以通过上述方法以外的形成方法进行。
其次，如图6所示，在含有STI层7A上的多晶硅膜3的整个面上利用CVD法形成具有约400nm膜厚的厚的第二氮化硅膜8作为掩模层。其次，如图7所示，之后选择地蚀刻形成浮动栅3A的区域上的氮化硅膜8，形成氮化硅膜8。然后，以形成有该第一开口部101的氮化硅膜8为掩模，各向同性蚀刻第一多晶硅膜3的表面。由此，在第一多晶硅膜3的表面形成浅的凹部102。另外，通过进行该各向同性蚀刻，在第二氮化硅膜8的边缘下产生根切部(under cut)。另外，STI层7A上面的一部分被蚀刻。
然后，如图8所示，在包含第一开口部101内、凹部102内、及STI层7A上的第二氮化硅膜8的整个面上利用CVD法堆积第一氧化硅膜9，通过各向异性蚀刻对其进行深腐蚀(etch back)。该深腐蚀进行直到第二氮化硅膜8的表面露出。结果，在第二氮化硅膜8的侧壁上形成由氧化硅膜构成的衬垫膜9A。然后，如图9所示，以衬垫膜9A为掩模，蚀刻第一多晶硅膜3及栅极绝缘膜2，形成露出半导体衬底1表面的第二开口部103。
其次，如图10所示，通过进行规定的第一退火处理，在衬垫膜9A、第二开口部103内的第一多晶硅膜3的端部、及在该第二开口部103露出的半导体衬底1的表面上形成由具有抑制后述的氧化种扩散的功能的氮导入层构成的第一防氧化膜9N。上述退火处理优选在氨(NH3)气环境中，使用RTA(lamp thermal anneal：喷灯退火)法以约900℃的温度进行约30秒。
在此，假设第一退火处理在氨(NH3)气以外的环境气中例如一氧化碳(NO)环境中进行的情况下，虽然形成由氮导入层构成的防氧化膜，但在衬垫膜9A的表面上形成。即，在对后述的衬垫膜9A进行蚀刻时，除去该表面的一部分，同时也除去该防氧化层。
与此相对，本实施例的第一退火处理在比其它气体的氮导入率高的氨(NH3)环境中进行。因此，氨(NH3)气中的氮容易导入衬垫膜9A的内部，第一防氧化层9N形成于衬垫膜9A表面的内侧。因此，如图11所示，在对后述的衬垫膜9A进行蚀刻时，即使该表面的一部分除去，也有可能在衬垫膜9A上残存第一防氧化层9N的一部分。另外，在第一开口部103底部的栅极绝缘膜2的端部表面也形成第一防氧化层9N。
通过该第一防氧化层9A，可极大地抑制后述的热氧化处理时的氧化种扩散至第一多晶硅膜3(之后的浮动栅3A)。
其次，如图12所示，在第二氮化硅膜8上、衬垫膜9A上、第二开口部103内的第一防氧化层9N(第一多晶硅膜3的端部上、及形成于半导体衬底1的表面上的)上利用CVD法以约30nm的膜厚堆积第二氧化硅膜10。然后，如图13所示，通过利用各向异性蚀刻对第二氧化硅膜10进行深腐蚀，形成侧面盖10A。该深腐蚀由于也波及衬垫膜9A的上部及STI层7A上方形成的第一防氧化层9N，故将该位置的第一防氧化层9N除去。
其次，如图14所示，以衬垫膜9A及第二氮化硅膜8为掩模，通过离子注入n型杂质(例如砷)，在半导体衬底1的表面上自对准n+型源极区域11。
其次，如图15所示，在由衬垫膜9A及侧面盖膜10A包围的第二开口部103内形成与源极区域11接触的源线12。源线12例如通过CVD法在整个面上堆积多晶硅膜，通过蚀刻除去除第二开口部103内以外的该多晶硅膜行车形成。
其次，如图16所示，通过进行热氧化处理，在源线12的上面形成由氧化硅膜构成，覆盖源线12上面的源线盖膜13。
此时，通过进行上述热氧化处理，使氧化种经由衬垫膜9A扩散直至第二开口部103内的第一多晶硅膜3的端部。但是，衬垫膜9A、第二开口部103内的第一多晶硅膜3的端部、及栅极绝缘膜2的端部通过由这以前的工序形成的第一防氧化层9N覆盖。通过该第一防氧化层9N，极大地抑制氧化种扩散直至该第一多晶硅膜3上。因此，可极大地抑制该第一多晶硅膜3端部的氧化。
其次，如图17所示，使用热磷酸等药品除去第二氮化硅膜8，以衬垫膜9A为掩模，各向异性蚀刻第一多晶硅膜3及栅极绝缘+膜2，形成一对浮动栅3A、3A。浮动栅3A、3A相对于衬垫膜9A自对准形成。此时，在没有形成一对浮动栅3A、3A的侧面盖10A的端部形成前尖部(先锐部)3Ap。这是由于，上述浅的凹部102形成时的各向同性蚀刻使凹部102的端部向上方弯曲。
进而在包含衬垫膜9A上、源线盖膜13上、及浮动栅3A上的半导体衬底1的整个面上利用CVD法堆积具有约20nm膜厚的氧化硅膜14，形成隧道绝缘膜14A。在此，隧道绝缘膜14覆盖浮动栅3A的侧面及上面的一部分形成。
其次，如图18所示，在隧道绝缘膜14的整个面上通过CVD法堆积具有约20nm膜厚的第二多晶硅膜15。然后，如图19所示，通过进行各向异性蚀刻，深腐蚀第二多晶硅膜15，形成控制栅15A。控制栅15A在衬垫膜19A的侧壁及半导体衬底1的沟道区域上经由隧道绝缘膜14A自对准形成。
其次，如图20所示，在控制栅15A的下部侧壁上形成小衬垫膜(minispacer film)16A。该小衬垫膜16A可通过利用CVD法堆积氧化硅膜，深腐蚀该氧化硅膜形成。而且，以隧道绝缘膜14A及控制栅15A为掩模，在半导体衬底1上离子注入例如砷(As)等n型杂质，相对于控制栅15A自对准，形成n+型漏极区域17、17。在此，源极区域11和漏极区域17之间的半导体衬底1的表面构成沟道区域。
这样，在半导体衬底1上形成相对于源极区域11左右对称的一对存储单元MC1、MC2。另外，图1所示的存储单元MC3、MC4及其它未图示的存储单元都与存储单元MC1、MC2相同地形成。
如上所述，根据本实施例，可在衬垫膜9A及浮动栅3A的端部形成具有抑制氧化种扩散前进的功能的由氮导入层构成的单元防氧化层9N。通过该第一防氧化层9N，当对源线12进行热氧化处理而形成源线盖膜13时，可极大地抑制如现有例所示的氧化种扩散直到浮动栅3A上的情况。因此，可极大地抑制浮动栅3A的一部分氧化。
因此，可将给存储单元的存储功能带来不良影响这样的偶合特性的恶化抑制地极低，与现有例相比，该存储单元的可靠性及成品率提高。
另外，在上述第一实施例中，第一防氧化层9N虽然一时形成在STI层7A的上方，但之后又接着当蚀刻第二氧化硅膜10时被除去。因此，存在热氧化处理时的氧化种扩散直至STI层7A和第一多晶硅膜3的界限附近的情况。其结果未图示，但存在STI层7A附近第一多晶硅膜3氧化的情况。因此，本发明者为解决上述这样的STI层附近的氧化种扩散的问题，进一步想到以下所示的第二实施例。
其次，参照附图说明本发明第二实施例的半导体装置的制造方法。
图21～图29是表示本实施例的半导体装置的制造方法的剖面图。另外，本实施例的半导体装置的平面图与第一实施例的图1的平面图相同。另外，在图21～图29中，左侧部分是沿图1的X-X线的剖面图，右侧部分是沿Y-Y线的剖面图。另外，与第一实施例相同的结构要素使用相同的符号进行说明。
在本实施例的半导体装置的制造方法中，直至到在半导体衬底1上的第二氮化硅膜8上形成第一开口部101及凹部102的工序，与第一实施例的图2～图7所示的工序相同。以下所示的工序在图7的工序中继续进行。
即，接着图7所示的工序，如图21所示，在包含第一开口部101内及凹部102内的第二氮化硅膜8上利用例如CVD法堆积第四氧化硅膜20，使其具有约35nm的膜厚。然后，如图22所示，通过进行规定的第二退火处理，在第四氧化硅膜20上形成具有抑制氧化种扩散的功能的由氮导入层构成的第二防氧化层20N。
上述第二退火处理与第一实施例的第一退火处理相同，优选在氨(NH3)气环境中，使用RTA(喷灯退火)法，通过约900℃的温度进行约30秒。
其次，如图23所示，在包含第一开口部101内及STI层7A上的第四氧化硅膜20上利用CVD法堆积第五氧化硅膜29，通过各向异性蚀刻对其进行深腐蚀。该深腐蚀进行到使第二氮化硅膜8露出。结果，在第二氮化硅膜8的侧壁上形成由第五氧化硅膜29构成的衬垫膜29A。然后，以衬垫膜29A为掩模，蚀刻第一多晶硅膜3及栅极绝缘膜2，形成使半导体衬底1的表面露出的第二开口部203。
其次，如图24所示，利用与第一实施例的第一退火处理相同的条件进行第三退火处理。由此，在衬垫膜29A、第二开口部203内的第一多晶硅膜3的端部、及在该第二开口部203露出的半导体衬底1的表面上形成与第一实施例的第一防氧化层9N相同的第三防氧化层29N。
然后，如图25所示，与第一实施例的第二氧化硅膜10相同，在第二氮化硅膜8上、衬垫膜9A上、第二开口部103内的第三防氧化层29N(形成在第一多晶硅膜3的端部上、及半导体衬底1的表面上)上堆积第六氧化硅膜30。然后，如图26所示，通过利用各向异性蚀刻对第六氧化硅膜30进行深腐蚀，形成侧面盖30A。
此时，与第一实施例的第二氧化硅膜10的深腐蚀(参照图13)不同，STI层7A及与其相邻的第一多晶硅膜3上形成的第二防氧化层20N未被深腐蚀，而残存于该位置。
其次，如图27所示，在第二开口部203内的半导体衬底1的表面自对准形成n+型源极区域31，在衬垫膜29A及侧面盖膜30A包围的第二开口部203内形成与源极区域31接触的源线32。源线32与第一实施例的源线12相同地形成。其次，通过进行热氧化处理，在源线32的上面形成由氧化硅膜构成的、覆盖源线32上面的源线盖膜33。
此时，第二防氧化膜20N及第三防氧化层29N覆盖第一多晶硅膜3，第二防氧化膜20N覆盖STI层7A上面。因此，通过STI层7A附近，可极大地抑制氧化种在该第一多晶硅膜3上扩散。
其次，如图28所示，与第一实施例相同，使用热磷酸等药品除去第二氮化硅膜8，以衬垫膜29A为掩模，各向异性蚀刻第一多晶硅膜3及栅极绝缘膜2，形成一对浮动栅3A、3A。然后，在包括衬垫膜29A上、源线盖膜33上、及浮动栅3A上的半导体衬底1的整个面上堆积氧化硅膜，形成隧道绝缘膜34。
其次，如图29所示，与第一实施例的控制栅15A相同，在隧道绝缘膜34A的整个面上堆积多晶硅膜，通过各向异性蚀刻对其进行深腐蚀，形成控制栅35A。进而，在控制栅35A的下部的侧壁上形成小衬垫膜36A。然后，以隧道绝缘膜34A及控制栅35A为掩模，在半导体衬底1上离子注入例如砷(As)等n型杂质，由此，相对于控制栅35A进行自对准，形成n+型漏极区域37、37。在此，源极区域31和漏极区域37之间的半导体衬底1的表面构成沟道区域。
这样，在半导体衬底1上形成相对于源极区域31左右对称的一对存储单元MC5、MC6。另外，其它未图示的存储单元也与存储单元MC5、MC6相同地形成。
如上所述，根据本实施例，第二防氧化层20N及第三防氧化层29N覆盖浮动栅3A的端部及上面，并且第二防氧化膜20N覆盖STI层7A上面。因此，与第一实施例相比，进一步可靠地抑制氧化种的扩散，抑制浮动栅3A的氧化。
Claims (5)
1、一种半导体装置的制造方法，其特征在于，包括：经由第一绝缘膜在半导体衬底的表面上顺序形成第一半导体层、具有露出该第一半导体层的开口部的掩模层的工序；以所述掩模层为蚀刻掩模，各向同性蚀刻第一半导体层的表面的工序；在所述开口部的壁侧上形成衬垫的工序；以所述衬垫为蚀刻掩模，蚀刻第一半导体层及第一绝缘膜，露出所述半导体衬底的表面的工序；通过进行第一退火处理，在开口部露出的所述衬垫、及所述第一半导体层的侧部上形成由氮导入层构成的第一防氧化层的工序；在所述开口部内形成源线的工序；氧化处理所述源线的表面，在该表面上形成源线盖膜的工序；除去所述掩模层及所述第一半导体层的不需要部分，形成由该第一半导体层构成的浮动栅的工序；在包含所述衬垫上、所述源线盖膜上、及所述浮动栅上的所述半导体衬底的表面上形成隧道绝缘膜的工序；在所述隧道绝缘膜上形成第二半导体层，通过对其蚀刻，形成经由所述隧道绝缘膜与所述浮动栅邻接的控制栅的工序。
2、如权利要求1所述的半导体装置的制造方法，其特征在于，所述第一及第二半导体层由多晶硅膜构成。
3、如权利要求1所述的半导体装置的制造方法，其特征在于，所述衬垫由氧化硅膜构成，所述退火处理在氨气环境中进行。
4、如权利要求1所述的半导体装置的制造方法，其特征在于，在所述半导体衬底的表面上形成所述第一半导体层后，具有在所述半导体衬底表面的一部分上形成元件分离层的工序，
在各向同性蚀刻在所述开口部露出的所述第一半导体层表面的工序后具有在所述开口部内及所述掩模层的表面上形成第二绝缘膜的工序和通过第二退火处理，在所述第二绝缘膜上形成由氮导入层构成的第二防氧化层的工序。
5、如权利要求4所述的半导体装置的制造方法，其特征在于，所述第二绝缘膜由氧化硅膜构成，所述退火处理在氨气环境中进行。
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