CN1512589A - 半导体器件、动态型半导体存储器件及半导体器件的制法 - Google Patents

半导体器件、动态型半导体存储器件及半导体器件的制法 Download PDF

Info

Publication number
CN1512589A
CN1512589A CNA2003101244908A CN200310124490A CN1512589A CN 1512589 A CN1512589 A CN 1512589A CN A2003101244908 A CNA2003101244908 A CN A2003101244908A CN 200310124490 A CN200310124490 A CN 200310124490A CN 1512589 A CN1512589 A CN 1512589A
Authority
CN
China
Prior art keywords
dielectric film
pair
forms
electrode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2003101244908A
Other languages
English (en)
Other versions
CN1331233C (zh
Inventor
ʤ����̫
胜又龙太
青地英明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1512589A publication Critical patent/CN1512589A/zh
Application granted granted Critical
Publication of CN1331233C publication Critical patent/CN1331233C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供能够简化结构，且能提高可靠性的半导体器件。其特征在于，在半导体基板的主表面形成凸起形状的半导体层FIN，在该半导体层形成沟道区、源极区及漏极区。在上述半导体层的相对的侧壁的沟道区表面，形成一对第一绝缘膜Gox(12)，同时形成一对栅极电极G(12)。在上述半导体层的源极区附近设置沟槽电容TC(03)及TC(23)，将一个电极与源极区电气连接。然后，在上述一对栅极电极的形成上述第一绝缘膜的表面的相反面的表面与上述沟槽电容相邻配置的沟槽电容之间，设置膜厚比第一绝缘膜要厚的第二绝缘膜47。由于栅极电极是被栅极绝缘膜Gox与膜厚较厚的环状绝缘膜47夹住的结构，因此能够提高可靠性。

Description

半导体器件、动态型半导体存储器件及半导体器件的制法
技术领域
本发明涉及半导体器件、动态型半导体存储器件及半导体器件的制造方法，例如适用于能够高速写入的通用DRAM及混装DRAM，特别适合于加工尺寸在0.1μm以下(含0.1μm)的微小DRAM。
背景技术
近年来，随着DRAM高集成化、高密度化倾向的加速，单元尺寸越来越缩小，单元晶体管的栅极长度也加快缩小。在DRAM(Dynamic Random AccessMemory，动态随机存储器)单元中，为了维持电容器中存储的电荷的保持特性(记忆特性)，必须控制单元晶体管的亚阈值电流、结漏电流及GIDL(GateInduced Drain Leakage，栅极感应漏极洩漏)电流。特别是为了抑制亚阈值电流，必须将单元晶体管的阈值电压设定得较高。
另外，必须通过增大沟道用量(dose)来补偿因伴随栅极长度的缩小而产生的短沟道效应所引起的阈值电压降低，其结果却助长了结漏电流的增大及电子的沟道迁移率的降低。前者引起DRAM的记忆特性的恶化，后者在形成高速动作的DRAM时阻止改善单元晶体管的驱动力。特别是随着单元尺寸的缩小，决定单元晶体管的驱动力的重要参数即沟道宽度W缩小，驱动力的降低越来越显著。
作为解决上述问题的有效手段之一，是提出了叶片栅极型的双栅极晶体管(例如参照专利文献1)。另外，在近年来的学会等场合，也发表了双栅极晶体管(例如参照非专利文献1)。
由于叶片栅极型的双栅极晶体管是完全耗尽层型，因此阈值电压不是唯一地由沟道用量来决定，与两个相对设置的栅极电极间的沟道宽度等有很大的关系。因此，能够减少决定阈值电压的沟道用量，有可能解决上述的问题。
但是，上述的以往技术存在下述的问题。
在专利文献1(日本专利特愿2001-224740号公报(第1～2页，图1)中，对于近年来集成化的DRAM那样具有复杂立体结构的单元结构，提出采用双栅极晶体管的方法。但是，其结构本身复杂，不是简单而容易制造的结构。
另外，在非专利文献1(久本大等，IEEE Trans.On Electron Devices Vol.47No.12 P.2320)中，主要是有关面向适用于ASIC、SRAM等逻辑电路的晶体管的报告。因而，关于DRAM固有的结构及晶体管的必要的特性等没有叙述。但是，对于在DRAM中采用具有简单而且容易制造的结构的叶片栅极型双栅极晶体管，单元电容器与单元晶体管的绝缘性问题是很重要的。即，若激活字线下的绝缘性及通过字线下的绝缘性不够，则由于对存储单元的误写入或误读出，而产生可靠性降低及制造成品率降低等问题。
如上所述，以往的半导体器件存在的问题是，结构复杂，可靠性也低。
另外，以往的动态型半导体存储器件存在的问题是，由于绝缘性不够，因此发生对存储单元的误写入或误读出，可靠性降低。
再有，以往的半导体器件的制造方法存在的问题是，制造工序复杂，成品率低。
本发明是鉴于上述情况提出的，目的在于提供能够简化结构、同时能够提高可靠性的半导体器件。
另外的目的在于提供能够抑制对存储单元的误写入或误读出、提高可靠性的动态型半导体存储器件。
再有，目的在于提供力图简化制造工序、提高成品率的半导体器件的制造方法。
发明内容
本发明一形态涉及的半导体器件，其特征在于，具有存储单元，所述存储单元具有在半导体基板的主表面形成的凸起形状的半导体层、在所述半导体层的一部分形成的第一导电型的沟道区、夹住所述沟道区的两侧，在所述半导体层中形成的第二导电型的源极区及漏极区、在所述半导体层的相对的侧壁的所述沟道区表面形成的一对第一绝缘膜、在所述半导体层的相对的侧壁的所述一对第一绝缘膜表面形成的一对栅极电极、在所述半导体层的所述源极区附近设置的一个电极与所述源极区电气连接的沟槽电容、以及在所述一对栅极电极的形成所述第一绝缘膜的表面的反面侧的表面与所述沟槽电容相邻配置的沟槽电容之间形成的膜厚比所述第一绝缘膜要厚的第二绝缘膜。
另外，本发明一形态有关的动态型半导体存储器件，具有包含叶片栅极型双栅极晶体管，以及一个电极与该双栅极晶体管电气连接的沟槽电容的多个存储单元，各存储单元中的双栅极晶体管与沟槽电容分别每隔一对相邻配置，具有将这些一对双栅极晶体管及一对沟槽电容相互交错状配置的存储单元阵列，所述动态型半导体存储器件中，其特征在于，所述双栅极晶体管具有在半导体基板的主表面形成的柱体、在所述柱体的一部分形成的第一导电型的沟道区、夹住所述沟道区的两侧，在所述柱体中形成的第二导体型的源极区及漏极区、在所述柱体的对面的侧壁的所述沟道区表面形成的一对第一绝缘膜、以及在所述柱体的对面的侧壁的所述一对第一绝缘膜表面形成的一对栅极电极，所述沟槽电容具有在所述柱体的所述源极区附近设置的与所述源极区电气连接的第一电极、在与所述第一电极之间隔着电容绝缘膜而相对配置的第二电极、以及分别在所述一对栅极电极的形成所述第一绝缘膜的表面的反面侧的表面与所述沟槽电容相邻配置的一对沟槽电容之间形成的膜厚比所述第一绝缘膜要厚的一对第二绝缘膜。
再有，本发明一形态有关的半导体器件的制造方法，其特征在于，具有将半导体基板的主表面进行凹陷蚀刻而形成凸起形状的多个半导体层的工序、在所述凹陷区埋入第一绝缘膜的工序、将所述绝缘层的上部蚀刻除去并在所述凹陷区的下部保留所述第一绝缘膜的工序、在所述凹陷区的所述第一绝缘膜上埋入第一栅极电极材料的工序、从所述凹陷区的一部分遍及所述半导体层的一部分及夹住该半导体层的相邻的凹陷区进行蚀刻而形成深沟槽的工序、在所述深沟槽的侧壁形成环状绝缘膜的工序、在所述深沟槽内形成沟槽电容的工序、在所述沟槽电容的上部埋入第二绝缘膜的工序、淀积所述第二栅极电极材料的工序、以及同时将所述第一栅极电极材料及所述第二电极材料形成图形而形成栅极电极的工序。
附图说明
图1为关于本发明一实施形态有关的半导体器件用的说明图，所示为DRAM单元，是沿图3的A-A’线的剖面结构图。
图2为关于本发明一实施形态有关的半导体器件用的说明图，所示为DRAM单元，是沿图3的B-B’线的剖面结构图。
图3为关于本发明一实施形态有关的半导体器件用的说明图，所示为采用叶片栅极型双栅极晶体管的DRAM单元的存储单元阵列平面示意图。
图4为关于本发明一实施形态有关的半导体器件用的说明图，所示为存储单元阵列的主要部分立体图。
图5为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第一制造工序剖面结构图。
图6为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第2制造工序剖面结构图。
图7为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第3制造工序剖面结构图。
图8为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第4制造工序剖面结构图。
图9为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第5制造工序剖面结构图。
图10为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第6制造工序剖面结构图。
图11为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第7制造工序剖面结构图。
图12为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第8制造工序剖面结构图。
图13为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第9制造工序剖面结构图。
图14为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第10制造工序剖面结构图。
图15为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第11制造工序剖面结构图。
图16为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第12制造工序剖面结构图。
图17为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第13制造工序剖面结构图。
图18为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第14制造工序剖面结构图。
图19为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第15制造工序剖面结构图。
图20为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第16制造工序剖面结构图。
图21为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第17制造工序剖面结构图。
图22为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第18制造工序剖面结构图。
图23为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第19制造工序剖面结构图。
图24为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第20制造工序剖面结构图。
图25为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第21制造工序剖面结构图。
图26为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第22制造工序剖面结构图。
图27为关于本发明一实施形态有关的半导体器件的制造方法用的说明图，所示为存储单元及外围电路的第23制造工序剖面结构图。
符号说明
11…P型硅基板，FIN…柱体(凸起形状的半导体区域)，10…绝缘膜，12…硅氧化膜，30…氮化硅膜，Gox…栅极绝缘膜，38…栅极电极，47…环状绝缘膜，49…片状电极，50…存储电极，51…埋入绝缘膜，52…多晶硅层，52S…硅化物的多晶硅层，WL…字线，TC…沟槽电容，ST…带状电极。
具体实施方式
下面参照附图说明本发明的实施形态。另外，在本说明中，对于全部附图中共同的部分附加共同的参照符号。
图1至图4分别是关于本发明一实施形态有关的半导体器件及动态型半导体存储器件用的说明图，所示为以DRAM为例子的情况。图3所示为采用叶片栅极双栅极晶体管及沟槽电容的DRAM单元的存储单元阵列平面示意图。图1为沿图3的A-A’线的剖面结构图，图2为沿图3的B-B’线的剖面结构图。图4所示为图3所示的存储单元阵列主要部分的立体示意图。
另外，图中<m n>(m、n分别为正整数)分别与各存储单元中的<行(row)列(column)>相对应。
首先，用图3的平面图说明存储单元阵列的图形构成例子。用虚线包围起来表示的MC<00>～MC<36>分别是1位的存储单元。这些存储单元MC(MC<00>～MC<36>)分别与位线BL(BL<0>～BL<3>)及字线WL(WL<0>～WL<7>)的交点相对应设置。
上述各存储单元MC由叶片栅极型双栅极晶体管TR(TR<00>～TR<36>)及沟槽电容TC(TC<00>～TC<36>)形成。另外，各晶体管TR的源极区与沟槽电容TC的1个电极连接，漏极区与相邻的存储单元MC中的晶体管TR的漏极区公共连接，形成1对存储单元MC。各晶体管TR的漏极区通过位线接触点(连接体)BC与位线BL连接。这一对存储单元MC沿各字线WL配置，使得晶体管TR与沟槽电容TC每隔一对交替反复。例如若来看字线WL<1>，则按照存储器的单元MC<00>的晶体管TR<00>、存储单元<01>的沟槽电容TC<01>、存储单元<02>的晶体管TR<02>及存储单元MC<03>的沟槽电容TC<03>的顺序形成。这样，通过将一对双栅极晶体管与一对沟槽电容互相交错地配置，就能够减少图形占有面积。
下面抽取上述图3中的存储单元MC<03>及存储单元MC<04>，用图1及图2详细说明其剖面结构，并用图4的示意图详细说明立体结构。
在P型硅基板11上形成将该硅基板11的表面加工成凸起形状的凸起形状半导体区(也称为柱体，在以后的说明中称为柱体)FIN。该柱体FIN的高度例如为0.3～1.0μm，但也可以在0.3μm以下。在上述柱体FIN的两侧壁形成沟道区CH<03>。在该沟道区CH<03>中，为了调整阈值电压，利用离子注入将例如硼(B)注入。
另外，如图2所示，在沟道区CH<03>(未图示)的表面上形成栅极绝缘膜Gox<12>，其膜厚例如为5nm。另外，如1所示，各源极区S通过带状电极ST与沟槽电容TC的1个电极50(存储电极50)连接。上述各带状电极ST是多晶硅层63与高熔点金属的硅化物层63S的层叠结构。例如，存储单元MC<03>的带状电极ST<03>与在柱体FIN的侧面形成的源极区S<03>的上表面的一部分及侧壁的一部分接触，源极区S<03>与沟槽电容TC<03>的存储电极50电气连接。该源极区S<03>与带状电极ST<03>的连接也可以是仅仅源极区S<03>的上表面或仅仅侧壁与带状电极ST<03>相接那样进行连接。这是因为，只要源极区S与带状电极ST电气完全导通即可。这样，通过带状电极ST，源极区S与沟槽电容TC的存储电极50连接，通过这样能够降低源极区S与沟槽电容TC之间的电阻值。
另外，沟槽电容TC是由隔着电容绝缘膜(未图示)的存储电极50与片状电极49形成的。这里，存储电极50例如由埋入沟槽中的多晶硅形成，片状电极49例如由基板11中扩散As的N+型区形成。
 再有，在柱体FIN的上表面，隔着例如0.1μm左右以下的绝缘膜10形成字线WL。例如，隔着在存储单元MC<03>的沟道区形成的绝缘膜10形成字线(激活字线)WL。这里，所谓激活字线WL，是使其正下方的晶体管进行开关动作的字线。上述激活字线WL由多晶硅层52及高熔点金属的硅化物层52S构成。另外，上述绝缘膜10由例如膜厚为0.002μm的硅氧化膜12及膜厚为0.07μm的氮化硅膜30形成。
在上述沟槽电容TC的上表面形成埋入绝缘膜51，在沟槽电容TC的上部，沿内壁形成环状绝缘膜47。上述埋入绝缘膜51形成的膜厚为0.03μm以上，比栅极绝缘膜Gox的膜厚要厚。在各埋入绝缘膜51之上，形成相邻的存储单元的字线(通过字线)WL。例如，在沟槽电容TC<03>的上表面形成的埋入绝缘膜51之上，形成通过字线WL<2>。该通过字线WL不过仅仅是通过沟槽电容TC<03>之上，对于存储单元MC<03>，任何开关动作都不起作用。这样，字线WL的激活字线与通过字线交替配置。
然后，在沿位线BL形成的存储单元MC沟槽电容TC之间的元件分离区5的上部，形成分离部6。
如图2所示，在柱体FIN的两侧壁，隔着上述栅极绝缘膜Gox夹住柱体FIN形成由多晶硅层构成的栅极电极G。再与上述栅极电极G的上表面接触，形成由多晶硅层52及硅化物的多晶硅层52S构成的字线WL。另外，与上述栅极电极G相邻，沿上述字线WL形成沟槽电容TC。例如，与栅极电极G<12>相邻，沿字线WL<2>形成沟槽电容TC<03>及沟槽电容TC<23>。在该沟槽电容TC的上部的内壁形成环状绝缘膜47，在该沟槽电容TC的上表面形成埋入绝缘膜51。再与环状绝缘膜47及埋入绝缘膜51的上表面接触，形成字线WL。因而，栅极电极G具有被栅极绝缘膜Gox与环状绝缘膜47夹住的结构。这里，环状绝缘膜47形成的膜厚比栅极绝缘膜Gox的膜厚要厚。
下面举出存储单元MC<03>为例，说明各存储单元MC的基本动作的一个例子。以下对基本动作一个例子的说明，是着眼于读出/写入动作时的位线BL<0>的电压变化来进行的。
首先，说明数据的读出动作。选择位线BL<0>，进行预充电，激活位线BL<0>。该位线BL<0>的预充电电平，例如是驱动读出来自位线BL<0>的信号的读出放大器用的电源电压VDD的1/2(VDD/2)。
然后，选择进行数据读出的字线WL。对所选择的字线WL，从未图示的行译码器中的字线驱动器加上正电位。例如，若选择字线WL<3>，则具有与字线WL<3>连接的栅极电极的晶体管分别“导通”。在图3的情况下，与字线WL<3>连接的栅极电极G<03>被选择，晶体管TR<03>处于“导通”状态。
通过这样，预充电电平的位线BL<0>与存储单元MC<03>的沟槽电容TC<03>的1个电极即存储电极电气连接。
这时，若存储单元MC<03>的沟槽电容TC<03>中存储了电荷，则电荷从存储单元MC<03>的沟槽电容TC<03>向位线BL<0>放电。其结果，位线BL<0>的电位比预充电电平(VDD/2)的其它位线的电位要高。与此相反，若沟槽电容TC<03>中没有存储电荷，则从位线BL<0>向沟槽电容TC<03>供给电荷而放电。通过这样，位线BL<0>的电位比预充电电平(VDD/2)的其它位线的电平要低。然后，利用此前连接的读出放大器，检测并放大上述电位差，通过这样进行“1”或“0”的读出动作。这时，根据读出的“1”或“0”的数据，对存储单元MC<03>中的沟槽电容TC<03>，再写入“1”或“0”的数据(数据刷新)。
然后，说明数据的写入动作。首先，根据从读出放大器写入位线BL的数据“1”或“0”，加上VDD电平或OV。这里，若选择字线WL<3>则晶体管TR<03>处于“导通”状态，位线BL<0>与沟槽电容TC<03>的存储电容电气连接。
然后，电荷从位线BL<03>通过晶体管TR<03>向沟槽电容<03>进行充电，或者电荷从沟槽电容TC<03>放电，进行写入动作。
关于其它的存储单元MC的动作也同样。
根据上述的结构，能够得到下述的效果。
首先，由于埋入绝缘膜51的膜厚比栅极绝缘膜Gox的膜要厚，因此能够抑制误动作，提高可靠性。
即，如前所述，在进行读出/写入动作时，位线BL及字线WL上流过电流，检测位线BL的电位变化。该位线BL的电位取决于电荷是流入沟槽电容TC还是放出而变化。
但是，如上所述，在本实施形态中，埋入绝缘膜51完全覆盖在沟槽电容TC的上表面，形成达到电气绝缘要求的足够的膜厚。例如在图2中，能够充分保持字线WL<2>与沟槽电容<03>、TC<23>的电气绝缘性。
再由于栅极G具有被栅极绝缘膜Gox与膜厚较厚的环状绝缘膜47夹着的结构，因而能够防止例如图2所示的相邻的沟槽电容TC<03>及TC<23>发生误动作。即，在利用柱体FIN的两侧壁形成的栅极电极进行开关动作时，若与相邻的沟槽电容的电气绝缘性不够，则由于与上述同样的作用，将成为误动作的原因。但是，由于利用膜厚较厚的环状绝缘膜47，能够确保充分的绝缘性。
再有，由于通过带状电极ST将源极区与沟槽电容TC连接，因此能够减少源极区S与沟槽电容TC之间的电阻值。
再有，由于字线WL、带状电极ST及位线连接点BC是利用多晶硅层与高熔点金属的硅化物层的双层结构形成的，因此能够利用硅化物层来减少电阻值。
下面以具有图1至图4所示的叶片栅极型双栅极晶体管及沟槽电容的存储单元的制造方法为例，说明本发明一实施形态有关的半导体器件的制造方法。在该例中，用一连串的工序形成上述存储单元阵列及其外围电路、或与存储器不同的其它逻辑电路及运算电路等。
图5(a)～图27(a)依次表示沿图3中的A-A’线剖面的制造工序图。图5(b)～图27(b)分别依次表示沿图3中的B-B’线剖面的制造工序图。图5(c)～图27(c)分别依次表示在存储单元阵列的外围设置的地址缓冲器。译码器、读出放大器或输入输出缓冲器等外围电路(也可以是与存储器不同的其它逻辑电路及运算电路等)的制造工序图。
首先，在P型硅基板11的主表面利用例如热氧化，形成2nm左右厚度的硅氧化膜12。另外，该硅氧化膜12也可以是利用化学处理形成的薄膜组成偏移的氧化膜。再在该硅氧化膜12上，淀积形成例如70nm的氮化硅膜30。在上述氮化硅膜30上，利用反应气体采用TEOS的CVD(Chemical VaporDeposition，化学气相淀积)法，淀积形成例如550nm左右厚度的TEOS-SiO2膜31。再在上述TEOS-SiO2膜31上，淀积形成例如300nm厚度的绝缘膜系硬掩模32及例如10nm厚度的SOG膜33。这些硬掩模32及SOG膜33是为了在TEOS-SiO2膜31正确形成后述的沟槽用的薄膜。然后，在上述SOG膜33上涂布光刻胶34，进行曝光及显影，形成在该光刻胶34上形成元件分离区(STI：Shallow Trench Isolation，浅沟槽隔离)用的图形。上述元件分离区的宽度为例如90nm～110nm左右，以90nm～110nm的间隔配置(图5(a)及图5(b))。
外围电路也利用与存储单元阵列相同的工序，在硅基板11上依次淀积形成氮化硅膜30、TEOS-SiO2膜31及SOG膜33。再在上述SOG膜33上，涂布光刻胶34，将该光刻胶34形成图形(图5(c))。
然后，将上述光刻胶34作为掩模，利用RIE法，对SOG膜33、硬掩模膜32及TEOS-SiO2膜31进行蚀刻。然后，除去上述SOG膜33及光刻胶34(图6(a)、图6(b)、及图6(c))。
接着，将剩下的硬掩膜32及TEOS-SiO2膜31作为掩膜，在氮化硅膜30、硅氧化膜12及硅基板11上例如利用RIE法形成宽30nm～130nm、深250nm左右的沟槽35。利用该沟槽35，在硅基板11的主表面上形成的凸起形状的半导体区(宽20nm～110nm)成为存储单元<12>中的柱体FIN<12>(图7(a)及图7(b))。
外围电路也用同一工序，同时利用例如RIE法，在氮化硅膜30及硅基板11的STI区的形成预定区形成沟槽(图7(c))。
然后，在上述沟槽的内壁，例如利用热氧化形成氧化膜(未图示)。再例如利用CVD法埋入SiO2之后，利用CMP(Chemical Mechanical Polishing，化学机械抛光)法进行抛光处理。利用以上的工序，在沟槽35内形成STI区36(图8(a)及图8(b))。
外围电路也利用相同的工序，在沟槽内形成STI区36(图8(c)).
另外，在这之前的形成存储单元阵列及外围电路的STI区的工序中，可以公用掩模。因此，与对于存储单元阵列及外围电路单独形成STI区36的情况相比，能够简化工序，降低制造成本。
然后，在外围电路上加上掩模，将存储单元阵列的STI区36例如利用湿法蚀刻法进行150nm左右深腐蚀。这时，残存在沟槽底部的STI区36的膜厚为30nm左右(图9(a)图9(b)及图9(c))
然后，例如利用离子注入法，对存储单元阵列的STI区36的上部硅基板11的侧壁，将磷(P)沿斜方向改变方向注入2次。另外，该工序也可以在将STI区36形成凹陷区前进行。在那种情况下，是将离子沿垂直方向注入，然后例如利用热氧化，形成5nm左右的栅极绝缘膜(未图示)。再在氮气氛中或等离子气氛中氮化，进行退火。然后，淀积成为栅极电极的多晶硅层38(图10(a)、图10(b)及图10(c))。
然后，在上述基板11的整个表面上，在例如燃烧O2及H2的低压气氛中或含臭氧的气氛中淀积形成氧化膜(未图示)。再依次淀积形成100nm左右的氮化硅膜40、1600nm左右的成为掩模材料的BSG膜41、700nm左右的硬掩模42及10nm左右的SOG膜43。再在上述SOG膜43上涂布光刻胶44，进行该光刻胶44的曝光及显影，形成为了形成深沟槽用的掩模图形。另外，上述硬掩模42及SOG膜43是为了正确对BSG膜41进行蚀刻而淀积形成的(图11(a)、图11(b)及图11(c))。
然后，将上述光刻胶44作为掩模，例如利用RIE法，依次对SOG膜43、硬掩模膜42、BSG膜41、氮化硅膜40、氮化硅膜30及氧化硅膜12进行蚀刻，形成用于形成深沟槽用的作为掩模的沟槽45。然后，除去光刻胶44及SOG膜43。在该工序中，由于有在氮化硅膜30与氮化硅膜之间形成未图示的氧化膜，因此能够有选择地仅除去氮化硅膜40(图12(a)、图12(6)及图12(c))。
然后，利用低选择比蚀刻法，将存储单元阵列的多晶硅层38及STI区36进行蚀刻(图13(a)、图13(b)及图13(c))。
接着，将硅基板11例如利用RIE法进行蚀刻，形成例如6μm左右的深沟槽46。再在其后进行清洗(图14(a)、图14(b)及图14(c))。
接着，除去硬掩模42及BSG膜41。再将多晶硅层38全部进行氧化(未图示)。然后，将硅基板11例如进行1100℃左右的热氧化。在沟槽46内部形成氧化膜(未图示)，再在沟槽46内部形成氮化硅膜(未图示)，除去沟槽46的上部氮化硅膜。然后，再例如利用热氧化，仅在除去氮化硅膜的部分有选择地形成环状绝缘膜47。该环状绝缘膜47的最终膜厚例如是25nm～30nm左右。利用这样的工序，能够控制所希望的环状绝缘膜47的膜厚(图15(a)、图15(b)及图15(c))。
然后，将深沟槽46的底部例如利用化学干法蚀刻法进行30nm左右的蚀刻，以拓宽底部。再利用气相反应，在深沟槽46的内部吸附及扩散As或P，在硅基板11内形成N+型扩散区49(片状电极)。接着，沿深沟槽46的底部48的内壁，形成电容绝缘膜(未图示)，在该深沟槽46内埋入形成多晶硅层50(存储电极)。然后，将上表面例如利用CMP法进行抛光处理(图16(a)、图16(b)及图16(c))。
然后，对上述多晶硅层50例如利用湿法蚀刻法进行50nm左右的深腐蚀。再在利用深腐蚀形成的凹陷中，例如利用反应气体采用TEOS的CVD法，淀积形成200nm的由TEOS-SiO2构成的埋入绝缘膜51。然后，例如利用CMP法，除去埋入绝缘膜51的一部分及氮化硅膜40，进行抛光处理，直到多晶硅层38的上表面露出(图17(a)、图17(b)及图17(c))。
然后，在整个表面淀积形成70nm左右的不掺杂质的多晶硅层52。再对该多晶硅层52，利用离子注入法例如以5KeV在2×1015/cm3的条件下掺入硼(B)。再在上述多晶硅层52上，淀积形成150nm左右厚的成为覆盖材料的BSG膜53。然后，仅将存储单元阵列的区域加以掩模(图18(a)、图18(b))。
利用蚀刻法除去外围电路区的多晶硅层52及BSG膜53，再进行沟道离子注入，形成沟道区(未图示)。这时，利用退火使注入的杂质进行热扩散(图18(c))。
然后，将基板进行热氧化，形成栅极绝缘膜54。再在该栅极绝缘膜54上，依次淀积形成200nm左右的成为外围电路的栅极电极的多晶硅层55、以及100nm左右厚的成为覆盖材料的BSG膜56(图19(a)、图19(b)及图19(c))。
然后，在除去存储单元阵列的多晶硅层55及BSG膜56之后，形成存储单元中的晶体管栅极电极的上部及字线WL。这时，首先在上述BSG膜56上涂布光刻胶，对该光刻胶进行曝光及显影等处理而形成所希望的图形后，将上述光刻胶作为掩模，例如利用RIE法，将多晶硅层52、BSG膜53及多晶硅层53及多晶硅层38进行蚀刻。这里，除去多晶硅层38的元件分离区5所起作用是为了将沿字线BL相邻的沟槽电容TC进行分离。即，如图20(b)所示，是沿要形成的位线BL<0>相邻的沟槽电容TC<00>与沟槽电容TC<03>之间的元件分离区。这时，在本实施形态的制造工序中，就这样一下子形成栅极电极、位线连接点BC及成为元件分离区5的区域。即，由于能够使用线条及空间的光刻胶图形，因此能够降低制造成本，而且实现元件微细化。
然后，利用离子注入法，注入上述硅基板11的导电型及逆导电型杂质、例如磷(P)或砷(As)，通过退火使其扩散，从而形成晶体管TR的源极区S及漏极区D(图20(a)、图20(b)及图20(c))。
然后，在整个表面淀积形成成为隔膜的氮化硅膜59，例如利用RIE法进行蚀刻。其结果，仅留下应该成为晶体管TR的栅极电极的多晶硅层55、位于BSG膜56的侧壁的氮化硅隔膜59及位于下表面的氮化硅膜30。再在整个表面淀积形成氮化硅阻挡膜60。然后，在沿位线BL相邻的沟槽电容TC的元件分离区5，淀积形成BPSG膜61(图21(a)及图21(b))。
在外围电路中也进行同样的工序。通过这样，在BSG膜56上仅留下氮化硅阻挡膜60(图21(c))。
然后，将氮化硅阻挡膜60、BPSG膜61及埋入绝缘膜51的各一部分例如利用RIE法除去。这样，通过除去埋入绝缘膜51的一部分，形成沟槽电容TC的节点电极与后来应该形成的带状电极的导通路径(图22(a)及图22(b))。
在外围电路中也进行同样的工序，通过这样利用上述RIE工序，除去氮化硅阻挡膜60(图22(c))。
然后，例如利用LPCVD法在整个表面淀积形成掺杂的多晶硅层63。利用该工序，形成将存储单元MC的源极区与沟槽电容TC的一个电极电气连接的带状电极ST、以及位线连接点BC。另外，在将沿位线BL相邻的沟槽电容TC进行分离的元件分离区5的上部，也淀积形成多晶硅层(图23(a)、图23(b)、图23(c))。
然后，形成外围电路的栅极结构。首先，将BSG膜56及多晶硅层55例如利用RIE法形成图形，形成栅极电极结构。将该栅极电极结构作为掩模，向基板11中注入杂质，形成低浓度的杂质扩散区57。接着，在例如淀积形成硅氧化膜后，例如利用RIE法进行深腐蚀，使其残存于栅极电极结构的侧壁，通过这样形成隔膜64(图24(c))。在该工序中，存储单元阵列一侧加上掩模进行(图24(a)及图24(b))。
然后，除去在成为晶体管TR的栅极电极的多晶硅层52上形成的BSG膜53及外围电路的晶体管栅极55上形成的BSG膜56(图25(a)及图25(b))。
在这之后，将形成上述隔膜64的栅极电极作为掩模，通过离子注入，形成高浓度的杂质区58。完成外围电路的晶体管源极区及漏极区(图25(c))。
然后，利用硅化物工艺，通过使成为字线WL的多晶硅层52与高熔点金属层反应，形成硅化物层52S，以及通过使多晶硅层63与高熔点金属层反应，形成硅化物层63S。同样，通过使源极及漏极区上的基板11与高熔点金属层反应，形成硅化物层64。这样，通过使各多晶硅层的表面形成硅化物，能够力图使布线电阻实现低电阻(图26(a)、图26(b)及图26(c))。
然后，对整个表面淀积形成氮化硅膜65。在这之后，例如利用RIE法，形成贯穿上述氮化硅膜65的通孔，通过在这些通孔内形成埋入插塞，通过这样形成位线连接点BC<11>，同时形成外围电路的晶体管用的源极连接点及漏极连接点等。然后，在上述氮化硅膜65形成位线BL<1>(图27(a)、图27(b)及图27(c)。
利用以上的工序，能够形成图1至图4所示的DRAM。
本实施形态有关的制造方法具有下述效果。
首先，为了形成叶片栅极型双栅极晶体管，而是先形成柱体FIN，然后形成沟槽电容TC。因此，如图17所示，将多晶硅层50进行蚀刻的深度，通过控制时间及温度等，能够形成足够深。该蚀刻的深度成为在这之后形成的埋入绝缘膜51的膜厚。该埋入绝缘膜51的膜厚如上所述，对于与字线WL的电气绝缘是很重要的。因而，根据本制造法，能够自由设定所希望的埋入绝缘膜51的膜厚。
再有，如图20所示，能够一下子形成栅极电极、位线连接点BC及成为元件分离区5的区域。即，由于能够使用线条及空间的光刻胶图形，因此能够降低制造成本，而且实现元件微细化。
再有，如图25所示，能够同时将字线WL、带状电极ST、位线连接点BC及外围电路形成硅化物。因此，能够简化制造工序，降低制造成本。
再有，由于氮化硅膜30与栅极电极38相比，蚀刻速率非常慢，因此蚀刻时能够保护栅极电极38。
再有，埋入绝缘膜51如上所述，能够容易制造。因此，为了制造它，不会增大制造成本。
再有，由于有带状电极ST，因此成为利用柱体FIN深注入离子的工序，柱体FIN不会损伤。若想要不通过带状电极ST连接，则必须直接连接源极区及沟槽电容TC。在这种情况下，必须利用柱体FIN对成为源极区的扩散区进行深注入，在进行注入离子的工序时，柱体FIN有可能损伤。
以上是用上述的实施形态对本发明进行说明的，但本发明不限定于上述实施形态，在实施阶段，在不超出其要点的范围内能够进行各种变形。另外，上述实施形态中包含各种阶段性发明，通过揭示的多个构成要件的适当组合，能够提取出各种发明。例如，在从实施形态所示的全部构成要件中即使删除几个构成要件，也能够至少解决一个本发明想要解决的问题栏中所述的问题，在能够至少得到一个本发明效果栏中所述的效果时，也可将该构成要件被删除的构成提出作为发明。
如上详细所述，根据本发明，能够提供可简化结构、同时可提高可靠性的半导体器件。
另外，能够提供抑制对存储单元的误写入或误读出、可提高可靠性的动态型半导体存储器件。
再有，能够提供力图简化制造工序及提高成品率的半导体器件的制造方法。

Claims (20)

1.一种半导体器件，其特征在于，具有存储单元，
所述存储单元具有
在半导体基板的主表面形成的凸起形状的半导体层、
在所述半导体层的一部分形成的第一导电型的沟道区、
夹住所述沟道区的两侧，在所述半导体层中形成的第二导电型的源极区及漏极区、
在所述半导体层的相对的侧壁的所述沟道区表面形成的一对第一绝缘膜、
在所述半导体层的相对的侧壁的所述一对第一绝缘膜表面形成的一对栅极电极、
在所述半导体层的所述源极区附近设置的一个电极与所述源极区电气连接的沟槽电容、
以及在所述一对栅极电极的形成所述第一绝缘膜的表面的反面侧的表面与所述沟槽电容相邻配置的沟槽电容之间形成的、膜厚比所述第一绝缘膜要厚的第二绝缘膜。
2.如权利要求1所述的半导体器件，其特征在于，还具有在所述半导体层的上表面及侧壁的至少一方设置的将所述源极区与所述沟槽电容的一个电极电气连接的带状电极、以及介于所述源极区与所述带状电极之间的一部分的第三绝缘膜。
3.如权利要求1所述的半导体器件，其特征在于，还具有在所述沟槽电容的上部形成的第四绝缘膜、在所述半导体层上形成的并被所述一对栅极夹住的第五绝缘膜、在所述第四绝缘膜上形成的并与所述一对栅极电气连接的第一字线、以及在所述第五绝缘膜上形成的并与所述一对栅极电气连接的第二字线。
4.如权利要求3所述的半导体器件，其特征在于，所述第四绝缘膜的膜厚比所述第一绝缘膜的膜厚要厚。
5.如权利要求1所述的半导体器件，其特征在于，还具有与所述漏极区通过连接部电气连接的位线、以及设置在相邻的沟槽电容之间并实质上是与所述连接部相同结构的分离部分。
6.如权利要求1所述的半导体器件，其特征在于，所述一对栅极电极是多晶硅层与硅化物层的层叠结构。
7.如权利要求1至权利要求6的任一项所述的半导体器件，其特征在于，还具有在所述半导体层的上部设置的由蚀刻选择比大于所述一对栅极电极材料的材料形成的第六绝缘膜。
8.一种动态型半导体存储器件，具有包含叶片栅极型双栅极晶体管、以及一个电极与该双栅极晶体管电气连接的沟槽电容的多个存储单元，各存储单元中的双栅极晶体管与沟槽电容分别每隔一对相邻配置，具有将这些一对双栅极晶体管及一对沟槽电容相互交错状配置的存储单元阵列，所述动态型半导体存储器件中，其特征在于，
所述双栅极晶体管具有
在半导体基板的主表面形成的柱体、
在所述柱体的一部分形成的第一导电型的沟道区、
夹住所述沟道区的两侧，在所述柱体中形成的第二导体型的源极区及漏极区、
在所述柱体的相对的侧壁的所述沟道区表面形成的一对第一绝缘膜、
以及在所述柱体的相对的侧壁的所述一对第一绝缘膜表面形成的一对栅极电极，
所述沟槽电容具有
在所述柱体的所述源极区附近设置的与所述源极区电气连接的第一电极、
在与所述第一电极之间隔着电容绝缘膜而相对配置的第二电极、
以及分别在所述一对栅极电极的形成所述第一绝缘膜的表面的反面侧的表面与所述沟槽电容相邻配置的一对沟槽电容之间形成的、膜厚比所述第一绝缘膜要厚的一对第二绝缘膜。
9.如权利要求8所述的动态型半导体存储器件，其特征在于，还具有在所述柱体的上表面及侧壁的至少一方设置的将所述源极区与所述沟槽电容的第一电极电气连接的带状电极、以及介于所述源极区与所述带状电极之间的一部分的第三绝缘膜。
10.如权利要求8所述的动态型半导体存储器件，其特征在于，还具有在所述沟槽电容的上部形成的第四绝缘膜、在所述柱体上形成的并被所述一对栅极电极夹住的第五绝缘膜、在所述第四绝缘膜上形成并沿第一方向配置的与各存储单元中的所述一对栅极电极分别电气连接的第一字线、以及在所述第五绝缘膜上形成并沿第一方向配置的与各存储单元中的所述一对栅极电极电气连接的第二字线。
11.如权利要求10所述的动态型半导体存储器件，其特征在于，所述第五绝缘膜的膜厚比所述第一绝缘膜的膜厚要厚。
12.如权利要求8所述的动态型半导体存储器件，其特征在于，还具有沿与所述第一方向垂直的第二方向配置的并与各存储单元中的所述漏极区分别通过连接部电气连接的位线、以及设置在相邻的沟槽电容之间并实质上是与所述连接部相同结构的分离部分。
13.如权利要求8所述的动态型半导体存储器件，其特征在于，所述一对栅极电极是多晶硅层与硅化物层的层叠结构。
14.如权利要求8至权利要求13的任一项所述的动态型半导体存储器件，其特征在于，还具有在所述柱体的上部设置的由蚀刻选择比大于所述一对栅极电极材料的材料形成的第六绝缘膜。
15.一种半导体器件的制造方法，其特征在于，具有
将半导体基板的主表面进行凹陷蚀刻而形成凸起形状的多个半导体层的工序、
在所述凹陷区埋入第一绝缘膜的工序、
将所述绝缘层的上部进行蚀刻除去并在所述凹陷区的下部保留所述第一绝缘膜的工序、
在所述凹陷区的所述第一绝缘膜上埋入第一栅极电极材料的工序、
从所述凹陷区的一部分遍及所述半导体层的一部分及夹住该半导体层的相邻的凹陷区进行蚀刻而形成深沟槽的工序、
在所述深沟槽的侧壁形成环状绝缘膜的工序、
在所述深沟槽内形成沟槽电容的工序、
在所述沟槽电容的上部埋入第二绝缘膜的工序、
淀积所述第二栅极电极材料的工序、以及
同时将所述第一栅极电极材料及所述第二电极材料形成图形而形成栅极电极的工序。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，在形成所述栅极电极的工序之后，还具有将所述栅极电极作为掩模向所述半导体基板的主表面区域中注入杂质并形成源极区及漏极区的工序。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，在形成源极区及漏极区的工序之后，还具有将前述源极区的一部分的所述半导体基板及所述深沟槽的上部蚀刻而除去的工序。
18.如权利要求17所述的半导体器件的制造方法，其特征在于，还具有在所述蚀刻而除去的区域的侧壁形成第三绝缘膜的工序。
19.如权利要求18所述的半导体器件的制造方法，其特征在于，还具有在所述除去的所述源极区及所述深沟槽的上部、相邻的深沟槽之间的区域及所述漏极区上分别形成多晶硅层的工序。
20.如权利要求19所述的半导体器件的制造方法，其特征在于，还具有利用硅化物工序在所述多晶硅层的表面形成硅化物层、同时在所述除去的所述源极区及所述深沟槽的上部形成带状电极、在相邻的深沟槽之间的区域形成分离层及在所述漏极区上形成连接部的工序。
CNB2003101244908A 2002-12-27 2003-12-29 半导体器件、动态型半导体存储器件及半导体器件的制法 Expired - Fee Related CN1331233C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002381382A JP2004214379A (ja) 2002-12-27 2002-12-27 半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法
JP2002381382 2002-12-27

Publications (2)

Publication Number Publication Date
CN1512589A true CN1512589A (zh) 2004-07-14
CN1331233C CN1331233C (zh) 2007-08-08

Family

ID=32766681

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101244908A Expired - Fee Related CN1331233C (zh) 2002-12-27 2003-12-29 半导体器件、动态型半导体存储器件及半导体器件的制法

Country Status (4)

Country Link
US (1) US6977404B2 (zh)
JP (1) JP2004214379A (zh)
CN (1) CN1331233C (zh)
TW (1) TWI227055B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100459074C (zh) * 2006-02-22 2009-02-04 南亚科技股份有限公司 具有沟槽式栅极的半导体装置及其制造方法
CN100466231C (zh) * 2006-04-24 2009-03-04 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
CN103890930A (zh) * 2011-10-17 2014-06-25 国际商业机器公司 用于嵌入式dram的替代栅多栅晶体管
CN111223863A (zh) * 2018-11-26 2020-06-02 钰创科技股份有限公司 动态随机存取存储器结构

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005465A (ja) 2003-06-11 2005-01-06 Toshiba Corp 半導体記憶装置及びその製造方法
JP2005150159A (ja) 2003-11-11 2005-06-09 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
KR100532509B1 (ko) * 2004-03-26 2005-11-30 삼성전자주식회사 ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법
DE102004031385B4 (de) * 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
US6970372B1 (en) * 2004-06-29 2005-11-29 International Business Machines Corporation Dual gated finfet gain cell
JP2006261193A (ja) * 2005-03-15 2006-09-28 Toshiba Corp 半導体記憶装置およびその製造方法
US7476933B2 (en) * 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7678648B2 (en) * 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
US7456471B2 (en) * 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
JP5128100B2 (ja) * 2006-09-29 2013-01-23 三菱電機株式会社 電力用半導体装置
US7989307B2 (en) * 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US7979836B2 (en) * 2008-08-15 2011-07-12 International Business Machines Corporation Split-gate DRAM with MuGFET, design structure, and method of manufacture
US7781283B2 (en) * 2008-08-15 2010-08-24 International Business Machines Corporation Split-gate DRAM with MuGFET, design structure, and method of manufacture
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8184472B2 (en) * 2009-03-13 2012-05-22 International Business Machines Corporation Split-gate DRAM with lateral control-gate MuGFET
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8467220B2 (en) * 2010-01-14 2013-06-18 Jai Hoon Sim DRAM device and manufacturing method thereof
JP5507287B2 (ja) * 2010-02-22 2014-05-28 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US8421139B2 (en) * 2010-04-07 2013-04-16 International Business Machines Corporation Structure and method to integrate embedded DRAM with finfet
TWI433241B (zh) * 2010-06-24 2014-04-01 Inotera Memories Inc 具有浮置體之鰭式場效電晶體的製造方法
US9553193B2 (en) 2010-11-19 2017-01-24 Micron Technology, Inc. Double gated fin transistors and methods of fabricating and operating the same
US8294511B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
TWI416665B (zh) * 2011-02-01 2013-11-21 Inotera Memories Inc 記憶體裝置之垂直式電晶體及其製造方法
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8610249B2 (en) 2012-03-30 2013-12-17 International Business Machines Corporation Non-planar capacitor and method of forming the non-planar capacitor
US8697511B2 (en) * 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8877578B2 (en) * 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9082838B2 (en) * 2012-09-28 2015-07-14 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device and semiconductor device
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8673729B1 (en) * 2012-12-05 2014-03-18 International Business Machines Corporation finFET eDRAM strap connection structure
US9159576B2 (en) * 2013-03-05 2015-10-13 Qualcomm Incorporated Method of forming finFET having fins of different height
US9570449B2 (en) * 2015-01-07 2017-02-14 International Business Machines Corporation Metal strap for DRAM/FinFET combination
US9630836B2 (en) * 2015-09-30 2017-04-25 Mems Drive, Inc. Simplified MEMS device fabrication process
KR20210003997A (ko) * 2019-07-02 2021-01-13 삼성전자주식회사 반도체 소자 및 그의 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US552111A (en) * 1895-12-31 Bouquet-holder for garments
JP2768719B2 (ja) 1988-11-21 1998-06-25 株式会社日立製作所 半導体装置及び半導体記憶装置
JPH07130871A (ja) * 1993-06-28 1995-05-19 Toshiba Corp 半導体記憶装置
JPH0758214A (ja) * 1993-08-13 1995-03-03 Toshiba Corp 半導体記憶装置
US6198151B1 (en) * 1997-10-24 2001-03-06 Nippon Steel Semiconductor Corp. Semiconductor device, semiconductor integrated circuit device, and method of manufacturing same
US6121651A (en) 1998-07-30 2000-09-19 International Business Machines Corporation Dram cell with three-sided-gate transfer device
US6140175A (en) * 1999-03-03 2000-10-31 International Business Machines Corporation Self-aligned deep trench DRAM array device
JP2001345433A (ja) * 2000-06-01 2001-12-14 Toshiba Corp 半導体集積回路装置及びその製造方法
JP2002118255A (ja) 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
US6552382B1 (en) * 2002-09-30 2003-04-22 Intelligent Sources Development Corp. Scalable vertical DRAM cell structure and its manufacturing methods
JP2005005465A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 半導体記憶装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100459074C (zh) * 2006-02-22 2009-02-04 南亚科技股份有限公司 具有沟槽式栅极的半导体装置及其制造方法
CN100466231C (zh) * 2006-04-24 2009-03-04 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
CN103890930A (zh) * 2011-10-17 2014-06-25 国际商业机器公司 用于嵌入式dram的替代栅多栅晶体管
US9368502B2 (en) 2011-10-17 2016-06-14 GlogalFoundries, Inc. Replacement gate multigate transistor for embedded DRAM
CN103890930B (zh) * 2011-10-17 2016-08-17 国际商业机器公司 用于嵌入式dram的替代栅多栅晶体管
CN111223863A (zh) * 2018-11-26 2020-06-02 钰创科技股份有限公司 动态随机存取存储器结构
CN111223863B (zh) * 2018-11-26 2023-06-30 钰创科技股份有限公司 动态随机存取存储器结构

Also Published As

Publication number Publication date
US6977404B2 (en) 2005-12-20
TW200419780A (en) 2004-10-01
US20040150037A1 (en) 2004-08-05
TWI227055B (en) 2005-01-21
CN1331233C (zh) 2007-08-08
JP2004214379A (ja) 2004-07-29

Similar Documents

Publication Publication Date Title
CN1512589A (zh) 半导体器件、动态型半导体存储器件及半导体器件的制法
CN1174493C (zh) 半导体器件及其制造方法
CN1324687C (zh) 半导体装置的制造方法
CN1181554C (zh) 半导体器件及其制造方法
CN1158709C (zh) 半导体器件及其制造方法
US8039325B2 (en) Methods of fabricating semiconductor device having capacitorless one-transistor memory cell
CN1152433C (zh) 半导体器件及其制造方法
CN1217413C (zh) 带有绝缘环的沟槽式电容器和相应的制造方法
CN1173394C (zh) 制造半导体集成电路器件的方法
CN1841749A (zh) 具有增加的沟道长度的半导体器件及其制造方法
CN1453874A (zh) 薄膜存储器、阵列及其操作方法和制造方法
CN1734769A (zh) 半导体器件及其制造方法
CN1681103A (zh) 形成有掩埋氧化物图形的半导体器件的方法及其相关器件
CN1956170A (zh) 用于制造半导体器件的方法
CN1612348A (zh) 半导体器件及其制造方法
CN1716572A (zh) 非易失性半导体存储器件的制造方法及半导体存储器件
CN1692489A (zh) 具有铟掺杂子区域的栅隔离区的半导体结构
CN1240131C (zh) 半导体装置及其制造方法
CN1574298A (zh) 半导体器件的制造方法和半导体器件
CN1762047A (zh) 半导体装置及其制造方法
CN1751392A (zh) 鳍式场效应晶体管存储单元、鳍式场效应晶体管存储单元配置及制造鳍式场效应晶体管存储单元方法
CN1139131C (zh) 存储器单元装置及其制造方法
CN1159764C (zh) N沟道金属氧化物半导体驱动电路及其制造方法
JP2006073813A (ja) 直接トンネル型半導体記憶装置およびその製造方法
CN1270386C (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070808

Termination date: 20151229

EXPY Termination of patent right or utility model