JP5507287B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関する。
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタという）のゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔｈ）が低下するという問題がある。また、閾値電圧の低下を抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてリフレッシュ特性の悪化が問題となる。
この問題を回避するため、シリコン基板上に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）を用いてメモリセル用のトランジスタを構成したメモリ装置が提供されている。（特許文献１参照）
特許文献１に記載のトレンチゲート型トランジスタは、半導体基板に形成したトレンチ溝の内部にゲート絶縁膜を介しゲート電極が埋め込み形成され、半導体基板表面領域にゲート電極の両側に位置するようにソース／ドレイン領域が形成されてトレンチゲート型のトランジスタが構成されている。
このトレンチゲート型のトランジスタは、有効チャネル長（ゲート長）を物理的に十分に確保することができるので、ＤＲＡＭのセルトランジスタの微細化に対応することができる構造として知られている。
特許文献１に記載のトレンチゲート型トランジスタは、半導体基板に形成したトレンチ溝の内部にゲート絶縁膜を介しゲート電極が埋め込み形成され、半導体基板表面領域にゲート電極の両側に位置するようにソース／ドレイン領域が形成されてトレンチゲート型のトランジスタが構成されている。
このトレンチゲート型のトランジスタは、有効チャネル長（ゲート長）を物理的に十分に確保することができるので、ＤＲＡＭのセルトランジスタの微細化に対応することができる構造として知られている。
また、半導体集積回路においては、電源電圧より低い安定した電圧を発生するための電圧発生回路が用いられており、この電圧発生回路の発振を防止して出力電圧の安定化を図るために、集積回路内に電圧安定化用のキャパシタを介在させることが行われている。（特許文献２参照）このような電圧発生回路に用いられる電圧安定化用のキャパシタ（補償容量）は、ある値以上の容量値が必要とされている。
通常、集積回路内においてこの種のキャパシタには、ＭＯＳトランジスタを用いたキャパシタ（以下、ＭＯＳキャパシタと称する。）が用いられているが、その容量は電圧に依存し、電圧変動が生じると、キャパシタの容量値が大きく変動する場合がある。そして、電圧安定化用のキャパシタの容量値が最小になるような作動条件の場合、出力電圧を安定化できなくなるおそれがある。
通常、集積回路内においてこの種のキャパシタには、ＭＯＳトランジスタを用いたキャパシタ（以下、ＭＯＳキャパシタと称する。）が用いられているが、その容量は電圧に依存し、電圧変動が生じると、キャパシタの容量値が大きく変動する場合がある。そして、電圧安定化用のキャパシタの容量値が最小になるような作動条件の場合、出力電圧を安定化できなくなるおそれがある。
そこで、電圧発生回路の電圧安定化用キャパシタに適用されるＭＯＳキャパシタとして、メモリセルを構成するトランジスタと同一構造のトランジスタを採用し、補償用のキャパシタを構成することが一般的になされている。
しかしながら、メモリセルを構成するセルトランジスタと同一構造のトランジスタを用いて前述の補償容量を構成すると、補償容量用のトランジスタの閾値電圧（Ｖｔｈ）がメモリセル用のトランジスタの閾値電圧（Ｖｔｈ）と同一となるので、メモリセルの動作電圧の低電圧化に伴い、補償容量として十分な容量値が得られなくなる問題がある。
そこで、十分な容量値を得るために、補償容量用のトランジスタを製造する際、マスクなどを用いてトランジスタの必要部分にのみ選択的にイオン注入工程を行い、補償容量用トランジスタの閾値電圧（Ｖｔｈ）を下げることにより、ＭＯＳキャパシタの高容量化を図ることが考えられるが、この方法を採用すると、追加のフォトマスク工程が生じてしまうという問題がある。従って、追加のフォトマスク工程を行うことなく、補償容量用トランジスタの閾値電圧を下げることができる技術の提供が望まれる。
そこで、十分な容量値を得るために、補償容量用のトランジスタを製造する際、マスクなどを用いてトランジスタの必要部分にのみ選択的にイオン注入工程を行い、補償容量用トランジスタの閾値電圧（Ｖｔｈ）を下げることにより、ＭＯＳキャパシタの高容量化を図ることが考えられるが、この方法を採用すると、追加のフォトマスク工程が生じてしまうという問題がある。従って、追加のフォトマスク工程を行うことなく、補償容量用トランジスタの閾値電圧を下げることができる技術の提供が望まれる。
上記の課題を解決するために本願発明は、半導体基板の一面に形成された主トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、前記半導体基板一面の表面側に前記主トレンチ溝を前記ゲート絶縁膜を介し挟むようにソース／ドレイン領域が形成されてなる主トランジスタ構造と、前記半導体基板の一面に形成された副トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、前記半導体基板一面の表面側に前記副トレンチ溝を前記ゲート絶縁膜を介し挟むようにソース／ドレイン領域が形成されてなる補償容量用トランジスタ構造とが前記半導体基板に個々に形成され、前記主トランジスタ構造の主トレンチ溝の延在方向と前記補償容量用トランジスタ構造の副トレンチ溝の延在方向が平面視的に交差する方向に設定されるとともに、前記補償容量用トランジスタ構造のゲート絶縁膜周囲のチャネル領域に不純物拡散領域が形成されて前記補償容量用トランジスタ構造の閾値電圧が前記主トランジスタ構造の閾値電圧より低くされてなることを特徴とする。
本発明によれば、トレンチゲート型の補償容量用トランジスタ構造のゲート絶縁膜周囲のチャネル領域に不純物拡散領域を形成し、補償容量トランジスタ構造の閾値電圧を主トランジスタ構造の閾値電圧より低くしてなるので、トレンチゲート型の主トランジスタ構造と同一構造の補償容量用トランジスタ構造を採用して補償容量を構成した場合、十分な補償容量値を得ることができる。従って例えば、補償容量トランジスタ構造を内蔵型電圧発生回路の電圧補償容量として用いた場合、電圧の安定化を図ることができる。
更に、主トランジスタ構造の主トレンチ溝の延在方向と補償容量用トランジスタ構造の副トレンチ溝の延在方向を平面視的に交差する方向に設定しておくことにより、補償容量用トランジスタ構造の副トレンチ溝の底部側にイオン注入により不純物拡散領域を形成する場合、主トレンチ溝と副トレンチ溝を形成するために利用したマスクごしに斜め方向からイオン注入するならば、副トレンチ溝の底部側の半導体基板には不純物のイオンを注入できるが、主トレンチ溝の内部側の半導体基板にはイオンを注入できない方向が生じるので、この方向に沿ってイオンを注入すると、別途フォトマスクを新たに設けることなく、主トレンチ溝と副トレンチ溝を形成する場合に用いたマスクを利用し、補償容量用トランジスタ構造側に選択的にイオンを注入することができ、このイオン注入により補償容量用トランジスタ構造側のチャネル領域に選択的に不純物拡散領域を形成することができる。 よって、別途フォトマスクを設けることなく選択的に補償容量用トランジスタ構造のチャネル領域に不純物拡散領域を形成することができ、補償容量用トランジスタ構造の閾値電圧を主トランジスタ構造の閾値電圧より低い値とすることができる。従って、別途フォトマスクを追加することなく、容量値の大きな補償容量用トランジスタ構造を実現できる効果がある。
更に、主トランジスタ構造の主トレンチ溝の延在方向と補償容量用トランジスタ構造の副トレンチ溝の延在方向を平面視的に交差する方向に設定しておくことにより、補償容量用トランジスタ構造の副トレンチ溝の底部側にイオン注入により不純物拡散領域を形成する場合、主トレンチ溝と副トレンチ溝を形成するために利用したマスクごしに斜め方向からイオン注入するならば、副トレンチ溝の底部側の半導体基板には不純物のイオンを注入できるが、主トレンチ溝の内部側の半導体基板にはイオンを注入できない方向が生じるので、この方向に沿ってイオンを注入すると、別途フォトマスクを新たに設けることなく、主トレンチ溝と副トレンチ溝を形成する場合に用いたマスクを利用し、補償容量用トランジスタ構造側に選択的にイオンを注入することができ、このイオン注入により補償容量用トランジスタ構造側のチャネル領域に選択的に不純物拡散領域を形成することができる。 よって、別途フォトマスクを設けることなく選択的に補償容量用トランジスタ構造のチャネル領域に不純物拡散領域を形成することができ、補償容量用トランジスタ構造の閾値電圧を主トランジスタ構造の閾値電圧より低い値とすることができる。従って、別途フォトマスクを追加することなく、容量値の大きな補償容量用トランジスタ構造を実現できる効果がある。
以下に本発明に係る半導体装置の一実施形態について説明する。
図１は本発明に係る半導体装置の一実施形態を示すもので、図１（Ａ）は半導体基板１の一部に形成された主トランジスタ構造の断面図、図１（Ｂ）は同半導体基板１の他の部分に形成された補償容量用トランジスタ構造の断面図である。
本実施形態の半導体装置においては、半導体基板１の一部に例えば主トランジスタ構造形成領域Ａが形成され、半導体基板１の他の部分に補償容量用トランジスタ構造形成領域Ｂが形成されてなる。そして、例えば主トランジスタ構造は図示略の内部電源供給回路に補償容量用トランジスタ構造を介し接続され、補償容量用トランジスタ構造が主トランジスタ構造と内部電源供給回路との間の電気回路に組み込まれて補償容量として作用し、電圧の安定化を行うために設けられている。
図１は本発明に係る半導体装置の一実施形態を示すもので、図１（Ａ）は半導体基板１の一部に形成された主トランジスタ構造の断面図、図１（Ｂ）は同半導体基板１の他の部分に形成された補償容量用トランジスタ構造の断面図である。
本実施形態の半導体装置においては、半導体基板１の一部に例えば主トランジスタ構造形成領域Ａが形成され、半導体基板１の他の部分に補償容量用トランジスタ構造形成領域Ｂが形成されてなる。そして、例えば主トランジスタ構造は図示略の内部電源供給回路に補償容量用トランジスタ構造を介し接続され、補償容量用トランジスタ構造が主トランジスタ構造と内部電源供給回路との間の電気回路に組み込まれて補償容量として作用し、電圧の安定化を行うために設けられている。
図１（Ａ）に示す主トランジスタ構造形成領域Ａにおいては、半導体基板１に対し所定深さで所定幅の複数の主トレンチ溝２が所定の間隔で複数形成されている。この半導体基板１は所定濃度のＰ型不純物を含有する半導体、例えばシリコン（Ｓｉ）により形成されている。なお、図１（Ａ）に示す例において主トレンチ溝２は２つのみ左右に配置された状態に描かれているが、これら主トレンチ溝２の配列個数は特に規定されるものではなく、必要個数の主トレンチ溝２が半導体基板１に形成された構造で良い。また、主トレンチ溝２の大きさは特に限定されるものではないが、現状技術においてＤＲＡＭに適用される場合のセルトランジスタ用の主トレンチ溝２の深さは例えば２５０ｎｍ程度である。
前記主トレンチ溝２の内面にはＳｉＯ２などの絶縁材料からなるゲート絶縁膜３が主トレンチ溝２の内面を覆うように形成され、主トレンチ溝２の内底部側にＴｉＮなどの導電材料からなるゲート電極５が形成され、ゲート電極５の上に主トレンチ溝２を埋めるようにキャップ絶縁膜６が形成されている。そして、ゲート電極５の上部側とキャップ絶縁膜６とをそれらの両側からゲート絶縁膜３を介し挟むようにソース／ドレイン領域７、８が形成され、これらソース／ドレイン領域７、８の間であってゲート絶縁膜３の周囲部分の半導体基板１にチャネル形成領域１ａが形成されてＭＯＳトランジスタＴ１が構成されている。
前記ソース／ドレイン領域７、８は、半導体基板１に対し不純物をイオン注入することにより構成された不純物注入領域である。なお、本実施形態においてゲート電極５に接続される配線５ａとソース／ドレイン領域７、８に接続されるコンタクト電極７ａ、８ａについては図１（Ａ）に簡略的に示す。この構造のＭＯＳトランジスタＴ１は、ゲート電極５に印加する電圧を制御することで、ゲート絶縁膜３の周囲側の半導体基板にチャネル領域を生成することができ、ソース／ドレイン領域７、８間に流れる電流を制御することができるＭＯＳトランジスタとして機能する。
なお、ＭＯＳトランジスタＴ１において一般的には、Ｐ型の半導体基板であるならば、ｎ型の不純物を注入してソース／ドレイン領域７、８を形成し、ｎＭＯＳ構造とし、Ｎ型の半導体基板であれば、ｐ型の不純物を注入してソース／ドレイン領域７，８を形成し、ｐＭＯＳ構造とするが、本願発明ではいずれのタイプのＭＯＳ構造としても良く、また、注入するイオンの種別により適切なウエル構造を採用することで、どちらのタイプの半導体基板であっても、ｎＭＯＳ構造とｐＭＯＳ構造を適宜作り分けすることができるのは勿論であるので、本実施形態では適用する半導体基板の種別とＭＯＳ構造の種別は特には問わないものとする。
前記主トレンチ溝２の内面にはＳｉＯ２などの絶縁材料からなるゲート絶縁膜３が主トレンチ溝２の内面を覆うように形成され、主トレンチ溝２の内底部側にＴｉＮなどの導電材料からなるゲート電極５が形成され、ゲート電極５の上に主トレンチ溝２を埋めるようにキャップ絶縁膜６が形成されている。そして、ゲート電極５の上部側とキャップ絶縁膜６とをそれらの両側からゲート絶縁膜３を介し挟むようにソース／ドレイン領域７、８が形成され、これらソース／ドレイン領域７、８の間であってゲート絶縁膜３の周囲部分の半導体基板１にチャネル形成領域１ａが形成されてＭＯＳトランジスタＴ１が構成されている。
前記ソース／ドレイン領域７、８は、半導体基板１に対し不純物をイオン注入することにより構成された不純物注入領域である。なお、本実施形態においてゲート電極５に接続される配線５ａとソース／ドレイン領域７、８に接続されるコンタクト電極７ａ、８ａについては図１（Ａ）に簡略的に示す。この構造のＭＯＳトランジスタＴ１は、ゲート電極５に印加する電圧を制御することで、ゲート絶縁膜３の周囲側の半導体基板にチャネル領域を生成することができ、ソース／ドレイン領域７、８間に流れる電流を制御することができるＭＯＳトランジスタとして機能する。
なお、ＭＯＳトランジスタＴ１において一般的には、Ｐ型の半導体基板であるならば、ｎ型の不純物を注入してソース／ドレイン領域７、８を形成し、ｎＭＯＳ構造とし、Ｎ型の半導体基板であれば、ｐ型の不純物を注入してソース／ドレイン領域７，８を形成し、ｐＭＯＳ構造とするが、本願発明ではいずれのタイプのＭＯＳ構造としても良く、また、注入するイオンの種別により適切なウエル構造を採用することで、どちらのタイプの半導体基板であっても、ｎＭＯＳ構造とｐＭＯＳ構造を適宜作り分けすることができるのは勿論であるので、本実施形態では適用する半導体基板の種別とＭＯＳ構造の種別は特には問わないものとする。
図１（Ｂ）に示す補償容量用トランジスタ構造領域Ｂでは、図１（Ａ）に示すＭＯＳトランジスタＴ１とほぼ同等構造のＭＯＳトランジスタキャパシタＴ２が形成されている。
即ち、半導体基板１に対し所定深さで所定幅の複数の副トレンチ溝１２が所定の間隔で複数形成されている。ただし、この副トレンチ溝１２は、先の主トランジスタ構造領域Ａの主トレンチ溝２に対し、半導体基板１を平面視した場合に、９０°交差する方向に形成されている。なお、図１（Ａ）、図１（Ｂ）においては図面視した場合に見やすくするために主トレンチ溝２、１２を同じ方向に描いているが、実際は半導体基板１の表面において平面視９０゜異なる向きに形成されている。
前記副トレンチ溝１２の内面にはＳｉＯ２などの絶縁材料からなるゲート絶縁膜１３が副トレンチ溝１２の内面を覆うように設けられるとともに、副トレンチ溝２の内底部側にＴｉＮなどの導電材料からなるゲート電極１５が形成され、ゲート電極１５の上に副トレンチ溝１２を埋めるようにキャップ絶縁膜１６が形成されている。そして、ゲート電極１５の上部側とキャップ絶縁膜１６とをそれらの両側からゲート絶縁膜１３を介して挟むようにソース／ドレイン領域１７、１８が形成され、これらソース／ドレイン領域１７、１８の間であってゲート絶縁膜１３の周囲部分の半導体基板１にチャネル形成領域１ｂが形成され、更にソース／ドレイン領域１７、１８が短絡されてＭＯＳトランジスタキャパシタＴ２が構成されている。
即ち、半導体基板１に対し所定深さで所定幅の複数の副トレンチ溝１２が所定の間隔で複数形成されている。ただし、この副トレンチ溝１２は、先の主トランジスタ構造領域Ａの主トレンチ溝２に対し、半導体基板１を平面視した場合に、９０°交差する方向に形成されている。なお、図１（Ａ）、図１（Ｂ）においては図面視した場合に見やすくするために主トレンチ溝２、１２を同じ方向に描いているが、実際は半導体基板１の表面において平面視９０゜異なる向きに形成されている。
前記副トレンチ溝１２の内面にはＳｉＯ２などの絶縁材料からなるゲート絶縁膜１３が副トレンチ溝１２の内面を覆うように設けられるとともに、副トレンチ溝２の内底部側にＴｉＮなどの導電材料からなるゲート電極１５が形成され、ゲート電極１５の上に副トレンチ溝１２を埋めるようにキャップ絶縁膜１６が形成されている。そして、ゲート電極１５の上部側とキャップ絶縁膜１６とをそれらの両側からゲート絶縁膜１３を介して挟むようにソース／ドレイン領域１７、１８が形成され、これらソース／ドレイン領域１７、１８の間であってゲート絶縁膜１３の周囲部分の半導体基板１にチャネル形成領域１ｂが形成され、更にソース／ドレイン領域１７、１８が短絡されてＭＯＳトランジスタキャパシタＴ２が構成されている。
これらのソース／ドレイン領域１７、１８は、半導体基板１に対し不純物イオンを注入して構成された領域である。なお、本実施形態においてゲート電極１５に接続されるゲート配線１５とソース／ドレイン領域１７、１８に接続されるコンタクト電極１７、１８について図１（Ａ）に簡略的に示す。
なお、この補償容量用トランジスタ構造領域ＢにおけるＭＯＳトランジスタキャパシタＴ２の構造においても先のＭＯＳトランジスタＴ１の場合と同様に、ｐＭＯＳであるか、ｎＭＯＳであるか、ＭＯＳの構造種別は問わない。
なお、この補償容量用トランジスタ構造領域ＢにおけるＭＯＳトランジスタキャパシタＴ２の構造においても先のＭＯＳトランジスタＴ１の場合と同様に、ｐＭＯＳであるか、ｎＭＯＳであるか、ＭＯＳの構造種別は問わない。
また、ＭＯＳトランジスタキャパシタＴ２において、各副トレンチ溝１２の底部側のゲート電極１５の周囲であってゲート絶縁膜１３の周囲側の半導体基板１に不純物をイオン注入して形成された不純物拡散領域１９が形成されている。これらの不純物拡散領域１９は、ゲート絶縁膜１３の周囲側に生成される半導体基板のチャネル領域を調整し、ＭＯＳトランジスタキャパシタＴ２としての閾値電圧（Ｖｔｈ）を調整する。この実施形態ではＭＯＳトランジスタキャパシタＴ２としての閾値電圧を先のＭＯＳトランジスタＴ１の閾値電圧よりも低くするために、ｐ型の半導体基板１の場合はＡｓなどのｎ型の不純物がイオン注入されて閾値電圧が調整されている。なお、半導体基板１がｎ型の場合、その基板に生成したＭＯＳトランジスタキャパシタの閾値電圧を調整する場合は、Ｂなどのｐ型の不純物拡散領域を形成すれば良い。
なお、本実施形態の半導体基板１はｐ型のシリコン基板からなり、副トレンチ溝１２に対して閾値電圧を調整するためにＡｓなどのｎ型の不純物をイオン注入するが、半導体基板１がｎ型のシリコン基板の場合は、副トレンチ溝に対して閾値電圧を調整するために、ボロン（Ｂ）などのｐ型の不純物をイオン注入することができる。また、半導体基板１は半導体ベースの構造物を含む基板でも良く、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア、ドープ型の半導体基板、シリコンゲルマニウム、ゲルマニウムまたはヒ素ガリウムなどのシリコン以外の半導体基板であっても良い。
なお、図１（Ｂ）に示す補償容量用トランジスタ構造領域ＢのＭＯＳトランジスタキャパシタＴ２において、補償容量とするために、図１（Ｃ）に示す如く一方の電極３０がＭＯＳトランジスタキャパシタＴ２のゲートから構成され、他方の電極３１がＭＯＳトランジスタキャパシタＴ２のソース／ドレイン領域１７，１８に接続されて構成されるようにソース／ドレイン領域１７，１８は短絡されている。図１（Ｂ）では記載の簡略化のために、ソース／ドレイン領域１７，１８を短絡した配線構造は省略した。
以下に図１（Ａ）、（Ｂ）に示す構造の主トランジスタ構造形成領域Ａと副トランジスタ構造形成領域Ｂを形成する場合、特にマスクを追加することなく不純物のイオン注入を行って不純物拡散領域１９を形成する方法の一例について説明する。
図２は副トランジスタ構造形成領域Ｂにおいて副トレンチ溝１２を形成するためのマスク２０を半導体基板１上に形成し、マスク２０にフォトリソグラフィ技術を適用してパターニングし、パターニングしたマスク２０を用いてエッチングにより半導体基板１の表面に間欠的に所定幅の複数の副トレンチ溝１２を形成後、Ａｓなどのｎ型の不純物をイオン注入により形成して不純物拡散領域１９を形成した状態を示している。
この副トレンチ溝１２を形成するためのエッチングを行う場合、副トランジスタ構造形成領域Ｂのマスク２０を例えば平面視、図３に示す如く縦方向に延在するライン状に複数所定間隔で横方向に整列形成し（縦格子状に形成し）、図４に示す如く主トランジスタ構造形成領域Ａのマスク２１を例えば平面視、横方向に延在するライン状に複数所定間隔で縦方向に整列形成する（横格子状に形成する）。
即ち、本実施形態では図３に示す副トランジスタ構造形成領域Ｂのライン状のマスク２０と主トランジスタ構造形成領域Ａのライン状のマスク２１が半導体基板１に対し平面視９０゜で交差するように形成する。
図２は副トランジスタ構造形成領域Ｂにおいて副トレンチ溝１２を形成するためのマスク２０を半導体基板１上に形成し、マスク２０にフォトリソグラフィ技術を適用してパターニングし、パターニングしたマスク２０を用いてエッチングにより半導体基板１の表面に間欠的に所定幅の複数の副トレンチ溝１２を形成後、Ａｓなどのｎ型の不純物をイオン注入により形成して不純物拡散領域１９を形成した状態を示している。
この副トレンチ溝１２を形成するためのエッチングを行う場合、副トランジスタ構造形成領域Ｂのマスク２０を例えば平面視、図３に示す如く縦方向に延在するライン状に複数所定間隔で横方向に整列形成し（縦格子状に形成し）、図４に示す如く主トランジスタ構造形成領域Ａのマスク２１を例えば平面視、横方向に延在するライン状に複数所定間隔で縦方向に整列形成する（横格子状に形成する）。
即ち、本実施形態では図３に示す副トランジスタ構造形成領域Ｂのライン状のマスク２０と主トランジスタ構造形成領域Ａのライン状のマスク２１が半導体基板１に対し平面視９０゜で交差するように形成する。
半導体基板１上のマスク２０、２１を用いてエッチングによりトレンチ溝２、１２を形成後、図３の矢印方向に示す如く副トレンチ溝１２に対しその延在方向に沿うように（副トレンチ溝１２の深さ方向に沿うように）、かつ、図４の矢印方向に示す如く主トレンチ溝２に対しその延在方向に対し傾斜するように半導体基板１に対しＡｓなどのｎ型不純物を斜めイオン注入する。ここで、注入イオンは副トランジスタ構造形成領域Ｂにおいては図３の矢印に示す如く副トレンチ溝１２の底部側の半導体基板１まで達するが、主トランジスタ構造形成領域Ａにおいては図４に示す如くマスク２１に遮られて主トレンチ溝２の内部側の半導体基板１側にまで到達しないので、この主トレンチ溝２を利用して形成する主トランジスタ構造形成領域ＡのＭＯＳトランジスタＴ１には影響がない。
なお、マスク２０、２１の厚さの値については、図４に示す例の如く主トレンチ溝２に対してイオンを斜め方向４５°近傍から照射することになる場合、主トレンチ溝２の開口部幅の値よりも厚く形成することが好ましい。マスク２０、２１の厚さについては、イオンの照射角度に応じ、主トランジスタ構造形成領域Ａの半導体基板表面側にイオンが到達しないような厚さを選択することが好ましいので、イオンの照射角度と主トレンチ溝２、１２の交差する角度に応じ、副トレンチ溝１２の底部側にはイオンが到達し、主トレンチ溝２の底部側にはイオンが到達するようなトレンチ溝２、１２の交差角度と、マスク２０、２１の厚さと、トレンチ溝２、１２の溝幅の関係を適宜選択することが好ましい。
本実施形態のイオン注入においては、図３に示すように副トレンチ溝１２に対しては溝底部にイオンが到達するように、図４に示すように主トレンチ溝２に対しては４５゜程度の入射角でイオンを照射できるように、イオンを半導体基板１に対し斜め方向に照射している。
本実施形態のイオン注入においては、図３に示すように副トレンチ溝１２に対しては溝底部にイオンが到達するように、図４に示すように主トレンチ溝２に対しては４５゜程度の入射角でイオンを照射できるように、イオンを半導体基板１に対し斜め方向に照射している。
また、トレンチ溝２、１２を平面視した場合の交差角度は９０゜である必然性はなく、上述の斜めイオン注入を行う場合に、イオンの照射角度に応じ、主トランジスタ構造形成領域Ａの半導体基板表面側にイオンが到達せず、副トランジスタ構造形成領域の副トレンチ溝１２の底部側にイオンが到達するような角度範囲を選択すれば良い。
以上説明の如く、図３、図４に示す半導体基板１に対して斜めイオン照射を行うことにより、主トランジスタ構造形成領域Ａの主トレンチ溝２の底部側の半導体基板１にはイオン注入がなされておらず、副トランジスタ構造形成領域Ｂの副トレンチ溝１２の底部側の半導体基板１には不純物拡散領域１９が形成されている構造を別途追加のマスクなどを要することなく、トレンチ溝２、１２を形成する際に利用するマスク２０、２１を用いて形成することができる。
以上説明のトレンチ溝２、１２に対し、ゲート絶縁膜３、１３を形成し、ゲート電極５、１５を形成し、キャップ絶縁膜６、１６を形成し、ゲート絶縁膜５、１５の各々の位置を挟むように個々にＭＯＳトランジスタ形成用のイオン注入を行って不純物拡散領域７、８、１７、１８を形成することで、図１（Ａ）、（Ｂ）に示す構造のＭＯＳトランジスタＴ１とＭＯＳトランジスタキャパシタＴ２を半導体基板１上に作り分けることができる。
そして、ＭＯＳトランジスタＡ１とＭＯＳトランジスタキャパシタＴ２を形成後、ＭＯＳトランジスタキャパシタＴ２のゲート電極１５とソース／ドレイン領域７，８をそれぞれ図１（Ｃ）に示す如く接続することにより、容量値の高いＭＯＳトランジスタキャパシタＴ２を構成することができる。
以上説明のトレンチ溝２、１２に対し、ゲート絶縁膜３、１３を形成し、ゲート電極５、１５を形成し、キャップ絶縁膜６、１６を形成し、ゲート絶縁膜５、１５の各々の位置を挟むように個々にＭＯＳトランジスタ形成用のイオン注入を行って不純物拡散領域７、８、１７、１８を形成することで、図１（Ａ）、（Ｂ）に示す構造のＭＯＳトランジスタＴ１とＭＯＳトランジスタキャパシタＴ２を半導体基板１上に作り分けることができる。
そして、ＭＯＳトランジスタＡ１とＭＯＳトランジスタキャパシタＴ２を形成後、ＭＯＳトランジスタキャパシタＴ２のゲート電極１５とソース／ドレイン領域７，８をそれぞれ図１（Ｃ）に示す如く接続することにより、容量値の高いＭＯＳトランジスタキャパシタＴ２を構成することができる。
図５は、図１（Ａ）〜（Ｃ）に示す構造のＭＯＳトランジスタＴ１とＭＯＳトランジスタキャパシタＴ２を実際に組み込んでなる半導体装置としてのＤＲＡＭの一例構造を示す回路ブロック図である。
この実施形態のＤＲＡＭ３０は、セルアレイ部３１にＸデコーダ部３２とＹデコーダ部３３とが併設され、更にバッファ部３４とタイミングジェネレータ３５が設けられ、内部電源回路３６とセルアレイ部３１とを接続した回路配線３７の途中に補償容量部３８が組み込まれて概略構成されている。
この実施形態のＤＲＡＭ３０のセルアレイ部３１においてビット線４０とワード線４１との交差部分にセルアレイ４２が設けられ、各セルアレイ４２に前述の実施形態のＭＯＳトランジスタＴ１と図示略のＤＲＡＭ用キャパシタが設けられている。なお、図５において４３はビット線４０に接続されたセンスアンプである。
そして、前記内部電源回路３６とセルアレイ部３１とを接続した回路配線３７に組み込まれた補償容量部３８として、図１（Ｂ）、（Ｃ）に示す構造のＭＯＳトランジスタキャパシタＴ２が組み込まれている。
図５に示す構造のＤＲＡＭ３０において、ＭＯＳトランジスタキャパシタＴ２がその容量でもって内部電源回路３６からの供給電源の安定化を図る。
この実施形態のＤＲＡＭ３０は、セルアレイ部３１にＸデコーダ部３２とＹデコーダ部３３とが併設され、更にバッファ部３４とタイミングジェネレータ３５が設けられ、内部電源回路３６とセルアレイ部３１とを接続した回路配線３７の途中に補償容量部３８が組み込まれて概略構成されている。
この実施形態のＤＲＡＭ３０のセルアレイ部３１においてビット線４０とワード線４１との交差部分にセルアレイ４２が設けられ、各セルアレイ４２に前述の実施形態のＭＯＳトランジスタＴ１と図示略のＤＲＡＭ用キャパシタが設けられている。なお、図５において４３はビット線４０に接続されたセンスアンプである。
そして、前記内部電源回路３６とセルアレイ部３１とを接続した回路配線３７に組み込まれた補償容量部３８として、図１（Ｂ）、（Ｃ）に示す構造のＭＯＳトランジスタキャパシタＴ２が組み込まれている。
図５に示す構造のＤＲＡＭ３０において、ＭＯＳトランジスタキャパシタＴ２がその容量でもって内部電源回路３６からの供給電源の安定化を図る。
図６は図１（Ａ）に示す構造のＭＯＳトランジスタＴ１と図１（Ｂ）に示す構造のＭＯＳトランジスタキャパシタＴ２におけるＶＣカーブを示すもので、ｐ型半導体基板を用いた同等構造のトレンチ型のＭＯＳトランジスタに対し補償容量部側のＭＯＳトランジスタのチャネル領域に対してＡｓを注入すると、ＶＣカーブがシフトするので閾値電圧（Ｖｔｈ）が低下していることがわかる。
即ち、図１（Ｂ）に示すＭＯＳトランジスタキャパシタＴ２においては、図６に示す如く０.５Ｖ〜１.０Ｖの低電圧領域であっても、メモリセル部のＭＯＳトランジスタＴ１に対し、十分な容量が得られることがわかる。
なお、本発明の実施形態では補償容量部において、図６に示す如く１Ｖ以上で７Ｅ−１２Ｆ以上に容量が増加するが、０Ｖでは１Ｅ−１２Ｆ程度まで容量が落ち込む。通常のＤＲＡＭの実際の回路では、約０.５Ｖ〜１Ｖ程度の電位差がかけられるので、補償容量部であると０.５Ｖでは約５Ｅ−１２Ｆ程度の容量を確保できるが、チャネル領域に不純物拡散領域を有していないメモリセル部のＭＯＳトランジスタでは１Ｅ−１２Ｆ程度しか容量がないので、本発明で意図する閾値電圧（Ｖｔｈ）が低いとは、ＭＯＳトランジスタキャパシタＴ２において図６に示すＶＣカーブが左側にシフトすることを利用し、低閾値の方が容量値が大きく、補償容量として優れていることがわかる。
なお、一般的なＤＲＡＭ構造において前述のメモリセル部３１のＭＯＳトランジスタＴ１として閾値電圧を０．６５Ｖ程度とすると、ＭＯＳトランジスタキャパシタＴ２のチャネル領域にＡｓの不純物拡散領域を形成することにより、閾値電圧を０．５Ｖ程度とすることができる。即ち、ＭＯＳトランジスタキャパシタＴ２の閾値電圧をＭＯＳトランジスタＴ１の閾値電圧より低くした構造のＤＲＡＭを提供することができる。
即ち、図１（Ｂ）に示すＭＯＳトランジスタキャパシタＴ２においては、図６に示す如く０.５Ｖ〜１.０Ｖの低電圧領域であっても、メモリセル部のＭＯＳトランジスタＴ１に対し、十分な容量が得られることがわかる。
なお、本発明の実施形態では補償容量部において、図６に示す如く１Ｖ以上で７Ｅ−１２Ｆ以上に容量が増加するが、０Ｖでは１Ｅ−１２Ｆ程度まで容量が落ち込む。通常のＤＲＡＭの実際の回路では、約０.５Ｖ〜１Ｖ程度の電位差がかけられるので、補償容量部であると０.５Ｖでは約５Ｅ−１２Ｆ程度の容量を確保できるが、チャネル領域に不純物拡散領域を有していないメモリセル部のＭＯＳトランジスタでは１Ｅ−１２Ｆ程度しか容量がないので、本発明で意図する閾値電圧（Ｖｔｈ）が低いとは、ＭＯＳトランジスタキャパシタＴ２において図６に示すＶＣカーブが左側にシフトすることを利用し、低閾値の方が容量値が大きく、補償容量として優れていることがわかる。
なお、一般的なＤＲＡＭ構造において前述のメモリセル部３１のＭＯＳトランジスタＴ１として閾値電圧を０．６５Ｖ程度とすると、ＭＯＳトランジスタキャパシタＴ２のチャネル領域にＡｓの不純物拡散領域を形成することにより、閾値電圧を０．５Ｖ程度とすることができる。即ち、ＭＯＳトランジスタキャパシタＴ２の閾値電圧をＭＯＳトランジスタＴ１の閾値電圧より低くした構造のＤＲＡＭを提供することができる。
＜ＤＲＡＭの詳細構造＞
図７はＤＲＡＭのセル構造の一部要素を示す平面図であり、図８は半導体記憶装置の部分断面構造を示すが、図８は図７のＡ−Ａ’線に沿う断面構造を示し、図９は補償容量部の断面構造の一例を示す。
図５に示すＤＲＡＭ３０のセル構造の一例が図７と図８に示す構造となり、補償容量部の構造の一例が図９に示す構造となる。
図７はＤＲＡＭのセル構造の一部要素を示す平面図であり、図８は半導体記憶装置の部分断面構造を示すが、図８は図７のＡ−Ａ’線に沿う断面構造を示し、図９は補償容量部の断面構造の一例を示す。
図５に示すＤＲＡＭ３０のセル構造の一例が図７と図８に示す構造となり、補償容量部の構造の一例が図９に示す構造となる。
図７は、ＤＲＡＭの、メモリセル部の平面レイアウトの一例を示す概念図である。また、図７の右手側（Ｘ方向右手側）は、後述する、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。
図８は、図７のＡ−Ａ‘線に対応するＤＲＡＭの断面構造を示す断面図である。ＤＲＡＭのキャパシタ素子の記載は図３においては省略し、図４にのみ記載した。
図８は、図７のＡ−Ａ‘線に対応するＤＲＡＭの断面構造を示す断面図である。ＤＲＡＭのキャパシタ素子の記載は図３においては省略し、図４にのみ記載した。
まず、最初に、メモリセル部の概要について図７を用いて説明する。メモリセル部は、図７に示すように、Ｘ方向に延設されたビット配線１０６と、Ｙ方向に延設されたワード配線Ｗと、細長い短冊状の活性領域Ｋと、不純物拡散層１０８とが形成されている。
ビット配線１０６は、Ｘ方向に折れ線形状（湾曲形状）で延設され、Ｙ方向に所定の間隔で複数配置されている。また、ワード配線Ｗは、Ｙ方向に直線形状で延設され、Ｘ方向に所定の間隔で配置されている。ワード配線Ｗが各活性領域Ｋと交差する部分には、後述するゲート電極１０５（図７では略）が配置されている。また、ワード配線Ｗの幅方向両側には、ライン方向（Ｙ方向）に沿ってサイドウォール１０５ｂが形成されている。
活性領域Ｋは、半導体基板１０１の一面に形成されており、細長い短冊状で、所定間隔をあけて右斜め下向きに整列して配列している。また、この例の構造では一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。活性領域Ｋの中央部および両端側には、個々に不純物拡散層１０８が形成され、後述するＭＯＳトランジスタＴｒ１のソース／ドレイン領域として機能する。また、ソース／ドレイン領域（不純物拡散領域）の真上に配置されるように円状の基板コンタクト部２０５a、２０５ｂ、２０５ｃが形成されている。
基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、それらの中心がそれぞれワード配線Ｗの間となるように配置されている。また、中央の基板コンタクト部２０５ａは、ビット配線１０６と重なるように配置されている。
基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、後述する基板コンタクトプラグ１０９を配置する位置にあり、かつ、半導体基板１０１と接する部分に設けられている。
基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、後述する基板コンタクトプラグ１０９を配置する位置にあり、かつ、半導体基板１０１と接する部分に設けられている。
次に、図８を参照してメモリセル部について更に詳細に説明する。
本実施形態のＤＲＡＭのメモリセル部は、ＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に接続された基板コンタクトプラグ１０９及び容量コンタクトプラグ１０７Ａと、基板コンタクトプラグ１０９及び容量コンタクトプラグ１０７Ａを介して接続され、金属酸化膜からなる積層膜を容量絶縁膜１１４として備えたキャパシタ素子Ｃａｐとから概略構成されている。
本実施形態のＤＲＡＭのメモリセル部は、ＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に接続された基板コンタクトプラグ１０９及び容量コンタクトプラグ１０７Ａと、基板コンタクトプラグ１０９及び容量コンタクトプラグ１０７Ａを介して接続され、金属酸化膜からなる積層膜を容量絶縁膜１１４として備えたキャパシタ素子Ｃａｐとから概略構成されている。
本実施形態のＭＯＳトランジスタＴｒ１は、半導体基板１０１と、半導体基板１０１の一面を区画する素子分離領域１０３と、素子分離領域１０３によって区画された活性領域Ｋと、活性領域Ｋ内に形成された溝型の２つのゲート電極１０５と、から概略構成されている。
半導体基板１０１は、所定の濃度のＰ型不純物を含有する半導体、例えばシリコン（Ｓｉ）にて形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１の表面に形成した溝内にシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで形成される。これにより、隣接する活性領域Ｋがそれぞれ絶縁分離される。さらに、活性領域Ｋにおいて、溝型の２つのゲート電極１０５によって３つに分割（離間）された半導体基板１０１の一面側には、たとえば、リン（Ｐ）などのｎ型不純物を拡散させたソース／ドレイン領域１０８が形成されている。
半導体基板１０１は、所定の濃度のＰ型不純物を含有する半導体、例えばシリコン（Ｓｉ）にて形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１の表面に形成した溝内にシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで形成される。これにより、隣接する活性領域Ｋがそれぞれ絶縁分離される。さらに、活性領域Ｋにおいて、溝型の２つのゲート電極１０５によって３つに分割（離間）された半導体基板１０１の一面側には、たとえば、リン（Ｐ）などのｎ型不純物を拡散させたソース／ドレイン領域１０８が形成されている。
ゲート電極１０５は、溝型のゲート電極であり、半導体基板１０１の一面に設けられた主トレンチ溝１００に埋め込まれるとともに、前記主トレンチ溝１００からソース／ドレイン領域１０８を貫いて半導体基板１０１の上部に突出するように形成されている。
また、ゲート電極１０５は、不純物を含有させた多結晶シリコン膜と金属膜との多層膜により構成される。前記多結晶シリコン膜は、ＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン（Ｐ）などのＮ型不純物を含有させて形成することができる。また、前記金属膜は、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
以上の構成により、２つのゲート電極１０５は、それぞれ２つのＭＯＳトランジスタＴｒ１のゲート電極として機能する。
また、ゲート電極１０５は、不純物を含有させた多結晶シリコン膜と金属膜との多層膜により構成される。前記多結晶シリコン膜は、ＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン（Ｐ）などのＮ型不純物を含有させて形成することができる。また、前記金属膜は、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
以上の構成により、２つのゲート電極１０５は、それぞれ２つのＭＯＳトランジスタＴｒ１のゲート電極として機能する。
ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の半導体基板１０１から突出された部分の側壁には窒化シリコン（Ｓｉ３Ｎ４）などからなる絶縁膜によるサイドウォール１０５ｂが形成されている。さらに、ゲート電極１０５上にも窒化シリコンなどからなるキャップ絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
基板コンタクトプラグ１０９は、ソース／ドレイン領域１０８と接触するように形成されている。基板コンタクトプラグ１０９は、図７に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リン（Ｐ）を含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定されており、基板コンタクトプラグ１０９はセルフアライン構造とされている。
層間絶縁膜１０４は、ゲート電極１０５上の絶縁膜１０５ｃ上を覆うように形成されている。ビット線コンタクトプラグ１０４Ａは、図７の基板コンタクト部２０５ａの位置に配置され、層間絶縁膜１０４を貫通し、基板コンタクトプラグ１０９と導通するように形成されている。ビット線コンタクトプラグ１０４Ａは、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成される。
層間絶縁膜１０４は、ゲート電極１０５上の絶縁膜１０５ｃ上を覆うように形成されている。ビット線コンタクトプラグ１０４Ａは、図７の基板コンタクト部２０５ａの位置に配置され、層間絶縁膜１０４を貫通し、基板コンタクトプラグ１０９と導通するように形成されている。ビット線コンタクトプラグ１０４Ａは、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成される。
ビット配線１０６は、ビット線コンタクトプラグ１０４Ａに接続するように形成されている。ビット配線１０６は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成される。
第二の層間絶縁膜１０７は、ビット配線１０６及び層間絶縁膜１０４を覆うように形成されている。また、第二の層間絶縁膜１０７及び層間絶縁膜１０４を貫通し、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、図７に示した基板コンタクト部２０５ｂ、２０５ｃの位置に配置されている。
窒化シリコンからなる第三の層間絶縁膜１１１は、第二の層間絶縁膜１０７を覆うように形成されており、シリコン酸化膜からなる第四の層間絶縁膜１１２は、第三の層間絶縁膜１１１を覆うように形成されている。
窒化シリコンからなる第三の層間絶縁膜１１１は、第二の層間絶縁膜１０７を覆うように形成されており、シリコン酸化膜からなる第四の層間絶縁膜１１２は、第三の層間絶縁膜１１１を覆うように形成されている。
キャパシタ素子Ｃａｐは、第三の層間絶縁膜１１１および第四の層間絶縁膜１１２の内部に配置されており、第三の層間絶縁膜１１１および第四の層間絶縁膜１１２を貫通して、下部電極１１３が容量コンタクトプラグ１０７Ａと接続するように形成されている。キャパシタ素子Ｃａｐは、下部電極１１３と、下部電極１１３の側面を覆うように形成された容量絶縁膜１１４と、前記容量絶縁膜１１４を覆うように形成された上部電極１１５とから形成されている。容量絶縁膜１１４は、第一または第二の実施形態の方法を用いて形成した金属酸化膜が積層して形成された積層膜からなる。また、下部電極１１３は、容量コンタクトプラグ１０７Ａを介してＭＯＳトランジスタＴｒ１と接続している。
上部電極１１５上には、第五の層間絶縁膜１２０が形成されており、第五の層間絶縁膜１２０上には配線１２１が形成され、第五の層間絶縁膜１２０及び配線１２１を覆うように表面保護膜１２２が形成されている。第五の層間絶縁膜１２０は酸化シリコン等からなり、配線１２１は、アルミニウム（Ａｌ）、銅（Ｃｕ）等からなる。
キャパシタ素子Ｃａｐの上部電極１１５には、所定の電位が与えられている。そこで、キャパシタ素子Ｃａｐに保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭとして機能することができる。
キャパシタ素子Ｃａｐの上部電極１１５には、所定の電位が与えられている。そこで、キャパシタ素子Ｃａｐに保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭとして機能することができる。
また、図７と図８に示す構造のＤＲＡＭのＭＯＳトランジスタＴｒ１に対し、補償容量部となるＭＯＳトランジスタキャパシタＴ３は、一例として図９に示す構造とされている。
図９に示す構造において、図８に示すＭＯＳトランジスタＴｒ１と同等の部分には同一符号を付してそれらの部分の構造説明を略する。図９に示すＭＯＳトランジスタキャパシタＴ３においてＭＯＳトランジスタＴｒ１と異なっているのは、ソース／ドレイン領域１０９、１０９の間に位置し、ゲート電極１０５の底部側のゲート絶縁膜１０５ａの周囲側のチャネル形成領域に不純物拡散領域２００が形成されている点である。また、ＭＯＳトランジスタＴｒ１の主トレンチ溝１００に対しＭＯＳトランジスタキャパシタＴ３の副トレンチ溝１０２は先の実施形態の場合と同様に半導体基板１０１上において平面視９０゜交差する方向に形成されている。
なお、図９に示す構造において、ＭＯＳトランジスタキャパシタＴ３のソース／ドレイン領域１０８、１０８は、図１（Ｃ）に示す如く相互接続されて一方の電極とされ、ゲート電極１０５が他方の電極とされて補償容量部となるＭＯＳトランジスタキャパシタＴ３とされ、例えば、図５に示す内部電源回路３６とメモリセル部３１の間の配線に組み込まれて上述の如く内部電源回路の電圧安定化のために利用される。
図９に示す構造において、図８に示すＭＯＳトランジスタＴｒ１と同等の部分には同一符号を付してそれらの部分の構造説明を略する。図９に示すＭＯＳトランジスタキャパシタＴ３においてＭＯＳトランジスタＴｒ１と異なっているのは、ソース／ドレイン領域１０９、１０９の間に位置し、ゲート電極１０５の底部側のゲート絶縁膜１０５ａの周囲側のチャネル形成領域に不純物拡散領域２００が形成されている点である。また、ＭＯＳトランジスタＴｒ１の主トレンチ溝１００に対しＭＯＳトランジスタキャパシタＴ３の副トレンチ溝１０２は先の実施形態の場合と同様に半導体基板１０１上において平面視９０゜交差する方向に形成されている。
なお、図９に示す構造において、ＭＯＳトランジスタキャパシタＴ３のソース／ドレイン領域１０８、１０８は、図１（Ｃ）に示す如く相互接続されて一方の電極とされ、ゲート電極１０５が他方の電極とされて補償容量部となるＭＯＳトランジスタキャパシタＴ３とされ、例えば、図５に示す内部電源回路３６とメモリセル部３１の間の配線に組み込まれて上述の如く内部電源回路の電圧安定化のために利用される。
図７、図８に示す構造のＭＯＳトランジスタＴｒ１と図９に示すＭＯＳトランジスタキャパシタＴ３の構造において、先の実施形態の場合と同様にＭＯＳトランジスタＴｒ１の閾値電圧よりもＭＯＳトランジスタキャパシタＴ３の閾値電圧の方が低くされているので、ＭＯＳトランジスタキャパシタＴ３の補償容量としての容量値を大きくすることができ、電源の安定化に寄与できる効果がある。
Ａ…主トランジスタ構造形成領域、Ｂ…副トランジスタ構造形成領域、Ｔ１…ＭＯＳトランジスタ、Ｔ２…ＭＯＳトランジスタキャパシタ、１…半導体基板、１ａ、１ｂ…チャネル形成領域、２…主トレンチ溝、１２…副トレンチ溝、３、１３…ゲート絶縁膜、５、１５…ゲート電極、６、１６…キャップ絶縁膜、７、８、１７、１８…ソース／ドレイン領域、１９…不純物拡散領域、２０、２１…マスク、３０…ＤＲＡＭ、３６…内部電源回路、３８…補償容量部、１００…主トレンチ溝、１０１…半導体基板、１０２…副トレンチ溝、１０５…ゲート電極、１０５ａ…ゲート絶縁膜、１０８…ソース／ドレイン領域、Ｔｒ１…ＭＯＳトランジスタ、Ｔ３…ＭＯＳトランジスタキャパシタ、２００…不純物拡散領域。
Claims (11)
- 半導体基板の一面に形成された主トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、前記半導体基板一面の表面側に前記主トレンチ溝を前記ゲート絶縁膜を介し挟むようにソース／ドレイン領域が形成されてなる主トランジスタ構造と、前記半導体基板の一面に形成された副トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、前記半導体基板一面の表面側に前記副トレンチ溝を前記ゲート絶縁膜を介し挟むようにソース／ドレイン領域が形成されてなる補償容量用トランジスタ構造とが前記半導体基板に個々に形成され、前記主トランジスタ構造の主トレンチ溝の延在方向と前記補償容量用トランジスタ構造の副トレンチ溝の延在方向が平面視的に交差する方向に設定されるとともに、前記補償容量用トランジスタ構造のゲート絶縁膜周囲のチャネル領域に不純物拡散領域が形成されて前記補償容量トランジスタ構造の閾値電圧が前記主トランジスタ構造の閾値電圧より低くされてなることを特徴とする半導体装置。
- 前記補償容量用トランジスタ構造のゲート絶縁膜周囲のチャネル領域に不純物導入領域が形成されて、前記補償容量用トランジスタ構造の閾値電圧が前記主トランジスタ構造の閾値電圧より低くされてなることを特徴とする請求項１に記載の半導体装置。
- 前記主トランジスタ構造の主トレンチ溝の延在方向と前記補償容量トランジスタ構造の副トレンチ溝の延在方向が９０゜異なる方向とされてなることを特徴とする請求項１または２に記載の半導体装置。
- 前記補償容量トランジスタ構造の不純物拡散領域が前記副トレンチ溝の底部側の半導体基板に形成されてなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
- 前記主トランジスタ構造と前記補償容量用トランジスタ構造が、両方のトレンチ溝の延在方向および閾値電圧の差異を除いて実質的に同一構造とされたことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
- 前記主トランジスタ構造と前記補償容量用トランジスタ構造が何れもｎＭＯＳトランジスタであり、前記ゲート絶縁膜周囲のチャネル領域に、当該チャネル領域の導電型とは反対の導電型を呈する不純物が導入されてなることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
- 半導体基板の一面に形成された主トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、前記半導体基板一面の表面側に前記主トレンチ溝を前記ゲート絶縁膜を介し挟むようにソース／ドレイン領域が形成されてなる主トランジスタ構造と、前記半導体基板の一面に形成された副トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、前記半導体基板一面の表面側に前記副トレンチ溝を前記ゲート絶縁膜を介し挟むようにソース／ドレイン領域が形成されてなる補償容量用トランジスタ構造とが前記半導体基板に個々に形成されてなる半導体装置を製造するにあたり、
前記半導体基板上にトレンチ溝を形成するためのライン状のマスクを所定の間隔をあけて複数配列形成し、前記マスク層を介し前記半導体基板を蝕刻してトレンチ溝を形成する際、前記半導体基板の主トランジスタ構造を形成するべき領域に形成する主トレンチ溝の延在方向と前記半導体基板の補償容量用トランジスタ構造を形成するべき領域に形成する副トレンチ溝の延在方向を平面視的に交差する方向になるように前記マスクを配置し、前記マスクを介し前記半導体基板を蝕刻して前記主トレンチ溝と副トレンチ溝を形成した後、
前記補償容量用トランジスタ形成領域のマスクごしに前記副トレンチ溝に沿ってその溝底部にイオンが到達するように、かつ、前記主トランジスタ形成領域のマスクには遮られて主トレンチ溝の内部にイオンが到達しないように斜めイオン注入を行い、前記副トレンチ溝の底部側の半導体基板に不純物拡散領域を形成することを特徴とする半導体装置の製造方法。 - 前記副トレンチ溝の底部側の半導体基板に不純物拡散領域を形成することにより、前記補償容量トランジスタ構造の閾値電圧を前記主トランジスタ構造の閾値電圧より低くすることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記トレンチ溝の内面側にゲート絶縁膜とゲート電極とを形成する工程を具備することを特徴とする請求項７または８に記載の半導体装置の製造方法。
- 前記主トランジスタ構造の主トレンチ溝の延在方向と前記補償容量トランジスタ構造の副トレンチ溝の延在方向を９０゜異なる方向とすることを特徴とする請求項７〜９のいずれかに記載の半導体装置の製造方法。
- 前記主トランジスタ構造と前記補償容量用トランジスタ構造について、両方のトレンチ溝の延在方向と、前記トレンチ溝の底部側の半導体基板における不純物拡散層の有無を除いて実質的に同一構造とすることを特徴とする請求項７〜１０のいずれかに記載の半導体装置の製造方法。
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