KR100764737B1 - 에스램 셀 및 그 형성 방법 - Google Patents

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Abstract

에스램 셀 및 그 형성 방법을 제공한다. 이 에스램 셀에 포함된 억세스 트랜지스터의 드레인은 제1 N형 도펀트 및 제2 N형 도펀트로 도핑된다. 제1 N형 도펀트의 확산계수는 제2 N형 도펀트의 확산계수에 비하여 작다. 이로써, 억세스 트랜지스터의 핫캐리어 현상을 최소화할 수 있다.

Description

에스램 셀 및 그 형성 방법{STATIC RANDOM ACCESS MEMORY CELLS AND METHODS OF FORMING THE SAME}
도 1은 일반적인 에스램 셀의 일부를 나타내는 등가회로도이다.
도 2는 본 발명의 실시예에 따른 에스램 셀의 등가회로도이다.
도 3은 본 발명의 실시예에 따른 에스램 셀을 나타내는 평면도이다.
도 4는 도 3의 I-I'를 따라 취해진 단면도이다.
도 5는 도 4의 A 부분을 확대한 도면이다.
도 6 내지 9은 본 발명의 실시예에 따른 에스램 셀의 형성 방법을 설명하기 위하여 도 3의 I-I'를 따라 취해진 단면도들이다.
도 10 내지 13는 본 발명의 실시예에 따른 에스램 셀의 도펀트 도핑 영역들을 형성하는 다른 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 에스램 셀 및 그 형성 방법에 관한 것이다.
통상적으로, 반도체 기억 소자들 중에서 에스램 소자의 단위 셀은 두개의 인 버터들(inverters)의 출력단들이 서로 크로스 커플된(cross-coupled) 플립-플롭(flip-flop) 구조를 갖는다. 이와 같은 에스램 셀은 전원이 인가되어 있는 동안에 플립-플롭의 피드백(feedback) 효과에 의하여 정적인(static) 데이타 보존이 가능하다. 즉, 에스램 셀은 디램 소자의 리프레쉬(refresh) 동작이 요구되지 않는다. 이러한 특징들로 인하여, 에스램 소자는 디램 소자에 비하여 전력 소모가 낮고 동작 속도가 빠른 장점을 갖는다. 에스램 셀은 두개의 인터버들을 구성하기 위한 한쌍의 구동 트랜지스터들(driver transistors) 및 한쌍의 부하 트랜지스터들(load transistors)을 포함한다. 이에 더하여, 에스램 셀은 외부로부터 셀을 선택하기 위한 두개의 억세스 트랜지스터들(access transistors)을 더 포함한다.
반도체 소자의 고집적화 경향이 심화됨에 따라, 에스램 셀도 여러가지 문제점들이 발생되고 있다. 예컨대, 에스램 셀에 포함된 억세스 트랜지스터의 특성이 열화될 수 있다. 이를 도면을 참조하여 설명한다.
도 1은 일반적인 에스램 셀의 일부를 나타내는 등가회로도이다.
도 1을 참조하면, 도 1에서는 에스램 셀에 포함된 트랜지스터들 중에서 억세스 및 구동 트랜지스터들(10,15)만을 도시하였다. 상기 억세스 트랜지스터(10)의 게이트는 워드 라인(WL)에 접속되고, 억세스 트랜지스터(10)의 드레인은 비트 라인(25)에 접속된다. 억세스 트랜지스터(10)의 소오스는 구동 트랜지스터(15)의 드레인과 접속한다. 상기 억세스 트랜지스터(10)의 소오스 및 구동 트랜지스터(15)의 드레인은 데이타가 저장되는 노드(20, node)에 해당한다. 상기 구동 트랜지스터(15)의 소오스는 접지 전압(Vss)이 인가된다.
상기 억세스 및 구동 트랜지스터들(10,15)을 포함하는 에스램 셀을 판독하기 위해서는, 상기 비트 라인(25)이 전원전압을 인가하고, 상기 워드 라인(WL)에 상기 억세스 트랜지스터(10)를 턴온시키는 턴온 전압을 인가하다. 상기 노드(20)에 "Low" 데이타가 저장된 경우, 상기 비트 라인(25)에 인가된 전압이 감소된다. 이와는 다르게, 상기 노드(20)에 "High" 데이타가 저장된 경우, 상기 비트 라인(25)은 상기 전원 전압이 그대로 유지된다. 이러한 상기 비트 라인(25)의 전압 차이를 이용하여 상기 에스램 셀에 저장된 데이타를 판독할 수 있다.
하지만, 반도체 소자의 고집적화 경향이 심화됨에 따라, 특히, 상기 억세스 트랜지스터(10)에 핫캐리어 현상이 발생될 수 있다. 상기 노드(20)에 "Low" 데이타가 저장된 경우에 상기 구동 트랜지스터(15)는 턴온(turn-on)된다. 이로써, 상기 억세스 트랜지스터(10)의 드레인으로부터 상기 억세스 트랜지스터(10)의 소오스로 전류가 흐른다. 그 결과, 상기 억세스 트랜지스터(10)의 드레인 및 채널 영역간 경계 부근에서 핫캐리어 현상이 발생되어 상기 억세스 트랜지스터(10)가 열화될 수 있다.
최근에, 게이트 전극의 선폭은 수십나노미터로 매우 미세해지고 있다. 이에 따라, 상기 핫캐리어 현상에 의한 상기 억세스 트랜지스터(10)의 열화는 더욱 심화될 수 있다. 또한, 단채널 현상가 심화되어 상기 억세스 트랜지스터(10)의 특성이 더욱 심화될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 에스램 셀 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 억세스 트랜지스터의 특성 열화를 최소화하여 고집적화에 최적화된 에스램 셀 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 에스램 셀을 제공한다. 이 에스램 셀은 상기 기판에 정의된 활성영역; 상기 활성영역에 서로 이격되어 형성된 제1 및 제2 도펀트 도핑 영역들; 상기 제1 및 제2 도펀트 도핑 영역들 사이의 활성영역 상에 차례로 적층된 억세스 게이트 절연막 및 억세스 게이트 전극; 상기 기판을 덮는 단일층 또는 복수층의 층간 절연막; 및 상기 층간 절연막 상에 배치되되, 상기 층간 절연막을 관통하는 콘택 플러그와 접속되어 상기 제1 도펀트 도핑 영역과 전기적으로 접속된 비트 라인을 포함한다. 상기 제1 도펀트 도핑 영역은 제1 N형 도펀트 및 제2 N형 도펀트로 도핑되고, 상기 제2 도펀트 도핑 영역은 상기 제1 N형 도펀트로 도핑되고, 상기 제1 N형 도펀트의 확산계수는 상기 제2 N형 도펀트의 확산계수에 비하여 작다.
구체적으로, 상기 제1 도펀트 도핑 영역과 상기 억세스 게이트 전극의 일 가장자리가 중첩되고, 상기 제2 도펀트 도핑 영역과 상기 억세스 게이트 전극의 다른 가장자리가 중첩될 수 있다. 이때, 상기 제1 도펀트 도핑 영역과 상기 억세스 게이트 전극이 중첩된 면적은 상기 제2 도펀트 도핑 영역과 상기 억세스 게이트 전극이 중첩된 면적에 비하여 넓은 것이 바람직하다. 상기 제1 도펀트 도핑 영역과 상기 억세스 게이트 전극 아래에 정의된 채널 영역은 제1 접합을 이루고, 상기 제2 도펀트 도핑 영역과 상기 채널 영역은 제2 접합을 이룰 수 있다. 이때, 상기 제1 도펀트 도핑 영역의 상기 제1 접합에 인접한 부분의 도펀트 농도는 상기 제2 도펀트 도핑 영역의 상기 제2 접합에 인접한 부분의 도펀트 농도에 비하여 작은 것이 바람직하다. 상기 제1 N형 도펀트는 아세닉(As)이고, 상기 제2 N형 도펀트는 포스포러스(P)일 수 있다.
상기 에스램 셀은 상기 활성영역에 형성되되, 상기 제2 도펀트 도핑 영역과 이격된 제3 도펀트 도핑 영역; 및 상기 제2 및 제3 도펀트 도핑 영역들 사이의 상기 활성영역 상에 차례로 적층된 구동 게이트 절연막 및 구동 게이트 전극을 더 포함할 수 있다. 상기 제2 도펀트 도핑 영역은 상기 억세스 게이트 전극 및 구동 게이트 전극 사이의 활성영역에 형성되고, 상기 억세스 및 구동 게이트 전극들은 상기 제1 및 제3 도펀트 도핑 영역들 사이의 상기 활성영역 상에 배치된다. 상기 제3 도펀트 도핑 영역은 상기 제1 N형 도펀트들로 도핑되는 것이 바람직하다.
상술한 기술적 과제들을 해결하기 위한 에스램 셀의 형성 방법을 제공한다. 이 방법은 기판에 정의된 활성영역 상에 차례로 적층된 억세스 게이트 절연막 및 억세스 게이트 전극을 형성하는 단계; 상기 억세스 게이트 전극 양측에 각각 제1 도펀트 도핑 영역 및 제2 도펀트 도핑 영역을 형성하는 단계; 상기 기판을 덮는 단일층 또는 복수층의 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 상기 층간 절연막을 관통하는 콘택 플러그를 경유하여 상기 제1 도펀트 도핑 영역과 전 기적으로 접속된 비트 라인을 형성하는 단계를 포함한다. 상기 제1 도펀트 도핑 영역은 제1 N형 도펀트 및 제2 N형 도펀트로 도핑되고, 상기 제2 도펀트 도핑 영역은 상기 제1 N형 도펀트로 도핑되고, 상기 제1 N형 도펀트의 확산계수는 상기 제2 N형 도펀트의 확산계수에 비하여 작다.
구체적으로, 상기 제1 및 제2 도펀트 도핑 영역들을 형성하는 단계는, 상기 억세스 게이트 전극 양측의 활성영역에 상기 제1 N형 도펀트를 사용하는 제1 이온 주입 공정을 수행하여 상기 제1 N형 도펀트가 주입된 예비 제1 주입 영역 및 제2 주입 영역을 형성하는 단계; 상기 예비 제1 주입 영역에 상기 제2 N형 도펀트를 사용하는 제2 이온 주입 공정을 선택적으로 수행하여 상기 제1 및 제2 N형 도펀트들이 주입된 제1 주입 영역을 형성하는 단계; 및 상기 기판에 주입된 도펀트들을 활성화시키는 도펀트 활성화 공정을 수행하는 단계를 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들 은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 에스램 셀의 등가회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 에스램 셀은 제1 및 제2 억세스 트랜지스터들(TA1,TA2), 제1 및 제2 구동 트랜지스터들(TD1,TD2), 과 제1 및 제2 부하 트랜지스터들(TL1,TL2)을 포함한다. 상기 억세스 및 구동 트랜지스터들(TA1,TA2,TD1,TD2)은 모두 엔모스(NMOS) 트랜지스터들이다. 상기 부하 트랜지스터들(TL1,TL2)는 피모스(PMOS) 트랜지스터들이다. 이와는 다르게, 상기 부하 트랜지스터들(TL1,TL2)은 부하 저항들로 대체될 수도 있다.
상기 제1 구동 트랜지스터(TD1)와 상기 제1 억세스 트랜지스터(TA1)는 서로 직렬로 연결된다. 즉, 상기 제1 구동 트랜지스터(TD1)의 드레인은 상기 제1 억세스 트랜지스터(TA1)의 소오스와 접속된다. 상기 제1 억세스 트랜지스터(TA1)의 드레인은 제1 비트 라인(BL)과 접속되고, 상기 제1 구동 트랜지스터(TD1)은 접지 라인(Vss)이 접속된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)의 드레인은 상기 제2 억세스 트랜지스터(TA2)의 소오스와 접속되고, 상기 제2 억세스 트랜지스터(TA2)의 드레인은 제2 비트 라인(/BL)에 접속된다. 상기 제2 구동 트랜지스터(TD2)의 소오스는 상기 접지 라인(Vss)에 접속된다.
상기 제1 부하 트랜지스터(TL1)의 소오스 및 드레인은 각각 전원 라인(Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인과 접속되고, 상기 제2 부하 트랜지스터(TL2)의 소오스 및 드레인은 각각 상기 전원 라인(Vcc) 및 상기 제2 구동 트랜지스터(TD2)의 드레인에 접속된다. 상기 제1 구동 트랜지스터(TD1)의 게이트 및 제1 부하 트랜지스터(TL1)의 게이트는 서로 전기적으로 접속한다. 그리고, 상기 제2 구동 트랜지스터(TD2)의 게이트 및 제2 부하 트랜지스터(TL2)의 게이트가 서로 전기적으로 접속한다.
상기 제1 부하 트랜지스터(TL1)의 드레인, 상기 제1 구동 트랜지스터(TD1)의 드레인 및 상기 제1 억세스 트랜지스터(TA1)의 소오스는 제1 노드(N1)에 해당한다. 그리고, 상기 제2 부하 트랜지스터(TL2)의 드레인, 상기 제2 구동 트랜지스터(TD2)의 드레인 및 상기 제2 억세스 트랜지스터(TA2)의 소오스는 제2 노드(N2)에 해당한다.
상기 제1 부하 트랜지스터(TL1) 및 제1 구동 트랜지스터(TD1)는 제1 인터버를 구성하고, 상기 제2 부하 트랜지스터(TL2) 및 제2 구동 트랜지스터(TD2)는 제2 인버터를 구성한다. 상기 제1 부하 및 구동 트랜지스터들(TL1,TD1)의 게이트들은 상기 제1 인버터의 입력단에 해당하고, 상기 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당한다. 상기 제2 부하 및 구동 트랜지스터들(TL2,TD2)의 게이트들은 상기 제2 인버터의 입력단에 해당하고, 상기 제2 노드(N2)는 상기 제2 인버터의 출력된에 해당한다. 상기 제1 부하 및 구동 트랜지스터들(TL1,TD1)은 상기 제2 노드(N2)와 접속하고, 상기 제2 부하 및 구동 트랜지스터들(TL2,TD2)은 상기 제1 노드(N1)와 접속된다. 이로써, 상기 제1 및 제2 인버터들은 플립-플롭 구조를 갖는다. 상기 제1 및 제2 억세스 트랜지스터들(TA1,TA2)의 게이트들은 워드 라인(WL)과 접속한다.
본 발명에 따른 에스램 셀의 일 특징은 상기 에스램 셀에 포함된 억세스 트 랜지스터에 있다. 또한, 본 발명에 따른 에스램 셀의 다른 특징은 상기 구동 트랜지스터에 있다. 이를, 도면들을 참조하여 구체적으로 설명한다.
도 3은 본 발명의 실시예에 따른 에스램 셀을 나타내는 평면도이고, 도 4는 도 3의 I-I'를 따라 취해진 단면도이며, 도 5는 도 4의 A 부분을 확대한 도면이다.
도 3, 도 4 및 도 5를 참조하면, 반도체 기판(100, 이하 기판이라 함)에 소자분리막이 배치되어 활성영역(102)을 한정한다. 상기 활성영역(102)은 도 3에 도시된 바와 같이, 굴절된 형태일 수 있다. 이와는 다르게, 상기 활성영역(102)은 다른 형태들을 가질수도 있다. 상기 활성영역(102)은 P형 도펀트에 의해 도핑되어 있다.
상기 활성영역(102)에 제1 및 제2 도펀트 도핑 영역들(131,132)이 서로 이격되어 형성된다. 상기 제1 및 제2 도펀트 도핑 영역들(131,132) 사이의 상기 활성영역(102) 상에 억세스 게이트 절연막(104a) 및 억세스 게이트 전극(106a)이 차례로 적층된다. 상기 억세스 게이트 전극(106a) 아래에 억세스 채널 영역이 정의된다. 상기 억세스 채널 영역은 상기 제1 및 제2 도펀트 도핑 영역들(131,132) 사이에 배치된다. 상기 억세스 게이트 전극(106a)과 상기 제1 및 제2 도펀트 도핑 영역들(131,132)은 억세스 트랜지스터를 구성한다. 상기 제1 도펀트 도핑 영역(131)은 상기 억세스 트랜지스터의 드레인에 해당하고, 상기 제2 도펀트 도핑 영역(132)은 상기 억세스 트랜지스터의 소오스에 해당한다. 상기 억세스 트랜지스터는 도 2의 제1 억세스 트랜지스터(TA1) 또는 제2 억세스 트랜지스터(TA2)일 수 있다.
제3 도펀트 도핑 영역(133)이 상기 제2 도펀트 도핑 영역(132)으로 이격되어 상기 활성영역(102)에 형성된다. 상기 제2 도펀트 도핑 영역(132)과 상기 제3 도펀트 도핑 영역(133) 사이의 상기 활성영역(102) 상에 구동 게이트 절연막(104b) 및 구동 게이트 전극(106b)이 적층된다. 상기 구동 게이트 전극(106b) 아래에 구동 채널 영역이 정의된다. 상기 구동 채널 영역은 상기 제2 도펀트 도핑 영역(132)과 상기 제3 도펀트 도핑 영역(133) 사이에 배치된다. 상기 제2 도펀트 도핑 영역(132)은 상기 억세스 게이트 전극(106a)과 구동 게이트 전극(106b) 사이의 상기 활성영역(102)에 형성된다. 물론, 상기 억세스 및 구동 게이트 전극들(106a,106b)은 서로 이격되어 있다. 상기 억세스 및 구동 게이트 전극들(106a,106b)은 상기 제1 도펀트 도핑 영역(131)과 상기 제2 도펀트 도핑 영역(132) 사이의 상기 활성영역(102) 상에 배치된다. 상기 구동 게이트 전극(106b)과, 상기 제2 및 제3 도펀트 도핑 영역들(132,133)은 구동 트랜지스터를 구성한다. 상기 제2 도펀트 도핑 영역(132)은 상기 구동 트랜지스터의 드레인에 해당하고, 상기 제3 도펀트 도핑 영역(133)은 상기 구동 트랜지스터의 소오스에 해당한다. 상기 제2 도펀트 도핑 영역(132)은 상기 억세스 트랜지스터 및 상기 구동 트랜지스터가 공유한다. 상기 제2 도펀트 도핑 영역(132)은 도 2의 제1 노드(N1) 또는 제2 노드(N2)에 해당한다.
상기 제1 도펀트 도핑 영역(131)은 제1 N형 도펀트 및 제2 N형 도펀트에 의해 도핑된다. 이와는 달리, 상기 제2 도펀트 도핑 영역(132)은 상기 제1 N형 도펀트에 의해 도핑된다. 이때, 상기 제1 N형 도펀트의 확산계수는 상기 제2 N형 도펀트의 확산계수에 비하여 작은 것이 바람직하다. 예컨대, 상기 제1 N형 도펀트는 아세닉(As)이고, 상기 제2 N형 도펀트는 포스포러스(P)인 것이 바람직하다.
상기 억세스 게이트 전극(106a) 및 구동 게이트 전극(106b)의 양측벽에 게이트 스페이서(118)가 배치된다. 상기 제1 도펀트 도핑 영역(131)은 제1 저농도 영역(111a) 및 제1 고농도 영역(121a)을 포함할 수 있다. 이 경우에, 상기 제1 저농도 영역(111a)은 상기 억세스 채널 영역과 상기 제1 고농도 영역(121a) 사이에 배치된다. 상기 제1 저농도 영역(111a)은 상기 게이트 스페이서(118) 아래에 배치될 수 있다. 상기 제1 고농도 영역(121a)의 제1 N형 도펀트 농도는 상기 제1 저농도 영역(111a)의 제1 N형 도펀트 농도에 비하여 높다. 물론, 상기 제1 저농도 및 고농도 영역들(111a,121a)은 상기 제2 N형 도펀트 농도를 포함한다. 상기 제1 도펀트 도핑 영역(131)은 상기 제1 저농도 영역(111a)만 포함할 수도 있다. 이 경우에, 상기 제1 저농도 영역(111a)은 상기 제1 고농도 영역(121a)이 형성된 활성영역으로 옆으로 연장될 수 있다.
상기 제2 도펀트 도핑 영역(132)은 제2 저농도 영역(112a) 및 제2 고농도 영역(122a)을 포함할 수 있다. 상기 제2 저농도 영역(112a)은 상기 억세스 채널 영역과 상기 제2 고농도 영역(122a) 사이와, 상기 구동 채널 영역과 상기 제2 고농도 영역(122a) 사이에 배치된다. 상기 제3 도펀트 도핑 영역(133)은 제3 저농도 영역(113a) 및 제3 고농도 영역(123a)을 포함할 수 있다. 상기 제3 저농도 영역(113a)은 상기 구동 채널 영역과 상기 제3 고농도 영역(123a) 사이에 배치된다. 상기 제2 및 제3 고농도 영역들(122a,123a)은 생략될 수 있다. 이 경우에, 상기 제2 및 제3 저농도 영역들(112a,113a)은 각각 상기 제2 및 제3 고농도 영역들(122a,123a)이 형성된 활성영역으로 옆으로 연장될 수 있다.
층간 절연막(135)이 상기 기판(100) 전면을 덮는다. 상기 층간 절연막(135)은 단일층 또는 복수층일 수 있다. 콘택 플러그(139)가 상기 층간 절연막(135)을 관통하는 콘택홀(137)을 채운다. 상기 콘택 플러그(139)는 상기 제1 도펀트 도핑 영역(131)과 접촉한다. 상기 층간 절연막(135) 상에 비트 라인(141)이 배치된다. 상기 비트 라인(141)은 상기 콘택 플러그(139)와 접속한다. 즉, 상기 비트 라인(1410은 상기 콘택 플러그(139)를 경유하여 상기 제1 도펀트 도핑 영역(131)과 전기적으로 접속한다.
상기 기판(100) 상에 부하 트랜지스터(155)이 배치된다. 상기 부하 트랜지스터(155)는 제1 및 제2 소스/드레인 영역들(153a,153b)을 포함한다. 상기 제1 소스/드레인 영역은 전원 라인(Vcc)에 접속되고, 상기 제2 소스/드레인 영역(153b)은 상기 제2 도펀트 도핑 영역(132)에 전기적으로 접속한다. 상기 부하 트랜지스터(155)의 게이트는 상기 구동 게이트 전극(106b)와 전기적으로 접속한다. 상기 부하 트랜지스터(155)는 상기 기판(100)에 정의되고 N형 도펀트들로 도핑된 제2의 활성영역에 형성될 수 있다. 이와는 다르게, 상기 부하 트랜지스터(155)는 상기 억세스 및/또는 구동 게이트 전극들(106a,106b)의 상부에 배치될 수 있다. 이 경우에, 상기 부하 트랜지스터(155)의 제1 및 제2 소스/드레인 영역들(153a,153b)은 에피택시얼법(epitaxial method) 또는 고상 에피택시얼법(solid phase epitaxial method)으로 형성된 반도체 단결정층에 형성될 수 있다. 또한, 상기 부하 트랜지스터(155)는 상기 비트 라인(141)에 비하여 낮은 위치에 형성될 수도 있다. 이때, 상기 층간절연막(135)은 복수층일 수 있다.
확산계수가 작은 상기 제1 N형 도펀트는 열 공급에 의한 확산 거리가 짧다. 이에 따라, 상기 제1 N형 도펀트로만 도핑된 제2 및 제3 도펀트 도핑 영역들(132,133)은 확산에 의한 부피 증가가 최소화된다. 또한, 상기 제2 및 제3 도펀트 도핑 영역들(132,133)의 접합면 부근의 도펀트 농도 프로파일(profile)의 매우 샤프한 형태로 정형화될 수 있다. 그 결과, 상기 제2 및 제3 도펀트 도핑 영역들(132,133)을 각각 드레인 및 소오스로 사용하는 상기 억세스 트랜지스터의 단채널 현상를 최소화할 수 있다. 또한, 상기 제2 도펀트 도핑 영역(132)을 소오스로 사용하는 상기 억세스 트랜지스터의 단채널 현상도 감소시킬 수 있다.
확산계수가 상대적으로 큰 상기 제2 N형 도펀트는 열공급에 의한 확산 거리가 상기 제1 N형 도펀트에 비하여 길다. 이에 따라, 상기 제1 및 제2 N형 도펀트들이 도핑된 상기 제1 도펀트 도핑 영역(131)의 확산에 의한 부피 증가는 상기 제2 도펀트 도핑 영역(132)에 비하여 크다. 이에 따라, 상기 제1 도펀트 도핑 영역(131)과 상기 억세스 게이트 전극(106a)의 일 가장자리와 중첩되는 폭(D1)은 상기 제2 도펀트 도핑 영역(131)과 상기 억세스 게이트 전극(106a)의 다른 가장자리와 중첩되는 폭(D2)에 비하여 크다. 즉, 상기 제1 도펀트 도핑 영역(131)과 상기 억세스 게이트 전극(106a)의 일 가장자리가 중첩되는 면적이 상기 제2 도펀트 도핑 영역(132)과 상기 억세스 게이트 전극(106a)의 다른 가장자리가 중첩되는 면적에 비하여 넓다. 이에 따라, 상기 에스램 셀의 판독 동작시, 상기 억세스 게이트 전극(106a)에 인가되는 턴온 전압의 전계가 상기 비트 라인(141)을 통해 상기 제1 도펀트 도핑 영역(131)에 인가되는 전원 전압에 의한 전계를 일부를 상쇄시킬 수 있다. 그 결과, 상기 제1 도펀트 도핑 영역(131)과 상기 억세스 채널 영역의 경계인 제1 접합 부근에서 발생될 수 있는 핫캐리어 현상을 감소시킬 수 있다. 또한, 상기 제1 도펀트 도핑 영역(131)은 상기 제1 N형 도펀트도 함께 도핑되어 있기 때문에, 상기 제1 도펀트 도핑 영역(131)의 확산에 의한 부피 증가는 제한적이다. 이로써, 단채널 현상을 감소시키는 효과도 획득할 수 있다.
만약, 상기 제2 N형 도펀트로만 상기 제1 도펀트 도핑 영역(131)이 도핑되는 경우에, 상기 제1 도펀트 도핑 영역(131)의 확산에 의한 부피 확산이 심화되어 상기 억세스 트랜지스터의 단채널 현상가 심화될 수 있다. 이에 반해, 본 발명에서는, 상술한 바와 같이, 상기 제1 도펀트 도핑 영역(131)은 상기 제1 및 제2 N형 도펀트들로 도핑된다. 이로써, 상기 제1 도펀트 도핑 영역(131)의 확산에 의한 부피 증가를 제한할 수 있다.
상기 에스램 셀의 판독 동작시, 상기 제2 도펀트 도핑 영역(132, 즉, 노드)에서 상기 제1 도펀트 도핑 영역(131, 즉, 비트 라인(141))으로는 전류가 흐르지 않는다. 이에 따라, 상기 제2 도펀트 도핑 영역(132)과 상기 억세스 채널 영역의 경계인 제2 접합 부근은 핫캐리어 현상으로부터 자유로울수 있다. 그 결과, 상기 제2 도펀트 도핑 영역(132)과 상기 억세스 게이트 전극(106a)간의 중첩 면적이 좁을지라도, 상기 억세스 트랜지스터의 특성을 열화시키지 않는다. 오히려, 상기 제2 도펀트 도핑 영역(132)과 상기 억세스 게이트 전극(106a)간의 중첩 면적이 좁아짐에 따라, 상기 억세스 채널 영역의 길이가 증가되어, 상기 억세스 트랜지스터의 단채널 현상을 감소시킬 수 있다.
상술한 바와 같이, 상기 제2 및 제3 도펀트 도핑 영역들(132,133)은 상기 제1 N형 도펀트로만 도핑된다. 이로써, 상기 제2 도펀트 도핑 영역(132)과 상기 구동 게이트 전극(106b)의 일 가장자리가 중첩되는 면적 및 상기 제3 도펀트 도핑 영역(133)과 상기 구동 게이트 전극(106b)의 다른 가장자리가 중첩되는 면적은 상기 제2 도펀트 도핑 영역(132)과 상기 억세스 게이트 전극(106a)이 중첩되는 면적과 동일할 수 있다.
이에 더하여, 상기 확산계수가 높은 제2 N형 도펀트들로 인하여, 상기 제1 접합 부근의 상기 제1 도펀트 도핑 영역(131)의 도펀트 농도 프로파일은 상기 제2 접합 부근의 상기 제2 도펀트 도핑 영역(132)의 도펀트 농도 프로파일에 비하여 브로드(broad)한 상태가 된다. 이에 따라, 상기 제1 접합 부근의 상기 제1 도펀트 도핑 영역(131)의 도펀트 농도(상기, 제1 및 제2 N형 도펀트들을 모두 포함한 도펀트의 농도)는 상기 제2 접합 부근의 상기 제2 도펀트 도핑 영역(132)의 도펀트 농도에 비하여 낮아진다. 그 결과, 상기 판독 동작시, 상기 제1 접합 부근의 전계가 감소되어 상기 제1 접합 부근에서 발생될 수 있는 핫캐리어 현상을 더욱 최소화시킬 수 있다. 상기 제1 도펀트 도핑 영역(131)의 상기 제1 접합 부근의 영역내에서는, 상기 제2 N형 도펀트의 농도가 상기 제1 N형 도펀트의 농도에 비하여 높을 수 있다. 또한, 상기 제1 도펀트 도핑 영역(131)의 전체 접합 부근에서 상기 제1 도펀트 도핑 영역(131)의 도펀트 농도가 감소함으로써, 상기 제1 도펀트 도핑 영역(131)의 접합 정전용량(junction capacitance)이 감소된다. 상기 제1 도펀트 도핑 영역(131)의 접합 정전용량은 상기 비트 라인(141)의 기생 정전용량으로 작용될 수도 있다. 상기 제1 도펀트 도핑 영역(131)의 접합 정전용량을 감소됨으로써, 상기 비트 라인(141)의 기생 정전용량을 감소시킬 수 있다. 그 결과, 에스램 셀의 동작 속도를 향상시킬 수 있다.
결론적으로, 핫캐리어 현상에 열화될 수 있는 상기 억세스 트랜지스터의 제1 도펀트 도핑 영역(131)이 상기 제1 및 제2 N형 도펀트들로 도핑됨으로써, 상기 억세스 트랜지스터의 핫캐리어 현상 및 단채널 현상을 모두 감소시킬 수 있다. 또한, 핫캐리어 현상에서 자유로운 상기 제2 도펀트 도핑 영역(132) 및 제3 도펀트 도핑 영역(133)은 상기 제1 N형 도펀트로만 도핑되어 상기 억세스 및 구동 트랜지스터들의 단채널 현상을 최소화시킬 수 있다. 따라서, 본 발명에 따른 에스램 셀은 서로 다른 특징의 억세스 트랜지스터 및 구동 트랜지스터가 모두 최적화된 특성을 갖는 상태로 고집적화될 수 있다.
본 발명에 따른 에스램 셀에 포함된 제1 및 제2 억세스 트랜지스터들(TA1,TA2)은 모두 도 3, 도 4 및 도 5를 참조하여 설명한 억세스 트랜지스터과 동일한 형태일 수 있다. 이때, 상기 제1 및 제2 억세스 트랜지스터들(TA1,TA2)은 서로 대칭적인 구조일 수 있다. 본 발명에 따른 에스램 셀에 포함된 제1 및 제2 구동 트랜지스터들(TD1,TD2)은 모두 도 3, 도 4 및 도 5를 참조하여 설명한 구동 트랜지스터와 동일한 형태일 수 있다. 이때, 상기 제1 및 제2 구동 트랜지스터들(TD1,TD2)은 서로 대칭적인 구조일 수 있다.
도 6 내지 9은 본 발명의 실시예에 따른 에스램 셀의 형성 방법을 설명하기 위하여 도 3의 I-I'를 따라 취해진 단면도들이다.
도 6을 참조하면, 기판(100)에 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 차례로 적층된 억세스 게이트 절연막(104a) 및 억세스 게이트 전극(106a)과, 차례로 적층된 구동 게이트 절연막(104b) 및 구동 게이트 전극(106b)을 형성한다. 상기 억세스 게이트 전극(106a)과 상기 구동 게이트 전극(106b)은 서로 옆으로 이격되어 형성된다. 상기 억세스 및 구동 게이트 절연막들(104a,104b)은 서로 동일한 물질로 형성할 수 있다. 예컨대, 상기 억세스 및 구동 게이트 절연막들(104a,104b)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 억세스 및 구동 게이트 전극들(106a,106b)도 서로 동일한 물질로 형성할 수 있다. 예컨대, 상기 억세스 및 구동 게이트 전극들(106a,106b)은 도전 물질인, 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 억세스 및 구동 게이트 전극들(106a,106b)을 마스크로 사용하여 상기 활성영역에 제1 이온 주입 공정(108)을 수행한다. 상기 제1 이온 주입 공정(108)은 제1 N형 도펀트 이온들을 제1 도즈로 주입한다. 이에 따라, 제1 N형 도펀트가 주입된 예비 제1 저농도 주입 영역(111), 제2 저농도 주입 영역(112) 및 제3 저농도 주입 영역(113)이 형성된다. 상기 예비 제1 저농도 주입 영역(111)은 상기 억세스 게이트 전극(106a) 일측의 활성영역에 형성되고, 상기 제2 저농도 주입 영역(112)은 상기 억세스 및 구동 게이트 전극들(106a,106b) 사이의 활성영역에 형성되며, 상기 제3 저농도 주입 영역(113)은 상기 구동 게이트 전극(106b) 일측의 활성영역에 형 성된다. 상기 예비 제1 저농도 주입 영역(111)과 상기 제3 저농도 주입 영역(113) 사이의 상기 활성영역 상에 상기 억세스 및 구동 게이트 전극(106a,106b)이 배치된다.
도 7을 참조하면, 상기 기판(100) 상에 마스크 패턴(115)을 형성한다. 상기 마스크 패턴(115)은 상기 제2 및 제3 저농도 주입 영역들(112,113)을 덮는다. 이에 반하여, 상기 예비 제1 저농도 주입 영역(111)은 노출된다. 상기 마스크 패턴(115)은 상기 구동 게이트 전극(106b)을 덮을 수 있다. 또한, 상기 마스크 패턴(115)은 상기 억세스 게이트 전극(106a)의 상부면의 일부를 덮을 수 있다. 상기 마스크 패턴(115)은 감광막 패턴으로 형성할 수 있다.
상기 마스크 패턴(115)을 마스크로 사용하여 제2 이온 주입 공정(117)을 수행한다. 상기 제2 이온 주입 공정(117)은 제2 N형 도펀트 이온들을 주입하는 공정이다. 이로써, 상기 예비 제1 저농도 주입 영역(111)에 상기 제2 N형 도펀트 이온들이 주입하여 제1 저농도 주입 영역(111')이 형성된다. 상기 제1 저농도 주입 영역(111')은 상기 제1 N형 도펀트 및 제2 N형 도펀트들이 주입된다. 상기 제1 N형 도펀트의 확산 계수는 상기 제2 N형 도펀트의 확산계수에 비하여 작은 것이 바람직하다. 예컨대, 상기 제1 N형 도펀트는 아세닉(As)이고, 상기 제2 N형 도펀트는 포스포러스(P)인 것이 바람직하다.
도 8을 참조하면, 상기 마스크 패턴(115)을 상기 기판(100)으로부터 제거한다. 상기 억세스 및 구동 게이트 전극들(106a,106b) 양측벽에 게이트 스페이서(118)를 형성한다. 상기 게이트 스페이서(118)는 절연물질, 예컨대, 실리콘 질화 막, 실리콘 산화막 및 실리콘 산화질화막 중에서 선택된 적어도 하나로 형성할 수 있다.
상기 억세스 및 구동 게이트 전극들(106a,106b) 및 게이트 스페이서(118)를 마스크로 사용하여 상기 활성영역에 제3 이온 주입 공정(119)을 수행한다. 상기 제3 이온 주입 공정(119)은 상기 제1 N형 도펀트 이온들을 제2 도즈로 주입한다. 이때, 상기 제3 이온 주입 공정의 제2 도즈(dose)는 상기 제1 이온 주입 공정의 제1 도즈에 비하여 높은 것이 바람직하다. 상기 제3 이온 주입 공정으로 인하여, 상기 제1, 제2 및 제3 저농도 주입 영역들(111',112,113)에 각각 제1, 제2 및 제3 고농도 주입 영역들(121,122,123)이 형성된다. 에스램 소자의 요구에 따라, 상기 제3 이온 주입 공정(119)은 생략될 수도 있다.
도 9를 참조하면, 상기 상기 주입 영역들(111',112,113,121,122,123)을 갖는 기판(100)에 도펀트 활성화 공정을 수행하여 제1, 제2 및 제3 도펀트 도핑 영역들(131,132,133)을 형성한다. 상기 도펀트 활성화 공정은 주입된 도펀트들을 활성화하는 공정이다. 상기 도펀트 활성화 공정은 활성화를 위한 열을 공급하는 공정이다. 상기 도펀트 활성화 공정은 상기 저농도 주입 영역들(111',112,113)을 형성한 후 및 상기 고농도 주입 영역들(121,122,123)을 형성한 후에 각각 수행될 수도 있다. 만약, 상기 제3 이온 주입 공정이 생략되는 경우, 상기 저농도 주입 영역들(111',112,113)을 형성한 후에 수행되는 게이트 산화 공정을 상기 도펀트 활성화 공정으로 사용할 수도 있다.
상기 제1 도펀트 도핑 영역(131)은 제1 저농도 및 고농도 영역들(111a,121a) 을 포함하고, 상기 제2 도펀트 도핑 영역(132)은 제2 저농도 및 고농도 영역들(112a,122a)을 포함하고, 상기 제3 도펀트 도핑 영역(133)은 제3 저농도 및 고농도 영역들(113a,123a)을 포함한다. 상기 제3 이온 주입 공정이 생략되는 경우, 상기 제1, 제2 및 제3 도펀트 도핑 영역들(131,132,133)은 각각 상기 제1, 제2 및 제3 저농도 영역들(111a,112a,113a)만을 포함할 수 있다.
상기 제1 도펀트 도핑 영역(131)은 상기 제1 및 제2 N형 도펀트들로 도핑되고, 상기 제2 및 제3 도펀트 도핑 영역들(132,133)은 상기 제1 N형 도펀트로 도핑된다.
이어서, 상기 기판(100)을 덮는 층간 절연막(135)을 형성한다. 상기 층간 절연막(135)은 단일층 또는 복수층일 수 있다. 상기 층간 절연막(135)은 실리콘 산화막을 포함할 수 있다. 또한, 상기 층간 절연막(135)은 다른 절연막을 더 포함할 수도 있다.
상기 층간 절연막(135)을 패터닝하여 상기 제1 도펀트 도핑 영역(131)을 노출시키는 콘택홀(137)을 형성한다. 이어서, 상기 콘택홀(137)을 채우는 도 4의 콘택 플러그(139)을 형성한다. 상기 층간 절연막(135) 상에 상기 콘택 플러그(139)와 접속하는 도 3 및 도 4의 비트 라인(141)을 형성한다. 상기 비트 라인(141)은 상기 콘택 플러그(139)를 경유하여 상기 제1 도펀트 도핑 영역(131)에 전기적으로 접속한다. 이로써, 도 3, 도 4 및 도 5에 개시된 에스램 셀을 형성할 수 있다.
한편, 상기 제1 도펀트 도핑 영역(131)은 다른 방법으로 형성될 수도 있다. 이를 도면들을 참조하여 설명한다. 이 방법은 도 6을 참조하여 설명한 형성 방법들 을 포함할 수 있다.
도 10 내지 13는 본 발명의 실시예에 따른 에스램 셀의 도펀트 도핑 영역들을 형성하는 다른 방법을 설명하기 위한 단면도들이다.
도 6 및 도 10을 참조하면, 예비 제1 저농도 주입 영역(111), 제2 저농도 주입 영역(112) 및 제3 저농도 주입 영역(113)을 형성한 후에, 상기 억세스 게이트 전극(106a) 및 구동 게이트 전극(106b)의 양측벽에 게이트 스페이서(118)를 형성한다.
도 11을 참조하면, 상기 기판(100) 상에 마스크 패턴(115)을 형성한다. 상기 마스크 패턴(115)은 상기 제2 및 제3 저농도 주입 영역들(112,113)을 덮고, 상기 예비 제1 저농도 주입 영역(111)이 노출시킨다. 이때, 상기 예비 제1 저농도 주입 영역(111)의 상기 억세스 게이트 전극(106a)에 인접한 가장자리는 상기 게이트 스페이서(118)에 의해 덮혀 있다.
상기 마스크 패턴(115)을 마스크로 사용하여 제2 N형 도펀트 이온들을 주입하는 제2 이온 주입 공정(117')을 수행한다. 이로 인하여, 제1 저농도 주입 영역(311)이 형성된다. 이때, 상기 제1 저농도 주입 영역(311)의 상기 게이트 스페이서(118) 아래에 위치한 제1 부분(111)은 상기 제1 N형 도펀트가 주입되어 있고, 상기 제1 저농도 주입 영역(311)의 제2 부분(211)은 상기 제1 및 제2 N형 도펀트들이 주입되어 있다. 이 경우에, 상기 제2 이온 주입 공정(117')의 제2 N형 도펀트 이온들의 도즈량은 도 7을 참조하여 설명한 제2 이온 주입 공정(117)의 도즈량에 비하여 많을 수 있다.
도 12를 참조하면, 상기 마스크 패턴(115)을 제거하고, 상기 게이트 전극들(106a,106b) 및 게이트 스페이서(118)를 마스크로 사용하여 제3 이온 주입 공정(119)을 수행한다. 이로써, 제1, 제2 및 제3 고농도 주입 영역들(121',122,123)이 형성된다. 상기 제1 고농도 주입 영역(121')내 제2 N형 도펀트의 농도는 도 8의 제1 고농도 주입 영역(121)의 그것보다 높을 수 있다.
도 13을 참조하면, 상기 기판(100)에 도펀트 활성화 공정을 수행하여 제1, 제2 및 제3 도펀트 도핑 영역들(131,132,133)을 형성한다.
도 10 내지 도 13을 참조하여 설명한 상기 제1 도펀트 도핑 영역(131)을 형성하는 방법에서, 상기 제2 이온 주입 공정(117')의 제2 N형 도펀트 이온들의 도즈량 및/또는 상기 도펀트 활성화 공정의 온도 및/또는 공정시간등을 조절하여 상기 제1 저농도 주입 영역(311)의 제2 부분(211)내 N형 도펀트들이 상기 제1 저농도 주입 영역(311)의 제1 부분(111)으로 충분히 확산되게 한다. 이로써, 상기 제1 도펀트 도핑 영역(131)의 제1 저농도 영역(111a)을 형성할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 비트 라인에 접속된 억세스 트랜지스터의 제1 도펀트 도핑 영역은 확산계수가 상대적으로 작은 제1 N형 도펀트와 확산계수가 상대적으로 큰 제2 N형 도펀트로 도핑된다. 이에 따라, 상기 제1 도펀트 도핑 영역의 접합면 부근의 도펀트 농도가 감소되어 상기 억세스 트랜지스터의 핫캐리어 현상을 최소화할 수 있다. 또한, 상기 제1 N형 도펀트에 의하여 상기 제1 도펀트 도핑 영역의 부피 증가도 억제하여 단채널 현상를 억제할 수 있다.
또한, 억세스 트랜지스터의 제2 도펀트 도핑 영역은 상기 제1 N형 도펀트로만 도핑한다. 이로써, 상기 제2 도펀트 도핑 영역으로 야기될 수 있는 단채널 현상를 최소할 수 있다. 그 결과, 상기 억세스 트랜지스터에서 발생할 수 있는 핫캐리어 현상을 최소화함과 더불어 단채널 현상도 최소화하여 고집적화에 최적화된 에스램 셀을 구현할 수 있다.
이에 더하여, 핫캐리어 현상으로부터 비교적 자유로운 구동 트랜지스터의 드레인 및 소오스로 각각 사용되는 상기 제2 도펀트 도핑 영역과 제3 도펀트 도핑 영역은 모두 확산계수가 낮은 상기 제1 N형 도펀트로만 도핑함으로써, 상기 구동 트랜지스터의 단채널 현상를 최소화할 수 있다.
결과적으로, 에스램 셀에 포함된 트랜지스터들은 각각의 특성에 최적화되어 고집적화되고 고성능의 에스램 셀을 구현할 수 있다.

Claims (20)

  1. 상기 기판에 정의된 활성영역;
    상기 활성영역에 서로 이격되어 형성된 제1 및 제2 도펀트 도핑 영역들;
    상기 제1 및 제2 도펀트 도핑 영역들 사이의 활성영역 상에 차례로 적층된 억세스 게이트 절연막 및 억세스 게이트 전극;
    상기 기판을 덮는 단일층 또는 복수층의 층간 절연막; 및
    상기 층간 절연막 상에 배치되되, 상기 층간 절연막을 관통하는 콘택 플러그와 접속되어 상기 제1 도펀트 도핑 영역과 전기적으로 접속된 비트 라인을 포함하되, 상기 제1 도펀트 도핑 영역은 제1 N형 도펀트 및 제2 N형 도펀트로 도핑되고, 상기 제2 도펀트 도핑 영역은 상기 제1 N형 도펀트로 도핑되고, 상기 제1 N형 도펀트의 확산계수는 상기 제2 N형 도펀트의 확산계수에 비하여 작은 에스램 셀.
  2. 제 1 항에 있어서,
    상기 제1 도펀트 도핑 영역과 상기 억세스 게이트 전극의 일 가장자리가 중첩되고, 상기 제2 도펀트 도핑 영역과 상기 억세스 게이트 전극의 다른 가장자리가 중첩되되,
    상기 제1 도펀트 도핑 영역과 상기 억세스 게이트 전극이 중첩된 면적은 상기 제2 도펀트 도핑 영역과 상기 억세스 게이트 전극이 중첩된 면적에 비하여 넓은 에스램 셀.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 도펀트 도핑 영역과 상기 억세스 게이트 전극 아래에 정의된 채널 영역은 제1 접합을 이루고, 상기 제2 도펀트 도핑 영역과 상기 채널 영역은 제2 접합을 이루되,
    상기 제1 도펀트 도핑 영역의 상기 제1 접합에 인접한 부분의 도펀트 농도는 상기 제2 도펀트 도핑 영역의 상기 제2 접합에 인접한 부분의 도펀트 농도에 비하여 작은 에스램 셀.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 억세스 게이트 전극 양측벽에 형성된 게이트 스페이서를 더 포함하는 에스램 셀.
  5. 제 4 항에 있어서,
    상기 제1 도펀트 도핑 영역은 제1 저농도 영역 및 제1 고농도 영역을 포함하고, 상기 제2 도펀트 도핑 영역은 제2 저농도 영역 및 제2 고농도 영역을 포함하되,
    상기 제1 저농도 영역은 상기 제1 고농도 영역과 상기 억세스 게이트 전극 아래에 정의된 채널 영역 사이에 배치되고,
    상기 제2 저농도 영역은 상기 제2 고농도 영역과 상기 채널 영역 사이에 배치되고,
    상기 제1 고농도 영역내 상기 제1 N형 도펀트의 농도는 상기 제1 저농도 영역내 상기 제1 N형 도펀트의 농도에 비하여 높은 에스램 셀.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 활성영역에 형성되되, 상기 제2 도펀트 도핑 영역과 이격된 제3 도펀트 도핑 영역; 및
    상기 제2 및 제3 도펀트 도핑 영역들 사이의 상기 활성영역 상에 차례로 적층된 구동 게이트 절연막 및 구동 게이트 전극을 더 포함하되,
    상기 제2 도펀트 도핑 영역은 상기 억세스 게이트 전극 및 구동 게이트 전극 사이의 활성영역에 형성되고, 상기 억세스 및 구동 게이트 전극들은 상기 제1 및 제3 도펀트 도핑 영역들 사이의 상기 활성영역 상에 배치된 에스램 셀.
  7. 제 6 항에 있어서,
    상기 제3 도펀트 도핑 영역은 상기 제1 N형 도펀트들로 도핑된 에스램 셀.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 N형 도펀트는 아세닉(As)이고, 상기 제2 N형 도펀트는 포스포러스(P)인 에스램 셀.
  9. 제 1 항 또는 제 2 항에 있어서,
    제1 및 제2 소스/드레인 영역들을 갖는 부하 트랜지스터를 더 포함하되,
    상기 부하 트랜지스터의 제1 소스/드레인 영역에는 전원 라인에 접속되고, 상기 제2 소스/드레인 영역은 상기 상기 제2 도펀트 도핑 영역에 전기적으로 접속되고, 상기 부하 트랜지스터의 게이트 전극은 상기 구동 게이트 전극에 전기적으로 접속된 에스램 셀.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 억세스 게이트 전극은 워드 라인과 전기적으로 접속된 에스램 셀.
  11. 기판에 정의된 활성영역 상에 차례로 적층된 억세스 게이트 절연막 및 억세스 게이트 전극을 형성하는 단계;
    상기 억세스 게이트 전극 양측에 각각 제1 도펀트 도핑 영역 및 제2 도펀트 도핑 영역을 형성하는 단계;
    상기 기판을 덮는 단일층 또는 복수층의 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 상에 상기 층간 절연막을 관통하는 콘택 플러그를 경유하여 상기 제1 도펀트 도핑 영역과 전기적으로 접속된 비트 라인을 형성하는 단계를 포함하되,
    상기 제1 도펀트 도핑 영역은 제1 N형 도펀트 및 제2 N형 도펀트로 도핑되고, 상기 제2 도펀트 도핑 영역은 상기 제1 N형 도펀트로 도핑되고, 상기 제1 N형 도펀트의 확산계수는 상기 제2 N형 도펀트의 확산계수에 비하여 작은 에스램 셀의 형성 방법.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 도펀트 도핑 영역들을 형성하는 단계는,
    상기 억세스 게이트 전극 양측의 활성영역에 상기 제1 N형 도펀트를 사용하는 제1 이온 주입 공정을 수행하여 상기 제1 N형 도펀트가 주입된 예비 제1 주입 영역 및 제2 주입 영역을 형성하는 단계;
    상기 예비 제1 주입 영역에 상기 제2 N형 도펀트를 사용하는 제2 이온 주입 공정을 선택적으로 수행하여 상기 제1 및 제2 N형 도펀트들이 주입된 제1 주입 영역을 형성하는 단계; 및
    상기 기판에 주입된 도펀트들을 활성화시키는 도펀트 활성화 공정을 수행하는 단계를 포함하는 에스램 셀의 형성 방법.
  13. 제 12 항에 있어서,
    상기 제1 주입 영역을 형성한 후에,
    상기 억세스 게이트 전극 양측벽에 게이트 스페이서를 형성하는 단계; 및
    상기 억세스 게이트 전극 및 게이트 스페이서를 마스크로 사용하는 제3 이온 주입 공정을 수행하여 상기 제1 및 제2 주입 영역들에 상기 제1 N형 도펀트들을 주입하는 단계를 더 포함하되,
    상기 제3 이온 주입 공정에 사용된 상기 제1 N형 도펀트 이온들의 도즈량은 상기 제1 이온 주입 공정에 사용된 상기 제1 N형 도펀트 이온들의 도즈량에 비하여 높은 에스램 셀의 형성 방법.
  14. 제 12 항에 있어서,
    상기 제2 이온 주입 공정을 수행하기 전에,
    상기 억세스 게이트 전극의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 에스램 셀의 형성 방법.
  15. 제 14 항에 있어서,
    상기 제1 N형 도펀트를 사용하는 제3 이온 주입 공정을 상기 억세스 게이트 전극 및 게이트 스페이서를 마스크로 사용하여 수행하는 단계를 더 포함하되,
    상기 제3 이온 주입 공정에 사용된 상기 제1 N형 도펀트 이온들의 도즈량은 상기 제1 이온 주입 공정에 사용된 상기 제1 N형 도펀트 이온들의 도즈량에 비하여 높은 에스램 셀의 형성 방법.
  16. 제 11 항에 있어서,
    상기 제1 도펀트 도핑 영역과 상기 억세스 게이트 전극의 일 가장자리가 중첩되고, 상기 제2 도펀트 도핑 영역과 상기 억세스 게이트 전극의 다른 가장자리가 중첩되되,
    상기 제1 도펀트 도핑 영역과 상기 억세스 게이트 전극이 중첩된 면적은 상기 제2 도펀트 도핑 영역과 상기 억세스 게이트 전극이 중첩된 면적에 비하여 넓은 것을 특징으로 하는 에스램 셀의 형성 방법.
  17. 제 11 항에 있어서,
    상기 제1 도펀트 도핑 영역과 상기 억세스 게이트 전극 아래에 정의된 채널 영역은 제1 접합을 이루고, 상기 제2 도펀트 도핑 영역과 상기 채널 영역은 제2 접합을 이루되,
    상기 제1 도펀트 도핑 영역의 상기 제1 접합에 인접한 부분의 도펀트 농도는 상기 제2 도펀트 도핑 영역의 상기 제2 접합에 인접한 부분의 도펀트 농도에 비하여 작은 것을 특징으로 하는 에스램 셀의 형성 방법.
  18. 제 11 항에 있어서,
    상기 제1 N형 도펀트는 아세닉(As)이고, 상기 제2 N형 도펀트는 포스포러스(P)인 에스램 셀의 형성 방법.
  19. 제 11 항에 있어서,
    상기 활성영역 상에 차례로 적층된 구동 게이트 절연막 및 구동 게이트 전극을 형성하는 단계; 및
    상기 구동 게이트 전극 일측의 상기 활성영역에 제3 도펀트 도핑 영역을 형성하는 단계를 포함하되,
    상기 제2 도펀트 도핑 영역은 상기 억세스 게이트 전극과 상기 구동 게이트 전극 사이의 상기 활성영역에 형성되고, 상기 구동 게이트 전극은 상기 제2 도펀트 도핑 영역 및 제3 도펀트 도핑 영역 사이의 상기 활성영역 상부에 형성되고, 상기 억세스 및 구동 게이트 전극들은 상기 제1 도펀트 도핑 영역 및 제3 도펀트 도핑 영역 사이의 상기 활성영역 상부에 형성되는 에스램 셀의 형성 방법.
  20. 제 19 항에 있어서,
    상기 제3 도펀트 도핑 영역은 상기 제1 N형 도펀트들로 도핑된 에스램 셀의 형성 방법.
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