KR20050077289A - 반도체 디바이스 제조 방법 - Google Patents

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오꼬노지겐즈께
오유기요노리
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엘피다 메모리, 아이엔씨.
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Abstract

반도체 디바이스에서 MOS 트랜지스터를 제조하기 위한 방법은 멀티-스텝 주입 및 관련 멀티-스텝 열처리를 이용함으로써 채널층(14) 또는 소스/드레인 영역들(19)에 도펀트를 주입하는 스텝을 포함하고, 여기서 멀티-스텝 주입은 1×1013/cm2이하의 도우즈량을 각각 주입하기 위한 다수의 스텝들을 포함한다. 멀티-스텝 주입의 전체 도우즈량은 1×1013/cm2과 1×1013/cm2사이의 범위를 갖는다.

Description

반도체 디바이스 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 특히 셀룰러 전화와 같은 모바일 정보 터미널에서 사용되는 DRAM 디바이스, SRAM 디바이스 등에서 메모리 셀의 제조에 적합한, 반도체 디바이스를 제조하는 방법에 관한 것이다.
모바일 정보 터미널에서 사용되는 DRAM 또는 SRAM에서 메모리 셀은 적은 접합 누설 전류를 야기하는 MOS 트랜지스터를 특히 요구한다. 도 10은 종래의 반도체 디바이스의 예로서, 일본 공개특허 JP-A-2003-17586에 개시된 반도체 디바이스의 구조를 도시한다.
반도체 디바이스(82)에서, 비트선(11)을 공유하는 한쌍의 트랜지스터의 형태로 배열된 복수의 MOS 트랜지스터는 도면에 도시된 바와 같이, 반도체 기판(31)상에 형성된다. 반도체 기판(31)은 절연막(12)이 얕은 트랜지로 채워진 얕은 트랜치 분리 영역과, 소자 분리 영역에 의해 서로 분리된 액티브 영역을 가진다. 한쌍의 트랜지스터는 단일 액티브 영역으로 형성된다. 각각의 액티브 영역은 기판 전위가 인가되는 공통 p타입 웰층(13)에서 형성되며, 트랜지스터의 임계 전압을 결정하는 p타입 채널층(14)을 가진다. n타입 매립 웰층은 p타입 웰층(13) 아래에 형성된다.
비트선(11)에 연결된 플러그(15)의 양측상에는, 각각이 측면 스페이서(18)ㅡ를 갖는 2개의 게이트 전극(16)이 있다. 각각의 게이트 전극(16)은 이들 사이에 개재된 게이트 절연막(17)으로 p타입 채널층(14)상에서 형성된다. 소스/드레인 확산 영역을 구성하는 N타입 라이트-도핑된 확산 영역(19)은 비트선(11)에 연결된 중앙 플러그(15)와, 플러그(21)를 통해 커패시터(20)에 연결된 다른 플러그(15)에 연결된다. 플러그(15)는 인으로 도핑된 폴리실리콘막으로부터 구성되며, 중간 절연막(22)의 상면으로부터 p타입 채널층(14)의 상면을 관통하는 접촉 홀을 채운다.
도 9에 도시된 반도체 디바이스(82)에서, 인은 플러그(15)를 형성하는 프로세스에서 접촉 홀을 형성한 후 전계를 줄이는 목적으로 전계 경감층(91)을 형성하기 위하여 주입된다. 전계를 경감하기 위해 인의 주입은 도면에 도시된 바와 같이 n타입 라이트 도핑된 확산 영역(19) 보다 깊은 깊이 방향의 위치에서 일반적으로 이루어진다. 이런 기술은 비트선(11) 및 플러그(21)가 형성되는 층간 절연막(23 및 24)이 층간 절연막(22)을 따른 플러그(15)와 커패시터(20) 사이에 개재되는 일본공개특허 JP-B-3212150에 개시된다.
도 10에 도시된 반도체 디바이스의 제조 방법에서는, n타입 매립 웰층, p타입층(13) 및 p타입 채널층(14)를 형성하는 스텝에서 n타입 라이트 도핑된 확산 영역(19)을 형성하는 스텝까지의 프로세스에 대한 설명이 이하 개시된다. 소자 분리 영역의 형성에 연속해서, 도시되지 않은 실리콘 산화막은 기판 표면상에 형성된다. 다음으로, 인 주입은 p타입 웰층(13)의 저면 근처에 n타입 매립 웰층(도시 안됨)을 형성하기 위하여, 실리콘 산화막을 통해 1000KeV의 가속 에너지 및 1×1013/cm2의 도우즈 량(dosage)에서 수행된다. 기판 표면상의 실리콘 산화막을 통해, 붕소 주입은, 300KeV의 가속 에너지 및 1×1013/cm2의 도우즈량, 150KeV의 가속 에너지 및 5×1012/cm2의 도우즈량, 50KeV의 가속 에너지 및 1×1012/cm2의 도우즈량, 및 10KeV의 가속 에너지 및 2×1012/cm2의 도우즈량 각각에서 4번 수행된다. 일본공개특허 JP-A-2003-17586에 명확히 개시되지는 않았지만, 주입된 붕소는 일반적인 경우에 1000℃의 기판 온도에서 연속적인 열처리를 수행함에 의해 p타입 웰층(13)을 형성하기 위해 확산된다. 연속해서, 붕소 주입은 p타입 채널층(14)을 형성하기 위하여 기판 표면상의 실리콘 산화막을 통해 10KeV의 가속 에너지 및 7×1012/cm2의 도우즈량에서 수행된다.
다음으로, 기판 표면상의 실리콘 산화막은 제거되고, 게이트 산화막은 열산화 처리에 의해 기판 표면상에서 형성된다. 채널층(14)을 형성하기 위해 주입된 붕소는 열 산화 동안 열에 의해 재분산된다. 연속해서, 게이트 전극(16) 및 절연막을 형성하기 위한 물질은 연속해서 증착되고 게이트 전극 구조를 형성하기 위한 패터닝이 후행된다.
그 후, 게이트 전극(16)의 측면 및 기판 표면은 열 산화된다. 이후, 마스크로서 게이트 전극 구조를 이용하여, 인 주입은 10KeV의 가속 에너지 및 2×1013/cm2의 도우즈량에서 기판 표면상에서 수행된다. 연속해서, 주입된 인을 확산하는 열 처리는 소스/드레인 확산 영역을 구성하는 n타입 라이트 도핑된 확산 영역(19)을 형성하도록 수행된다. 인 주입에 연속하는 열 처리는 주변 회로에서 트랜지스터용 소스/드레인 확산 영역을 형성하도록 주입된 도펀트를 또한 확산시키도록 작용하게 수행되며, 그렇지 않으면 열 처리는 인 주입 후 즉시 수행된다. 어느 경우에서나, 열 처리는 수십초 동안 900-1000℃의 기판 온도에서 질소 분위기에서 이루어진다.
최근에, 메모리 셀의 소형화는 DRAM의 고집적화의 수요 때문에 더욱더 진보되고 있다. 이런 소형화를 달성하기 위하여, 게이트 길이는 트랜지스터의 임계 전압을 유지하면서 짧아져야 한다. 채널층의 도우즈량은 이들 사이에서 일치되어 증가된다. 결과적으로, 채널층과 소스/드레인 확산 영역간의 접합 전계는 커지게 되서, 메모리 셀의 데이터 보유 특징을 낮추는 접합 누설 전류를 증가시키게 된다. 접합 누설 전류를 감소시키기 위하여, p-n 접합을 통한 전계를 경감하는 방법과, 접합 누설 전류의 기원인 소스/드레인 확산 영역에 남아있는 결정 결함의 수를 감소시키는 다른 방법이 존재한다.
메모리 셀의 데이터 보유 특징의 열화를 방지하기 위하여, 소스/드레인 확산 영역에 대한 p-n 접합을 통해 전계 강도의 경감에 의해 접합 누설 전류를 감소시키는 여러 방법에 대한 논의가 이루어지고 있다. 예컨대, 일본공개특허 JP-B-3212150는 p-n 접합을 통한 전계가 1MV/cm를 초과하지 않고 로컬 제너 효과가 일반적으로 주요하지 않도록 p타입 및 n타입의 불순물 농도(캐리어 밀도) 분포가 설정되는 것을 제안하고 있다. 그러나, 반도체 디바이스의 추가 소형화가 진행함에 따라, 전계 강도를 경감함에 의해 접합 누설 전류를 감소시키는 방법은 그 자체의 상한에 근접하게 된다. 결국, 결정 결함의 수를 감소시키는 방법에 더 많은 관심이 있게 된다.
그러나, 채널층에서 불순물 농도는 짧은 게이트 길이로 특정 임계 전압을 유지하기 위하여 높아야 한다. 도펀트 주입의 도우즈량은 따라서 커야만 한다. 결과적으로, 도펀트 주입에 의해 야기된 결정 결함의 수는 접합 누설 전류에서의 증가를 야기하도록 증가되어, 메모리 셀의 데이터 보유 특징에서 개선을 억제하게 된다.
짧은 게이트 길이로 특정 임계 전압을 유지하기 위하여, 소스/드레인 확산 영역을 형성하도록 주입된 도펀트를 재분산하기 위한 열 처리는 충분히 수행될 수 없다. 즉, 결정 결함의 수를 제거하는데 충분한 긴 시간 주기 동안 고온에서의 열처리가 도펀트 주입후 수행된다면, 주입된 도펀트는 훨씬 더 확산되어 효율적인 채널 길이가 짧아지게 되고, 결과적으로 임계 전압을 감소시키게 된다. 따라서, 결정 결함의 수는 충분히 감소되지 않고, 이에 따라 이러한 결함에 의해 야기된 접합 누설 전류는 효율적으로 감소될 수 없다.
상술한 관점에서, 본 발명의 일 목적은 결정 결함의 수에 의해 야기된 접합 누설 전류는 긴 시간 주기 동안 고온에서 열 처리를 수행함이 없이 결정 결함의 수를 감소시킴에 의해 감소되어, DRAM 디바이스에서 메모리 셀의 데이터 보유 특징을 개선하거나 SRAM 디바이스에서 대기 전류를 감소시키는, 반도체 디바이스 제조 방법을 제공하는데 있다.
본 발명은 그 제1 양상에서, MOS 트랜지스터를 갖는 반도체 디바이스를 제조하는 방법으로서, 멀티 스텝 주입 및 연관된 멀티 스텝 열 처리를 이용하여 1×1013/cm2 보다 낮지 않은 도우즈량에서 특정 영역 또는 특정 층에서 도펀트를 주입하는 스텝을 포함하며, 상기 멀티 스텝 주입은 1×1013/cm2 보다 낮은 도우즈량에서 특정 영역 또는 특정 층에서 도펀트를 주입하기 위한 많은 수의 주입 스텝을 포함한다.
본 발명의 제1 양상에 따르면, 1×1013/cm2 이하의 도우즈량에서 도펀트를 주입하는 멀티 스텝 주입의 각 스텝과 연관된 열처리의 스텝은 도펀트의 전체 도우즈량이 1×1013/cm2 이상의 필요한 도우즈량을 초과할 때까지 수행되어, 주입 영역 또는 층에서 잔여 결정 결함의 수를 감소시킨다. 따라서, 결과적인 반도체 디바이스는 감소된 접합 누설 전류를 가진다. 그결과, DRAM 디바이스에서 메모리 셀의 데이터 보유 특징을 개선하기 위해 MOS 트랜지스터의 접합 누설 전류를 감소키거나, 또는 SRAM 디바이스의 대기 전류를 감소시키는 것이 가능하게 된다.
본 발명은 그 제2 양상에서, MOS 트랜지스터를 갖는 반도체 디바이스를 제조하는 방법으로서, 특정 영역 또는 층을 주입하기 위해 10의 질량수를 갖는 붕소를 선택하는 스텝을 포함한다.
본 발명의 제2 양상에 따르면, 10의 질량수를 갖는 붕소 원자는 특정 영역 또는 반도체 기판의 층에 주입되도록 선택되어, 주입용 가속 에너지 및 주입된 원자의 전체 질량을 감소시킨다. 이는 주입에 의해 야기된 기판의 결정 구조에서 손상을 감소시킨다. 그 결과, 열처리 후 남아있는 결정 결함의 수는 감소되어, 감소된 접합 누설 전류를 갖는 반도체 디바이스를 제공한다. 본 발명의 제2 양상의 바람직한 실시예에서, 특정 영역 또는 층은 채널층이다.
본 발명자는 본 발명 이전에 다음의 제1 및 제2 실험을 행하였다. 제1 실험에서, 미리결정된 도우즈량의 도펀트는 반도체 기판에 주입되며, 이후 도펀트를 재분산하기 위한 열처리가 수행된다. 잔여 결함의 수와 열처리량 간의 관계를 얻음에 의해 열처리 후 남아있는 결정 결함의 수에 관한 조사가 이루어진다. 이하 사용되는 "열처리량"의 용어는 열처리가 행해지는 시간 간격과 온도의 적(product)에 의해 근사되는 양을 의미한다. 제1 실험은 도펀트가 주입되는 도우즈량을 변경하면서 행해진다. 결국, 열처리 후 열처리량에 대해 남아있는 결함 수의 종속성이 도우즈량에 따라 변화하는 것을 알게 된다. 도 8은 잔여 결함의 정규화된 수와 열처리의 정규화된 양간의 관계를 도시하며, 이 관계는 도펀트 주입이 특정 주입된 영역을 형성하는데 필요한 도우즈량에서 행해지는 케이스 "a"와, 도펀트 주입이 특정 주입된 영역을 형성하는데 필요한 도우즈량의 절반에서 행해지는 케이스 "b"에서 얻어진다. 그래프 "a" 및 "b"의 비교로부터, 빠르게 결론난 도펀트 주입에서 소량 도우즈량의 케이스를 나타내는 그래프 "b"가 열처리량과 함께 도시된 바와 같이 잔여 결함의 수를 감소시킴을 이해할 수 있다.
상술한 실험 결과로부터 보다 상세한 고려가 이하 추론된다. 특정 영역에 요구되는 도우즈량은 종래의 방법에서 행해지는 바와 같이 단일 스텝 도펀트 주입에 채용되며, 그후 도펀트를 재분산하는 열처리는 열처리의 허용가능한 양에서 수행된다. 열처리의 허용가능항 양은 이하 "1" 또는 유닛으로 정의되며, 열처리의 다른 양을 정규화하는데 사용된다. 이 경우, 열처리의 허용가능한 양을 이용하는 잔여 결함의 수는 도면에서 그래프 "a"상의 포인트 A로 표시된다.
드래프 "b"에서, 필요한 도우즈량은 2개로 분할되며, 필요한 도우즈량의 각 절반은 2개의 주입 스텝에 채용되고, 이 각 스텝은 연속하는 열처리에 후행한다. 2 스텝 주입은 열처리의 각 스텝이 0.5의 양에서 도펀트를 재분산하기 위한 열처리의 각 스텝에서 0.5의 양을 사용하게 한다. 제1 주입 스텝에서, 도펀트는 필요한 도우즈량의 1/2인 도우즈량에서 주입되며, 그후 제1 스텝 열처리는 수행된다. 이 경우, 잔여 결함의 수는 도면에서 그래프 "b"상의 포인트 B에서 표시된다. 그래프 "b"는 열처리량과 함께 도시된 바와 같이 열처리량의 하위 범위에서 잔여 결함의 보다 빠른 감소를 나타낸다. 따라서, 단일 스텝 주입시에 필요한 도우즈량을 사용한 후, 0.5의 열처리량의 열처리를 행하였을 때, 포인트 B에 표시된 잔여 결함(residual defects)의 수는, 잔여 결함의 수를 표시하는 포인트 B'에서의 양의 1/2보다 훨씬 작다.
그 후에, 제2 스텝 주입시에 필요한 도우즈량의 절반의 도우즈의 도펀트를 다시 주입한 후, 후속하는 제2 스텝 열처리를 0.5의 양으로 행하였다. 이 경우, 도면의 그래프 "b" 상의 포인트 C에 잔여 결함의 수가 표시되는데, 이는 제 스텝의주입과 제1 스텝의 열처리 이후의 잔여 결함을 표시하는 포인트 B에서의 잔여 결함의 수로부터 더 내려간 것이다. 제2 스텝 주입 및 제2 스텝 열처리에 의해 포인트 B에 표시된 잔여 결함의 수와 동일한 수의 새로운 또는 추가의 잔여 결함이 야기되었다. 따라서, 제2 스텝 주입과 제2 스텝 열처리 이후의 잔여 결함의 수가 포인트 D에 표시되며, 이는 포인트 B와 C에 표시된 잔여 결함의 수의 합에 의해 근사된 것으로, 이는 단일 스텝 열처리와 관련된 단일 스텝 주입의 경우에 얻어지는 포인트 A에 표시된 잔여 결함의 수보다 작은 것이다.
따라서, 멀티 스텝 주입을 위한 스텝의 수에 대응하는 수로 주입 영역을 형성하는데 필요한 도우즈량을 나누고, 멀티 스텝 주입에 대응하는 멀티 스텝 열처리를 수행함으로써, 단일 스텝 열처리와 관련된 단일 스텝 주입을 수행하는 경우에 비해 잔여 결함의 수가 감소될 수 있다. 잔여 결함을 감소시키는 효과는, 반도체 디바이스의 웰층, 채널층, 포켓 영역 및 소스/드레인 확산 영역을 형성하기 위한 것 등과 같은 임의의 도펀트 주입 프로세스시에 예상될 수 있다. 주목할만한 사항은, 열처리에 의한 허용 가능한 도펀트의 재분배에 따라서, 허용 가능한 열처리량이 변화되어, 잔여 결함을 저감시키는 효과가 변한다는 것이다.
첫 번째 실험에 이어, 본 발명자들은 인 주입에 의해 소스/드레인 확산 영역을 형성하는 프로세스에서, 멀티 스텝 주입에 의해 잔여 결함의 수에 대하여 저감 효과를 갖는 인의 도우즈량의 범위를 정량적으로 조사하는 두 번째 실험을 하였다. 두 번째 실험에서는, 소스/드레인 확산 영역을 형성하는데 필요한 인의 도우즈량을 1×1013, 2×1013, 3×1013 및 4×1013/cm2으로 가정하였다. 한 예로서, 각 필요한 도우즈량의 주입을 단일 스텝으로 수행하였고, 주입 후에 단일 스텝의 열처리를 행하였다. 또 다른 경우, 각 필요한 도우즈량에 대하여 주입을 2 이상의 스텝으로 수행하였고, 멀티 스텝 주입의 스텝들 각각에 대한 열처리를 행하였다. 두 경우 모두에서 잔여 결함의 수를 조사하였다. 임의의 필요한 도우즈량을 단일 스텝으로 주입한 경우, 후속 열처리를 900 내지 1000℃의 기판 온도로 1 내지 60초 동안 행하였다. 2 이상의 스텝의 열처리를 행한 경우, 스텝의 수로 도펀트를 재분배하는데 허용 가능한 열처리량을 나눔으로써 얻어지는 양으로 각 스텝의 열처리를 행하였다.
도 9는 두 번째 실험의 결과를 도시한다. 이 도면에서, 그래프 "a", "b", "c" 및 "d"는, 필요한 도우즈량이 1×1013/cm2, 2×1013 /cm2, 3×1013/cm2 및 4×1013/cm2이었을 때의 결과에 각각 해당한다. 2차 실험 결과로부터, 인의 필요한 도우즈량이 1×1013 내지 3×1013/cm2의 범위 내에 있는 한, 각 주입 스텝에서의 도우즈량이 1×1013/cm2 미만인 경우, 잔여 결함의 수가 효과적으로 저감될 수 있다는 것을 발견하였다. 특히, 제1 스텝 주입과 제1 스텝 열처리 이후의 잔여 결함의 수의 감소율(%)을 참조로서 고려하면, 필요한 도우즈량이 2×1013/cm2일 때 최대 효과가 얻어진다.
필요한 도우즈량이 3×1013/cm2 이하일 때 효과가 있지만, 필요한 도우즈량이 4×1013/cm2 이상일 때는 실질적으로 효과가 없다. 필요한 도우즈량이 4×1013 /cm2 인 경우에 제2 스텝 주입이 행해지면, 후속 열처리와 관련된 제1 스텝 주입 후에 남아있는 결함이 감소할 것이다. 그러나, 제2 스텝 주입 이후의 제2 스텝 열처리가 불충분하고, 따라서 반대로 잔여 결함의 수가 증가한다. 필요한 도우즈량이 3×1013/cm2 인 경우, 생성된 결정 결함의 양은 본래는 작아서, 제2 스텝 주입 및 제2 스텝 열처리에 의해 얻어지는 효과가 비교적 작다.
또한, 본 발명자는 다음과 같은 점을 고려하였다. 종래의 붕소 주입의 경우에는, 작업 효율을 고려하여, 11의 질량수를 갖는 붕소를 선택하여 주입한다. 10의 질량수를 갖는 붕소를 선택하여 주입하는 또 다른 경우를 가정해 보자. 그러면, 주입될 도펀트의 총 질량은, 11의 질량수를 갖는 붕소를 선택하는 종래의 경우에서보다 약 10% 더 작은 것이다. 또한, 약 10%만큼 더 작은 질량을 이용함으로써, 가속 에너지도 또한 약 10% 더 낮게 설정될 수 있다. 일반적으로, 에너지 축적량은 도펀트에 의한 주입 손상의 양에 대응하는 것으로 간주되고, 가속 에너지와 총 주입된 질량의 곱으로 근사될 수 있다. 따라서, 주입 손상은, 10의 질량수를 갖는 붕소를 선택하여 주입함으로써 종래의 경우보다 약 20% 감소될 수 있다.
주입 손상을 감소시킴으로써, 열처리 이후에 남아있는 결정 결함의 수 또한 감소되는 것이 일반적이다. 이에 따라서, 본 발명자들은 10의 질량수를 갖는 붕소를 선택하여 주입함으로써 결정 결함의 수를 감소시킨다는 개념에 도달하였다. 이러한 종류의 효과는, 반도체 디바이스의 모든 붕소 주입 영역 또는 층들에 대하여 예상될 수 있다.
지금부터, 본 발명에 따른 양호한 실시예에 기초하여 본 발명을 보다 상세하게 설명한다. 도 1a 내지 도 1g 및 도 2는 각각 본 발명의 제1 실시예에 따른 반도체 디바이스의 제조 스텝을 도시한다. 여기서, 본 발명은 DRAM의 셀 트랜지스터의 제조에 적용된다.
도 1a에 도시된 바와 같이, 먼저 실리콘 기판(31)의 주요 표면에 쉘로우 트렌치가 형성된다. 그 후, 쉘로우 트렌치 내에 절연막(12)이 충전되어, 쉘로우 트렌치 분리 영역이 형성된다. 후속하여, 10nm 두께의 실리콘 산화막(33)이 기판 표면에 형성된다. 실리콘 산화막(33)을 통해, 1×1013/cm2의 도우즈의 인이 1000keV의 가속 에너지로 주입된다. 후속하여, 1000℃의 기판 온도로 질소 분위기에서 10분간 열처리를 하여, n형 매립 웰층(32)을 형성한다.
다음으로, 붕소 이온 주입을 4회 행하여, p형 웰 층(13)을 형성한다. 특히, 1×1013/cm2의 제1 스텝 붕소 주입을 300keV의 가속 에너지로 수행한 후, 질소 분위기에서 1000℃의 기판 온도로 10분간 열처리를 행한다. 그 다음, 실리콘 산화막(33)을 통해, 150keV의 가속 에너지와 5×1012/cm2의 도우즈, 50keV의 가속 에너지와 1×1012/cm2의 도우즈, 10keV의 가속 에너지와 2×1012/cm2의 도우즈로, 제2 스텝붕소 주입을 3회 행한다. 그 후, 1000℃의 기판 온도에서 30분간 제2 스텝 열처리를 행하여 p형 웰층(13)을 형성한다. 따라서, p형 웰층(13)의 형성시에, 주입의 총 도우즈량이 1×1013/cm2를 초과하기 전에 열처리를 하여, 주입된 영역 내의 결함을 감소시킨다.
다음으로, 도 1b에 도시된 바와 같이, 10의 질량수를 갖는 붕소를 선택하여 9keV의 가속 에너지와 7×1012/cm2의 도우즈량으로 주입한다. 그 후, 1000℃의 기판 온도로 질소 분위기에서 10초간 열처리를 하여 p형 채널층(14)을 형성한다. p형 채널층(14)의 형성시에도, 주입층(14) 내의 잔여 결함의 수를, 단일 주입의 도우즈량을 1×1013/cm2 이하로 설정하고, 이온 주입 이후에 열처리를 행함으로써 감소시킬 수 있다. 주입층(14)의 잔여 결함을 10의 질량수를 갖는 붕소를 선택하여 주입함으로써 더욱 감소시킬 수 있다.
다음으로, 도 1c에 도시된 바와 같이, 실리콘 산화막(33)을 제거한 후, 7nm 두께의 게이트 산화막(34)을 열 산화 처리에 의해 형성한다. 후속하여, 70nm 두께의 인이 고농도로 도핑된 폴리실리콘막(35)과, 100nm 두께의 텅스텐 실리사이드막(36)과, 30nm 두께의 실리콘 산화막(37)과, 150nm 두께의 실리콘 질화막(38)을 게이트 산화막(34) 위에 연속적으로 피착한다.
다음으로, 도 1d에 도시된 바와 같이, 실리콘 질화막(38), 실리콘 산화막(37), 텅스텐 실리사이드막(36) 및 폴리실리콘막(35)에 패터닝을 하여, 게이트 전극 구조를 얻는다.
다음으로, 도 1e에 도시된 바와 같이, 10nm 두께의 실리콘 산화막(39)을, 열 산화 처리에 의해, 게이트 전극(16)을 구성하는 텅스텐 실리사이드막(36)과 폴리실리콘막(35)의 측면에 형성한다. 이러한 열 산화 처리 중의 기판 표면 상에, 게이트 전극(16)을 패터닝한 후에 남아있는 게이트 산화막(34)의 남은 부분을 산화하여, 8nm 두께의 실리콘 산화막(40)이 형성된다.
다음으로, 게이트 전극 구조를 마스크로서 이용하여, 실리콘 산화막(40)을 통해 복수의 스텝으로 인을 주입하여, 1.8×1013/cm2의 필요한 도우즈량을 얻어, MOS 트랜지스터의 소스/드레인 확산 영역 또는 n형의 저농도로 도핑된 확산 영역(19)을 형성한다. 보다 구체적으로는, n형의 저농도로 도핑된 확산 영역(19)의 형성이 다음과 같이 행해진다. 제1 스텝의 인 주입을, 15keV의 가속 에너지, 9×1012/cm2의 도우즈량으로 수행한 다음, 제1 스텝 열처리를 950℃의 기판 온도로 질소 분위기에서 10초간 수행한다. 후속하여, 제2 스텝인 주입을, 10keV의 가속 에너지, 9×1012/cm2의 도우즈량으로 수행한 다음, 제2 스텝 열처리를 1000℃의 기판 온도로 질소 분위기에서 10초간 수행한다. n형의 저농도로 도핑된 확산 영역(19)의 형성시에도, 주입 영역 내의 잔여 결함이, 각 주입 스텝의 도우즈량을 1×1013/cm2 이하로 설정하고, 각 주입 스텝에 후속하여 열처리를 수행함으로써 감소될 수 있다.
다음으로, 도시되지 않은 주변 회로의 트랜지스터의 소스/드레인 확산 영역이 공지된 방법으로 형성된다. 그런 다음, 50nm 두께의 실리콘 질화막(41)과, 300nm 두께의 실리콘 산화막(42)을 피착한다. 계속해서, 공지된 평탄화 방법에 의해 실리콘 산화막(42)을 평탄화한 다음, 실리콘 산화막(42)과 실리콘 질화막(41)을 연속해서 에칭하여, 도 1f에 도시된 바와 같은 쓰루홀(44a)을 형성한다.
다음으로, 실리콘 산화막(42)과 실리콘 질화막(41)을 마스크로 하여, 30keV의 가속 에너지와 1×1013/cm2의 도우즈량으로 인을 주입한 후, 950℃의 기판 온도로 질소 분위기에서 10초간 열처리를 행하여, 전계 완화 영역(91)을 형성한다. 이 공정에서, 전계 완화 영역(91)이 적당한 기능을 갖게 하기 위해, 잔여 결함을 가능한 한 피해야 한다. 그러나, 잔여 결함의 수가 위에서 언급한 열처리에 의해 저감되기 때문에, 유효 전계 완화가 가능할 수 있다. 후속하여, 20keV의 가속 에너지와 2×1013/cm2의 도우즈량으로 비소 주입을 행하여, n형의 저농도로 도핑된 확산 영역(19)의 저항을 감소시킨다. 비소 주입층 내의 잔여 결함이 전계 완화 영역(91)의 표면 근방에서만 발생하기 때문에, 플러그 형성을 위한 열처리에 의해 잔여 결함을 충분히 저감시킬 수 있다.
다음으로, 도 1g에 도시된 바와 같이, 인이 고농도로 도핑된 폴리실리콘막을 쓰루홀(44a)의 내부와 실리콘 산화막(42) 위에 피착한다. 그런 다음, 공지된 방법으로 폴리실리콘막을 에치백하여, 쓰루홀(44a)에 매립되는 플러그(44)를 형성한다. 후속하여, 100nm 두께의 실리콘 산화막(45)을 피착한 다음, 900℃의 기판 온도로 10초간 열처리를 행한다.
다음으로, 실리콘 산화막(45) 위에 피착되는 층간 절연막(24), 층간 절연막(24) 뿐만 아니라 실리콘 산화막(45)에 형성되고, 센터 플러그(44)에 접속되는 비트선(11) 및 센터 플러그(44)의 양측 상의 다른 플러그(44)에 접속되는 플러그(21)가 공지된 방법에 의해 형성된다. 후속하여, 공지된 방법에 의해, 플러그(21)에 접속된 하부 전극(20A), 커패시터 절연막(20B) 및 상부 전극(20C)을 각각 포함하는 커패시터(20)가 형성된다. 따라서, 도 2에 도시된 반도체 디바이스가 완성된다.
본 실시예에 따르면, p형 웰층(13), p형 채널층(14) 및 n형의 저농도로 도피이된 확산 영역(19)을 포함하는 각 주입 영역의 형성시에, 3×1013/cm2의 필요한 도우즈량을 얻기 위해 멀티 스텝 주입이 수행된다. 각 스텝에 후속하여 또는 복수의 주입 스텝에 후속하여 각 주입 스텝의 도우즈량을 1×1013/cm2 이하로 설정하고, 또한 복수의 스텝으로 열처리를 한다. 따라서, 각 주입 영역의 잔여 결함을 감소시킬 수 있다. p형 채널층(14)을 형성할 때, 10의 질량수를 갖는 붕소를 선택하여 주입하여, n형의 저농도로 도핑된 확산 영역(19) 등의 각 주입 영역 내의 잔여 결함이 상당히 감소될 수 있다.
반도체 디바이스는, 반도체 디바이스를 제조하기 위한 본 실시예 및 종래의 방법에 따라 제조하였다. 이렇게 제조된 반도체 디바이스를 각각 실시예 1 및 비교예 1이라고 부른다. 실시예 1 및 비교예 1의 각각의 반도체 디바이스의 경우, 메모리 셀의 데이터 보유 횟수(rentention times)를 측정하였고, 그로부터 누적 주파수를 계산하였다. 도 3은 그 측정 결과를 도시한다. 도면에서, 그래프 "b"는 실시예 1에 따른 반도체 디바이스의 특징을 나타내고, 그래프 "a"는 비교예 1에 따른 반도체 디바이스의 특징을 나타낸다. -5δ의 누적 주파수는 쉽핑될 프로덕트의 허용 가능한 레벨이다. 도면으로부터 알 수 있는 바와 같이, 실시예 1에 따른 반도체 디바이스는, 비교예에 따른 반도체 디바이스에 비해 데이터 보유 특징면에서 상당히 향상되어 있다. 이에 따라서, 반도체 디바이스의 데이터 보유 특징은 일반적으로 잔여 결함에 의해 야기되는 접합 누설 전류에 의해 지배된다라고 말할 수 있다.
본 실시예에서는, 멀티 스텝 열처리와 관련된 멀티 스텝 주입을 행하고, 1×1013/cm2 이상의 도우즈량을 필요로 하는 모든 주입 영역에 대하여, 단일 스텝의 주입의 도우즈량이 1×1013/cm2 이하이고, 주입 영역에 대하여 1×1013/cm 2 를 초과하는 도우즈량을 얻는다. 그러나, 멀티 스텝 주입과 멀티 스텝 열처리가 항상 모든 주입 영역에 적용되어야 하는 것은 아니다. 전술한 멀티 스텝 주입 및 멀티 스텝 열처리를 채용하여, 반도체 디바이스의 특징을 가장 효과적으로 개선시키는 주입 영역을 형성하도록 적용되는 것이 바람직하다. 이것은 적당한 열처리를 수행하면서 잔여 결함 수의 감소를 제공한다.
제1 실시예가 DRAM내의 셀 트랜지스터들의 제조에 본 발명이 적용되는 일례를 참조하여 기술되었지만, 본 발명은 다른 디바이스들내의 MOS 트랜지스터들에도 적용될 수 있다. 도 4는 본 발명의 제2 실시예에 따른 방법을 이용함으로써 제조된 반도체 디바이스의 구조를 나타내는 단면도이다. 본 실시예에 따른 반도체 디바이스는 상보 MOS 트랜지스터들을 구성한다.
반도체 디바이스(81)는 파선의 좌측상의 n-채널 MOS 트랜지스터(81A)와, 그 우측상의 p-채널 MOS 트랜지스터(81B)를 갖는다. 기판(50)의 표면 근방에 위치한 n-채널 MOS 트랜지스터(81A) 및 p-채널 MOS 트랜지스터(81B)의 영역들은 소자 분리 영역들(51), p-형 웰층(52) 및 n-형 웰층(53)으로 구성되고, 이들 후자 2개는 소자 분리 영역들(51)에 의해 전기적으로 분리된다.
n-채널 MOS 트랜지스터(81A)는 게이트 산화막(54)상의 p-형 웰층(52) 및 n-형 게이트 전극의 상부에 형성된다. n형 게이트 전극은 인이 고농도 도핑된 폴리실리콘막(55)과 상부 텅스텐막(56)으로 구성된다. p-형 채널층(57)은 게이트 산화막(54)이 사이에 개재된 n-형 게이트 전극 하부에 형성된다. p-형 채널층(57)의 표면 영역에 형성되는 것은 n-형 저농도 도핑된 확산 영역들(58) 및 n-형 고농도 도핑된 확산 영역들(59)로 구성된 소스/드레인 확산 영역들이고, p-형 포캣 영역들(60)은 n형 저농도 도핑된 확산 영역들(58)을 에워싸도록 형성된다.
p-채널 MOS 트랜지스터(81B)는 n-형 웰층(53)의 상부에 형성되고, 게이트 산화막(54) 상의 p-형 게이트 전극을 갖는다. p-형 게이트 전극은 붕소가 고농도 도핑된 폴리실리콘막(61)과 상부 텅스텐막(56)으로 구성된다. n-형 채널층(62)는 게이트 산화막(54)이 사이에 개재된 p-형 게이트 전극 하부에 형성된다. n-형 채널층(62)의 표면 영역에 형성되는 것은 p-형 저농도 도핑된 확산 영역들(63) 및 p-형 고농도 도핑된 확산 영역들(64)로 구성된 소스/드레인 확산 영역들이고, n-형 포캣 영역들(65)은 p형 저농도 도핑된 확산 영역들(63)을 에워싸도록 형성된다.
코발트 실리사이드층(66)은 n-형 고농도 도핑된 확산 영역들(59)과 p-형 고농도 도핑된 확산 영역들(64)상에 선택적으로 형성된다. 층간 유전체막(67)은 n-채널 MOS 트랜지스터(81A) 및 p-채널 MOS 트랜지스터(81B) 상에 형성된다. n-채널 MOS 트랜지스터(81A)와 p-채널 MOS 트랜지스터(81B)는 층간 유전체막(67)을 관통하는 쓰루-홀들내에 형성된 텅스텐 플러그들(68)을 통해, 층간 유전체막(67)상에 형성된 상호접속물(69)에 접속된다. 도시되지 않은 티타늄 질화막은 텅스텐 플러그들(68)과 코발트 실리사이드층(66)사이에 형성된다.
도 5a 내지 도 5k는 본 발명의 제2 실시예에 따른 반도체 디바이스를 제조하기 위한 방법의 제조 스텝들을 각각 나타내는 단면도들이다. 도 5a에 나타난 바와 같이, 전자 분리 영역들(51)은 공지된 방법을 이용함으로써 첫번째로 형성된다. 이후, 10nm의 두께를 갖는 실리콘 산화막(71)은 기판(50)의 표면상에 형성된다.
다음으로, 실리콘 산화막(71)을 통한 3개의 스텝에서 붕소가 주입되어, p-형 웰층(52)이 형성된다. 보다 구체적으로, p-형 웰층(52)은 300 KeV의 가속 에너지 및 1×1013/cm2의 도우즈량으로 제1 스텝 주입시 붕소를 주입하고 나서 질소 분위기에서 10분동안 1000℃의 기판 온도에서 열처리를 수행함으로써 형성된다. 이어서, 제2 스텝의 붕소 주입이 150 KeV의 가속 에너지 및 5×1013/cm2의 도우즈량에서, 그리고 50 KeV의 가속 에너지 및 1×1013/cm2의 도우즈량에서 2회 수행된다. 이후, 제2 스텝 열 처리는 30분동안 1000℃의 기판 온도에서 수행된다. p-형 웰층(52)의 형성시, 각 열처리는 주입양이 1×1013/cm2를 초과하기 이전의 시점에서 수행되어, 주입된 영역의 잔여 결함이 감소되게 된다.
다음으로, 도 5b에 나타난 바와 같이, p-채널 MOS 트랜지스터가 형성될 영역이 개구를 갖도록 패터닝된 레지스트막(70)은 주입 마스크로서 사용되고, 600 KeV의 가속 에너지 및 2×1013/cm2의 도우즈량으로, 330 KeV의 가속 에너지 및 1×1013/cm2의 도우즈량으로, 그리고 130 KeV의 가속 에너지 및 2×1012/cm 2의 도우즈량으로, 각각 실리콘 산화막(71)을 통해 인 주입이 수행된다. 이어서, 레지스트막(70)이 제거되고, 열처리시 질소 분위기에서 1분 동안 1000℃의 기판 온도에서 한번 수행되어, n-형 웰층(53)을 형성한다. n-형 웰층(53)에서, 인의 주입된 깊이 범위는 붕소의 것과 실질적으로 동일하고 인 주입량은 붕소의 주입량의 2배이다. 따라서, n-형 웰층(53)은 n-형층으로서 기능한다.
n-형 웰층(53)을 형성하는 스텝에서, 1×1013/cm2보다 크지 않은 도우즈량에서의 멀티-스텝 처리 또는 멀티-스텝 열처리는 다음과 같은 이유 때문에 수행될 수 없다. 즉, 동일한 레지스트막(70)을 이용하여 주입이 3회 수행된다. 따라서, 멀티-스텝 열처리가 매 주입이후에 수행되는 경우에 레지스트막(70)의 열화가 유발될 수도 있다. 인 주입은 붕소 주입 이전에 수행되기 때문에, 붕소 주입전에 인이 주입된 영역상에 열처리가 수행될 수 있다고 고려될 수도 있다. 이 경우, 인은 심지어 붕소 및 인의 주입된 깊이 범위가 서로 실질적으로 동일한 경우에도, 붕소보다 주입 분포의 확산이 더 크고, 주입 분포의 표준 편향이 후속된다. 따라서, 열처리 이후의 인의 분포 프로파일은 붕소의 것과 균일하게 이루어질 수 없다. 본 실시예에서, 붕소 주입 및 그 열처리는 인 주입 이전에 수행된다. 따라서, 붕소의 분포 프로파일은 열처리에 의해 붕소를 재분배함으로써 인의 것과 실질적으로 균일하게 이루어질 수 있다. 유의할 점은, 1×1013/cm2 이하의 도우즈량에서 멀티-스텝 주입 및 멀티-스텝 열처리는 주입 마스크가 열-저항막인 경우에 수행될 수 있다는 것이다.
다음으로, n-채널 MOS 트랜지스터가 형성될 영역이 개구를 갖도록 패터닝된 레지스트막이 주입 마스크로서 사용되는 동안, 붕소는 10KeV의 가속 에너지와 1×1012/cm2의 도우즈량으로 실리콘 산화막(71)을 통해 주입된다. 이어서, 이 레지스트막이 제거되고나서, 열처리는 질소 분위기에서 10초동안 1000℃의 기판 온도에서 수행되어, 도 5c에 나타난 바와 같이 p-형 채널층(57)을 형성한다. 다음으로, p-채널 MOS 트랜지스터가 형성될 영역이 개구를 갖도록 패터닝된 레지스트막이 주입 마스크로서 사용되는 동안, 인은 20KeV의 가속 에너지와 1×1012/cm2의 도우즈량으로 실리콘 산화막(71)을 통해 주입된다. 이어서, 이 레지스트막이 제거되고나서, 열처리는 질소 분위기에서 10초동안 1000℃의 기판 온도에서 수행되어, n-형 채널층(62)을 형성한다.
다음으로, 실리콘 산화막(71)이 제거되고나서, 두께가 4nm인 게이트 산화막(54)이 도 5d에 나타난 바와 같이, 열 산화 처리에 의해 형성된다. 이어서, 두께가 100nm인 비도핑된 폴리실리콘막(72)이 피착된다.
다음으로, n-채널 MOS 트랜지스터가 형성될 영역이 개구를 갖도록 패터닝된 레지스트막이 주입 마스크로서 사용되는 동안, 인은 10KeV의 가속 에너지와 5×1015/cm2의 도우즈량으로 주입되어, 도 5E에 나타난 바와 같이, 인이 고농도 도핑된 폴리실리콘막(55)이 형성된다. 다음으로, p-채널 MOS 트랜지스터가 형성될 영역이 개구를 갖도록 패터닝된, 미도시된 레지스트막이 주입 마스크로서 사용되는 동안, 붕소는 5KeV의 가속 에너지와 3×1015/cm2의 도우즈량으로 주입되어, 고밀도로 붕소가 도핑된 폴리실리콘막(61)이 형성된다.
다음으로, 도 5F에 나타난 바와 같이, 두께가 5nm인 미도시된 텅스텐 실리사이드막, 두께가 80nm인 텅스텐막(56) 및 게이트 전극을 프로세싱하기 위한 절연막(73)이 연속적으로 피착된다. 이어서, 도 5g에 나타난 바와 같이, 절연막(73)은 공지의 방법을 이용함으로써 패터닝된다. 이후, 텅스텐막(56)과 텅스텐 실리사이드막은 에칭 마스크로서 사용된 패터닝된 절연막(73)을 이용하여 패터닝된다. 다음으로, 두께가 10nm인 실리콘 질화막으로부터 구성된 사이드 스페이서(74)는 공지의 방법을 이용함으로써 텅스텐막(56)과 텅스텐 실리사이드막의 측벽들 상에 형성된다. 이후, 폴리실리콘막들(55, 61)은 에칭 마스크로서 사용된 사이드 스페이서들(74)을 이용하여 에칭된다.
다음으로, 도 5h에 나타난 바와 같이, 두께가 5nm인 실리콘 산화막(75)은 열 산화처리에 의해 폴리실리콘막들(55, 61)의 측벽들 각각의 상부에 형성된다. 이 열 산화에 의해, 폴리실리콘막들(55, 61)을 에칭한 후 여전히 남아있는 게이트 산화막(54)의 부분들은 산화된다.
다음으로, 인이 15KeV의 가속 에너지 및 1×1013/cm2의 도우즈량으로 주입되고나서, 질소 분위기에서 1초동안 1000℃의 기판 온도에서 수행된다. 이어서, 인이 10KeV의 가속 에너지 및 1×1013/cm2의 도우즈량으로 다시 주입되고난 후, 질소 분위기에서 1초동안 1000℃의 기판 온도에서 열처리가 수행된다. 따라서, n-채널 MOS 트랜지스터내의 n-형 저농도 도핑된 확산 영역들(58)의 일부와 p-채널 MOS 트랜지스터내의 n-형 포캣 영역들(65)이 형성된다. n-형 저농도 도핑된 확산 영역들(58)의 부분 및 n-형 포캣 영역들(65)의 형성시, 각 멀티-스텝 주입시 도우즈량은 1×1013/cm2이하의 도우즈량으로 설정되고, 후속 열처리가 각 멀티-스텝 주입이후에 수행된다. 따라서, 주입된 영역들내의 잔여 결함은 감소될 수 있다.
다음으로, n-채널 MOS 트랜지스터가 형성될 영역이 개구를 갖도록 패터닝된, 미도시된 레지스트막이 주입 마스크로서 사용되는 동안, 붕소는 30KeV의 가속 에너지와 1×1013/cm2의 도우즈량으로 주입되어, 도 5i에 나타난 바와 같이, p-형 포캣 영역들(60)이 형성된다. 더욱이, 비소가 15KeV의 가속 에너지와 7×1013/cm2의 도우즈량으로 주입되어, n-형 저농도 도핑된 확산 영역들(58)의 부분을 형성한다. 이어서, 레지스트막이 제거되고난 후, 열처리가 10초동안 950℃의 기판 온도에서 수행된다.
다음으로, 두께가 50nm인 실리콘 질화막(76)으로부터 구성된 사이드 스페이서들은 공지된 방법에 의해 형성된다. 이후, 비소는 50KeV의 가속 에너지 및 2×1015/cm2의 도우즈량으로 주입되어, n-형 고농도 도핑된 확산 영역들(59)이 형성된다. 또한, 붕소 디플루오라이드(boron difluoride)는 25KeV의 가속 에너지 및 5×1015/cm2의 도우즈량으로 주입되어, p-형 고농도 도핑된 확산 영역들(64)이 형성된다. 이후, 질소 분위기에서 1 초동안 1000℃의 기판 온도에서 열처리가 수행된다.
다음으로, 도 5k에 나타난 바와 같이, 두께가 30nm인 코발트 실리사이드층(66)은 공지된 방법에 의해 n-형 고농도 도핑된 확산 영역들(59)과 p-형 고농도 도핑된 확산 영역들(64)상에 선택적으로 형성된다. 이후, 층간 유전체막(67)이 피착된다. 다음으로, 쓰루-홀들이 형성되고, 텅스텐 플러그들(68)과 상호접속층(69)이 형성된다. 따라서, 도 4에 나타난 반도체 디바이스가 제조된다.
본 실시예에 따르면, 주입의 각 스텝의 도우즈량은 상보 MOS 구조를 포함하는 반도체 디바이스의 제조시, p-형 웰층(52), p-형 채널층(57), n-형 채널층(62), n-형 저농도 도핑된 확산 영역들(58) 및 n-형 포캣 영역들(65)과 같은 주입된 영역들을 형성하기 위한 프로세스시 1×1013/cm2이하로 설정된다. 열처리가 각 주입에 이어서 수행된다. 그 결과, 각 주입 영역내의 잔여 결함은 감소될 수 있다.
반도체 디바이스들은 본 실시예에 따른 방법에서 제조되었고, 실시예 2로서 참조된다. 또한, 비교 실시예 2는 후술되는 방식으로 준비되었다. 즉, 도펀트 주입은 각 주입된 영역을 형성하는데 필요한 도우즈량으로 수행되었고, 본 실시예에 따른 방법으로, p-형 웰층(52), p-형 채널층(57), n-형 채널층(62), n-형 저농도 도핑된 확산 영역들(58) 및 n-형 포캣 영역들(65)을 형성하기 위한 프로세스 스텝에서, 후속하는 단일 열처리는 각 스텝에 대한 1×1013/cm2의 도우즈량을 사용하며 멀티-스텝 열처리와 관련된 멀티-스텝 주입을 수행하는 대신에 수행된다.
실시예 2 및 비교예 2의 반도체 디바이스들은 n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터의 접합 누설 전류 및 반전 바이어스 전압간의 관계에 관련하여 조사되었다. 측정의 결과는 도 6 및 도 7에 각각 나타나 있다. 이들 도면에서, 그래프 "a"는 비교예 2의 반도체 디바이스의 특성을 나타내고, 그래프 "b"는 실시예 2의 반도체 디바이스의 특성을 나타낸다. 이들 도면으로부터, 실시예 2의 반도체 디바이스는 비교예 2의 반도체 디바이스에 비해, 접합 누설 전류를 감소시킬 수 있다는 것을 알 수 있다.
실시예 2의 반도체 디바이스에서, n-채널 MOS 트랜지스터에서 p-형 웰층(52), p-형 채널층(57), 및 n-형 저농도 도핑된 확산 영역들(58)의 잔류 결함의 수는 비교예 2의 것의 1/2로 감소되었다는 발견하였다. p-채널 MOS 트랜지스터에서 n-형 채널층(62) 및 n-형 포캣 영역들(65)의 잔류 결함의 수는 비교예 2의 것에 비해, 30％만큼 감소되었다는 것을 발견하였다. 또한, 실시예 2 및 비교예 2의 반도체 디바이스들은 상보 MOS 구조를 갖는 SRAM에 적용되었다. 다음으로, 실시예 2의 반도체 디바이스는 비교예 2의 반도체 디바이스에 비해 25％만큼 예비 전류를 감소시켰다.
상술한 실시예들은 예로서만 기술되었기 때문에, 본 발명은 상술한 실시예에 국한되지 않으며 다양한 변형 또는 변경이 본 발명의 범위로부터 동떨어짐없이 본 분야의 숙련된 자에 의해 용이하게 이루어질 수 있다.
본 발명에 따른 반도체 디바이스를 제조하기 위한 방법을 적용함으로써, DRAM내의 메모리 셀들의 데이터 보유 특성은 향상될 수 있다. 따라서, 전자 데이터를 충전하고 방전함으로써 소모된 전력 소비가 감소되도록 리프레쉬 사이클을 연장할 수 있다. 대안적으로, 본 발명이 SRAM의 구조에 적용될 때, 대기 전류는 전력 소비가 감소되도록 줄어든다. 본 발명은 고온에서 동작하는 반도체 디바이스에서 또는 이동 단말기에서 이용하기 위한 반도체 디바이스의 제조에 특히 바람직하게 적용된다.
도 1a-1g는 본 발명의 제1 실시예에 따르는, 반도체 디바이스를 제조하는 방법에서 연속적인 프로세스 스텝을 도시한 단면도이다.
도 2는 도 1g의 스텝에 후속하는 최종 프로세스 스텝을 도시한 단면도이다.
도 3은 DRAM 디바이스에서 축적 주파수와 데이터 보유 시간 간의 관계를 도시한 그래프이다.
도 4는 본 발명의 제2 실시예에 따르는 방법에 의해 제조된 CMOS 디바이스의 구조를 도시한 단면도이다.
도 5a-5k는 본 발명의 제2 실시예에 따르는, 반도체 디바이스를 제조하는 방법에서 프로세스 스텝을 도시한 단면도이다.
도 6은 n+/p 인터페이스를 통한 접한 누설 전류와 n채널 MOS 트랜지스터에서 인가된 역바이어스 전압간의 관계를 도시한 그래프이다.
도 7은 p+/n 인터페이스를 통한 접합 누설 전류와 p채널 MOS 트랜지스터에서 인가된 역바이어스 전압간의 관계를 도시한 그래프이다.
도 8은 잔여 결함의 정규화된 수와 열처리의 정규화된 양간의 관계를 도시한 그래프이다.
도 9는 잔여 결함의 정규화된 수와 주입의 스텝수간의 관계를 도시한 그래프이다.
도 10은 종래의 반도체 디바이스의 구조를 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
13 : p타입 웰층
14 : 주입층
15 : 플러그
16 : 게이트 전극
20 : 커패시터
32 : n형 매립 웰층
35 : 폴리실리콘막
36 : 텅스텐 실리사이드막
41 : 실리콘 질화막
42 : 실리콘 산화막
82 : 반도체 디바이스

Claims (8)

  1. MOS 트랜지스터를 갖는 반도체 디바이스를 제조하기 위한 방법에 있어서,
    멀티-스텝 주입 및 관련 멀티-스텝 열처리를 이용함으로써 1×1013/cm2의 도우즈량보다 적지 않은 도우즈량으로 특정 영역(19, 91) 또는 특정층(13, 14)에 도펀트를 주입하는 스텝을 포함하며,
    상기 멀티-스텝 주입은 1×1013/cm2이하의 도우즈량으로 상기 특정 영역(19, 91) 또는 특정 영역(13, 14)에 상기 도펀트를 각각 주입하기 위한 다수의 주입 스텝들을 포함하는 방법.
  2. 제1항에 있어서, 상기 멀티-스텝 주입의 인접한 2 스텝들 사이에 반도체 디바이스의 구조를 변경하기 위한 스텝이 없는 방법.
  3. 제1항에 있어서, 상기 멀티-스텝 주입의 전체 도우즈량은 3×1013/cm2보다 높지 않은 방법.
  4. 제1항에 있어서, 상기 멀티-스텝 열처리의 각 스텝은 1초 내지 60초동안 900 내지 1100℃의 기판 온도에서 수행되는 방법.
  5. 제1항에 있어서, 상기 특정 영역 또는 특정층은 웰층(13), 채널층(14), 포캣 영역(91) 또는 소스/드레인 영역(19)인 방법.
  6. 제1항에 있어서, 상기 도펀트는 인 또는 붕소인 방법.
  7. MOS 트랜지스터를 갖는 반도체 디바이스를 제조하기 위한 방법에 있어서,
    특정 영역 또는 층을 주입하기 위한 10의 질량수를 갖는 붕소를 선택하는 스텝을 포함하는 방법.
  8. 제1항에 있어서, 상기 특정 영역 또는 특정 층은 채널층(19)인 방법.
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