KR100727010B1 - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법 Download PDFInfo
- Publication number
- KR100727010B1 KR100727010B1 KR1020050006346A KR20050006346A KR100727010B1 KR 100727010 B1 KR100727010 B1 KR 100727010B1 KR 1020050006346 A KR1020050006346 A KR 1020050006346A KR 20050006346 A KR20050006346 A KR 20050006346A KR 100727010 B1 KR100727010 B1 KR 100727010B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon
- heat treatment
- source
- dopant
- diffusion regions
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000009792 diffusion process Methods 0.000 claims abstract description 62
- 238000002347 injection Methods 0.000 claims abstract description 51
- 239000007924 injection Substances 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 239000002019 doping agent Substances 0.000 claims abstract description 26
- 230000001133 acceleration Effects 0.000 claims abstract description 25
- 230000007547 defect Effects 0.000 claims abstract description 25
- 239000012298 atmosphere Substances 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 55
- 238000010438 heat treatment Methods 0.000 claims description 49
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 48
- 229910052710 silicon Inorganic materials 0.000 claims description 47
- 239000010703 silicon Substances 0.000 claims description 47
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 27
- 229910052698 phosphorus Inorganic materials 0.000 claims description 27
- 239000011574 phosphorus Substances 0.000 claims description 27
- 229910052757 nitrogen Inorganic materials 0.000 claims description 24
- 238000002513 implantation Methods 0.000 claims description 13
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 239000007789 gas Substances 0.000 claims description 5
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical group [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 3
- 239000001301 oxygen Substances 0.000 abstract description 3
- 229910052760 oxygen Inorganic materials 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 230000000052 comparative effect Effects 0.000 description 8
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 230000014759 maintenance of location Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000012299 nitrogen atmosphere Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000000116 mitigating effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical group 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004949 mass spectrometry Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체메모리장치를 형성하기 위한 방법은 반도체기판(31)에 도펀트를 주입하는 단계; 반도체기판(31)을 산소분위기에서 열처리하여 반도체기판(31)에 확산영역들(19)을 형성하기 위한 도펀트를 확산시키는 단계; 및 소스/드레인영역들로서 확산영역들(19)을 가지는 MOS트랜지스터를 각각 구비하는 메모리셀들을 형성하는 단계를 구비한다. 그 결과 메모리셀은 낮은 접합누설전류를 가진다.
접합누설전류, 공홀결함, 주입량, 가속에너지
Description
도 1a 내지 1h는 본 발명의 제1실시예에 따른 반도체장치의 제조방법에서의 처리단계들을 보여주는 부분도이다.
도 2는 10킬로비트 메모리셀들의 접합누설전류 및 인가된 전압사이의 관계를 보여주는 그래프이다.
도 3은 DRAM장치에서 누적도수 및 데이터보유시간 사이의 관계를 보여주는 도면이다.
도 4는 본 발명의 제2실시예에 따른 반도체장치의 제조방법의 처리단계를 보여주는 부분도이다.
도 5는 DRAM장치에서 10킬로비트 메모리셀들의 접합누설전류 및 인가전압사이의 관계를 보여주는 그래프이다.
도 6은 DRAM장치에서 누적도수 및 데이터보유시간 사이의 관계를 보여주는 그래프이다.
도 7은 10킬로비트 메모리셀들의 접합누설전류 및 가속에너지 사이의 관계를 보여주는 그래프이다.
도 8은 10킬로비트 메모리셀들의 접합누설전류 및 가속에너지 사이의 관계를 보여주는 그래프이다.
도 9는 종래 반도체장치의 구조를 보여주는 단면도이다.
도 10은 공홀결함 및 이 결손 주위의 원자결합을 개략적으로보여주는 사시도이다.
*도면의 주요부분에 대한 부호의 설명*
11: 비트선 12: 절연막
13: p형우물층 14: p형채널층
15: 플러그 16: 게이트전극
17: 게이트전연막 18: 측면스페이서
19: n형저농도확산영역 20: 커패시터
본 발명은 반도체장치의 제조방법에 관한 것이고, 보다 상세하게는 핸드폰과 같은 휴대정보단말기에 사용되기 위한 DRAM장치, SRAM장치 등에서의 메모리셀들을 제조하기에 적합한 반도체장치를 제조하는 방법에 관한 것이다.
휴대정보단말기들에 사용되는 DRAM 또는 SRAM의 메모리셀들은 특히 접합누설전류가 작은 MOS트랜지스트들을 요구한다. 도 9는 종래 반도체장치의 예로서 일본공개특허공보 제2003-17586호에 개시된 반도체장치의 구조를 보여준다.
반도체장치(51)에서, 비트라인(11)을 공유하는 트랜지스터들의 쌍의 형태로 배열된 복수의 MOS트랜지스터들이, 도면에 보여지는 바와 같이, 반도체기판(31) 상에 형성된다. 반도체기판(31)은 절연막(12)이 채워지는 얕은 트렌치형의 분리영역들 및 소자분리영역에 의해 다른 것으로부터 분리된 활성영역들을 가진다. 트랜지스터들의 쌍은 단일의 활성영역에 형성된다. 각 활성영역은 기판전위가 인가되는 공통 p형우물층(13)에 형성되고 트랜지스터들의 문턱전압을 결정하는 p형채널층(14)을 가진다. 미도시된 n형매립우물층이 p형우물층(13) 아래에 형성된다.
비트라인(11)에 접속된 플러그(15)의 양측에 측면스페이서들(18)을 각각 가진 두 개의 게이트전극들(16)이 배치된다. 각 게이트전극(16)은 p형채널층(14)상에 게이트절연막(17)을 개재하여 형성된다. 소스/드레인확산영역을 구성하는 n형저농도확산영역(19)은 비트라인(11)에 접속된 플러그(15) 또는 플러그(21)를 통해 커패시터(20)에 접속된 다른 플러그(15)에 접속된다. 플러그(15)는 인으로 도핑된 폴리실리콘막으로 구성되고 층간절연막(22)의 상면으로부터 p형채널층(14)의 상면을 관통하는 콘택트홀을 채운다.
도 9에 보여지는 반도체장치(51)에서, 플러그들(15)의 형성공정에서 콘택트홀들을 형성한 후, 전계를 완화할 목적으로 인이 주입되어 전계완화층(91)을 형성한다. 전계를 완화시키기 위한 인의 주입은 대체로 도면에서 보여지는 바와 같이 n형저농도확산영역들(19) 보다 깊은 곳에서 이루어진다. 이 기술은 예를 들면, 일본특허공보 제3212150호에 개시되어 있다. 비트라인(11)과 플러그들(21)이 형성된 층간절연막들(23, 24)은 층간절연막(22) 및 커패시터들(20)을 따라 플러그들(15) 사이에 개재된다.
도 9에서 보여지는 바와 같이 반도체장치를 제조하는 방법에 관해서, 명세서는 특히, n형저농도확산영역들(19)을 형성하는 단계의 공정으로 되어 있다. 게이트전극(16)의 측면 및 반도체기판(31)의 주표면이 열산화된 후, 이 게이트전극구조가 마스크로 사용되면서 2×1013/㎠의 주입량 및 10keV의 가속에너지로 인주입이 반도체기판(31)의 표면에 실시된다. 다음, 주입된 인을 확산시키기 위해 열처리가 실시되어 소스/드레인 확산영역을 형성하는 n형저농도확산영역들(19)이 형성된다. 인주입 이후의 열처리는, 주위회로의 트랜지스터들에 대해 저농도확산영역을 형성하기 위해 주입된 도펀트를 확산시키기 위한 열처리와 겸해 실시되거나, 그렇지 않으면 이 열처리는 인주입 후 즉시 실시된다. 어떤 경우에도, 열처리는 질소분위기에서 수십초간 90 내지 1000℃의 기판온도에서 이루어진다.
최근, DRAM의 고집적화에 대한 요구 때문에 메모리셀들이 점점 미세화되고 있다. 이 미세화를 이루기 위해, 트랜지스터들의 문턱전압을 유지하면서 게이트길이가 줄여져야만 한다. 채널층의 도핑농도는 그 사이에서 일정하게 상승된다. 결과적으로 채널층과 소스/드레인확산영역 사이의 접합전계는 크게 되고 접합누설전류의 증가에 의해 메모리셀들의 데이터보지특성이 저하된다. 이 접합누설전류를 감소시키기 위해, 접합부의 전계강도를 완화하는 방법과 접합누설전류의 원인인 공홀결함(vacancy type defect)을 감소시키는 다른 방법이 있다.
데이터보지특성의 저하를 방지하기 위해, 소스/드레인확산영역의 접합부에서의 전계강도를 완화시키는 것에 의해 접합누설전류를 감소시키는 다양한 종류의 방법들에 대한 논의가 있어 왔다. 예를 들면, 일본특허 제3212150호는 접합부의 전계가 국소제너효과가 우세하게 되는 1MV/㎝를 초과하지 않도록 p형 및 n형 층들의 도핑농도(캐리어밀도)분포가 설정되는 것을 제안한다. 그러나, 반도체장치들의 미세화가 더욱 향상되면서, 전계강도를 완화시키는 것에 의해 접합누설전류를 감소시키는 방법은 자연히 한계에 다다르게 되었다. 이것은 반도체메모리장치에서 셀트랜지스터들의 문턱전압을 유지하면서 게이트길이를 감소시키기 위해 도펀트농도를 채널층에서 높여야만 한다는 것을 이유로 한다. 그러나, 채널도핑농도가 높아질수록 접합전계는 대응해 커지게 된다. 따라서, 실리콘기판의 소스/드레인확산영역들에 잔류되는 공홀형의 구조결함을 감소시키는 방법에 많은 주의를 기울여야 한다.
T.Umeda, Y.Mochizuki, K.Okonogi 및 K.Hamada에 의해 쓰여진 논문 "Defects relate to DRAM leakage current studied by electrically detected magnetic resonance"(Physica B, vol.308-310, pp.1169-1172, 2001)에 따르면, 공홀결함은 도 10에 보여지는 바와 같이, 실리콘기판의 격자구조 내에 공홀 및 하나 또는 두 개의 산소원자를 구비한다는 것이 알려졌다. 공홀결함은 실리콘원자들의 미결합수단인 주위의 대글링본드들(52)과도 관련된다. 공홀결함은 대글링본드들(52)에 의해 에너지밴드갭 내의 에너지준위로 상승되어, 이 에너지준위로 인한 접합누설전류를 발생시킨다. 이 접합누설전류는 앞서 기술한 바와 같이 메모리셀의 데이터보지시간을 감소시킨다.
상기의 관점에서 본 발명의 목적은 소스/드레인확산영역에 잔류되는 공홀결 함에 대한 처리를 수행하여 공홀결함에 의한 접합누설전류를 감소시키고 반도체장치의 메모리셀의 데이터보지특성을 향상시킴으로써 DRAM 및 SRAM장치와 같은 반도체장치를 제조하기 위한 방법을 제공하는 것이다.
본 발명은 제1면에서, 반도체기판에 도펀트를 주입하는 단계, 산화성가스분위기에서 반도체기판에 열처리를 하고 도펀트를 확산시켜 반도체기판에 확산영역들을 형성하는 단계, 및 확산영역들을 포함하는 MOS트랜지스터를 형성하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
본 발명의 제1면에 따르면, 소스/드레인확산영역을 형성하기 위한 도펀트의 주입 이후에 열처리가 산화성가스분위기에서 실시되기 때문에, 산화막은 반도체기판에서 성장하거나 실리콘기판에 미리 형성된 산화막이 성장하여 그 두께를 증가시킨다. 산화막과 반도체기판 사이의 인터페이스에서 생성된 격자간 실리콘원자들이 소스/드레인확산영역에 공급된다. 그 결과, 소스/드레인확산영역에 공홀의 수가 감소되어 소스/드레인확산영역들의 응력집중부에 집중되고 잔류되는 공홀결함이 감소된다. 따라서, 이 결함에 의한 MOS트랜지스터의 접합누설전류는 감소될 수 있다.
본 발명은 제2면에서, 반도체기판에 도펀트를 주입하는 단계, 반도체기판을 열처리하여 소스/드레인확산영역을 형성하기 위해 도펀트를 반도체기판에 확산시키는 단계, 소스/드레인확산영역들의 상부에 실리콘 또는 질소를 주입하는 단계, 반도체기판을 열처리하여 소스/드레인확산영역에 실리콘 또는 질소를 확산시키는 단계, 및 소스/드레인확산영역들을 구비한 MOS트랜지스터를 형성하는 단계들을 순차 적으로 구비한 반도체장치의 제조방법을 제공한다.
본 발명의 제2면에 따르면, 소스/드레인확산영역들을 형성하는 도펀트를 확산시키기 위한 열처리 후에 실리콘 또는 질소의 주입 및 주입된 실리콘 또는 질소를 확산시키기 위한 열처리가 실시된다. 그 결과, 소스/드레인확산영역들의 응력집중부에 잔류되는 공홀들이 주입된 실리콘 또는 질소로 치환되어 소스/드레인영역들의 접합 부근에 대글링본드들을 감소시킨다. 따라서, 공홀결함에 의한 MOS트랜지스터의 접합누설전류가 감소될 수 있다.
본 발명의 상기 및 다른 목적들, 특징들 및 이점들이 첨부된 도면들을 참조로 다음 설명으로부터 보다 명백하게 될 것이다.
(실시예)
본 발명자들은 본 발명에 앞서 다음의 논의를 했다. 일반적인 경우, 공홀 및 격자간 실리콘은 소스/드레인확산영역들을 형성하기 위한 도펀트주입에 의해 실리콘기판에 형성된다. 그러나, 격자간 실리콘은 도펀트주입 후 실시된 열처리에 의해 재빨리 확산된다. 따라서, 공홀들이 소스/드레인확산영역들에서 과도하게 된다. 이 공홀들은 응력이 집중되는 응력집중부이기 때문에 소스/드레인확산영역들 내에 게이트전극의 단부근방에 집중되고 잔류된다. 따라서, 본 발명자들은 열처리가 산화성분위기에서 실시되면 격자간 실리콘원자들이 기판표면상에서 성장하는 산화막 및 실리콘기판 사이의 인터페이스에서 생성된다는 가정에 이르렀다. 격자간 실리콘원자들은 공홀들이 과도하게 존재하는 상태를 완화시킬 수 있어 응력집중부상에 집중된 공홀결함들이 감소되고 공홀결함들에 의한 접합누설전류가 감소된다.
상술된 가정에 기초해 실험들이 행해졌다. 그 결과, 특히 인이 도펀트로 사용되고 인주입의 양이 1×1013/㎠ 내지 1×1014/㎠ 의 범위 내일 때, 주입 후 열처리가 900 내지 1100℃의 범위내의 기판온도에서 1 내지 60초 동안 실시되는 경우, 접합누설전류에서 매우 효과적인 감소가 이루어졌다.
상술한 바와 같은 주입량의 범위는 다음의 이유로 바람직하다. 즉, 인주입의 양이 1×1013/㎠ 미만인 경우, 주입에 의해 생성된 공홀의 양은 실질적으로 무시할 수 있다. 인주입의 양이 1×1013/㎠ 이상인 경우, 생성된 공홀들의 양은 열처리후 잔류되는 공홀결함들의 양, 즉, 접합누설전류의 증가의 관점에서 무시할 수 없다. 인주입의 양이 1×1014/㎠을 초과하는 경우, 산화성분위기에서 열처리가 수행될 때 적층결함은 불리하게 성장한다.
열처리를 수행하는 기판온도는 기판온도가 주입손상이 충분히 회복되고 인의 재분포가 이루어는 범위내에 있는 한 문제를 일으키지 않는다. 열처리를 수행하는 기판온도의 상술한 범위는 매엽식의 열처리를 가정하여 설정된다는 것에 유의해야할 것이다. 기판온도가 900℃ 보다 낮은 경우, 주입손상의 회복은 불충분하다. 반면, 온도가 1100℃를 초과하면, 인의 재분포의 영향이 무시될 수 없다.
한편, 소스/드레인확산영역들을 형성하기 위한 도펀트주입 및 이후의 주입된 도펀트를 확산시키기 위한 열처리에 의해 소스/드레인확산영역들의 응력집중부에 공홀결함들이 형성된 후, 실리콘 또는 질소가 주입되고 또한 열처리가 시행되는 다 른 경우가 고려된다. 이 경우, 주입된 실리콘 또는 질소는 응력집중부로 확산되고 응력집중부에 잔류하는 공홀로 치환된다. 이 잔류공홀결함들은 이후 감소된다. 실리콘원자들이 공홀들로 치환되면, 실리콘원자가 4개의 팔을 가져 연결되기 때문에 대글링본드는 사라진다. 또한, 질소원자들이 공홀로 치환되면, 소수의 대글링본드는 여전히 남지만 질소원자들이 3개의 팔을 가져 연결되기 때문에 대글링본드들의 총량은 크게 감소된다. 어떠한 경우에도, 공홀결함들에 의한 접합누설전류는 감소될 수 있다.
다른 실험들의 결과와 같이, 가속된 실리콘 또는 질소의 주입범위가 특히 다음 조건하에서 소스/드레인확산영역들의 두께의 절반 이하로 또는 동일하게 되도록 가속에너지를 설정하는 것에 의해 접합누설전류의 매우 효과적인 감소가 이루어진다. 인이 도펀트인 경우, 인주입의 양은 1×1013/㎠ 내지 1×1014/㎠ 의 범위내이고 열처리 후 소스/드레인확산영역의 두께는 약 200㎚이하 였다.
인주입량의 상술한 범위에 대해, 하한이 앞서 설명한 바와 동일한 이유로 설정된다. 접합누설전류의 감소가 크게 이루어질 수 있는 한계로 상한이 설정된다. 실리콘 또는 질소의 가속에너지가 설정되어 실리콘 또는 질소주입에 의한 손상이 소스/드레인확산영역 위에 펼쳐지는 것을 방지한다. 즉, 이 주입손상이 소스/드레인확산영역 위에 펼쳐지면, 접합누설전류는 반대로 증가한다.
실험의 결과와 같이, 실리콘 또는 질소주입의 양을 1×1013/㎠ 내지 1×1014/㎠의 범위내로 설정하는 것에 의해 접합누설전류에서 매우 효과적인 감소가 이루어 졌다. 이 양의 하한은 접합누설전류가 매우 감소하도록 설정된다. 이것의 상한은 실리콘 또는 질소의 주입에 의한 손상으로 야기된 접합누설전류의 증가를 초래하지 않도록 설정된다.
소스/드레인확산영역을 형성하는 도펀트주입 이후에 실리콘 또는 질소가 주입된 후 열처리가 실시되는 경우, 주입손상이 도펀트에 의해 단순히 증가되는 경우에 얻어지는 것과 같은 동일한 상태가 얻어진다. 접합누설전류는 반대로 증가한다. 따라서, 실리콘 또는 질소의 주입은 도펀트를 확산시키는 열처리 후 수행되어야 한다.
이후, 도면을 참조로, 본 발명이 본 발명에 따른 실시예들을 기초로 더욱 상세히 설명될 것이다. 도 1a 내지 1h는 본 발명의 제1실시예에 따른 반도체장치를 제조하는 공정단계들을 각각 보여주는 단면도이다.
도 1a에서 보여지는 바와 같이 실리콘기판(31)의 주표면에 얕은 트렌치들이 먼저 형성된다. 이후, 절연막(12)이 얕은 트렌치들에 채워져 얕은 트렌치형분리영역들을 형성한다. 이후, 10㎚의 두께를 가진 실리콘산화막(33)이 기판표면에 형성된다. 실리콘산화막(33)을 통해 1000keV의 가속에너지 및 1×1013/㎠ 의 주입량으로 인주입이 실시되어 n형매립우물층(32)을 형성한다. 실리콘산화막(33)을 통해 300keV의 가속에너지 및 1×1013/㎠ 의 주입량, 150keV의 가속에너지 및 5×1012/㎠ 의 주입량, 50keV의 가속에너지 및 1×1012/㎠ 의 주입량, 및 10keV의 가속에너지 및 2×1012/㎠ 의 양으로 붕소주입이 각각 4번 실시된다. 이후, 열처리가 30분 동안 1000℃의 기판온도에서 실시되어 p형우물층(13)을 형성한다.
다음, 도 1b에서 보여지는 바와 같이 붕소가 10keV의 가속에너지 및 1×1013/㎠ 의 주입량으로 주입된다. 따라서, 열처리가 질소분위기에서 10초동안 1000℃의 기판온도에서 실시되어 p형채널층(14)을 형성한다.
다음으로, 도 1c에서 보여지는 바와 같이, 실리콘산화막(33)이 제거되고 7㎚의 두께를 가진 게이트산화막(34)이 열산화기술에 의해 형성된다. 다음, 70㎚의 두께를 가지고 고농도의 인으로 도핑된 폴리실리콘막(35), 100㎚의 두께를 가진 텅스텐실리사이드막(36), 30㎚의 두께를 가진 실리콘산화막(37) 및 150㎚의 두께를 가진 실리콘질화막(38)이 게이트산화막(34) 상에 순차적으로 형성된다.
다음, 도 1d에 보여지는 바와 같이 실리콘질화막(38), 실리콘산화막(37), 텅스텐실리사이드막(36) 및 폴리실리콘막(35) 상에 패터닝이 실시되어 게이트전극구조를 얻는다.
이후, 도 1e에서 보여지는 바와 같이, 10㎚의 두께를 가진 실리콘산화막(39)이 열산화기술에 의해 게이트전극들(16)을 구성하는 폴리실리콘막(35) 및 텅스텐실리사이드막(36)의 측면에 형성된다. 이 열산화공정동안, 게이트전극구조를 형성하는 패터닝 후 기판표면에 형성된 게이트산화막(34)의 잔막 상에도 산화가 이루어지고, 따라서, 8㎚의 두께를 가진 실리콘산화막(40)이 형성된다.
다음, 마스크로 게이트전극구조를 사용하여, 15keV의 가속에너지 및 9× 1012/㎠ 의 주입량, 그리고 10keV의 가속에너지 및 9×1012/㎠ 의 주입량으로 실리콘산화막(40)을 통해 인주입이 실시된다. 다음, 열처리가 건조한 산소분위기에서 10초동안 1000℃의 기판온도에서 실시되어 소스/드레인확산영역들을 구성하는 n형저농도확산영역들(19)을 형성한다. 반도체장치를 제조하기 위한 종래 방법에서, 열처리는 질소분위기에서 실시된다. 그러나, 열처리가 본 실시예에서와 같은 산화성분위기에서 실시되더라도 실질적으로 인의 재분포결과가 다르지 않다는 것이 SIMS(Secondary Ionmicroscope Mass Spectrometry)분석기술에 의해 확인되었다. 또한, 상술한 바와 같은 열처리조건하에서, 열처리후 실리콘산화막(40)의 막두께는 열처리전 실리콘산화막(40)의 막두께의 1.1배 보다 크지 않은 범위내에 있었다. 그 결과, 게이트전극들(16)의 측벽의 과도한 산화가 제한되고 게이트전극들(16) 및 n형저농도확산영역들(19) 사이에 형성된 오프셋구조가 방지된다.
다음 미도시된 주변회로에서 MOS트랜지스터들을 위한 확산영역들이 알려진 방법으로 형성된다. 이후 50㎚의 두께를 가진 실리콘질화막(41) 및 300㎚의 두께를 가진 실리콘산화막(42)이 증착된다. 이어서, 실리콘산화막(42)이 보통 사용되는 평탄화기술을 사용하여 평탄화된 후 실리콘산화막(42) 및 실리콘질화막(41)이 순차적으로 에칭되어 관통홀들(44a)을 형성한다.
이후, 인주입이 30keV의 가속에너지 및 1×1013/㎠ 의 주입량으로 실시된 후 열처리가 질소분위기에서 10초 동안 950℃의 기판온도에서 실시되어 도 1f에서 보여지는 바와 같은 전계완화층들(91)을 형성하여 전계를 완화한다. 이어서, 비소주 입이 20keV의 가속에너지 및 2×1013/㎠ 의 주입량으로 실시되어 n형저농도확산영역들(19)의 저항을 감소시킨다.
다음, 도 1g에서 보여지는 바와 같이 고농도의 인으로 도핑된 폴리실리콘이 관통홀들(44a)의 내부 및 실리콘산화막(42)상에 증착된다. 다음, 폴리실리콘이 통상의 방법을 사용하여 백에칭되어 관통홀들(44a)에 매립된 플러그들(44)을 형성한다. 이어서 100㎚의 두께를 가진 실리콘산화막(45)이 증착된 후 열처리가 10초 동안 950℃의 기판온도에서 실시된다.
이후, 통상의 방법을 사용해 실리콘산화막(45)에 증착된 층간절연막(24), 실리콘산화막(45) 및 층간절연막(24)에 형성된 중앙플러그(44)에 접속된 비트라인(11) 및 중앙플러그(44) 양측의 다른 플러그들(44)에 접속된 플러그들(21)이 형성된다. 이어서, 통상의 제조방법을 사용해, 플러그들(21)에 접속된 하부전극(20A), 용량막(20B) 및 상부전극(20C)으로 구성된 커패시터들(20)이 형성된다. 따라서, 도 1h에 보여지는 반도체장치가 완성된다.
본 발명의 실시예에 따르면, n형저농도확산영역들(19)을 형성하기 위한 인주입 이후에 행해지고 n형저농도확산영역들(19)에 인을 확산시키기 위한 열처리가, 산소분위기에서 실시되기 때문에 과도한 수의 공홀들이 n형저농도확산영역들(19)에 잔류되지 않아 응력집중부에 집중되고 잔류되는 공홀결함의 수를 감소시킨다.
반도체장치를 제조하기 위한 본 실시예 및 종래방법에 따라 반도체장치들이 제조되었다. 이렇게 제조된 장치들은 예1 및 비교예로 각각 언급된다. 예1 및 비교 예의 반도체장치는 10킬로비트 메모리셀들의 누설전류 및 인가전압 사이의 관계에 관해 조사되어 도 2에 보여지는 바와 같은 그래프를 제공한다. 이 "인가전압"은 p형채널층(14)을 포함하는 p형우물층(13)에 인가된 기판전압이 -1V이고 기판온도가 85℃인 조건하에서 비트라인(11)을 통해 인가되었다. 이 조건에서, 메모리셀들의 데이터보지시간이 또한 측정되었고 누적도수가 이로부터 계산되었다. 이렇게 얻어진 결과들이 도 3에 보여진다. 이 도면들에서, 특성곡선 "a"는 비교예에 따른 반도체장치의 특성을 나타내고 특성곡선들 "b"는 예1에 따른 반도체장치의 특성들을 나타낸다.
예1의 반도체장치의 접합누설전류는 비교예의 반도체장치로부터 약 20%정도로 감소되었다는 것을 도 2로부터 알 수 있다. 도 3으로부터, 예1의 반도체장치의 데이터보지특성이 비교예의 반도체장치와 비교해 향상되었다는 것을 알 수 있다. 이런 사실들은 예1의 반도체장치의 데이터보지특성이 n형저농도확산영역들(19)에 유지되는 공홀결함들에 의한 접합누설전류에 의해 지배된다는 것을 입증할 것이다.
본 발명의 제2실시예에 따른 반도체장치의 제조방법이 이하에서 설명될 것이다. 도 1a 내지 1d에서 보여지는 바와 같이 게이트전극구조를 형성하는 단계까지의 제1실시예의 단계들 및 도 1f 내지 도 1h에 보여지는 바와 같이 n형저농도확산영역들을 형성한 후의 제1실시예의 단계들이 제2실시예에 공통된다. 도 1d를 참조로 기술된 게이트전극구조의 형성에 이어 10㎚의 두께를 가진 실리콘산화막(39)이 열산화기술에 따라 게이트전극들(16)을 구성하는 폴리실리콘막(35) 및 텅스텐실리콘막(36)의 측면에 형성된다. 이 열산화동안, 게이트전극구조를 패터닝한 후 형성된 게 이트산화막(34)의 잔막이 산화되어 기판표면에 8㎚두께를 가진 실리콘산화막(40)이 형성된다.
다음, 게이트전극구조가 마스크로 사용되어, 인주입이 20keV의 가속에너지 및 1.8×1013/㎠ 의 주입량으로 실리콘산화막(40)을 통해 실시된다. 또한, 열처리가 질소분위기에서 10초 동안 1000℃의 기판온도에서 실시되어 도 4에서 보여지는 바와 같이 소스/드레인확산영역들을 구성하는 n형저농도확산영역들(19)을 형성한다. 이어서, 실리콘주입이 7keV의 가속에너지 및 2×1013/㎠ 의 주입량으로 실시되고 열처리가 질소분위기에서 10초 동안 950℃의 기판온도에서 실시된다. 이 열처리에 의해 주입된 실리콘은 공홀결함이 잔류되는 n형저농도확산영역들(19)의 응력집중부를 향해 깊게 확산될 수 있다.
본 실시예에 따르면, n형저농도확산영역들(19)을 형성하는 인주입 이후의 열처리 후 실리콘주입 및 주입된 실리콘을 확산시키기 위한 열처리가 실시된다. 따라서, n형저농도확산영역들(19)의 응력집중부들에 잔류되는 공홀들은 주입된 실리콘에 의해 치환되어 대글링본드들의 수를 감소시킨다. 따라서, 공홀결함들에 의한 접합누설전류가 감소될 수 있다.
n형저농도확산영역들(19)을 형성하는 인주입 이후에 인을 확산하기 위한 열처리가 제1실시예와 같은 산화성분위기에서 실행되는 경우, 접합누설전류을 감소시키는 효과는 본 실시예에서 더욱 현저하게 얻어진다.
또한, 본 실시예에서, 질소주입 및 주입된 질소를 확산시키기 위한 열처리가 실리콘주입 및 주입된 실리콘을 확산시키기 위한 열처리를 대신해 실시될 수 있다. 이 경우, 본 실시예의 본래 효과와 비교해 다소 낮은 효과지만 유사한 효과가 얻어질 수 있다. 또한, 본 실시예에서, 실리콘 또는 질소주입 및 주입된 실리콘 또는 질소를 확산시키기 위한 열처리가 도 1f를 참조로 설명된 바와 같이 전계완화층(91)을 형성하기 위한 인주입 후 실시될 수 있다. 이 경우, 본 실시예의 본래 효과와 비교해 다소 낮은 효과이지만 유사한 효과가 또한 얻어질 수 있다.
본 실시예의 반도체장치를 제조하기 위한 방법에 따른 반도체장치가 제조되고 예2로 언급된다. 예2의 반도체장치는 10킬로비트 메모리셀들의 접합누설전류 및 인가전압 사이의 관계에 관해 조사되어 도 5에 보여지는 바와 같은 그래프를 제공한다. 측정은 도 2에 나타나는 측정을 위해 사용되는 조건들과 유사한 조건하에서 실시되었다. 또한, 메모리셀들의 데이터보지시간이 측정되고 누적도수가 이로부터 계산되었다. 이렇게 얻어진 결과들이 도 6에 보여진다. 이 도면에서, 특성곡선들 "a"는 제1실시예와 비교한 비교예에 따른 반도체장치의 특성을 나타내고 특성곡선들 "b"는 예2에 따른 반도체장치의 특성을 나타낸다.
예2의 반도체장치의 접합누설전류가 비교예의 반도체장치의 누설전류의 반으로 감소되는 것을 도 5로부터 알 수 있다. 도 6으로부터 예2의 반도체장치의 데이터보지특성이 비교예 및 예1의 반도체장치와 비교해 향상된 것을 알 수 있다.
도 7은 본 실시예에 따른 반도체장치를 제조하기 위한 방법에서 실리콘주입의 가속에너지를 변화시켜 얻어진 10킬로비트 메모리셀들의 접합누설전류 및 가속에너지 사이의 관계를 보여준다. 비트라인(11)을 통해 인가된 전압이 2V이고, p형 채널층(14)을 포함하는 p형우물층(13)에 인가된 기판전압이 -1V이며, 기판온도가 85℃인 조건하에서 측정이 실시되었다. 가속에너지가 0이 되는 지점은 실리콘주입이 행해지지 않은 경우를 나타낸다.
접합누설전류는 가속에너지가 증가함에 따라 증가하고 주입된 실리콘범위가 확장됨에 따라 증가한다. 특히, 가속에너지가 40keV 정도를 초과하는 경우, 접합누설전류는 도면에서 보여질 수 있는 바와 같이 크게 증가한다. 40keV의 가속에너지로 주입된 실리콘의 범위는 약 100㎚인 n형저농도확산영역들(19)의 두께의 절반(50㎚)에 이른다. 따라서, 실리콘 또는 질소가 n형저농도확산영역들(19)의 두께의 1/2이하의 깊이에 주입되는 가속에너지로 가속되어 접합누설전류를 감소시키는 것이 바람직하다.
도 8은 본 실시예에 따른 반도체장치의 제조방법에서 실리콘주입의 주입량을 변화시켜 얻어진 10킬로비트 메모리셀들의 접합누설전류 및 그 양 사이의 관계를 보여주는 도면이다. 측정은 도 7에 나타내어진 측정의 조건과 유사한 조건하에서 실시되었다. 주입량이 0인 지점은 실리콘주입이 행해지지 않은 경우를 나타낸다.
접합누설전류는 실리콘주입량이 1×1013/㎠을 초과한 이후에 감소되기 시작한다. 또한 그 양이 1×1014/㎠을 초과한 이후에는 접합누설전류는 실리콘이 주입되지 않는 경우보다 크게 증가된다. 따라서, 실리콘주입량의 최적범위는 1×1013/㎠ 내지 1×1014/㎠ 라고 말해질 수 있다.
상기 실시예는 단지 예로써 설명되었기 때문에 본 발명은 상기 실시예들에 제한되지 않고 다양한 변화 또는 변경이 본 발명의 범위로부터 벗어남 없이 이 기술의 숙련자에 의해 쉽게 이루어질 수 있다.
본 발명이 DRAM장치의 제조에 적용되는 경우, DRAM 장치의 메모리셀들의 데이터보지특성이 향상될 것이다. 따라서, 리프레시 싸이클이 연장되어 충전 및 방전에 의해 소비되는 전력이 감소될 수 있다. 그러므로, 본 발명에 따라 제조된 반도체장치는 전력소비를 억제할 수 있다. 그리하여, 본 발명의 특히 바람직한 실시예로 휴대폰 또는 높은 온도에서 작동하는 장치에 사용되는 반도체장치의 제조를 들 수 있다.
Claims (10)
- MOS트랜지스터를 포함하는 반도체장치를 제조하기 위한 방법에 있어서,반도체기판(31)에 도펀트를 주입하고 공홀결함을 함유하는 소스/드레인 확산층을 형성하는 단계; 및산화성가스분위기에서 열처리에 의해, 격자간 실리콘원자를 발생시킴과 동시에 상기 소스/드레인확산층 내의 도펀트를 확산시키는 단계를 순차적으로 가지며,상기 산화성가스분위기에서의 열처리에 의해 발생하는 격자간 실리콘원자에 의해 상기 공홀결함을 소멸시키는 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
- 제1항에 있어서, 상기 열처리는 900 내지 1100℃의 기판온도에서 1 내지 60초의 간격으로 수행되는 방법.
- 제1항에 있어서, 상기 도펀트는 인이고 1×1013 내지 1×1014/㎠의 주입량으로 주입되는 방법.
- 제1항에 있어서, 상기 열처리단계는 상기 열처리단계 이후 상기 반도체기판(31)에 형성된 산화막(40)이 상기 열처리단계 전 상기 산화막(34)의 두께의 1.1 배 내의 두께를 가지는 방법.
- 반도체기판(31)에 도펀트를 주입하는 단계;상기 반도체기판(31)을 열처리 하여 상기 반도체기판(31)에 소스/드레인 확산영역들(19)을 형성하기 위해 상기 도펀트를 확산시키는 단게;상기 소스/드레인확산영역들(19)의 상부에 실리콘 또는 질소를 주입하는 단계;상기 반도체기판(31)을 열처리하여 상기 실리콘 또는 상기 질소를 상기 소스/드레인확산영역들(19)에 확산시키는 단계; 및상기 소스/드레인확산영역들(19)을 구비하는 MOS트랜지스터를 형성하는 단계를 포함하는 반도체장치를 제조하기 위한 방법.
- 제5항에 있어서, 상기 실리콘 또는 질소는 상기 실리콘 또는 질소가 상기 소스/드레인확산영역들(19)의 두께의 절반과 동일한 깊이에 주입되도록 하는 가속에너지로 가속되는 방법.
- 제6항에 있어서, 상기 소스/드레인확산영역들(19)의 상기 두께는 200㎚ 이하인 방법.
- 제5항에 있어서, 상기 도펀트는 인이고 1×1013 내지 1×1014/㎠의 주입량으로 도핑되는 방법.
- 제5항에 있어서, 상기 실리콘 또는 질소는 1×1013 내지 1×1014/㎠의 주입량으로 도핑되는 방법.
- 제5항에 있어서, 상기 도펀트를 확산시키기 위한 상기 열처리단계는 산화성가스분위기에서 수행되는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2004-00015022 | 2004-01-23 | ||
| JP2004015022A JP4870908B2 (ja) | 2004-01-23 | 2004-01-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050076782A KR20050076782A (ko) | 2005-07-27 |
| KR100727010B1 true KR100727010B1 (ko) | 2007-06-14 |
Family
ID=34792421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050006346A KR100727010B1 (ko) | 2004-01-23 | 2005-01-24 | 반도체장치의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7338876B2 (ko) |
| JP (1) | JP4870908B2 (ko) |
| KR (1) | KR100727010B1 (ko) |
| TW (1) | TWI308378B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278641A (ja) * | 2005-03-29 | 2006-10-12 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2008066674A (ja) * | 2006-09-11 | 2008-03-21 | Elpida Memory Inc | 半導体装置 |
| US8338245B2 (en) * | 2006-12-14 | 2012-12-25 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system employing stress-engineered spacers |
| JP2009130167A (ja) * | 2007-11-26 | 2009-06-11 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US9245881B2 (en) | 2009-03-17 | 2016-01-26 | Qualcomm Incorporated | Selective fabrication of high-capacitance insulator for a metal-oxide-metal capacitor |
| JP6659488B2 (ja) * | 2016-07-22 | 2020-03-04 | 株式会社東芝 | 半導体装置、電源回路、コンピュータ、及び半導体装置の製造方法 |
| CN110299360B (zh) * | 2018-03-22 | 2022-04-26 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990085617A (ko) * | 1998-05-20 | 1999-12-15 | 윤종용 | 반도체 장치의 제조 방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3808060A (en) * | 1972-07-05 | 1974-04-30 | Motorola Inc | Method of doping semiconductor substrates |
| US4697332A (en) * | 1984-05-25 | 1987-10-06 | Gould Inc. | Method of making tri-well CMOS by self-aligned process |
| US4927777A (en) * | 1989-01-24 | 1990-05-22 | Harris Corporation | Method of making a MOS transistor |
| JP3212150B2 (ja) | 1992-08-07 | 2001-09-25 | 株式会社日立製作所 | 半導体装置 |
| JP2953897B2 (ja) * | 1992-08-10 | 1999-09-27 | シャープ株式会社 | 半導体装置の製造方法 |
| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| EP0905789A4 (en) * | 1996-06-14 | 1999-08-25 | Mitsubishi Electric Corp | SEMICONDUCTOR COMPONENT HAVING SILICON-ON-INSULATION STRUCTURE AND METHOD OF MANUFACTURING SAME |
| US6037639A (en) * | 1997-06-09 | 2000-03-14 | Micron Technology, Inc. | Fabrication of integrated devices using nitrogen implantation |
| US6372590B1 (en) * | 1997-10-15 | 2002-04-16 | Advanced Micro Devices, Inc. | Method for making transistor having reduced series resistance |
| US6890854B2 (en) * | 2000-11-29 | 2005-05-10 | Chartered Semiconductor Manufacturing, Inc. | Method and apparatus for performing nickel salicidation |
| JP2003017586A (ja) | 2001-06-29 | 2003-01-17 | Hitachi Ltd | 半導体集積回路装置 |
| US6559018B1 (en) * | 2002-01-18 | 2003-05-06 | Taiwan Semiconductor Manufacturing Company | Silicon implant in a salicided cobalt layer to reduce cobalt-silicon agglomeration |
| US6900521B2 (en) * | 2002-06-10 | 2005-05-31 | Micron Technology, Inc. | Vertical transistors and output prediction logic circuits containing same |
| JP4308625B2 (ja) * | 2003-11-07 | 2009-08-05 | パナソニック株式会社 | メモリ混載半導体装置及びその製造方法 |
-
2004
- 2004-01-23 JP JP2004015022A patent/JP4870908B2/ja not_active Expired - Fee Related
-
2005
- 2005-01-21 TW TW094102075A patent/TWI308378B/zh not_active IP Right Cessation
- 2005-01-24 KR KR1020050006346A patent/KR100727010B1/ko not_active IP Right Cessation
- 2005-01-24 US US11/039,857 patent/US7338876B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990085617A (ko) * | 1998-05-20 | 1999-12-15 | 윤종용 | 반도체 장치의 제조 방법 |
Non-Patent Citations (1)
| Title |
|---|
| 한국공개특허공보 특1999-0085617(1999.12.15.공개) |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200529378A (en) | 2005-09-01 |
| US7338876B2 (en) | 2008-03-04 |
| JP4870908B2 (ja) | 2012-02-08 |
| TWI308378B (en) | 2009-04-01 |
| JP2005209890A (ja) | 2005-08-04 |
| US20050164448A1 (en) | 2005-07-28 |
| KR20050076782A (ko) | 2005-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100727010B1 (ko) | 반도체장치의 제조방법 | |
| KR100488546B1 (ko) | 트랜지스터의 제조방법 | |
| JP4257355B2 (ja) | 半導体装置およびその製造方法 | |
| KR100675055B1 (ko) | 저 접합 누설전류를 가지는 반도체 장치의 제조방법 | |
| US20050164438A1 (en) | Method for manufacturing a semiconductor device | |
| US5432105A (en) | Method for fabricating self-aligned polysilicon contacts on FET source/drain areas | |
| US7700431B2 (en) | Method for manufacturing a semiconductor device having polysilicon plugs | |
| KR0172788B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| US6258640B1 (en) | Semiconductor device manufacturing method | |
| JP6003363B2 (ja) | 半導体装置とその製造方法 | |
| US6043544A (en) | Semiconductor gate conductor with a substantially uniform doping profile having minimal susceptibility to dopant penetration into the underlying gate dielectric | |
| US5780336A (en) | Methods of forming integrated circuit memory devices having improved storage electrode contact regions therein | |
| US20060223292A1 (en) | Method of manufacturing semiconductor device | |
| KR20000062635A (ko) | 상보형 금속 산화 반도체 장치용 2중 게이트 구조 제조 방법 | |
| JP4039854B2 (ja) | 半導体装置の製造方法 | |
| KR20130073673A (ko) | 폴리게이트를 갖는 반도체소자 및 그 제조방법 | |
| JP3403312B2 (ja) | 半導体装置およびその製造方法 | |
| KR101082101B1 (ko) | 듀얼 게이트의 게이트 전극 형성방법 | |
| US5989964A (en) | Post-spacer LDD implant for shallow LDD transistor | |
| JP2812217B2 (ja) | 半導体装置の製造方法 | |
| KR100661215B1 (ko) | 반도체 소자 제조방법 | |
| JPS60235437A (ja) | 半導体装置の製造方法 | |
| KR100745930B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100567032B1 (ko) | 이온 주입법을 이용한 소자 분리 방법 | |
| KR0167231B1 (ko) | 반도체장치의 격리방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120521 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130523 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |