KR100661215B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극 내에 확산 방지용 이온을 주입시켜 후속으로 주입되는 LDD 형성용 이온 또는 소스/드레인 형성용 이온의 불필요한 확산을 억제할 수 있는 반도체 소자 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자 제조방법은 반도체 기판 상에 게이트 절연막 형성용 물질을 형성하는 단계;와, 상기 게이트 절연막 형성용 물질을 포함한 기판 전면에 게이트 전극 형성용 도전층을 적층하는 단계;와, 상기 게이트 전극 형성용 도전층을 포함한 기판 전면 상에 확산 방지용 이온을 주입하는 단계;와, 상기 게이트 절연막 형성용 물질 및 게이트 전극 형성용 도전층을 선택적으로 패터닝하여 게이트 절연막 및 게이트 전극을 형성하는 단계;와, 상기 기판 상에 제 2 도전형의 불순물 이온을 주입하여 상기 게이트 전극 좌우의 반도체 기판 내에 저농도 이온 주입 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
게이트 전극, 게이트 절연막, 확산 방지
Description
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
101 : 반도체 기판 102 : 소자 분리막
103 : 게이트 절연막 형성용 물질 104 : 게이트 전극 형성용 도전층
105 : 확산 방지용 이온 영역
본 발명은 반도체 소자 제조방법에 관한 것으로서, 보다 상세하게는 게이트 전극 내에 확산 방지용 이온을 주입시켜 후속으로 주입되는 LDD 형성용 이온 또는 소스/드레인 형성용 이온의 불필요한 확산을 억제할 수 있는 반도체 소자 제조방법에 관한 것이다.
최근, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 크기가 축소되고 반도체소자의 채널 길이 또한 축소되고 있다. 그러나, 반도체소자의 크기가 축소되면서 반도체소자의 원하지 않는 전기적 특성 등이 나타난다.
일 예로, 게이트 절연막의 두께가 얇아짐에 따라 PMOS 폴리 실리콘 재질의 게이트 전극으로부터 보론 도판트(B+)의 확산에 의해 게이트 페너트레이션(penetration)이 발생하여 전계 효과 트랜지스터의 전류 누설(leakage)을 초래한다. 또한, 게이트 산화막의 두께가 30Å 정도에서는 F-N(Fowler Nordheim tunnel)에 의한 전류 누설이 발생하며, 그 이하의 두께에서는 게이트 산화막의 절연 내압 특성 저하로 직접적인 터널 현상 등이 발생한다.
상기 보론 도판트의 확산에 의한 게이트 침투는 산화막 재질의 게이트 절연막에서는 피할 수 없으며, 또한 현재 수준의 반도체 소자에서는 소자 동작의 신뢰성을 저하시키는 등의 치명적인 문제를 유발케 할 수도 있다.
이와 같은 산화막 재질의 게이트 절연막의 단점을 보완하기 위해 최근에는 산질화막 재질의 게이트 절연막을 사용하고 있다. 상기 산질화막 재질의 게이트 절연막의 형성 방법은 실리콘 재질의 반도체 기판 내부에 질소를 주입시키고 급속 열처리 공정(Rapid Thermal Process) 등의 방법을 이용하여 상기 기판을 열처리하여 기판 표면 상에 게이트 절연막을 형성시키는 방법이다.
그러나, 종래 기술에 있어서 질소 이온을 주입하는 방식을 택함에 따라 이온 주입에 의한 기판의 손상을 유발시키고, 질소 주입시 기판 내의 농도를 균일하게 함에 있어 어려움이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 게이트 전극 내에 확산 방지용 이온을 주입시켜 후속으로 주입되는 LDD 형성용 이온 또는 소스/드레인 형성용 이온의 불필요한 확산을 억제할 수 있는 반도체 소자 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판 상에 게이트 절연막 형성용 물질을 형성하는 단계;와, 상기 게이트 절연막 형성용 물질을 포함한 기판 전면에 게이트 전극 형성용 도전층을 적층하는 단계;와, 상기 게이트 전극 형성용 도전층을 포함한 기판 전면 상에 확산 방지용 이온을 주입하는 단계;와, 상기 게이트 절연막 형성용 물질 및 게이트 전극 형성용 도전층을 선택적으로 패터닝하여 게이트 절연막 및 게이트 전극을 형성하는 단계;와, 상기 기판 상에 제 2 도전형의 불순물 이온을 주입하여 상기 게이트 전극 좌우의 반도체 기판 내에 저농도 이온 주입 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 저농도 이온 주입 영역을 형성한 후에, 상기 기판에 대해 열처리 공정을 진행하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 1 도전형의 불순물 이온은 n형 불순물 이온이고, 제 2 도전형의 불순물 이온은 p형 불순물 이온일 수 있다.
바람직하게는, 상기 확산 방지용 이온은 상기 게이트 전극 형성용 도전층 내에 주입되어 도전층의 원자 격자 사이의 침입형 사이트(Interstitial site)에 위치할 수 있다.
바람직하게는, 상기 게이트 전극 형성용 도전층의 두께는 1500∼3000Å 일 수 있다.
바람직하게는, 상기 확산 방지용 이온은 탄소(C) 이온일 수 있다.
바람직하게는, 상기 제 2 도전형의 불순물 이온은 붕소(B) 이온일 수 있다.
바람직하게는, 상기 확산 방지용 이온은 3∼20KeV의 에너지로 5E13∼1E15 ions/cm2 의 농도로 기판 전면 상에 주입할 수 있다.
바람직하게는, 상기 확산 방지용 이온은 상기 게이트 전극 형성용 도전층의 원자 크기보다는 크고 상기 제 2 도전형의 불순물 이온의 크기에 상응한다.
바람직하게는, 상기 제 2 도전형의 불순물 이온은 10∼30KeV의 에너지로 1E14∼1E15 ions/cm2 의 농도로 기판 전면 상에 주입할 수 있다.
바람직하게는, 상기 게이트 전극 형성용 도전층의 재질은 실리콘일 수 있다.
바람직하게는, 상기 기판의 열처리 공정은 불활성 가스 분위기 하에서 800∼1000℃의 온도와 10∼20초의 공정 시간을 적용하여 수행할 수 있다.
본 발명의 특징에 따르면, 게이트 전극 형성용 물질층을 기판 전면 상에 증 착한 다음, 게이트 전극으로의 패터닝을 수행하기 전에 상기 게이트 전극 형성용 물질층 전면 상에 확산 방지용 이온을 주입시켜 기판의 실리콘 격자 내의 침입형 사이트(Interstitial site)에 위치시킴으로써 후속의 공정을 통해 주입되는 LDD 형성용 이온 또는 소스/드레인 형성용 이온이 트랜지스터의 채널 영역 및 기타 영역으로 확산되는 것을 방지할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자 제조방법을 상세히 설명하기로 한다. 도 1a 내지 1d는 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(101)에 대해 액티브 영역을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(101)의 필드 영역에 소자분리막(102)을 형성한다. 여기서, 상기 반도체 기판(101)으로는 제 1 도전형 단결정 실리콘 기판(101)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 n형인 경우를 기준으로 설명하기로 한다.
상기 소자분리막(102)의 형성이 완료되고 나면, 상기 반도체 기판(101)의 액티브 영역 상에 게이트 절연막 형성용 물질층(103)을 열산화 공정으로 성장시킨다. 이후, 도면에 도시되지 않았지만 채널 영역의 문턱 전압을 원하는 값으로 조정하기 위해 예를 들어, BF2 이온을 반도체 기판(101)의 표면 근처에 이온 주입한다.
이어서, 상기 게이트 절연막 형성용 물질층(103) 상에 게이트 전극 형성용 도전층(104)을 적층한다. 상기 게이트 전극 형성용 도전층(104)은 저압 화학기상증착 공정 등을 통하여 적층할 수 있으며 바람직한 두께로는 1500∼3000Å 정도이다. 또한, 상기 도전층(104)으로는 고농도의 다결정실리콘층만으로 구성되거나 그 위의 실리사이드층과 함께 구성될 수 있다.
도 1b를 참조하면, 확산 방지용 이온 주입 공정을 실시한다. 즉, 확산 방지용 이온 예를 들어, 탄소(C) 이온을 상기 도전층을 포함한 기판(101) 전면을 대상으로 3∼20KeV의 에너지와 5E13∼1E15 ions/cm2
의 농도로 주입하여 확산 방지용 이온 주입 영역(105)을 형성한다. 이어, 상기 기판에 대하여 열처리 공정을 진행한다. 상기 열처리 공정은 상기 확산 방지용 이온 주입 영역(105)을 활성화하기 위한 목적으로서, 구체적으로 급속 열처리 공정을 적용하여 질소와 같은 불활성 가스 분위기 하에서 800∼1000℃의 온도와 10∼20초의 공정 시간으로 진행한다.
한편, 상기 확산 방지용 이온 주입 영역(105)에 주입된 확산 방지용 이온은 다음과 같은 역할을 수행한다.
주입된 확산 방지용 이온 예를 들어, 탄소(C) 이온은 도전층 즉, 다결정실리콘의 실리콘 격자 내의 침입형 사이트(Interstitial site)에 위치하여 고정된다. 상기 확산 방지용 이온이 실리콘 격자 내의 침입형 사이트에 고정됨에 따라 후속으로 주입되는 LDD 구조 형성용 이온 즉, 제 2 도전형의 p형 불순물 이온 예를 들어, 붕소(B) 이온의 확산이 방지되는 효과를 얻을 수 있다. 상기 실리콘 격자 내의 침입형 사이트는 실리콘 원자들 사이에 실리콘 원자보다 크기가 작은 공간으로서 실리콘 원자보다 작은 원자들이 실리콘 격자 내에 주입되면 상기 침입형 사이트를 따라 확산되는 특성이 있다. 따라서, 상기 붕소 원자와 비슷한 크기를 갖는 확산 방지용 이온 예를 들어, 탄소 이온을 미리 실리콘 격자 내에 주입하여 실리콘 격자 내의 침입형 사이트에 고정 상태에서 붕소 이온을 주입하게 되면 붕소 이온이 확산되는 경로의 확보 즉, 침입형 사이트의 확보가 제한받게 되어 후속의 공정으로 주입되는 붕소 이온이 채널 영역 또는 기타 영역으로 확산되는 것을 방지할 수 있게 된다.
LDD 구조 형성용 이온 주입 전에 확산 방지용 이온이 주입됨에 따라 상기 LDD 구조 형성용 이온의 이동성을 제약시켜 LDD 구조 및 소스/드레인 영역의 미세 프로파일을 구현할 수 있게 된다.
상기 확산 방지용 이온 주입 공정이 완료되면 도 1c에 도시한 바와 같이, 통상의 포토리소그래피 공정을 이용하여 상기 게이트 전극이 형성될 영역의 상기 도전층(104) 상에 게이트 전극의 패턴에 해당하는 식각 마스크용 감광막(도시하지 않음)의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 도전층 및 그 아래의 게이트 절연막 형성용 물질층(103)을 남기고 나머지 영역의 상기 도전층 및 게이트 절연막 형성용 물질층(103)을 그 아래의 반도체 기판(101)의 액티브 영역이 노출될 때까지 식각한다. 이에 따라, 게이트 전극(104a) 및 게이트 절연막(103a)의 패턴이 상기 액티브 영역의 일부분 상에 형성된다.
게이트 전극(104a) 및 게이트 절연막(103a)의 패터닝이 완료되면 도 1d에 도시한 바와 같이, 기판(101) 전면에 제 2 도전형인 p형의 불순물 이온을 저농도(n-)로 이온 주입시켜 상기 게이트 전극(104) 좌우 영역의 반도체 기판(101) 벌크에 저농도 이온 주입 영역(106)을 형성시킨다. 상기 저농도 이온 주입 영역(106)은 후속의 기판(101) 열처리 공정에 의해 활성화되어 엘디디(LDD, Lightly Doped Drain) 영역으로 전환된다. 여기서, 상기 제 2 도전형의 불순물 이온으로는 붕소(B) 이온이 사용될 수 있으며, 상기 붕소 이온이 사용될 경우에는 10∼30KeV의 에너지와 1E14∼1E15 ions/cm2 의 농도로 기판 내에 주입된다. 이어, 상기 기판에 대하여 열처리 공정을 진행한다. 상기 열처리 공정은 상기 저농도 이온 주입 영역의 활성화를 통한 LDD 구조의 형성이 목적으로서, 구체적으로 급속 열처리 공정을 적용하여 질소와 같은 불활성 가스 분위기 하에서 900∼1050℃의 온도와 10∼20초의 공정 시간으로 진행한다.
이상의 제조 과정을 통해 본 발명의 반도체 소자 제조방법은 완료된다. 이후, 도면에 도시하지 않았지만 소스/드레인 영역 형성, 실리사이드 형성 등의 후속 반도체 소자 단위 공정을 적용하여 트랜지스터의 완성 등을 기할 수 있음은 물론이다.
따라서, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형 실시가 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
본 발명에 따른 반도체 소자 제조방법은 다음과 같은 효과가 있다.
게이트 전극 형성용 물질층을 기판 전면 상에 증착한 다음, 게이트 전극으로의 패터닝을 수행하기 전에 상기 게이트 전극 형성용 물질층 전면 상에 확산 방지용 이온을 주입시켜 기판의 실리콘 격자 내의 침입형 사이트(Interstitial site)에 위치시킴으로써 후속의 공정을 통해 주입되는 LDD 형성용 이온 또는 소스/드레인 형성용 이온이 트랜지스터의 채널 영역 및 기타 영역으로 확산되는 것을 방지할 수 있게 되어, 반도체 소자의 전기적 특성을 담보할 수 있게 된다.
Claims (12)
- 제 1 도전형의 반도체 기판 상에 게이트 절연막 형성용 물질을 형성하는 단계;상기 게이트 절연막 형성용 물질을 포함한 기판 전면에 게이트 전극 형성용 도전층을 적층하는 단계;상기 게이트 전극 형성용 도전층을 포함한 기판 전면 상에 확산 방지용 이온인 탄소(C) 이온을 주입하여 상기 도전층의 원자 격자 사이의 침입형 사이트(Interstitial site)에 위치시키는 단계;상기 게이트 절연막 형성용 물질 및 게이트 전극 형성용 도전층을 선택적으로 패터닝하여 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 기판 상에 제 2 도전형의 불순물 이온을 주입하여 상기 게이트 전극 좌우의 반도체 기판 내에 저농도 이온 주입 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 저농도 이온 주입 영역을 형성한 후에, 상기 기판에 대해 열처리 공정을 진행하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형의 불순물 이온은 n형 불순물 이온이고, 제 2 도전형의 불순물 이온은 p형 불순물 이온인 것을 특징으로 하는 반도체 소자 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 게이트 전극 형성용 도전층의 두께는 1500∼3000Å 인 것을 특징으로 하는 반도체 소자 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 제 2 도전형의 불순물 이온은 붕소(B) 이온인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 확산 방지용 이온은 3∼20KeV의 에너지로 5E13∼1E15 ions/cm2 의 농도로 기판 전면 상에 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 확산 방지용 이온은 상기 게이트 전극 형성용 도전층의 원자 크기보다는 크고 상기 제 2 도전형의 불순물 이온의 크기에 상응하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 제 2 도전형의 불순물 이온은 10∼30KeV의 에너지로 1E14∼1E15 ions/cm2 의 농도로 기판 전면 상에 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극 형성용 도전층의 재질은 실리콘인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 2 항에 있어서, 상기 기판의 열처리 공정은 불활성 가스 분위기 하에서 800∼1000℃의 온도와 10∼20초의 공정 시간을 적용하여 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
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