KR101068135B1 - 반도체소자의 제조방법 - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은 반도체소자의 제조방법에 관해 개시한 것으로서, 소자분리막이 구비된 실리콘기판을 제공하는 단계와, 기판에 제 1이온주입을 실시하여 상기 기판의 소정깊이에 비정질 상태의 SixGey막을 형성하는 단계와, SixGey막을 포함한 기판에 제 2이온주입을 실시하여 웰을 형성하는 단계와, 웰을 포함한 기판에 열처리를 진행하여 상기 비정질 상태의 SixGey막을 결정화하는 동시에 상기 결정화된 SixGey막 위에 스트레인드 채널이 형성되는 단계와, 열처리가 완료된 기판에 각각의 게이트절연막 및 게이트전극을 형성하는 단계와, 게이트전극의 양측 하부기판에 엘디디 및 소오스/드레인을 차례로 형성하는 단계와, 상기 결과의 기판 위에 층간절연막을 형성하는 단계와, 층간절연막을 식각하여 상기 소오스/드레인을 노출시키는 콘택을 형성하는 단계와, 콘택을 매립시키는 플러그를 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1f는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.
본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 SSRW(Super Steep Retro-graded Well)구조 및 스트레인드채널(strainted channel)구조를 적용하여 캐리어(carrier)의 이동도를 향상시킴으로써, 쇼트채널효과(Short Channel Effect), 역쇼트채널효과(Reverse Short Channel Effect) 및 채널 누설전류(channel leakage current)를 방지하는 반도체소자의 제조방법에 관한 것이다.
도 1a 내지 도 1f는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 제조방법은, 도 1a에 도시된 바와 같이, 반도체기판에 공지의 STI(STI)공정을 진행하여 소자분리막(5)을 형성한 다음, 소정의 마스크(30)을 마스크로 이온주입을 실시하여 웰(3)을 형성한다. 이때, 상기 소자분리막 형성공정과 웰 형성공정은 공정순서를 바꾸어 진행해도 무관하다.
이어, 도 1b에 도시된 바와 같이, 상기 웰(3)을 포함한 기판 전면에 실리콘산화막(7)을 형성하고 나서, 상기 웰(3) 표면에 위치하는 채널영역에 채널 문턱 전압 조절용 이온(미도시)을 주입하여 웰(3)의 표면 농도를 조절한다. 이때, 상기 채널 문턱전압 조절 이온주입 공정은 이 후의 공정에서 형성될 소오스/드레인에 이온주입이 제대로 실시되지 않아 발생되는 데미지(damage)를 줄이는 역할을 한다. 그런 다음, 상기 실리콘산화막(7) 위에 게이트전극 형성용 제 1다결정 실리콘막(9)을 증착한다.
이 후, 도 1c에 도시된 바와 같이, 상기 제 1다결정실리콘막 및 실리콘 산화막을 선택 식각하여 각각의 게이트절연막(8) 및 게이트전극(10)을 형성한다.
그런 다음, 도 1d에 도시된 바와 같이, 상기 게이트전극(10)을 마스크로 하여 상기 기판 전면에 이온주입을 저농도로 실시하여 제 1불순물영역(13)을 형성한다.
이후, 도 1e에 도시된 바와 같이, 상기 게이트전극(10) 측벽에 절연 스페이서(15)를 형성하고 나서, 상기 절연 스페이서(15)를 포함한 게이트전극(10)을 마스크로 하여 상기 기판 전면에 이온주입을 고농도로 실시하여 소오스/드레인(source/drain)인 제 2불순물영역(17)을 형성한다. 이때, 절연 스페이서(15) 하부의 기판에는 저농도의 제 1불순물영역인 엘디디(Lightly Doped Drain)가 된다.
이어서, 도 1f에 도시된 바와 같이, 상기 결과물 전면에 층간절연막(19)을 형성한 후, 상기 층간절연막을 식각하여 상기 제 2불순물영역(17)을 노출시키는 콘택(20)을 형성한다. 그런 다음, 상기 콘택(20)을 포함한 기판 전면에 제 2다결정 실리콘막(미도시)을 증착하고 나서, 상기 제 2다결정 실리콘막을 화학적 기계적 연마(Chemical Mechanical Polishing)하여 콘택(20)을 매립시키는 플러그(22)를 형성한다.
그러나, 종래의 기술에서는 문턱전압 조절용도로 주입된 도판트들이 이후의 열공정 및 옥시데이션 공정에 의해 프로파일(profile)이 샬로우(shallow)하지 못하고, 또한 도판트들이 원하지 않게 국부적으로 재분포를 이루어 미세소자에서 쇼트채널현상 및 역채널현상이 발생하였다. 이러한 도판트의 재분포 및 과도한 확산은, 특히 A부분에서 발생되어 문제를 일으키는데, 이는 반도체소자가 고집적화됨에 따라 문턱전압이 갑자기 낮아지거나(쇼트채널현상) 커지는 현상(역쇼트채널현상) 등 원치않는 소자특성을 유발하는 원인이 된다.
따라서, 이러한 원치 않는 소자특성을 방지하기 위해, 기존의 방법으로 엘디디 형성을 위한 이온주입을 실시한 후 할로이온주입을 실시하지만, 기본적으로 웰 형성 도판트의 재분포가 쇼트채널현상 및 역쇼트채널현상의 큰 원인 중 하나이므로 궁극적으로는 해결되지 못하고 있다. 이때, 반도체소자를 형성하고 나서, 전기적으로 소자특성을 측정하면 순수한 실리콘반도체는 화합물반도체에 비해 동작속도가 저하되는 문제점이 있다.
상기 문제점을 해결하고자, 본 발명의 목적은 웰형성 도판트의 과도한 확산을 방지함으로써, 미세소자의 안정적인 소자특성을 확보할 수 있는 반도체소자의 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 제조방법은 소자분리막이 구비된 실리콘기판을 제공하는 단계와, 기판에 Ge+이온주입을 실시하여 상기 기판의 소정깊이에 비정질 상태의 SixGey막을 형성하는 단계와, SixGey막을 포함한 기판에 이온주입을 실시하여 웰을 형성하는 단계와, 웰을 포함한 기판에 열처리를 진행하여 상기 비정질 상태의 SixGey막을 결정화하는 동시에 상기 결정화된 SixGey막 위에 스트레인드 채널이 형성되는 단계와, 열처리가 완료된 기판에 각각의 게이트절연막 및 게이트전극을 형성하는 단계와, 게이트전극의 양측 하부기판에 엘디디 및 소오스/드레인을 차례로 형성하는 단계와, 상기 결과의 기판 위에 층간절연막을 형성하는 단계와, 층간절연막을 식각하여 상기 소오스/드레인을 노출시키는 콘택을 형성하는 단계와, 콘택을 매립시키는 플러그를 형성하는 단계를 포함한 것을 특징으로 한다.
상기 Ge+이온주입공정은 이온도우즈를 1E14∼5E16 atom/㎠로, 이온주입 에너지를 10KeV∼1MeV로 실시하는 것이 바람직하다.
삭제
상기 비정질 상태의 SixGey막은 상기 기판 표면으로부터 100∼1000Å 깊이에 300∼10000Å 두께로 형성하는 것이 바람직하다.
상기 열처리 공정은 100% N2분위기에서, 500∼700℃ 온도에서 3∼9시간동안 실시하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2h는 MOSFET를 일예로 하여 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 2a에 도시된 바와 같이, 반도체기판(100)의 소자 격리영역(미도시)에 트렌치(trench)(미도시)를 형성하고 트렌치를 매립시키는 소자격리막(104)을 형성한다.
이어, 도 2b에 도시된 바와 같이, 상기 소자격리막(104)을 포함한 기판의 웰형성영역(미도시) 및 채널형성지역(미도시)에 선택적으로 GeH가스 주입(140)을 실시한다. 이때, 상기 GeH가스는 Ge+이온으로 분해되고 기판 표면으로부터 100∼1000Å 깊이 아래에 주입되면서 실리콘성분과 반응함으로서, 300∼10000Å 두께의 SixGey 비정질막(108)을 형성한다. 이때, 상기 Ge+이온주입 공정은 이온도우즈를 1E14∼5E16 atom/㎠로 하고, 이온주입 에너지를 10KeV∼1MeV로 실시한다.
그런 다음, 도 2c에 도시된 바와같이, 상기 SixGey막(108)을 포함한 기판에 N2가스주입(142)을 실시함으로서, 상기 SixGey막(108)에 주입된 질소이온에 의해 이후에 진행되는 열처리 공정에서 웰 형성을 위한 도판트들이 과도하게 확산되는 것이 방지된다. 즉, 상기 질소이온은 As 또는 B의 확산을 억제하는 효과를 가진다.
한편, 도 2b 및 도 2c에서 미설명된 도면부호 106은 기판의 SixGey막(106) 상부의 채널영역에 해당된다.
이후, 도 2d에 도시된 바와 같이, 상기 구조 전면에 감광막을 도포하고 노광 및 현상하여 웰형성영역을 노출시키는 감광막 패턴(130)을 형성하고 나서, 상기 감광막패턴(130)을 마스크로 기판 전면에 이온주입을 실시하여 웰(102)을 형성한다. 이때, 상기 웰형성을 위한 이온들의 프로파일이 기존의 것에 비해 샬로우해짐에 따라, 채널링을 피하기 위해 이온주입장치에서 틸트 및 트위스트를 실시하지 않아도 된다.
이어, 도 2e에 도시된 바와 같이, 상기 웰(102)을 포함한 기판에 저온의 열처리(150)를 실시함으로서, 상기 도판트의 확산은 거의 일어나지 않고 비정질층이 결정화될 때 웰형성을 위하여 주입된 도판트들은 활성화되어 전기적인 특성을 가진다. 이때, 상기 열처리(150) 공정은 100% N2분위기에서 진행하며, 500∼700℃ 온도에서 3∼9시간동안 실시한다.
한편, 상기 열처리를 실시하는 이유는 Ge+이온주입으로 인해 형성된 SixGey막이 완전한 결정구조를 갖도록 하기 위함이며, 또한 비교적 Ge+이온이 덜 밀집된 비정질화된 채널영역의 실리콘기판이 SixGey막의 격자로부터 영향을 받아 스트레인드 실리콘 채널의 결정구조를 이루게 하기 위함이다.
여기서, 상기 열처리(150)은 100% N2분위기에서 진행시켜 O2가스가 존재하지 않도록 한다. 왜냐하면, 실리콘이 비정질화된 상태에서 열처리를 실시하면 실리콘 이 변태적으로 실리콘산화막을 형성하여 OED(Oxidation Enhanced Duffusion)현상 및 소오스/드레인 형성영역 내로 산소가 침투하여 결함을 유발할 가능성이 있기 때문이다.
그런 다음, 상기 열처리가 완료된 기판에 세정공정(미도시)을 실시하여 기판 표면에 생성된 자연산화막을 제거함으로서, 기판 표면에 결함이나 오염이 없는 상태로 만든다.
이 후, 도 2f에 도시된 바와 같이, 상기 세정공정이 완료된 기판에 실리콘산화막(110) 및 제 1다결정 실리콘막(112)을 차례로 형성한다.
이어, 도 2g에 도시된 바와 같이, 상기 막들을 선택적으로 식각하여 각각의 게이트산화막(111) 및 게이트전극(113)을 형성한다. 그런 다음, 상기 게이트전극(113)을 마스크로 하여 상기 기판 전면에 이온주입을 저농도로 실시하여 제 1불순물영역(115)을 형성한다.
이후, 상기 게이트전극(113)의 양측면에 절연 스페이서(117)를 형성하고 나서, 상기 절연 스페이서(117)를 포함한 게이트전극(113) 구조를 마스크로 하여 상기 기판 전면에 이온주입을 고농도로 실시하여 소오스/드레인인 제 2불순물영역(119)을 형성한다. 이때, 절연 스페이서(117) 하부의 기판에는 저농도의 제 1불순물영역이 엘디디가 된다.
이어서, 도 2h에 도시된 바와 같이, 상기 결과물 전면에 층간절연막(114)을 형성한 후, 상기 층간절연막을 식각하여 상기 제 2불순물영역(119)을 노출시키는 각각의 콘택(115)을 형성한다.
그런 다음, 상기 콘택(115)을 포함한 기판 전면에 제 2다결정 실리콘막(미도시)을 증착하고 나서, 상기 제 2다결정 실리콘막을 화학적 기계적 연마하여 콘택(115)을 매립시키는 플러그(116)를 형성한다.
기존의 채널(A부분)은 벌크 실리콘(bulk silicon)과 동일한 격자구조를 가진 반면, 본 발명의 채널은 하부의 SixGey막의 영향을 받아 스트레스가 걸려있으므로, 이에 따라 캐리어의 이동도가 향상된다.
또한, 채널에 질소가 존재함과 저온 열처리를 실시하여서 웰형성을 위한 도판트들이 열공정에 의해 확산되는 정도가 기존의 방법에 의해 형성된 웰 도판트의 움직임보다 둔감하게 되어 SSRW구조를 구현할 수 있다. 따라서, 미세소자의 소자특성 구현에 유리하다.
한편, 본 발명은 MOSFET를 예를들어 설명하였지만, 실리콘 반도체를 이용하는 모든 소자에서도 적용가능하다.
이상에서와 같이, 본 발명은 기판의 웰형성영역에 이온주입을 실시하여 비정질화시키고, 이온주입 공정을 실시하여 웰을 형성하고, 열처리를 실시하여 결정화시켜 웰 구조를 SSRW로 형성함으로써, 실리콘의 비정질층이 하부 실리콘기판의 결정을 따라서 고상성장되므로 무결점의 샬로우한 웰 구조를 형성할 수 있다. 이로써, 쇼트채널효과, 역쇼트채널효과 및 채널 누설전류 증의 원치않는 소자특성을 개선시킬 수 있다.
또한, 본 발명은 스트레인드 채널을 형성함으로써, 캐리어의 이동도가 향상 되어 소자의 응답속도를 빠르게 할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (8)
- 소자분리막이 구비된 실리콘기판을 제공하는 단계와,상기 실리콘기판에 Ge+이온주입을 실시하여 상기 실리콘기판의 표면으로부터 일정 깊이 아래에 비정질 상태의 SixGey막을 형성하는 단계와,상기 SixGey막을 포함한 상기 실리콘기판에 이온주입을 실시하여 웰을 형성하는 단계와,100% N2 분위기에서 열처리를 진행하여 상기 비정질 상태의 SixGey막을 결정화하는 동시에 상기 결정화된 SixGey막 위의 상기 실리콘기판에 스트레인드 채널을 형성하는 단계와,상기 실리콘기판 상에 게이트절연막을 개재하여 게이트전극을 형성하는 단계와,상기 게이트전극의 양측 상기 실리콘기판에 엘디디 및 소오스/드레인을 차례로 형성하는 단계와,상기 게이트전극, 엘디디 및 소오스/드레인을 포함한 전면에 층간절연막을 형성하는 단계와,상기 층간절연막을 식각하여 상기 소오스/드레인을 노출시키는 콘택을 형성하는 단계와,상기 콘택을 매립시키는 플러그를 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 제조방법.
- 삭제
- 제1항에 있어서, 상기 Ge+이온주입을 실시한 후에 N2 가스를 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 Ge+이온주입 공정은 이온도우즈를 1E14∼5E16 atom/㎠로, 이온주입 에너지를 10KeV∼1MeV로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 비정질 상태의 SixGey막은 상기 실리콘기판의 표면으로부터 100∼1000Å 깊이에 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 비정질 상태의 SixGey막은 300∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 열처리 공정은 500∼700℃ 온도에서 3∼9시간동안 실시하는 특징으로 하는 반도체소자의 제조방법.
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| CN106952820A (zh) * | 2016-01-06 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980702309A (ko) * | 1995-12-15 | 1998-07-15 | 요트. 게. 아.롤페즈 | SiGe 층을 포함하는 반도체 전계 효과 디바이스 |
| KR20010028838A (ko) * | 1999-09-27 | 2001-04-06 | 윤종용 | ＳｉＧｅ 채널의 모스 트랜지스터 및 그 제조 방법 |
| KR20020002815A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 에스오아이 소자의 제조방법 |
| KR20030072670A (ko) * | 2002-03-06 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
2003
- 2003-11-21 KR KR1020030082879A patent/KR101068135B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980702309A (ko) * | 1995-12-15 | 1998-07-15 | 요트. 게. 아.롤페즈 | SiGe 층을 포함하는 반도체 전계 효과 디바이스 |
| KR20010028838A (ko) * | 1999-09-27 | 2001-04-06 | 윤종용 | ＳｉＧｅ 채널의 모스 트랜지스터 및 그 제조 방법 |
| KR20020002815A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 에스오아이 소자의 제조방법 |
| KR20030072670A (ko) * | 2002-03-06 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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