KR20030072670A - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR20030072670A KR20030072670A KR1020020011813A KR20020011813A KR20030072670A KR 20030072670 A KR20030072670 A KR 20030072670A KR 1020020011813 A KR1020020011813 A KR 1020020011813A KR 20020011813 A KR20020011813 A KR 20020011813A KR 20030072670 A KR20030072670 A KR 20030072670A
- Authority
- KR
- South Korea
- Prior art keywords
- ion implantation
- forming
- semiconductor substrate
- heat treatment
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims abstract description 9
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 54
- 238000010438 heat treatment Methods 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 125000005843 halogen group Chemical group 0.000 claims description 5
- 125000004429 atom Chemical group 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 abstract description 6
- 125000001475 halogen functional group Chemical group 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910008310 Si—Ge Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- -1 LDD ions Chemical class 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- LIQLLTGUOSHGKY-UHFFFAOYSA-N [B].[F] Chemical compound [B].[F] LIQLLTGUOSHGKY-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 125000000129 anionic group Chemical group 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- QYHNIMDZIYANJH-UHFFFAOYSA-N diindium Chemical compound [In]#[In] QYHNIMDZIYANJH-UHFFFAOYSA-N 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판내에 웰영역을 형성하는 단계; 상기 반도체기판의 웰영역내에 서로 다른 깊이를 가진 제1 및 제2 Ge 이온주입층을 형성하는 단계; 상기 반도체기판상에 게이트구조를 형성하는 단계; 상기 게이트 구조양측아래의 반도체기판내에 LDD이온 주입층과 할로이온주입층을 형성하는 단계; 상기 게이트 구조양측면에 스페이서를 형성한후 그 스페이서양측 아래의 반도체기판내에 소오스 /드레인을 형성하는 단계; 및 상기 소오스/드레인 및 게이트구조표면에 금속실리 사이드막을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 게이트층의 실리사이드 형성문제를 최소화시켜 소자의 전기적 특성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
종래기술에 따른 반도체소자의 제조방법을 도 1 내지 도 6을 참조하여 설명하면 다음과 같다.
도 1 내지 도 6은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 먼저 소자가 형성될 지역을 확보하고자 반도체기판(11)내에 미리 소자분리영역과 소자영역을 분리하는 트렌치소자분리막(13)을 형성한다.
그다음, 도 2에 도시된 바와같이, 소자가 형성되지 않을 지역을 감광막(15)으로 덮은 상태에서 상기 소자형성지역의 반도체기판(11)내에 이온주입을 실시하여 웰(17)을 형성한후 감광막(15)을 제거한다.
이어서, 도 3에 도시된 바와같이, 상기 반도체기판(11)상에 게이트산화층과 폴리실리콘 또는 실리콘게르마늄층을 순차적으로 적층한후 이들을 게이트마스크(마스크)를 이용하여 선택적으로 제거하여 게이트산화막(19)과 게이트전극(21)을 형성한다.
그다음, 도 4에 도시된 바와같이, 상기 게이트전극(21) 양측아래의 반도체기판(11)내에 LDD이온주입층과 할로(halo)이온주입층을 형성하기 위한 이온주입을 순차적으로 진행하여 LDD이온주입층(23)과 할로이온주입층(25)을 형성한다.
이어서, 도 5에 도시된 바와같이, 상기 게이트전극(21)과 게이트산화막(19)측면에 버퍼산화층(27)을 형성한후 그 위에 절연막스페이서(29)를 형성한다.
이어서, 도 5에 도시된 바와같이, 상기 절연막스페이서(29)양측아래의 반도체기판(11)내에 소오스/드레인 형성용 불순물을 주입하여 소오스/드레인(31)을 형성한다.
그다음, 도 6에 도시된 바와같이, 상기 전체 구조의 상면에 코발트를 증착한후 이를 1차 및 2차 열처리공정을 진행하여 상기 게이트전극(21)과 소오스 /드레인(31)표면에 실리사이드막(33)을 형성한다.
그러나, 상기와 같은 종래기술에 의하면, 도 2에서와 같이 웰 형성은 보통 3가지 및 4가지의 이온주입 공정과 이후 열처리 공정을 진행하는데, 이렇게 형성된 웰은 특정 위치의 농도가 높게 구현되기에 보통 "리드로그레이드 웰"이라고 부른다. 이때, 표면에는 소자의 문턱전압을 조절하는 이온주입공정을 진행하여 표면의 농도를 유지하게 된다.
그러나, 표면 농도를 조절하는데 사용하는 도펀트는 보론 또는 아세닉으로 웰을 형성하기 위한 열처리후에는 많은 부분의 도펀트양이 표면에 집중되어 보다 작은 소자 구현시에 숏채널효과와 같이 파생적으로 발생하는 문제점에 취약한 구조를 같게 된다.
따라서, 이를 해결하기 위해 표면의 농도를 낮추며 기존의 소자특성을 개선시킬 수 있는 방법이 필요한데, 현재는 보론 대신 인듐을, 아세닉대신 안티몬 등의 좀더 무거운 질량(high mass) 및 낮은 확산률을 갖는 소스로 대체하는 방법이 제안되었었다.
그러나, 이들 소스는 장비사용시 다른 도펀트들과의 오염문제가 제기되기에 이를 해결하는 추가적인 세정공정 또는 단독 장비를 사용해야 하며, 특히 인듐의 경우 높은 활성화에너지를 갖기에 도핑효율이 기존 도펀트들에 비해 매우 떨어지는 문제점을 갖고 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 기존의 웰구조인 리트로그레이드 웰구조를 채널프로파일(channel)을 변경 시켜 급격히 경사진 리트로그레이드웰(retrograde well)구조로 변경시키므로써 소자 성능을 개선시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은, 기존의 웰구조에 추가로 서로 다른 깊이의 에너지로 Ge 이온주입을 실시하므로써 Si 계열부분과 Si-Ge 계열부분의 격자의 스트레인이 발생하여 채널이 형성되는 캐리어의 이동도(mobility)의 증가를 유도할 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1 내지 도 6은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
도 7 내지 도 13은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
41 : 반도체기판43 : 트렌치소자분리막
45 : 감광막47 : 웰영역
49 : 제1Ge 이온주입층51 : 제2Ge 이온주입층
53 : 게이트산화막55 : 게이트전극
57 : LDD 이온주입층59 : 할로이온주입층
61 : 버퍼산화막63 : 절연막스페이서
65 : 소오스/드레인67 : 금속실리사이드막
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체 기판내에 웰영역을 형성하는 단계; 상기 반도체기판의 웰영역내에 서로 다른 깊이를 가진 제1 및 제2 Ge 이온주입층을 형성하는 단계; 상기 반도체기판상에 게이트구조를 형성하는 단계; 상기 게이트구조양측아래의 반도체기판내에 LDD이온 주입층과 할로이온주입층을 형성하는 단계; 상기 게이트구조양측면에 스페이서를 형성한후 그 스페이서양측아래의 반도체기판내에 소오스/드레인을 형성하는 단계; 및상기 소오스/드레인 및 게이트구조표면에 금속실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 7 내지 도 13은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 7에 도시된 바와같이, 먼저 먼저 소자가 형성될 지역을 확보하고자 반도체기판(41)내에 미리 소자분리영역과 소자영역을 분리하는 트렌치소자분리막(43)을 형성한다. 이때, 상기 트렌치소자 분리막(43)을 형성하기 위해 버즈빅(bird's beak)이 거의 없이 소자의 고집적화에 따라 소자간에 전기적으로 분리시키는 영역을 축소시킬 수 있는 STI 공정기술을 적용한다.
이어서, 웰 형성을 위한 이온주입 공정 진행전 산화공정을 진행하여 표면의 성장된 막을 이온주입후 열처리에 따라 발생하는 이온들의 증발을 막는데 사용한다. 이때, 산화공정은 퍼니스 장비 또는 RTP (rapid thermal processing)장비를 이용한다. 또한, 산화공정후 산화막의 두께는 50 내지 150 Å 범위의 두께가 되도록 한다.
그다음, 도 8에 도시된 바와같이, 소자가 형성되지 않을 지역에 감광막(45)을 덮은 상태에서 상기 소자형성지역의 반도체기판(41)내에 이온주입을 실시하여 N웰또는 P웰(47)을 형성한다. 이때, N 웰 및 P 웰을 형성하기 위한 이온주입수는 4번으로 규정하며, 에너지가 큰 이온주입조건부터 진행한다. 이중 채널부위의 이온주입은 1번이며, N 웰의 경우에는 As 또는 P 이온을 이용하고, P 웰의 경우에는 B 또는 BF2이온을 이용한다. 또한, 채널 부위 이온주입시에 에너지와 도우즈는 각각 5 내지 100KeV, 1E12 내지 5E13 원자/cm2의 범위를 이용한다.
이어서, 도 9에 도시된 바와같이, 웰을 형성하기 위한 이온주입후 상기 감광막(45)을 마스크로 상기 반도체기판(41)상에 서로 다른 두가지 에너지조건을 가진 Ge 이온주입공정을 진행하여 상기 반도체기판(41)내에 제1 Ge 이온주입층(49)과 제2 Ge 이온주입층(51)을 형성한후 열처리공정을 수행한다. 이때, 열처리공정을 수행한후 게이트산화막 형성직전에 추가로 표면에 문턱 전압 조절용 이온주입 공정을 진행할 수 있다.
이렇게 이온주입공정을 진행하면, Si 계열 부분과 Si-Ge 계열부분은 서로 격자의 크기가 다라 격자의 스트레인(strain)이 발생하게 된다. 이렇게 되면 채널을 형성하는 캐리어의 이동도 증가를 유도할 수가 있다.
상기 Ge 이온주입공정시의 이온소스로는 Ge(germanium)을 사용하며, 제1Ge 이온주입 공정시의 에너지는 약 50 KeV 이하의 범위이고, 도우즈량은 5E15 내지 2E16의 범위를 유지한다.
또한, 제2 Ge 이온주입시의 에너지는 130 KeV 내지 200 KeV의 범위이고, 도우즈량은 5E15 내지 2E16의 범위를 유지한다.
그리고, 제1 및 제2 Ge 이온주입공정시의 틸트각은 0 내지 60 °의 범위이며, 트위스트각은 0 내지 360 °의 범위를 유지한다.
한편, Ge 이온주입후 실시하는 열처리는 RTP장비를 이용하고, 열처리 온도와 시간은 800 내지 1100 ℃, 10 내지 60 초의 범위로 진행한다. 또한, 열처리 온도증가를 위한 속도는 10 내지 100 ℃/초 이하의 범위를 이용한다.
그다음, 도 10에 도시된 바와같이, 상기 감광막(45)을 제거한후 상기 반도체기판(41)상에 게이트산화물질과 폴리실리콘 (또는 실리콘게르마늄)을 순차적으로 적층하고, 상기 폴리실리콘과 게이트산화물질을 선택적으로 패터닝하여 게이트 산화막 (53)과 게이트전극(55)을 형성한다. 이때, 상기 게이트전극의 도핑은 후속공정인 소오스/드레인 형성공정 진행과 동시에 도핑하거나 추가적인 도핑 필요시에 게이트 패터닝 전에 이온주입하는 경우도 있다.
그다음, 도 11에 도시된 바와같이, Ge 이온주입공정을 진행한후 LDD 이온주입을 실시하여 상기 게이트전극(55)의 양측 아래의 반도체기판(41)내에 LDD 이온주입층(57)을 형성한다. 이때, LDD 이온주입공정중 이온소스로는 NMOS의 경우 아세닉이나 안티몬을, PMOS의 경우 보론 플루오린(BF2)이나 인듐(indium)을 사용한다. 또한, 이온주입공정중 에너지는 2 KeV 내지 30 KeV의 범위로 하고, 도우즈는 1E14 내지 1E15의 범위로 하며, 틸트각 및 트위스트각은 각각 0°으로 진행한다.
그리고, 이렇게 LDD이온주입층(57)을 형성하므로써 소오스 및 드레인간에 흐르는 캐리어들의 전기장을 조절하게 된다. 이 영역은 소오스 및 드레인간의 캐리어가 흐름을 조절하기에 LDD 영역의 깊이 및 저항이 중요하게 된다.
또한, 이 영역은 소자의 크기가 감소하나 그에 따라 소자의 동작전압이 작아지지 못하여 채널 드레인쪽 일부분에 매우 높은 전기장이 집중되는 현상 때문에 원하지 않는 캐리어의 흐름이 형성되어 소자의 작동에 어려움을 갖게 되는 현상을 최소화시키는 역할을 하게 된다. 그러나, 채널의 길이가 작아지게 되어 문턱전압이 낮아지는 단채널 효과 특성이 나타날 수 있다.
이어서, 틸트각을 주어 추가로 Ge이온주입을 실시하여 LDD이온주입층(57)주변에 할로이온주입층(59)을 형성하므로써 단채널 효과를 완화시킨다.
그다음, 도 12에 도시된 바와같이, 게이트전극(55)측면에 버퍼산화막(61)과 절연막스페이서(63)를 형성한후 상기 절연막스페이서(63)양측 아래의 반도체기판 (41)내에 소오스 및 드레인(65)을 형성한다.
이어서, 상기 소오스 및 드레인(65) 및 게이트전극(55)에 고농도의 도펀트가 존재할 수 있도록 다량의 이온주입 및 RTP 아닐링을 수행한다. 이때, 상기 게이트전극(55)과 소오스/드레인(65)지역은 금속과 접촉하므로써 동작전압이 걸리며 이로인해 캐리어들의 흐름을 선택적으로 조절하는 역할을 하게 된다.
그다음, 도 13에 도시된 바와같이, 금속과의 접촉저항을 낮추기 위해 전체 구조의 상면에 금속층을 소정두께로 증착한후 열처리를 진행하여 게이트전극(55)과 소오스/드레인(65) 상부의 금속만이 실리콘과 반응하여 금속실리사이드막(67)을 형성한후 미반응되고 잔류하는 잔류물을 제거하게 된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 제조방법에 의하면, 로직 소자의 크기가 감소됨에 따라 단채널효과와 같은 소자 작동의 어려움 및 소자 성능 감소를 파생적으로 유도하는 문제점을 해결하기 위하여 기존의 리트로그레이드 웰 구조에서 채널 프로파일을 변경하여 SSR(super steep retrograde)웰 구조로 변경하므로써 소자성능을 개선시킬 수 있다.
본 발명에서는 기존의 웰구조에 추가로 서로 다른 깊이의 에너지로 Ge 이온주입을 실시하므로써 열처리후 실리콘기판의 일부분을 Si-Ge 계열을 형성시키는 방법을 이용한다.
이렇게 되면, 소자의 채널이 형성되는 부분에서 실리콘 계열부분과 Si-Ge 계열부분의 기판이 형성되면서 격자의 스트레인이 발생하여 채널이 형성되는 캐리어의 이동도 증가를 유도시킬 수 있다.
따라서, 기존의 개선방법의 문제점인 장비의 오염문제로 인한 단독 장비사용 및 낮은 효율의 도펀트 사용에 따른 소자성능의 감소 등의 문제점을 해결할 수 있기에 장비 혼용 사용에 따른 투자절감 및 소자 특성의 향상을 통한 수율향상이 기대된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (8)
- 반도체기판내에 웰영역을 형성하는 단계;상기 반도체기판의 웰영역내에 서로 다른 깊이를 가진 제1 및 제2 Ge 이온주입층을 형성하는 단계;상기 반도체기판상에 게이트구조를 형성하는 단계;상기 게이트구조양측아래의 반도체기판내에 LDD이온주입층과 할로이온주입층을 형성하는 단계;상기 게이트구조양측면에 스페이서를 형성한후 그 스페이서양측아래의 반도체기판내에 소오스/드레인을 형성하는 단계; 및상기 소오스/드레인 및 게이트구조표면에 금속실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 서로다른 깊이의 제1 및 2 Ge 이온주입층 형성공정은, 서로 다른 에너지를 이용하여 형성하되, 제1 Ge 이온주입층 형성시의 이온화에너지는 130KeV 내지 200 KeV 와 도우즈는 5E15 내지 2E16이고, 제2 Ge 이온주입층 형성시의 이온화에너지는 50 KeV 이하 범위와 5E15 내지 5E16의 범위를 이용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제2항에 있어서, 상기 제1 및 2 Ge 이온주입층 형성시의 틸트각은 0 내지 60°이고, 트위스트각은 0 내지 360 °인 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1 및 2 Ge 이온주입층 형성한후 열처리공정과 문턱조절용 이온주입공정을 추가로 진행하는 것을 특징으로하는 반도체소자의 제조방법.
- 제4항에 있어서, 상기 열처리공정은 RTP 장비를 이용하되, 열처리온도와 시간은 각각 800 내지 1100 ℃, 10 내지 60 초 범위이고, 열처리 온도 증가를 위한 속도는 30 내지 150 ℃/초 이하이며, 열처리진행후 온도 감소를 위한 속도는 10 내지 100 ℃/초 이하의 범위를 이용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 웰영역을 형성하기 전에 산화공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
- 제6항에 있어서, 상기 산화공정은 퍼니스 장비 또는 RTP 장비를 이용하여 진행하며, 산화공정후 생성되는 산화막의 두께는 50 내지 150 Å인 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 웰영역 형성공정에 있어 채널부위 이온주입시의 에너지와 도우즈는 각각 5 내지 100 KeV, 1E12 내지 5E13 원자/13인 것을 특징으로하는반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0011813A KR100431301B1 (ko) | 2002-03-06 | 2002-03-06 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0011813A KR100431301B1 (ko) | 2002-03-06 | 2002-03-06 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030072670A true KR20030072670A (ko) | 2003-09-19 |
| KR100431301B1 KR100431301B1 (ko) | 2004-05-12 |
Family
ID=32223584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0011813A KR100431301B1 (ko) | 2002-03-06 | 2002-03-06 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100431301B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818403B1 (ko) * | 2006-09-28 | 2008-04-01 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 제조 방법 |
| KR101068135B1 (ko) * | 2003-11-21 | 2011-09-27 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982948A (ja) * | 1995-09-08 | 1997-03-28 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| US5879996A (en) * | 1996-09-18 | 1999-03-09 | Micron Technology, Inc. | Silicon-germanium devices for CMOS formed by ion implantation and solid phase epitaxial regrowth |
| US6319798B1 (en) * | 1999-09-23 | 2001-11-20 | Advanced Micro Devices, Inc. | Method for reducing lateral dopant gradient in source/drain extension of MOSFET |
| US6352912B1 (en) * | 2000-03-30 | 2002-03-05 | International Business Machines Corporation | Reduction of reverse short channel effects by deep implantation of neutral dopants |
-
2002
- 2002-03-06 KR KR10-2002-0011813A patent/KR100431301B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101068135B1 (ko) * | 2003-11-21 | 2011-09-27 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
| KR100818403B1 (ko) * | 2006-09-28 | 2008-04-01 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100431301B1 (ko) | 2004-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100414736B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| TWI387009B (zh) | 藉由偏斜式預非晶形化而減少受應變之電晶體中之晶體缺陷之技術 | |
| US6191446B1 (en) | Formation and control of a vertically oriented transistor channel length | |
| US6849516B2 (en) | Methods of forming drain/source extension structures of a field effect transistor using a doped high-k dielectric layer | |
| CN110034067B (zh) | 半导体器件及其形成方法 | |
| CN101379601A (zh) | 用于减少应变硅中的缺陷的基于氮的植入 | |
| US5882974A (en) | High-performance PMOS transistor using a barrier implant in the source-side of the transistor channel | |
| US7151032B2 (en) | Methods of fabricating semiconductor devices | |
| WO2004051728A1 (en) | Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers | |
| KR100431301B1 (ko) | 반도체소자의 제조방법 | |
| KR100855281B1 (ko) | 반도체소자의 제조방법 | |
| KR101024639B1 (ko) | 반도체 소자의 제조 방법 | |
| CN108281482B (zh) | 半导体结构及其形成方法 | |
| KR100588784B1 (ko) | 반도체 소자 제조방법 | |
| KR100598284B1 (ko) | 반도체 소자 제조방법 | |
| KR20040054919A (ko) | 반도체 소자의 제조방법 | |
| KR100881410B1 (ko) | 반도체소자의 제조 방법 | |
| KR100720405B1 (ko) | 반도체 소자의 제조방법 | |
| KR100940438B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100531105B1 (ko) | 반도체 소자 제조방법 | |
| JP3523627B2 (ja) | 半導体装置及びその製造方法 | |
| KR101079873B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100824661B1 (ko) | 반도체 소자의 제조방법 | |
| KR20030050196A (ko) | 반도체 소자의 제조 방법 | |
| KR20030057909A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080317 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |