JPH0982948A

JPH0982948A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH0982948A
Application number: JP23176395A
Authority: JP
Inventors: Hideji Fujiwara; 秀二藤原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-09-08
Filing date: 1995-09-08
Publication date: 1997-03-28

Abstract

(57)【要約】【課題】結晶性が良好なチャネル領域を有する素子特性
の優れたＳｉＧｅチャネルＭＯＳＦＥＴを得る。【解決手段】単結晶Ｓｉ基板１上に溝２を形成する。次
に、イオン注入法によって、Ｇｅイオンを単結晶Ｓｉ基
板１に注入する。このとき、Ｇｅイオンは単結晶Ｓｉ基
板１の全面に照射すればよい。続いて、イオン注入領域
に生じた結晶欠陥をアニールによって回復させること
で、ＳｉＧｅ結晶層３を形成する。その後、通常のＭＯ
ＳＦＥＴの製造方法に準じて、ソース・ドレイン領域
４、ゲート絶縁膜５、ゲート電極６を順次形成すること
で、ＳｉＧｅチャネルＭＯＳＦＥＴ７が完成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置および半
導体装置の製造方法に係り、詳しくは、ゲルマニウムシ
リコン結晶層を用いるトランジスタおよびその製造方法
に関するものである。

【０００２】

【従来の技術】

（ゲルマニウムシリコン結晶層をチャネル領域とするト
ランジスタ）ＭＯＳＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor ）において、チャネルの構
成材料がゲルマニウムシリコン（ＳｉＧｅ）結晶層であ
るＳｉＧｅチャネルＭＯＳＦＥＴは、チャネルの構成材
料がＳｉ単体の結晶層であるＳｉチャネルＭＯＳＦＥＴ
を上回る高速性の得られる素子として知られている。Ｓ
ｉＧｅチャネルＭＯＳＦＥＴの利用分野としては、マイ
クロ波やミリ波を扱う電子回路、超高速デバイス、広帯
域アンプなどがある。

【０００３】ＳｉＧｅチャネル領域の形成方法には、
分子線エピタキシー（ＭＢＥ）法や超高真空化学気相成
長（ＵＨＶ−ＣＶＤ）法などによって、単結晶Ｓｉ基板
上にＳｉＧｅ結晶層をエピタキシャル成長させる方法
と、イオン注入法によって、単結晶Ｓｉ基板にＧｅを
導入してＳｉＧｅ結晶層を形成する方法とがある。

【０００４】のエピタキシャル成長法には、装置コス
トが高くなる、スループットが悪化する、成長膜厚を基
板全体で均一にするのが難しいなどの問題点がある。従
って、そのような問題点のないのイオン注入法を利用
するのが望ましい。

【０００５】ＳｉＧｅ結晶層におけるＧｅの組成比は，
それが高いほどキャリア（電子またはホール）の移動度
が向上し、ＳｉＧｅチャネルＭＯＳＦＥＴの動作速度の
向上が期待できる。しかし、Ｇｅの格子定数はＳｉのそ
れに比べて大きいために、Ｇｅの導入により形成される
ＳｉＧｅ結晶層は圧縮歪み（圧縮応力）を呈する。それ
ゆえ、あまり過剰なＧｅを導入すると、ＳｉＧｅ結晶層
に転位が発生してその結晶性が損なわれ、良好なチャネ
ル領域を形成することができなくなる。

【０００６】従って、単結晶Ｓｉ基板へのＧｅの導入は
転位が発生しない範囲で行われるが、ＳｉＧｅ結晶層が
圧縮歪みを呈することには変わりない。そして、圧縮歪
みを呈しているＳｉＧｅ結晶層は、その後に続く高温の
工程において転位が発生する恐れがあり、熱的に不安定
である。すなわち、のイオン注入法を利用する場合、
単結晶Ｓｉ基板にＧｅイオンを注入した後にはイオン注
入領域の結晶性を回復させるためにアニールを行うが、
そのアニール温度以上の温度をＳｉＧｅ結晶層の形成後
にかけた場合、ＳｉＧｅ結晶層に転位が発生する。その
ような高温の工程としては、ソース・ドレイン領域への
ドーパントのイオン注入後のアニール工程、ソース・ド
レイン領域へのドーパントの熱拡散工程、層間絶縁膜の
形成後のアニール工程などがある。

【０００７】この圧縮歪みの影響を少なくして多くのＧ
ｅを単結晶Ｓｉ基板に導入する手法として、基板表面全
体にＳｉＧｅ結晶層を形成するのではなく、基板の一部
だけにＳｉＧｅ結晶層を形成する方法が知られている。

【０００８】例えば、のエピタキシャル成長法を利用
する場合には、図５に示すように、単結晶Ｓｉ基板１０
１上のＳｉ酸化膜１０２をパターニングした後で、ＭＢ
Ｅ法によってＳｉＧｅ薄膜を堆積する方法が提案されて
いる（A.Nishida et al.,J.Appl.Phys.,71(12),15 June
1992.pp5913-5917.参照）。この方法では、Ｓｉ酸化膜
１０２の開口部から露出した単結晶Ｓｉ基板１０１上に
はＳｉＧｅ単結晶層１０３が成長し、Ｓｉ酸化膜１０２
上にはＳｉＧｅ多結晶層１０４が堆積する。その結果、
ＳｉＧｅ単結晶層１０３が呈する圧縮歪みは、ＳｉＧｅ
単結晶層１０３を囲むＳｉＧｅ多結晶層１０４によって
低減される。この圧縮歪みの低減効果は、ＳｉＧｅ単結
晶層１０３の寸法に比べてＳｉＧｅ多結晶層１０４の寸
法が大きくなるほど顕著に表れる。従って、ＳｉＧｅ単
結晶層１０３が呈する圧縮歪みを減少させるには、Ｓｉ
酸化膜１０２の開口部を小さくすることで、ＳｉＧｅ単
結晶層１０３の寸法を小さくすればよい。同論文には、
ＳｉＧｅ単結晶層１０３の幅が１０μｍ以下になると転
位密度が著しく減少し、結晶性が良好なＳｉＧｅ単結晶
層１０３が得られる旨が記載されている。尚、ＳｉＧｅ
単結晶層１０３にはソース・ドレイン領域１０５が形成
され、各ソース・ドレイン領域１０５間のチャネル領域
１０６上にはゲート絶縁膜１０７を介してゲート電極１
０８が形成されることで、ＳｉＧｅチャネルＭＯＳＦＥ
Ｔ１０９が構成される。

【０００９】また、のエピタキシャル成長法を利用す
る場合には、図６に示すように、単結晶Ｓｉ基板１０１
上のＳｉ酸化膜１０２をパターニングした後で、選択Ｕ
ＨＶ−ＣＶＤ法によってＳｉＧｅ薄膜を堆積する方法も
提案されている（D.B.Nobleet al.,Appl.Phys.Lett.,56
(1),1 January 1990.pp51-53.参照）。この方法では、
Ｓｉ酸化膜１０２の開口部から露出した単結晶Ｓｉ基板
１０１上だけにＳｉＧｅ単結晶層１０３を堆積する。そ
の結果、ＳｉＧｅ単結晶層１０３の周縁部は自由状態に
なり、ＳｉＧｅ単結晶層１０３が呈する圧縮歪みは大幅
に低減される。

【００１０】そして、のイオン注入法を利用する場合
には、図７に示すように、単結晶Ｓｉ基板１０１上にイ
オン注入用マスクとしてのレジストパターン１１０を形
成し、単結晶Ｓｉ基板１０１の一部だけにＧｅイオンを
注入する方法が提案されている（C.R.Selvakumaret a
l.,IEEE Electron Device Lett.,12(8),August 1991.pp
444-446.参照）。この方法では、レジストパターン１１
０の開口部から露出した単結晶Ｓｉ基板１０１表面だけ
にＳｉＧｅ結晶層１１１が形成される。その結果、Ｓｉ
Ｇｅ結晶層１１１が呈する圧縮歪みは、ＳｉＧｅ結晶層
１１１の周囲の単結晶Ｓｉ基板１０１によって低減され
る。尚、ＳｉＧｅ結晶層１１１にはソース・ドレイン領
域１０５が形成され、各ソース・ドレイン領域１０５間
のチャネル領域１０６上にはゲート絶縁膜１０７を介し
てゲート電極１０８が形成されることで、ＳｉＧｅチャ
ネルＭＯＳＦＥＴ１０９が構成される。

【００１１】（ゲルマニウムシリコン結晶層をベース領
域とするトランジスタ）Ｓｉバイポーラトランジスタに
おいて、Ｓｉとはバンドギャップの異なる半導体をベー
スまたはエミッタ領域に用いることで、エミッタ−ベー
ス間のバンドを不連続としたトランジスタはヘテロバイ
ポーラトランジスタ（ＨＢＴ）と呼ばれる。このＨＢＴ
は、Ｓｉ材料のみで形成されたホモバイポーラトランジ
スタを上回る高速性の得られる素子として知られてい
る。ＨＢＴの利用分野としては、ＳｉＧｅチャネルＭＯ
ＳＦＥＴと同様に、マイクロ波やミリ波を扱う電子回
路、超高速デバイス、広帯域アンプなどがある。

【００１２】ＨＢＴにおいては、ベース領域のバンドギ
ャップがエミッタ領域のそれよりも狭くなるようにする
必要がある。それを実現するための構造としては、ヘテ
ロエミッタ構造とヘテロベース構造とがある。ヘテロエ
ミッタ構造では、Ｓｉよりも広いバンドギャップを有す
る材料をエミッタ領域に用いる。また、ヘテロベース構
造では、Ｓｉよりも狭いバンドギャップを有する材料を
ベース領域に用いる。

【００１３】ヘテロベース構造では、ベース領域にＳｉ
Ｇｅ結晶層を用い、エミッタおよびコレクタ領域に単結
晶Ｓｉ層を用いる。ベース領域におけるＧｅの分布の仕
方には、ベース領域内でＧｅの組成比がほぼ均一な均一
ベースと、ベース領域内におけるＧｅの組成比がエミッ
タ領域側で低くコレクタ領域側で高い傾斜ベースとがあ
る。傾斜ベースでは、ベース領域内のバンドギャップに
傾斜をもたせることによってキャリアのベース走行時間
が短縮化されるため、ＨＢＴの動作速度の向上が期待で
きる。

【００１４】従来のＨＢＴは、単結晶Ｓｉ基板上に、エ
ミッタ領域、ベース領域、コレクタ領域がこの順番か又
は逆の順番で積層された縦型構造を成している。

【００１５】

【発明が解決しようとする課題】

（ゲルマニウムシリコン結晶層をチャネル領域とするト
ランジスタ）図５および図６に示す方法には、前記した
のエピタキシャル成長法に係る問題点がある。

【００１６】ところで、図６に示す方法ではＳｉＧｅ単
結晶層１０３の両端部が自由状態になるため、図５また
は図７に示す方法に比べて、ＳｉＧｅ単結晶層１０３が
呈する圧縮歪みは小さくなる。しかし、図６に示す方法
で用いられる選択ＵＨＶ−ＣＶＤ法は、現在のところ十
分に確立された技術とはいえず、その操作は極めて複雑
で量産化が困難である。

【００１７】（ゲルマニウムシリコン結晶層をベース領
域とするトランジスタ）従来のヘテロベース構造ＨＢＴ
を製造するには、まず、単結晶Ｓｉ基板上にエミッタま
たはコレクタ領域となる単結晶Ｓｉ層を形成し、次に、
単結晶Ｓｉ層上にベース領域となるＳｉＧｅ結晶層を形
成し、続いて、ＳｉＧｅ結晶層上にコレクタまたはエミ
ッタ領域となる単結晶Ｓｉ層を形成する必要がある。

【００１８】ここで、ＳｉＧｅ結晶層はのエピタキシ
ャル成長法によって形成されるため、前記した問題点が
ある。本発明は上記問題点を解決するためになされたも
のであって、その目的は、ゲルマニウムシリコン結晶層
を用いる素子特性の優れたトランジスタを備えた半導体
装置を提供することにある。また、本発明の別の目的
は、そのような半導体装置の簡単かつ容易な製造方法を
提供することにある。

【００１９】

【課題を解決するための手段】請求項１に記載の発明
は、ゲルマニウムシリコン結晶層をチャネル領域とする
トランジスタと、そのチャネル領域を囲む溝とを備えた
ことをその要旨とする。

【００２０】請求項２に記載の発明は、単結晶シリコン
基板上に形成されたゲルマニウムシリコン結晶層をチャ
ネル領域とするトランジスタを備えた半導体装置におい
て、チャネル領域を囲む溝を備えたことをその要旨とす
る。

【００２１】請求項３に記載の発明は、単結晶シリコン
基板上に形成されたゲルマニウムシリコン結晶層からな
るチャネル領域と、そのチャネル領域を挟んで形成され
たソース・ドレイン領域と、チャネル領域とソース・ド
レイン領域とを囲む溝とを備え、その溝は単結晶シリコ
ン基板またはゲルマニウムシリコン結晶層に形成された
ことをその要旨とする。

【００２２】請求項４に記載の発明は、請求項３に記載
の半導体装置において、前記ソース・ドレイン領域が単
結晶シリコン基板上に形成されたことをその要旨とす
る。請求項５に記載の発明は、請求項１〜４のいずれか
１項に記載の半導体装置において、前記溝の内部が引っ
張り歪みを呈する膜で埋め込まれたことをその要旨とす
る。

【００２３】請求項６に記載の発明は、単結晶シリコン
基板上に溝を形成する工程と、単結晶シリコン基板表面
にゲルマニウムイオンを注入してゲルマニウムシリコン
層を形成する工程と、ゲルマニウムシリコン層を結晶化
するためのアニール工程とを備えたことをその要旨とす
る。

【００２４】請求項７に記載の発明は、請求項６に記載
の半導体装置の製造方法において、単結晶シリコン基板
またはゲルマニウムシリコン結晶層における溝に囲まれ
た部分にソース・ドレイン領域を形成することで、ゲル
マニウムシリコン結晶層からなるチャネル領域を形成す
る工程を備えたことをその要旨とする。

【００２５】請求項８に記載の発明は、請求項６または
請求項７に記載の半導体装置の製造方法において、前記
ゲルマニウムシリコン結晶層を形成する工程では、単結
晶シリコン基板表面におけるチャネル領域に対応する部
分だけにゲルマニウムイオンを注入することをその要旨
とする。

【００２６】請求項９に記載の発明は、請求項６〜８の
いずれか１項に記載の半導体装置の製造方法において、
前記アニール工程は溝を形成する工程の後に行うことを
その要旨とする。

【００２７】請求項１０に記載の発明は、エミッタ領域
とベース領域とコレクタ領域とが基板表面と平行な方向
に並ぶ横型構造のヘテロバイポーラトランジスタを備え
たことをその要旨とする。

【００２８】請求項１１に記載の発明は、絶縁基板上に
形成された半導体層と、その半導体層に形成されたエミ
ッタ領域とベース領域とコレクタ領域とから構成された
ヘテロバイポーラトランジスタとを備え、各領域は絶縁
基板表面と平行な方向に並ぶ横型構造を成すことをその
要旨とする。

【００２９】請求項１２に記載の発明は、請求項１０ま
たは請求項１１に記載の半導体装置において、前記エミ
ッタ領域およびコレクタ領域に単結晶シリコン層を用
い、前記ベース領域にゲルマニウムシリコン結晶層を用
いたヘテロベース構造のヘテロバイポーラトランジスタ
を備えたことをその要旨とする。

【００３０】請求項１３に記載の発明は、請求項１２に
記載の半導体装置において、前記ベース領域内における
ゲルマニウムの組成比が均一な均一ベースを有すること
をその要旨とする。

【００３１】請求項１４に記載の発明は、請求項１２に
記載の半導体装置において、前記ベース領域内における
ゲルマニウムの組成比がエミッタ領域側で低くコレクタ
領域側で高い傾斜ベースを有することをその要旨とす
る。

【００３２】請求項１５に記載の発明は、単結晶シリコ
ン層に一導電型のドーパントを導入する工程と、単結晶
シリコン層のベース領域に対応する部分にゲルマニウム
を導入してゲルマニウムシリコン結晶層を形成する工程
と、単結晶シリコン層のエミッタ領域およびコレクタ領
域またはベース領域に対応する部分に逆導電型のドーパ
ントを導入する工程とを備えたことをその要旨とする。

【００３３】請求項１６に記載の発明は、請求項１５に
記載の半導体装置において、前記ドーパントおよびゲル
マニウムの導入にはイオン注入法または熱拡散法を用い
ることをその要旨とする。

【００３４】請求項１７に記載の発明は、請求項１５ま
たは請求項１６に記載の半導体装置において、前記単結
晶シリコン層へのゲルマニウムの導入を均一に行うこと
で、ベース領域内におけるゲルマニウムの組成比が均一
な均一ベースを形成することをその要旨とする。

【００３５】請求項１８に記載の発明は、請求項１５ま
たは請求項１６に記載の半導体装置において、前記単結
晶シリコン層へのゲルマニウムの導入に適宜な分布をも
たせることで、ベース領域内におけるゲルマニウムの組
成比がエミッタ領域側で低くコレクタ領域側で高い傾斜
ベースを形成することをその要旨とする。

【００３６】

【発明の実施の形態】

（ゲルマニウムシリコン結晶層をチャネル領域とするト
ランジスタ）以下、本発明をＳｉＧｅチャネルＭＯＳＦ
ＥＴに具体化した第１〜第３実施形態について説明す
る。

【００３７】（第１実施形態）以下、第１実施形態の製
造方法を図１に従って説明する。工程１（図１（ａ）参照）；単結晶Ｓｉ基板１上におい
て後記するＳｉＧｅチャネル領域およびソース・ドレイ
ン領域を形成する部分を囲むように溝２を形成する。溝
２の形成には、通常のリソグラフィ技術とエッチング技
術を利用すればよい。ここで、後記するＳｉＧｅ結晶層
の圧縮歪みを十分減少させるために最低限必要な溝の幅
は、１００ｎｍよりも小さく、通常のリソグラフィ技術
で得られる解像度の最小幅よりも小さい。よって、溝２
の幅は、リソグラフィ技術で得られる解像度によって決
定される最小幅に適当な余裕をもたせた値に設定すれば
よい。また、溝２の深さは、後記するＳｉＧｅ結晶層の
膜厚よりも大きければよい。すなわち、ＳｉＧｅ結晶層
の膜厚は高々１００ｎｍ程度であるため、溝２の深さは
１５０〜２００ｎｍ程度にすればよい。

【００３８】工程２（図１（ｂ）参照）；イオン注入法
によって、Ｇｅイオンを単結晶Ｓｉ基板１に注入する。
Ｇｅイオンの注入エネルギーは１０〜１００ｋｅＶ程
度、ドーズ量は１０¹⁶〜１０¹⁷ｃｍ^-2程度にすればよ
い。このとき、Ｇｅイオンは単結晶Ｓｉ基板１の全面に
照射すればよい。次に、Ｇｅイオンの注入領域に生じた
結晶欠陥をアニールによって回復させることで、ＳｉＧ
ｅ結晶層３を形成する。アニールの条件は、イオン注入
後に行われる一般的なアニールの条件でよく、特に限定
されるものではないが、例えば６００〜８００℃程度の
窒素雰囲気中で１時間程度処理すればよい。このとき、
アニール温度が高い場合には、単結晶Ｓｉ基板１中に含
まれる重金属などの不純物を核として結晶成長が進行
し、ＳｉＧｅ結晶層３の結晶性が損なわれる恐れがあ
る。反対に、アニール温度が低い場合には、ＳｉＧｅ結
晶層３の結晶性を回復させるのに要する処理時間が長く
なり、スループットが悪化する恐れがある。尚、単結晶
Ｓｉ基板１へのＧｅの導入量は転位が発生しない範囲で
多くするのが望ましく、ＳｉＧｅ結晶層３におけるＧｅ
の組成比が１０〜５０％程度になるようにする。

【００３９】工程３（図１（ｃ）参照）；通常のＭＯＳ
ＦＥＴの製造方法に準じて、ソース・ドレイン領域４、
ゲート絶縁膜５、ゲート電極６を順次形成することで、
ＳｉＧｅチャネルＭＯＳＦＥＴ７が完成する。すなわ
ち、溝２に囲まれているＳｉＧｅ結晶層３にドーパント
を導入することでソース・ドレイン領域４を形成する。
その結果、各ソース・ドレイン領域４間のＳｉＧｅ結晶
層３にＳｉＧｅチャネル領域８が形成される。次に、Ｓ
ｉＧｅチャネル領域８上にゲート絶縁膜５を形成し、続
いて、ゲート絶縁膜５上にゲート電極６を形成する。

【００４０】本実施形態の製造方法によれば、以下の作
用および効果を得ることができる。 (1) イオン注入法によってＳｉＧｅ結晶層３を形成す
る。従って、前記したのエピタキシャル成長法に係る
問題点を回避することができる。

【００４１】(2) 単結晶Ｓｉ基板１上においてＳｉＧｅ
チャネル領域８およびソース・ドレイン領域４を囲むよ
うに溝２を形成する。その結果、各領域４，８の周縁部
は自由状態になり、各領域４，８が呈する圧縮歪みは大
幅に低減される。従って、ＳｉＧｅチャネル領域８の結
晶性が良好になり、ＳｉＧｅチャネルＭＯＳＦＥＴ７の
素子特性を向上させることができる。

【００４２】(3) 一般的なＬＳＩの製造技術を利用する
ことで上記(1)(2)の作用および効果を得ることが可能で
あり、特殊な技術を用いない。従って、量産化が容易で
ある。

【００４３】（第２実施形態）次に、第２実施形態の製
造方法を図２に従って説明する。尚、本実施形態におい
て、第１実施形態と同じ構成部材については符号を等し
くしてその詳細な説明を省略する。

【００４４】工程１（図２（ａ）参照）；第１実施形態
の工程１と同じである。工程２（図２（ｂ）参照）；単結晶Ｓｉ基板１上におい
て後記するＳｉＧｅチャネル領域だけが露出するように
レジストパターン１１を形成する。次に、レジストパタ
ーン１１をイオン注入用マスクとして用い、第１実施形
態の工程２と同様に、イオン注入法によってＧｅイオン
を単結晶Ｓｉ基板１に注入する。続いて、イオン領域に
生じた結晶欠陥をアニールによって回復させることで、
ＳｉＧｅ結晶層３を形成する。

【００４５】工程３（図２（ｃ）参照）；溝２に囲まれ
ている単結晶Ｓｉ基板１にドーパントを導入することで
ソース・ドレイン領域４を形成する。このとき、ＳｉＧ
ｅ結晶層３にはドーパントを導入しない。その結果、各
ソース・ドレイン領域４間のＳｉＧｅ結晶層３にＳｉＧ
ｅチャネル領域８が形成される。次に、ＳｉＧｅチャネ
ル領域８上にゲート絶縁膜５を形成し、続いて、ゲート
絶縁膜５上にゲート電極６を形成する。

【００４６】本実施形態の製造方法によれば、第１実施
形態の作用および効果に加えて、以下の作用および効果
を得ることができる。 (1) ＳｉＧｅチャネル領域８だけをＳｉＧｅ結晶層３に
形成し、ソース・ドレイン領域４は単結晶Ｓｉ基板１に
形成する。その結果、ＳｉＧｅ結晶層３（ＳｉＧｅチャ
ネル領域８）が呈する圧縮歪みは、溝２によって低減さ
れるだけでなく、ＳｉＧｅ結晶層３の周囲の単結晶Ｓｉ
基板１（ソース・ドレイン領域４）によっても低減され
る。従って、ＳｉＧｅチャネル領域８が呈する圧縮歪み
を、第１実施形態よりもさらに低減することができる。

【００４７】(2) ソース・ドレイン領域４は単結晶Ｓｉ
基板１に形成されるため、ソース・ドレイン領域４に対
してＧｅが悪影響を及ぼす恐れがない。（第３実施形態）次に、第３実施形態の製造方法を図３
に従って説明する。尚、本実施形態において、第１実施
形態と同じ構成部材については符号を等しくしてその詳
細な説明を省略する。

【００４８】工程１（図３（ａ）参照）；単結晶Ｓｉ基
板１上において後記するＳｉＧｅチャネル領域およびソ
ース・ドレイン領域を形成する部分を囲むようにＬＯＣ
ＯＳ酸化膜１２を形成する。ＬＯＣＯＳ酸化膜１２の膜
厚は、ＬＯＣＯＳ酸化膜１２の下端部が後記するＳｉＧ
ｅ結晶層の下端部よりも深い位置になるように設定すれ
ばよい。すなわち、ＳｉＧｅ結晶層の膜厚は高々１００
ｎｍ程度であるため、ＬＯＣＯＳ酸化膜１２の膜厚は３
００〜４００ｎｍ程度にすればよい。また、ＬＯＣＯＳ
酸化膜１２の幅は、上記した必要な膜厚が確保できるな
らば特に限定されるものではない。

【００４９】工程２（図３（ｂ）参照）；第１実施形態
の工程２と同様に、イオン注入法によってＧｅイオンを
単結晶Ｓｉ基板１に注入する。このとき、Ｇｅイオンは
単結晶Ｓｉ基板１の全面に照射すればよい。尚、この時
点ではアニールを行わない。

【００５０】工程３（図３（ｃ）参照）；フッ酸を用い
たウェットエッチングなどによってＬＯＣＯＳ酸化膜１
２を除去する。その結果、ＬＯＣＯＳ酸化膜１２が除去
された後に溝１３が形成される。次に、Ｇｅイオンの注
入領域に生じた結晶欠陥をアニールによって回復させる
ことで、ＳｉＧｅ結晶層３を形成する。

【００５１】工程４（図３（ｄ）参照）；第１実施形態
の工程３と同様である。すなわち、溝１３に囲まれてい
るＳｉＧｅ結晶層３にドーパントを導入することでソー
ス・ドレイン領域４を形成する。その結果、各ソース・
ドレイン領域４間のＳｉＧｅ結晶層３にＳｉＧｅチャネ
ル領域８が形成される。次に、ＳｉＧｅチャネル領域８
上にゲート絶縁膜５を形成し、続いて、ゲート絶縁膜５
上にゲート電極６を形成する。

【００５２】本実施形態の製造方法によれば、ＳｉＧｅ
チャネル領域８およびソース・ドレイン領域４を囲むよ
うに溝１３を形成する。その結果、各領域４，８の周縁
部は自由状態になり、各領域４，８が呈する圧縮歪みは
大幅に低減される。すなわち、本実施形態では、第１実
施形態の溝２を、ＬＯＣＯＳ酸化膜１２を除去した後に
形成される溝１３に置き代えたわけである。

【００５３】尚、第１〜第３実施形態は以下のように変
更してもよく、その場合でも同様の作用および効果を得
ることができる。（１）図４に示すように、第１〜第３実施形態におい
て、溝２，１３を膜１４で埋め込むことによって単結晶
Ｓｉ基板１表面を平坦化する。このようにすれば、Ｓｉ
ＧｅチャネルＭＯＳＦＥＴ７の上部に配線を形成した場
合に、配線の断線を防止することができる。

【００５４】ここで、膜１４が圧縮歪みを呈している
と、ＳｉＧｅ結晶層３が呈する圧縮歪みを増大させる恐
れがある。従って、圧縮歪みを呈しない膜１４を用いる
必要がある。そのような膜１４としては、適当な条件の
ＣＶＤ法で形成されたＳｉ酸化膜またはＳｉ窒化膜、Ｐ
ＳＧ膜やＢＰＳＧ膜などのシリケートガラス膜、ＳＯＧ
膜などがあげられる。

【００５５】また、適度な引っ張り歪み（引っ張り応
力）を呈する膜１４を用いれば、その引っ張り歪みによ
ってＳｉＧｅ結晶層３が呈する圧縮歪みを打ち消すこと
ができる。そのような膜１４としては、適当な条件のＣ
ＶＤ法で形成されたＳｉ酸化膜またはＳｉ窒化膜などが
あげられる。

【００５６】（２）第１および第２実施形態では、溝２
の形成後にＧｅイオンの注入およびアニールを行ってＳ
ｉＧｅ結晶層３を形成している。また、第３実施形態で
は、溝１３の形成前にＧｅイオンの注入を行い、溝１３
の形成後にアニールを行ってＳｉＧｅ結晶層３を形成し
ている。このように、溝２，１３の形成後にアニールを
行うことで、ＳｉＧｅ結晶層３が呈する圧縮歪みを効果
的に減少させることができる。これは、ＳｉＧｅ結晶層
３が結晶性を損なう転位などを発生させるのが、Ｇｅイ
オンの注入時ではなく、主に、Ｇｅイオンの注入後のア
ニール時であることによる。

【００５７】しかし、ＳｉＧｅ結晶層３の形成後に溝
２，１３の形成した場合でも、溝２，１３を形成しない
場合に比べれば、ＳｉＧｅ結晶層３が呈する圧縮歪みを
減少させることができる。つまり、第１または第２実施
形態において、溝２の形成前にＧｅイオンの注入および
アニールを行ってＳｉＧｅ結晶層３を形成してもよい。
また、第３実施形態において、溝１３の形成前にＧｅイ
オンの注入およびアニールを行ってＳｉＧｅ結晶層３を
形成してもよい。但し、このようにＳｉＧｅ結晶層３の
形成後に溝２，１３の形成した場合には、第１〜第３実
施形態に比べて、ＳｉＧｅ結晶層３が呈する圧縮歪みの
低減効果が劣ることになる。

【００５８】（３）第３実施形態において、溝１３の形
成後にＧｅイオンの注入およびアニールを行ってＳｉＧ
ｅ結晶層３を形成する。この場合には、溝１３の底部に
もＳｉＧｅ結晶層３が形成されるため、第３実施形態に
比べれば圧縮歪みの低減効果は劣ることになるが、溝１
３を形成しない場合に比べれば、ＳｉＧｅ結晶層３が呈
する圧縮歪みを減少させることができる。

【００５９】（４）第１または第２実施形態において、
溝２の形成前にＧｅイオンの注入を行い、溝２の形成後
にアニールを行ってＳｉＧｅ結晶層３を形成する。この
場合には、溝２の底部にＳｉＧｅ結晶層３が形成されな
いため、第１または第２実施形態に比べて圧縮歪みの低
減効果をさらに向上させることができる。

【００６０】（５）第３実施形態において、第２実施形
態と同様に、ＳｉＧｅチャネル領域８だけが露出するよ
うにレジストパターンを形成した後でＧｅイオンの注入
を行うことにより、ＳｉＧｅチャネル領域８だけをＳｉ
Ｇｅ結晶層３に形成する。

【００６１】（６）ＭＯＳＦＥＴだけでなく、ＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor FET ）、ＩＧＦ
ＥＴ（Insulated Gate FET），ＪＦＥＴ（Junction FE
T）をも含むＦＥＴ全般に適用する。

【００６２】（ゲルマニウムシリコン結晶層をベース領
域とするトランジスタ）以下、本発明をヘテロベース構
造ＨＢＴに具体化した第４〜第７実施形態について説明
する。尚、第４および第５実施形態は均一ベースを有
し、第６および第７実施形態は傾斜ベースを有する。

【００６３】（第４実施形態）以下、第４実施形態の製
造方法を図８および図９に従って説明する。工程１（図８（ａ）参照）；単結晶Ｓｉ基板３１、絶縁
膜３２、単結晶Ｓｉ層３３がこの順番で積層されたＳＯ
Ｉ（Silicon On Insulator）基板３４を形成する。尚、
ＳＯＩ基板３４は通常の方法によって形成すればよく、
具体的には、再結晶化法、エピタキシャル成長法、絶縁
層埋込法、貼合せ法などを利用すればよい。また、単結
晶Ｓｉ層３３の膜厚は数十〜１００ｎｍ程度にすればよ
い。単結晶Ｓｉ層３３の膜厚がこの範囲よりも厚くなる
と、単結晶Ｓｉ層３３の内部まで十分にＧｅを導入でき
なくなる恐れがある。反対に、単結晶Ｓｉ層３３の膜厚
がこの範囲よりも薄くなると、単結晶Ｓｉ層３３のシー
ト抵抗が増大する恐れがある。次に、イオン注入法また
は熱拡散法（気相拡散法または固相拡散法）によって単
結晶Ｓｉ層３３全体に後記するドーパントを導入する。
続いて、単結晶Ｓｉ層３３上において後記するベース領
域だけが露出するようにレジストパターン３５を形成す
る。そして、レジストパターン３５をマスクとして用
い、イオン注入法または熱拡散法によって単結晶Ｓｉ層
３３のベース領域に対応する部分だけにＧｅを導入する
ことで、ＳｉＧｅ結晶層３６を形成する。このとき、導
入されたＧｅは単結晶Ｓｉ層３３表面と並行な方向に若
干広がるため、ＳｉＧｅ結晶層３６の幅はレジストパタ
ーン３５の開口幅よりも広くなる。尚、単結晶Ｓｉ層３
３へのＧｅの導入量は転位が発生しない範囲で多くする
のが望ましく、ＳｉＧｅ結晶層３６におけるＧｅの組成
比が１０〜５０％程度になるようにする。また、単結晶
Ｓｉ層３３へのＧｅの導入を均一にすることで、ＳｉＧ
ｅ結晶層３６内のＧｅの組成比をほぼ均一にする。

【００６４】工程２（図８（ｂ）参照）；酸素プラズマ
によるアッシング技術などを用いてレジストパターン３
５の開口幅を若干広げることで、レジストパターン３５
の開口幅がＳｉＧｅ結晶層３６の幅よりも広くなるよう
にする。

【００６５】工程３（図８（ｃ）参照）；デバイス全面
に薄膜３７を堆積する。薄膜３７としては、後記する工
程５において、エミッタおよびコレクタ領域の形成用の
ドーパントがベース領域に導入されるのを防ぐことが可
能な材質であれば特に限定されるものではないが、例え
ばＳｉ酸化膜やＳｉ窒化膜などがあげられる。

【００６６】工程４（図９（ａ）参照）；レジスト剥離
液やアッシング技術を用いてレジストパターン３５を除
去し、薄膜３７のうちの不要な部分をリフトオフする。工程５（図９（ｂ）参照）；薄膜３７をマスクとして用
い、イオン注入法または熱拡散法によって、エミッタお
よびコレクタ領域の形成用のドーパントを単結晶Ｓｉ層
３３に導入する。その結果、単結晶Ｓｉ層３３にエミッ
タ領域３８およびコレクタ領域３９が形成され、各領域
３８，３９に挟まれたＳｉＧｅ結晶層３６がベース領域
４０となる。ベース領域４０内のＧｅの組成比はほぼ均
一であるため、均一ベースを有することになる。このと
き、ｎｐｎ型ヘテロベース構造ＨＢＴを作製する場合に
は、単結晶Ｓｉ層３３にｐ型、エミッタ領域３８および
コレクタ領域３９にｎ型のドーパントを導入する。ま
た、ｐｎｐ型ヘテロベース構造ＨＢＴを作製する場合に
は、単結晶Ｓｉ層３３にｎ型、エミッタ領域３８および
コレクタ領域３９にｐ型のドーパントを導入する。

【００６７】工程６（図９（ｃ）参照）；薄膜３７を除
去し、各領域３８〜４０とコンタクトする各電極４１〜
４３を形成することで、ヘテロベース構造ＨＢＴ４４が
完成する。

【００６８】本実施形態の製造方法によれば、以下の作
用および効果を得ることができる。 (1) ＳＯＩ基板３４上に、エミッタ領域３８、ベース領
域４０、コレクタ領域３９が基板表面と平行な方向に並
ぶ横型構造のヘテロベース構造ＨＢＴ４４を作製する。
ベース領域４０となるＳｉＧｅ結晶層３６は、イオン注
入法または熱拡散法によって単結晶Ｓｉ層３３のベース
領域に対応する部分だけにＧｅを導入することで形成す
る。従って、前記したのエピタキシャル成長法に係る
問題点を回避することができる。

【００６９】(2) 素子特性の優れたヘテロベース構造Ｈ
ＢＴ４４を得るためには、ＳｉＧｅ結晶層３６と単結晶
Ｓｉ層３３との界面（ヘテロ接合面）と、ベース領域４
０と各領域３８，３９との界面（ｐｎ接合面）の位置を
一致させる必要がある。本実施形態によれば、以下に述
べるように、ＳｉＧｅ結晶層３６におけるドーパントの
拡散速度が、単結晶Ｓｉ層３３におけるそれに比べて遅
くなる。そのため、エミッタ領域３８およびコレクタ領
域３９のドーパントがベース領域４０（ＳｉＧｅ結晶層
３６）に侵入して、ヘテロ接合面とｐｎ接合面の位置ズ
レを起こす恐れはない。従って、ヘテロ接合面とｐｎ接
合面の位置を一致させることができる。

【００７０】(a) ｐｎｐ型ヘテロベース構造ＨＢＴを作
製する場合；ｐ型のドーパントとしてボロン（Ｂ）を用
いた場合、ＳｉＧｅ結晶層３６におけるＢの拡散速度
は、単結晶Ｓｉ層３３におけるそれに比べて一桁程度遅
くなることが報告されている（P.Kou et al.,Appl.Phy
s.Lett.,62(6),8 February 1993.pp612-614. 参照）。
よって、工程５におけるドーパントのイオン注入後のア
ニール工程または熱拡散工程において、ＢがＳｉＧｅ結
晶層３６へ拡散するのを防ぐことができる。

【００７１】(b) ｎｐｎ型ヘテロベース構造ＨＢＴを作
製する場合；ｎ型のドーパントとしてリン（Ｐ）を用い
た場合、ＳｉＧｅ結晶層３６におけるＰの拡散速度は、
単結晶Ｓｉ層３３におけるそれに比べて遅くなることが
報告されている（S.Aronowitz et al.,J.Appl.Phys.Let
t.,68(7),1 October 1990.pp3293-3297.参照）。よっ
て、工程５におけるドーパントのイオン注入後のアニー
ル工程または熱拡散工程において、ＰがＳｉＧｅ結晶層
３６へ拡散するのを防ぐことができる。尚、同論文に
は、ＳｉＧｅ結晶層におけるＢの拡散速度について、単
結晶Ｓｉ層におけるそれに比べて遅くなる場合と速くな
る場合の両方がある旨の記載があるが、上記(a) の論文
の記載が正しく、実際には遅くなるものと考えられる。

【００７２】ちなみに、その他のドーパントについて
も、ＰやＢと同様の作用および効果を得ることができ
る。 (3) 一般的なＬＳＩの製造技術を利用することで上記
(1)(2)の作用および効果を得ることが可能であり、特殊
な技術を用いない。従って、量産化が容易である。

【００７３】（第５実施形態）次に、第５実施形態の製
造方法を図１０に従って説明する。尚、本実施形態にお
いて、第４実施形態と同じ構成部材については符号を等
しくしてその詳細な説明を省略する。

【００７４】工程１（図１０（ａ）参照）；単結晶Ｓｉ
基板３１、絶縁膜３２、単結晶Ｓｉ層３３がこの順番で
積層されたＳＯＩ基板３４を形成する。次に、イオン注
入法または熱拡散法によって単結晶Ｓｉ層３３全体に後
記するドーパントを導入する。続いて、単結晶Ｓｉ層３
３の全面にレジスト膜４５を形成する。工程２（図１０（ｂ）参照）；Ｇｅ−集束イオンビーム
（ＦＩＢ；Focused Ion Beam）を用いてレジスト膜４５
をその場現像（自己現像）する。Ｇｅ−ＦＩＢは、既知
のゲルマニウム金（ＡｕＧｅ）液体金属イオン源から放
出されるイオンの中から、質量分離器によってＧｅ⁺ま
たはＧｅ⁺⁺のイオンのみを選択して得ればよい。イオン
の注入エネルギーは単結晶Ｓｉ層３３の膜厚に応じて最
適に設定すればよく、数十〜２００ｋｅＶ程度にすれば
よい。尚、本発明者は、ガリウム（Ｇａ）−ＦＩＢを用
いてレジスト膜に線露光を施すことでレジスト膜をその
場現像し、露光中に生じる自己集束効果によってレジス
ト膜に断面Ｖ字形状の微細な溝を形成する方法について
報告している（S.Fujiwara et al.,Proc.SPIE,7331987.
pp195-200. 参照）。同論文には、その場現像を行うた
めのＧａ−ＦＩＢのイオン照射量は３×１０^-2Ｃ／ｃｍ
²である旨が記載されている。Ｇｅ−ＦＩＢにおいても
Ｇａ−ＦＩＢと同様に、レジスト膜４５をその場現像す
ることが可能で、露光中に生じる自己集束効果によりレ
ジスト膜４５に断面Ｖ字形状の微細な溝４５ａを形成で
きる。このとき、レジスト膜４５のその場現像が進行し
て溝４５ａの底部から単結晶Ｓｉ層３３が露出すると、
単結晶Ｓｉ層３３にＧｅ−ＦＩＢが照射されることにな
る。その結果、レジスト膜４５の現像と同時に、単結晶
Ｓｉ層３３にＧｅを導入してＳｉＧｅ結晶層３６を形成
することができる。ここで、Ｇｅ−ＦＩＢのイオン照射
量を３×１０^-2Ｃ／ｃｍ²より若干多い程度にすれば、
溝４５ａの形状を損なうことなく、単結晶Ｓｉ層３３に
所望の組成比のＧｅを導入することができる。

【００７５】工程３（図１０（ｃ）参照）；溝４５ａの
形成されたレジスト膜４５をマスクとして用い、イオン
注入法または熱拡散法によって、ベース領域の形成用の
ドーパントを単結晶Ｓｉ層３３に導入する。その結果、
ＳｉＧｅ結晶層３６にベース領域４０が形成され、Ｓｉ
Ｇｅ結晶層３６を挟む単結晶Ｓｉ層３３がエミッタ領域
３８およびコレクタ領域３９となる。このとき、ｎｐｎ
型ヘテロベース構造ＨＢＴを作製する場合には、単結晶
Ｓｉ層３３にｎ型、ベース領域４０にｐ型のドーパント
を導入する。また、ｐｎｐ型ヘテロベース構造ＨＢＴを
作製する場合には、単結晶Ｓｉ層３３にｐ型、ベース領
域４０にｎ型のドーパントを導入する。

【００７６】工程４（図１０（ｄ）参照）；レジスト膜
４５を除去し、各領域３８〜４０とコンタクトする各電
極４１〜４３を形成することで、ヘテロベース構造ＨＢ
Ｔ４４が完成する。

【００７７】本実施形態の製造方法によれば、以下の作
用および効果を得ることができる。 (1) ＳＯＩ基板３４上に、エミッタ領域３８、ベース領
域４０、コレクタ領域３９が基板表面と平行な方向に並
ぶ横型構造のヘテロベース構造ＨＢＴ４４を作製する。
ベース領域４０となるＳｉＧｅ結晶層３６は、Ｇｅ−Ｆ
ＩＢによって単結晶Ｓｉ層３３のベース領域に対応する
部分だけにＧｅを導入することで形成する。従って、前
記したのエピタキシャル成長法に係る問題点を回避す
ることができる。

【００７８】(2) レジスト膜４５への溝４５ａの形成
と、単結晶Ｓｉ層３３へのＧｅの導入とがＧｅ−ＦＩＢ
によって同時に行われる。そのため、通常のリソグラフ
ィ技術とエッチング技術を利用してレジスト膜４５をパ
ターニングし、そのパターニングされたレジスト膜４５
をマスクとして単結晶Ｓｉ層３３へＧｅを導入する場合
に比べて、工程を簡略化することができる。

【００７９】(3) 溝４５ａの底部から露出する単結晶Ｓ
ｉ層３３のみにＧｅが導入される。照射されるＦＩＢビ
ーム電流密度分布はガウス分布型であるが、溝４５ａは
微細な断面Ｖ字形状を成しているため、単結晶Ｓｉ層３
３へのＦＩＢの照射は十分に絞られたものなる。従っ
て、単結晶Ｓｉ層３３へ照射されるＧｅに分布ムラが生
じる恐れはなく、ベース領域４０（ＳｉＧｅ結晶層３
６）内のＧｅの組成比はほぼ完全に均一になるため、均
一ベースを有することになる。

【００８０】(4) Ｇｅ−ＦＩＢは十分に確立された技術
であり、制御性に優れるため、量産化が容易である。（第６実施形態）次に、第６実施形態の製造方法を図１
１に従って説明する。尚、本実施形態において、第４実
施形態と同じ構成部材については符号を等しくしてその
詳細な説明を省略する。

【００８１】工程１（図１１（ａ）参照）；単結晶Ｓｉ
基板３１、絶縁膜３２、単結晶Ｓｉ層３３がこの順番で
積層されたＳＯＩ基板３４を形成する。次に、イオン注
入法または熱拡散法によって単結晶Ｓｉ層３３全体に後
記するドーパントを導入する。続いて、単結晶Ｓｉ層３
３上において後記するベース領域だけにＧｅ−ＦＩＢを
走査して照射することで、単結晶Ｓｉ層３３にＧｅを導
入してＳｉＧｅ結晶層４６を形成する。このとき、Ｇｅ
−ＦＩＢの走査速度を変えることで単結晶Ｓｉ層３３へ
照射されるＧｅの分布を調整し、ＳｉＧｅ結晶層４６内
におけるＧｅの組成比が一端部では低く他端部では高く
なるようにする。

【００８２】工程２（図１１（ｂ）参照）；ＳｉＧｅ結
晶層４６上にレジストパターン４７を形成する。次に、
レジストパターン４７をマスクとして用い、イオン注入
法または熱拡散法によって、エミッタおよびコレクタ領
域の形成用のドーパントを単結晶Ｓｉ層３３に導入す
る。その結果、単結晶Ｓｉ層３３にエミッタ領域３８お
よびコレクタ領域３９が形成され、各領域３８，３９に
挟まれたＳｉＧｅ結晶層４６がベース領域４８となる。
ベース領域４８（ＳｉＧｅ結晶層４６）内のＧｅの組成
比はエミッタ領域３８側で低くコレクタ領域３９側で高
くなるため、傾斜ベースを有することになる。このと
き、ｎｐｎ型ヘテロベース構造ＨＢＴを作製する場合に
は、第４実施形態と同様に、単結晶Ｓｉ層３３にｐ型、
エミッタ領域３８およびコレクタ領域３９にｎ型のドー
パントを導入する。また、ｐｎｐ型ヘテロベース構造Ｈ
ＢＴを作製する場合には、第４実施形態と同様に、単結
晶Ｓｉ層３３にｎ型、エミッタ領域３８およびコレクタ
領域３９にｐ型のドーパントを導入する。

【００８３】工程３（図１１（ｃ）参照）；レジストパ
ターン４７を除去し、各領域３８，３９，４８とコンタ
クトする各電極４１〜４３を形成することで、ヘテロベ
ース構造ＨＢＴ４９が完成する。

【００８４】本実施形態の製造方法によれば、以下の作
用および効果を得ることができる。 (1) ＳＯＩ基板３４上に、エミッタ領域３８、ベース領
域４８、コレクタ領域３９が基板表面と平行な方向に並
ぶ横型構造のヘテロベース構造ＨＢＴ４９を作製する。
ベース領域４８となるＳｉＧｅ結晶層４６は、Ｇｅ−Ｆ
ＩＢによって単結晶Ｓｉ層３３のベース領域に対応する
部分だけにＧｅを導入することで形成する。従って、前
記したのエピタキシャル成長法に係る問題点を回避す
ることができる。

【００８５】(2) ベース領域４８内のＧｅの組成比は、
Ｇｅ−ＦＩＢの走査速度を変えることで調整することが
できる。従って、ベース領域４８内のＧｅの組成比を基
板表面と平行な方向に連続的に変化させることにより、
傾斜ベースを形成することができる。

【００８６】(3) Ｇｅ−ＦＩＢの走査は十分に確立され
た技術であり、制御性に優れるため、量産化が容易であ
る。（第７実施形態）次に、第７実施形態の製造方法を図１
２に従って説明する。尚、本実施形態において、第６実
施形態と同じ構成部材については符号を等しくしてその
詳細な説明を省略する。

【００８７】工程１（図１２（ａ）参照）；単結晶Ｓｉ
基板３１、絶縁膜３２、単結晶Ｓｉ層３３がこの順番で
積層されたＳＯＩ基板３４を形成する。次に、イオン注
入法または熱拡散法によって単結晶Ｓｉ層３３全体に後
記するドーパントを導入する。続いて、単結晶Ｓｉ層３
３上において後記するベース領域だけが露出するように
レジストパターン５０を形成する。そして、単結晶Ｓｉ
層３３上において後記するベース領域とコレクタ領域の
界面のレジストパターン５０のエッジ部近傍だけにＧｅ
−ＦＩＢを照射することで、単結晶Ｓｉ層３３にＧｅを
導入してＳｉＧｅ結晶層４６を形成する。このとき、照
射されるＦＩＢビーム電流密度分布はガウス分布型であ
るため、ＳｉＧｅ結晶層４６内におけるＧｅの組成比は
一端部では低く他端部では高くなる。尚、必要であれ
ば、Ｇｅ−ＦＩＢの照射位置を変えて照射を何度か行う
ことで、所望のＧｅの分布が得られるようにしてもよ
い。

【００８８】工程２（図１２（ｂ）参照）；第６実施形
態の工程２と同じである。工程３（図１２（ｃ）参照）；第６実施形態の工程３と
同じである。本実施形態の製造方法によれば、以下の作用および効果
を得ることができる。

【００８９】(1) 第６実施形態の(1) と同じである。 (2) レジストパターン５０のエッジ部近傍だけにＧｅ−
ＦＩＢを照射することで、Ｇｅ−ＦＩＢのガウス分布型
のビームの広がりのおおよそ半分を利用することにな
る。従って、ベース領域４８の幅を極めて狭くすること
が可能になり、微細な傾斜ベースを形成することができ
る。

【００９０】(3) Ｇｅ−ＦＩＢは十分に確立された技術
であり、制御性に優れるため、量産化が容易である。尚、第４〜第７実施形態は以下のように変更してもよ
く、その場合でも同様の作用および効果を得ることがで
きる。

【００９１】（１）第４実施形態の工程１において、Ｇ
ｅが単結晶Ｓｉ層３３表面と並行な方向に広がる幅が、
結果的にヘテロベース構造ＨＢＴの素子特性に悪影響を
与えない程度に小さい場合には、工程２を省略する。

【００９２】（２）第６実施形態において、工程１と工
程２とを入れ替えるか、または、第５実施形態と同様に
ベース領域４０にドーパントを導入する。但し、第４実
施形態と同様に、ＳｉＧｅ結晶層３６と単結晶Ｓｉ層３
３のドーパントの拡散速度の差を利用するためには、第
６実施形態のように、Ｇｅの導入の後にエミッタおよび
コレクタ領域の形成用のドーパントを導入するのが望ま
しい。

【００９３】（３）Ｓｉ基板３１および絶縁膜３２を絶
縁基板に置き代える。絶縁基板としてサファイアを用い
た場合はＳＯＳ（Silicon On Sapphire ）構造となる。以上、各実施形態について説明したが、各実施形態から
把握できる請求項以外の技術的思想について、以下にそ
れらの効果と共に記載する。

【００９４】（イ）請求項１５〜１８のいずれか１項に
記載の半導体装置の製造方法において、絶縁基板上に単
結晶シリコン層を形成する工程を備えた半導体装置の製
造方法。

【００９５】このようにすれば、ＳＯＩ構造を形成する
ことができる。（ロ）請求項１８に記載の半導体装置の製造方法におい
て、前記ゲルマニウムの導入に集束イオンビームを用い
る半導体装置の製造方法。

【００９６】このようにすれば、傾斜ベースを簡単に形
成することができる。

【００９７】

【発明の効果】以上詳述したように本発明によれば、ゲ
ルマニウムシリコン結晶層を用いる素子特性の優れたト
ランジスタを備えた半導体装置を提供することができ
る。また、そのような半導体装置の簡単かつ容易な製造
方法を提供することができる。

【図面の簡単な説明】

【図１】第１実施形態の製造工程を説明するための概略
断面図。

【図２】第２実施形態の製造工程を説明するための概略
断面図。

【図３】第３実施形態の製造工程を説明するための概略
断面図。

【図４】別の実施形態の製造工程を説明するための概略
断面図。

【図５】従来の形態の製造工程を説明するための概略断
面図。

【図６】従来の形態の製造工程を説明するための概略断
面図。

【図７】従来の形態の製造工程を説明するための概略断
面図。

【図８】第４実施形態の製造工程を説明するための概略
断面図。

【図９】第４実施形態の製造工程を説明するための概略
断面図。

【図１０】第５実施形態の製造工程を説明するための概
略断面図。

【図１１】第６実施形態の製造工程を説明するための概
略断面図。

【図１２】第７実施形態の製造工程を説明するための概
略断面図。

【符号の説明】

１，３１…単結晶シリコン基板２，１３…溝３…ゲルマニウムシリコン結晶層４…ソース・ドレイン領域７…ゲルマニウムシリコンチャネルＭＯＳＦＥＴ８…ゲルマニウムシリコンチャネル領域１４…引っ張り歪みを呈する膜３２…絶縁膜３３…単結晶シリコン層３６，４６…ゲルマニウムシリコン結晶層３８…エミッタ領域３９…コレクタ領域４０，４８…ベース領域４４，４９…ヘテロベース構造ヘテロバイポーラトラン
ジスタ

Claims

【特許請求の範囲】

【請求項１】ゲルマニウムシリコン結晶層をチャネル
領域とするトランジスタと、そのチャネル領域を囲む溝
とを備えた半導体装置。
【請求項２】単結晶シリコン基板上に形成されたゲル
マニウムシリコン結晶層をチャネル領域とするトランジ
スタを備えた半導体装置において、チャネル領域を囲む
溝を備えた半導体装置。
【請求項３】単結晶シリコン基板上に形成されたゲル
マニウムシリコン結晶層からなるチャネル領域と、その
チャネル領域を挟んで形成されたソース・ドレイン領域
と、チャネル領域とソース・ドレイン領域とを囲む溝と
を備え、その溝は単結晶シリコン基板またはゲルマニウ
ムシリコン結晶層に形成された半導体装置。
【請求項４】請求項３に記載の半導体装置において、
前記ソース・ドレイン領域が単結晶シリコン基板上に形
成された半導体装置。
【請求項５】請求項１〜４のいずれか１項に記載の半
導体装置において、前記溝の内部が引っ張り歪みを呈す
る膜で埋め込まれた半導体装置。
【請求項６】単結晶シリコン基板上に溝を形成する工
程と、単結晶シリコン基板表面にゲルマニウムイオンを注入し
てゲルマニウムシリコン層を形成する工程と、ゲルマニウムシリコン層を結晶化するためのアニール工
程とを備えた半導体装置の製造方法。
【請求項７】請求項６に記載の半導体装置の製造方法
において、単結晶シリコン基板またはゲルマニウムシリ
コン結晶層における溝に囲まれた部分にソース・ドレイ
ン領域を形成することで、ゲルマニウムシリコン結晶層
からなるチャネル領域を形成する工程を備えた半導体装
置の製造方法。
【請求項８】請求項６または請求項７に記載の半導体
装置の製造方法において、前記ゲルマニウムシリコン結
晶層を形成する工程では、単結晶シリコン基板表面にお
けるチャネル領域に対応する部分だけにゲルマニウムイ
オンを注入する半導体装置の製造方法。
【請求項９】請求項６〜８のいずれか１項に記載の半
導体装置の製造方法において、前記アニール工程は溝を
形成する工程の後に行う半導体装置の製造方法。
【請求項１０】エミッタ領域とベース領域とコレクタ
領域とが基板表面と平行な方向に並ぶ横型構造のヘテロ
バイポーラトランジスタを備えた半導体装置。
【請求項１１】絶縁基板上に形成された半導体層と、
その半導体層に形成されたエミッタ領域とベース領域と
コレクタ領域とから構成されたヘテロバイポーラトラン
ジスタとを備え、各領域は絶縁基板表面と平行な方向に
並ぶ横型構造を成す半導体装置。
【請求項１２】請求項１０または請求項１１に記載の
半導体装置において、前記エミッタ領域およびコレクタ
領域に単結晶シリコン層を用い、前記ベース領域にゲル
マニウムシリコン結晶層を用いたヘテロベース構造のヘ
テロバイポーラトランジスタを備えた半導体装置。
【請求項１３】請求項１２に記載の半導体装置におい
て、前記ベース領域内におけるゲルマニウムの組成比が
均一な均一ベースを有する半導体装置。
【請求項１４】請求項１２に記載の半導体装置におい
て、前記ベース領域内におけるゲルマニウムの組成比が
エミッタ領域側で低くコレクタ領域側で高い傾斜ベース
を有する半導体装置。
【請求項１５】単結晶シリコン層に一導電型のドーパ
ントを導入する工程と、単結晶シリコン層のベース領域に対応する部分にゲルマ
ニウムを導入してゲルマニウムシリコン結晶層を形成す
る工程と、単結晶シリコン層のエミッタ領域およびコレクタ領域ま
たはベース領域に対応する部分に逆導電型のドーパント
を導入する工程とを備えた半導体装置の製造方法。
【請求項１６】請求項１５に記載の半導体装置におい
て、前記ドーパントおよびゲルマニウムの導入にはイオ
ン注入法または熱拡散法を用いる半導体装置の製造方
法。
【請求項１７】請求項１５または請求項１６に記載の
半導体装置において、前記単結晶シリコン層へのゲルマ
ニウムの導入を均一に行うことで、ベース領域内におけ
るゲルマニウムの組成比が均一な均一ベースを形成する
半導体装置の製造方法。
【請求項１８】請求項１５または請求項１６に記載の
半導体装置において、前記単結晶シリコン層へのゲルマ
ニウムの導入に適宜な分布をもたせることで、ベース領
域内におけるゲルマニウムの組成比がエミッタ領域側で
低くコレクタ領域側で高い傾斜ベースを形成する半導体
装置の製造方法。