JP2008078203A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】SiGeによる高移動度の恩恵を十分に受けながら、実効ゲート長の広がりを抑制できるようにした半導体装置の製造方法を提供する。
【解決手段】歪SiGeトランジスタ、を有する半導体装置の製造方法であって、シリコン基板1上にSiGe層5を形成する工程と、SiGe層5上にゲート酸化膜7を形成する工程と、ゲート酸化膜7上にゲート電極8を形成する工程と、ゲート電極8をマスクにシリコン基板1に向けてBF2 +イオンを斜めにイオン注入することによって、ゲート電極8の両側下から当該ゲート電極8直下にかけてのSiGe層5にP−領域9を形成する工程と、P−領域9を形成した後でゲート電極8の側面にサイドウォール10を形成する工程と、ゲート電極8およびサイドウォール10の両方をマスクにシリコン基板1に向けてBF2 +イオンをイオン注入することによって、シリコン基板1上にP+領域11を形成する工程と、を含む。
【選択図】 図3
【解決手段】歪SiGeトランジスタ、を有する半導体装置の製造方法であって、シリコン基板1上にSiGe層5を形成する工程と、SiGe層5上にゲート酸化膜7を形成する工程と、ゲート酸化膜7上にゲート電極8を形成する工程と、ゲート電極8をマスクにシリコン基板1に向けてBF2 +イオンを斜めにイオン注入することによって、ゲート電極8の両側下から当該ゲート電極8直下にかけてのSiGe層5にP−領域9を形成する工程と、P−領域9を形成した後でゲート電極8の側面にサイドウォール10を形成する工程と、ゲート電極8およびサイドウォール10の両方をマスクにシリコン基板1に向けてBF2 +イオンをイオン注入することによって、シリコン基板1上にP+領域11を形成する工程と、を含む。
【選択図】 図3
Description
本発明は、半導体装置の製造方法に関し、特に、シリコンゲルマニウム(SiGe)層をチャネルとするMOSトランジスタを備えた半導体装置の製造方法に関する。
CMOSトランジスタの高速化は、これまで加工サイズの微細化によって達成されてきた。しかし、現在微細加工に限界が見え始めており、微細化に頼らない高速化技術も要求されている。そこで高移動度トランジスタと呼ばれるトランジスタが提案されている。このトランジスタでは、従来のシリコン(Si)半導体よりも移動度の速い半導体層がMOSのチャネルの部分に採用されており、微細化に頼らずに高速化が達成される。また、この技術では、チャネルを除く領域についてはそれまでの技術及び装置を用いて形成できる。このため開発期間が短くて済み、新たなプロセス設備が必要な部分は極僅かであり、新規な設備投資も少なくて済むと考えられている。
上で述べた高移動度トランジスタの材料として有力視されているのが、シリコンゲルマニウム(SiGe)である。SiGeはSi基板上にエピタキシャル成長させると、基板の格子定数に合わせて、格子の歪んだSiGe層として成長する。この歪SiGe層は、Siに比べホールの有効質量を低減させるため、ホールの移動度を上昇させることができる。加えて、歪SiGe層上にSiを成長させ、それを酸化させてゲート絶縁膜とすれば、歪SiGe層が埋め込みチャネルとなり、さらに移動度が上昇する(例えば、非特許文献1参照。)。そのため、歪SiGe層をPMOSのチャネルに適用すれば、高移動度トランジスタを得ることが可能である。
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一般的にPMOSのソース、ドレイン電極は、ボロンのインプラによって形成される。歪SiGe層をチャネルに用いたPMOSにおいては、ソース、ドレイン電極形成のためのボロンは歪SiGe層中に注入されることになる。その際、原子半径の小さいボロン原子が、原子半径の大きいゲルマニウム原子とペアをつくって、ゲルマニウムによる格子の歪みを緩和して安定化する。これにより、Si中の場合に比べ、ボロン原子の拡散が著しく低下することとなる(例えば、非特許文献2参照。)。
ここで、通常のPMOS(即ち、チャネルがSiで構成されているPMOS)では、イオンの活性化のためのアニール処理等により、ソース、ドレイン領域のボロンが適当に拡散して、ソース、ドレイン間の距離であるゲート長が適正な長さとして得られる。しかしながら、チャネルが歪SiGeで構成されているPMOSでは、先に述べた事情により、ボロンが拡散しにくくなっているため、ゲート長が比較的長く形成されてしまう。このようなゲート長広がりの効果(即ち、実効ゲート長の広がり)は短チャネルのMOSにおいてより顕著に現れるため、短チャネルでのgm(相互コンダクタンス)が低下してしまう。
本発明は、かかる問題点に鑑みてなされたものであって、SiGeによる高移動度の恩恵を十分に受けながら、実効ゲート長の広がりを抑制できるようにした半導体装置の製造方法の提供を目的とする。
本発明は、かかる問題点に鑑みてなされたものであって、SiGeによる高移動度の恩恵を十分に受けながら、実効ゲート長の広がりを抑制できるようにした半導体装置の製造方法の提供を目的とする。
本発明者は、ソース、ドレイン電極を形成する過程で、P−層を形成するインプラを斜め注入とすることによって、P型トランジスタで歪SiGeチャネルによる高移動度の効果を享受しながら、実効ゲート長が広がるという従来の欠点を回避することができる、ということを見出した。
〔発明1、2〕 即ち、発明1の半導体装置の製造方法は、SiGe層をチャネルとするMOSトランジスタ、を有する半導体装置の製造方法であって、シリコン基板上に前記SiGe層を形成する工程と、前記SiGe層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクに前記シリコン基板に向けて第1のP型不純物を斜めに注入することによって、前記ゲート電極の両側下から当該ゲート電極直下にかけての前記SiGe層に第1のP型領域を形成する工程と、前記第1のP型領域を形成した後で前記ゲート電極の側面にサイドウォールを形成する工程と、前記ゲート電極および前記サイドウォールの両方をマスクに前記シリコン基板に向けて第2のP型不純物を注入することによって、前記シリコン基板上に第2のP型領域を形成する工程と、を含むことを特徴とするものである。
ここで、「P型不純物」としては、例えばボロン(B)が挙げられる。また、本発明の「ゲート絶縁膜」は、例えばシリコン酸化膜であり、その他にもシリコン窒化(Si3N4)膜、シリコン酸化窒化(SiON)膜または高誘電率(high−k)膜等がその一例として挙げられる。
また、発明2の半導体装置の製造方法は、発明1の半導体装置の製造方法において、前記第2のP型領域を形成した後で、前記シリコン基板を加熱して前記第1のP型不純物と前記第2のP型不純物とをそれぞれ活性化させる工程、をさらに含むことを特徴とするものである。
また、発明2の半導体装置の製造方法は、発明1の半導体装置の製造方法において、前記第2のP型領域を形成した後で、前記シリコン基板を加熱して前記第1のP型不純物と前記第2のP型不純物とをそれぞれ活性化させる工程、をさらに含むことを特徴とするものである。
発明1、2の半導体装置の製造方法によれば、第1のP型領域をゲート電極直下の奥行き深く入り込んだ位置まで広げることができ、第1のP型領域と第2のP型領域とでMOSトランジスタのソースまたはドレイン(以下、「S/D」という。)を構成することができる。従って、ゲート長を短くすることが可能であり、短チャネルでのgm(相互コンダクタンス)低下を防止することが可能である。また、本発明に係る半導体装置の製造方法によれば、例えば、第1のP型不純物の注入角度と注入エネルギーとを調節することで、所望の実効ゲート長を得ることができる。
〔発明3〕 発明3の半導体装置の製造方法は、発明1または発明2の半導体装置の製造方法において、前記第1のP型領域よりも前記第2のP型領域の方がP型の不純物濃度が高くなるように、前記第1のP型領域を形成する際の前記第1のP型不純物の注入条件と、前記第2のP型領域を形成する際の前記第2のP型不純物の注入条件とをそれぞれ調整する、ことを特徴とするものである。ここで、「注入条件」としては、例えば、P型不純物の注入量と注入エネルギーとが挙げられる。
発明3の半導体装置の製造方法によれば、S/Dとして、例えばLDD(lightly doped drain)などの拡散二重層を形成することができる。
発明3の半導体装置の製造方法によれば、S/Dとして、例えばLDD(lightly doped drain)などの拡散二重層を形成することができる。
〔発明4〕 発明4の半導体装置の製造方法は、発明1から発明3の何れか一の半導体装置の製造方法において、前記第1のP型領域を形成する工程では、前記シリコン基板に対する前記第1のP型不純物の注入角度を所定範囲に維持した状態で、前記シリコン基板に対する前記第1のP型不純物の注入方向を変化させながら、前記シリコン基板に向けて前記第1のP型不純物を斜めに注入する、ことを特徴とするものである。
ここで、上記「第1のP型不純物の注入方向を変化させ」るとは、例えば、シリコン基板を中心に第1のP型不純物の注入方向を相対的に回転させることである。この相対的な回転は、連続的であっても良いし断続的であっても良い。断続的に回転させる場合は、例えば、図5に示すように第1のP型不純物の注入方向(実線矢印)を1ステップで90゜回転させ、合計4ステップで360゜回転させるようにする。なお、図5に示すように、第1のP型不純物の注入角度(入射角ともいう。)をθとしたとき、θは例えば60゜である。
発明4の半導体装置の製造方法によれば、シリコン基板に対して第1のP型不純物を所定の注入角度で多方向から注入することができるので、例えば、ゲート電極の外周の一辺ずつに沿って第1のP型領域を形成することができる。
発明4の半導体装置の製造方法によれば、シリコン基板に対して第1のP型不純物を所定の注入角度で多方向から注入することができるので、例えば、ゲート電極の外周の一辺ずつに沿って第1のP型領域を形成することができる。
本発明によれば、チャネルがSiGeで構成されているMOSトランジスタのS/Dを、ゲート電極直下の奥行き深く入り込んだ位置まで形成することが可能である。従って、SiGeによる高移動度の恩恵を十分に受けながら、従来の欠点であった実効ゲート長の広がりを抑えることが可能である。
先ず、本発明に至る経緯で創作された実施例に係る歪SiGeトランジスタについて説明する。本発明の最終形態では、短チャネルの歪SiGeトランジスタにおいてもSiのそれと同程度の実効ゲート長となり、特性低下を防ぎ、移動度上昇の効果を十分に得ることができる。以下に、本発明の歪SiGeトランジスタの製造方法について、図1(a)〜図3(b)を用いて説明する。なお、歪SiGeトランジスタとは、チャネルが歪SiGeで構成されているMOSトランジスタのことである。
[実施例]
先ず図1(a)に示すように、シリコン基板1の表面上に、素子分離領域2としてLOCOSを形成する。次いで、図1(b)に示すように、シリコン基板1の表面に犠牲絶縁膜3を例えば30[nm]形成する。その後、例えば、注入エネルギーが160[keV]で注入量が1E13[cm−2]の条件で2価のPイオンをシリコン基板1にイオン注入して、N型ウェル4を形成する。さらにパンチスルーを防ぐために、例えば、注入エネルギーが150[keV]で注入量が4E12[cm−2]の条件で1価のPイオンをシリコン基板1にイオン注入する。続いて閾値電圧調整のため、例えば、注入エネルギーが30[keV]で注入量が1.5E13[cm−2]の条件で1価のPイオンをシリコン基板1にイオン注入する。このような2価または1価のPイオンのイオン注入は、例えば周知のイオン注入装置(ion implanter)を用いて行う。
先ず図1(a)に示すように、シリコン基板1の表面上に、素子分離領域2としてLOCOSを形成する。次いで、図1(b)に示すように、シリコン基板1の表面に犠牲絶縁膜3を例えば30[nm]形成する。その後、例えば、注入エネルギーが160[keV]で注入量が1E13[cm−2]の条件で2価のPイオンをシリコン基板1にイオン注入して、N型ウェル4を形成する。さらにパンチスルーを防ぐために、例えば、注入エネルギーが150[keV]で注入量が4E12[cm−2]の条件で1価のPイオンをシリコン基板1にイオン注入する。続いて閾値電圧調整のため、例えば、注入エネルギーが30[keV]で注入量が1.5E13[cm−2]の条件で1価のPイオンをシリコン基板1にイオン注入する。このような2価または1価のPイオンのイオン注入は、例えば周知のイオン注入装置(ion implanter)を用いて行う。
次いで、図示しないNMOS領域をレジストマスクでカバーした状態で、HF系のウェットエッチングを行う。このようなレジストマスクを用いた選択的エッチングによって、図1(c)に示すように、PMOS領域のシリコン基板1上から犠牲絶縁膜3を除去する。その後、Nウェル4上にSiGe層を選択エピタキシャル成長させる。ここで、シリコンの格子定数とSiGeの格子定数との相違から、シリコン基板1上には格子が歪んだSiGe層(即ち、歪SiGe層)5が形成される。なお、図示しないNMOS領域では犠牲酸化膜3が残されているので、SiGe層は形成されない。PMOS領域に形成されるSiGe層5のゲルマニウム(Ge)濃度は例えば16.5%であり、その厚さは例えば40[nm]である。
その後、図2(a)に示すように、歪SiGe層5上に、キャップ層としてシリコン層6を例えば10[nm]選択エピタキシャル成長させる。そして、PMOS領域をレジストマスクでカバーした状態でHF系のウェットエッチングを行う。これにより、図示しないNMOS領域に残されていた犠牲絶縁膜3を除去する。
続いて、シリコン層6の一部を酸化することにより、図2(b)に示すように、ゲート酸化膜7を例えば6.5[nm]形成する。シリコン層6の一部のみを酸化しているため、ゲート酸化膜7と歪SiGe層5との間には熱酸化工程後もシリコン層(図示せず)が残ることになる。また、この熱酸化工程では、NMOS領域(図示せず)においても、ゲート絶縁膜が同時に形成されることになる。
続いて、シリコン層6の一部を酸化することにより、図2(b)に示すように、ゲート酸化膜7を例えば6.5[nm]形成する。シリコン層6の一部のみを酸化しているため、ゲート酸化膜7と歪SiGe層5との間には熱酸化工程後もシリコン層(図示せず)が残ることになる。また、この熱酸化工程では、NMOS領域(図示せず)においても、ゲート絶縁膜が同時に形成されることになる。
次いで、シリコン基板1の上方全面にポリシリコン膜を形成した後、レジストマスクを用いたエッチングを行う。これにより、図2(c)に示すように、PMOS領域のシリコン基板1上にポリシリコン膜からなるゲート電極8を形成する。このとき、図示しないNMOS領域においても、ゲート電極が同時に形成されることになる。なお、NMOS領域におけるこれ以降の製造工程は従来工程と同様である。従って、NMOS領域に関する説明は、これ以降省略する。
その後、シリコン基板1に向けて第1のP型不純物(例えば、BF2 +イオン)をイオン注入する。ここで、BF2 +イオンの注入条件は、例えば注入エネルギーが90[keV]、注入量が1.6E14[cm−2]、入射角θ(図5参照。)が60°である。また、本実施例では例えば図5に示したように、入射角θを維持した状態でシリコン基板1を中心にBF2 +イオンの注入方向を回転させながら、シリコン基板1に向けてBF2 +イオンを斜めにイオン注入する。このような注入方法によって、図3(a)では、ゲート電極8にP型不純物が導入されると共に、ゲート電極8の下方部とオーバーラップするNウェル4の表面及び歪SiGe層5にもP型不純物が導入される。その結果、ゲート電極8の両側下から当該ゲート電極8直下にかけてのNウェル4の表面及び歪SiGe層5にP−領域9が形成される。
ここで、ゲート長広がりの効果を完全に補償する(即ち、実効ゲート長を短くする)ためには、BF2 +イオンの注入角度θを60°以上に設定し、さらに垂直入射(即ち、注入角度θ≒0゜)の場合と比べてその注入エネルギーを1.5〜2倍程度に大きく設定することが好ましい。また、これらの注入条件は、歪SiGe層5の濃度及び膜厚、歪SiGe層5とゲート酸化膜7の間に残ったシリコン層6の膜厚等に応じて適当なゲート長が得られるように微調整することが好ましい。さらに、シリコン基板1に形成される全てのPMOSに対して、ゲート長を短くする効果が得られるように、注入方向の回転角は4ステップ以上(即ち、1ステップの回転角を90゜以下)とすることが好ましい。
なお、この実施例では、注入回転させながらイオン注入を行うことについて説明したが、P−領域9がゲート電極8の下方部にオーバーラップするように形成されるのであるならば、その注入方法は回転に限定されない。例えば、注入方向を回転させずに、2以上の方向からそれぞれ注入角度θを維持した状態でBF2 +イオンをイオン注入してもよい。
次いで、図3(b)に示すように、ゲート電極8の側壁に、例えばシリコンナイトライド(SiN)からなるサイドウォール10を形成する。次に、第2のP型不純物(例えば、BF2 +イオン)をシリコン基板1にイオン注入する。このとき、P−領域9を形成するときよりも高い濃度条件(即ち、注入量が多い条件)でBF2 +イオンの注入を行う。これは、S/DとしてLDDなどの拡散二重層を形成するためである。この結果、図3(b)に示すように、ゲート電極8にP型不純物が導入されると共に、Nウェルの表面4及び歪SiGe層5に、P+領域11が形成される。
次に、シリコン基板1を950℃まで急熱し、この温度を2分間保持することで、P−領域9やP+領域11等に含まれているP型イオンの活性化を行う。通常のPMOS(即ち、チャネルがSiで構成されているPMOS)では、この処理によりイオンの活性化と拡散とが同時に行われるが、チャネルが歪SiGeで構成されているPMOS(以下、「歪SiGe−PMOS」という。)では、P−領域9やP+領域11においてP型イオンはほとんど拡散しない。
しかしながら、本実施例では、第1のP型不純物(例えば、BF2 +イオン)を斜めにイオン注入しているため、ゲート電極8直下の奥行き深く入り込んだ位置までP−領域9を広げることができ、このようなP−領域9とP+領域11とでS/Dを構成することができる。最後に、一般的な工程により、層間絶縁膜、配線層を形成して歪SiGeトランジスタを得る。
このように、本発明の実施例によれば、P−領域9を形成するためのBF2 +インプラを斜め注入(斜め入射)とすることで、P−領域9をゲート電極8の下方部までオーバーラップさせる。これにより、通常のPMOS(即ち、チャネルがSiで構成されているPMOS)においてS/Dが拡散しきった程度にまで、S/Dをチャネルの方向に広げることができる。また、BF2 +インプラの注入角度と注入エネルギーとを調節することで、所望する実効ゲート長が得られるようにする。これにより、実効ゲート長の広がりを抑えて、短チャネルの歪SiGe−PMOSにおけるgmの低下を防ぐことができる。
[効果の検証]
図4は、本発明に係る歪SiGe−PMOSのデザインゲート長Lと相互コンダクタンスgmとの関係を示す図である。図4の横軸が歪SiGe−PMOSのデザインゲート長Lを示し、縦軸が相互コンダクタンスgmを示す。ここで、デザインゲート長とは、ゲート長の設計値のことである。なお、図4には、レファレンスとして、通常のPMOS(即ち、チャネルがSiで構成されているPMOS)に関するデータも合わせて示している。図4の○印が本発明に係る歪SiGe−PMOSのL−gm特性であり、図4の×印がレファレンスである。
図4は、本発明に係る歪SiGe−PMOSのデザインゲート長Lと相互コンダクタンスgmとの関係を示す図である。図4の横軸が歪SiGe−PMOSのデザインゲート長Lを示し、縦軸が相互コンダクタンスgmを示す。ここで、デザインゲート長とは、ゲート長の設計値のことである。なお、図4には、レファレンスとして、通常のPMOS(即ち、チャネルがSiで構成されているPMOS)に関するデータも合わせて示している。図4の○印が本発明に係る歪SiGe−PMOSのL−gm特性であり、図4の×印がレファレンスである。
P−領域を垂直入射で形成した歪SiGe−PMOSでは、P−領域の拡散低下により実効ゲート長がデザインゲート長Lに比べて長くなってしまう傾向が見られた。しかしながら、本発明ではP−領域9を斜め入射で形成しているので、歪SiGe−PMOSの実効ゲート長とそのデザインゲート長Lとをほぼ一致させることができる。
その結果、歪SiGe−PMOSの実効ゲート長と、通常のPMOSの実効ゲート長とがほぼ同じ長さとなるので、図4に示すように、両者のgmの間にはホール移動度の差のみが反映される。図4から、「実効ゲート長の広がりを抑えて、短チャネルの歪SiGe−PMOSにおけるgmの低下を防ぎ、全ゲート長にわたって高いgmを得ることができる」という、本発明の効果を確認することができた。
その結果、歪SiGe−PMOSの実効ゲート長と、通常のPMOSの実効ゲート長とがほぼ同じ長さとなるので、図4に示すように、両者のgmの間にはホール移動度の差のみが反映される。図4から、「実効ゲート長の広がりを抑えて、短チャネルの歪SiGe−PMOSにおけるgmの低下を防ぎ、全ゲート長にわたって高いgmを得ることができる」という、本発明の効果を確認することができた。
[比較例]
図6は、比較例に係る歪SiGe−PMOSのデザインゲート長L´と相互コンダクタンスgm´との関係を示す図である。図6の横軸が歪SiGe−PMOSのデザインゲート長L´を示し、縦軸が相互コンダクタンスgm´を示す。また、図6には、レファレンスとして、通常のPMOS(即ち、チャネルがSiで構成されているPMOS)に関するデータも合わせて示している。図6の○印が比較例に係る歪SiGe−PMOSのL´−gm´特性であり、図6の×印がレファレンスである。
図6は、比較例に係る歪SiGe−PMOSのデザインゲート長L´と相互コンダクタンスgm´との関係を示す図である。図6の横軸が歪SiGe−PMOSのデザインゲート長L´を示し、縦軸が相互コンダクタンスgm´を示す。また、図6には、レファレンスとして、通常のPMOS(即ち、チャネルがSiで構成されているPMOS)に関するデータも合わせて示している。図6の○印が比較例に係る歪SiGe−PMOSのL´−gm´特性であり、図6の×印がレファレンスである。
なお、比較例に係る歪SiGe−PMOSとは、P−領域がBF2 +イオンの垂直入射のみで形成されたPMOSのことであり、それ以外は全て実施例と同一条件で形成されたものである。P−領域が垂直入射で形成されているため、図7に示すように、P−領域5´はゲート電極8の下方部とほとんどオーバーラップしていない。
図6に示すように、長チャネルでは通常のPMOSよりも比較例に係る歪SiGe−PMOSの方が相互コンダクタンスgm´が高くなっている。しかしながら、短チャネルではその大小関係が逆転しており、比較例に係る歪SiGe−PMOSよりも通常のPMOSの方が相互コンダクタンスgm´が高くなっている。これは、チャネル長が短くなるほど、チャネル長に対するゲート長広がりの割合が大きくなるため、と考えられる。
本発明は、微細化に頼らない高速化技術の分野における高移動度トランジスタに用いられ、通信分野等に用いられる半導体デバイスに有用である。
1 シリコン基板
2 素子分離領域
3 犠牲絶縁膜
4 N型ウェル
5 歪SiGe層
6 シリコン層
7 ゲート酸化膜(ゲート絶縁膜)
8 ゲート電極
9 P−領域(第1のP型領域)
10 サイドウォール
11 P+領域(第2のP型領域)
2 素子分離領域
3 犠牲絶縁膜
4 N型ウェル
5 歪SiGe層
6 シリコン層
7 ゲート酸化膜(ゲート絶縁膜)
8 ゲート電極
9 P−領域(第1のP型領域)
10 サイドウォール
11 P+領域(第2のP型領域)
Claims (4)
- SiGe層をチャネルとするMOSトランジスタ、を有する半導体装置の製造方法であって、
シリコン基板上に前記SiGe層を形成する工程と、
前記SiGe層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクに前記シリコン基板に向けて第1のP型不純物を斜めに注入することによって、前記ゲート電極の両側下から当該ゲート電極直下にかけての前記SiGe層に第1のP型領域を形成する工程と、
前記第1のP型領域を形成した後で前記ゲート電極の側面にサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールの両方をマスクに前記シリコン基板に向けて第2のP型不純物を注入することによって、前記シリコン基板上に第2のP型領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記第2のP型領域を形成した後で、前記シリコン基板を加熱して前記第1のP型不純物と前記第2のP型不純物とをそれぞれ活性化させる工程、をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1のP型領域よりも前記第2のP型領域の方がP型の不純物濃度が高くなるように、前記第1のP型領域を形成する際の前記第1のP型不純物の注入条件と、前記第2のP型領域を形成する際の前記第2のP型不純物の注入条件とをそれぞれ調整する、ことを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
- 前記第1のP型領域を形成する工程では、
前記シリコン基板に対する前記第1のP型不純物の注入角度を所定範囲に維持した状態で、前記シリコン基板に対する前記第1のP型不純物の注入方向を変化させながら、前記シリコン基板に向けて前記第1のP型不純物を斜めに注入する、ことを特徴とする請求項1から請求項3の何れか一項に記載の半導体装置の製造方法。
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