JP5315889B2 - 半導体装置の製造方法 - Google Patents
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Description
におけるエレクトロニクス産業を支えてきており、更なるパフォーマンス向上のため、これまでを上回るペースで微細化が進められている。テクノロジノードで表されるCMOSデバイスにおける世代は、現在、45nmノードの量産が開始され、開発段階においては、その中心を32nmノードへと移しつつあり、更には、その次の世代である22nmノードの開発も始まってきている。微細化が進むにつれて、MOSFETのゲート長は、その世代を表すハーフピッチより更に小さなサイズである35nm(65nmノード)、30nm(45nmノード)と縮小されて行き、MOSFET動作物理的限界へと急速に近づきつつある。
た素子分離溝にシリコン酸化膜を埋め込むとともに、半導体基板2上にシリコン酸化膜を堆積する。
コン酸化膜の平坦化を行い、半導体基板2に素子分離膜3を形成する。半導体基板2に素子分離膜3を形成することにより、半導体基板2にNMOS(nチャネル金属酸化物半導体)が形成される領域(以下、NMOS領域という)と、PMOS(pチャネル金属酸化物半導体)が形成される領域(以下、PMOS領域という)とがそれぞれ画定される。
。また、例えば、LPCVD法により、ジクロルシラン(SiH2Cl2)を原料として、約650℃で膜厚約10nmのSiN膜を半導体基板2上に堆積することにより、サイドウォール膜22を形成してもよい。
NMOS領域にエクステンション不純物が注入されることにより、図12に示すように、半導体基板2のNMOS領域にエクステンション領域27が形成される。半導体基板2のNMOS領域に対するポケット不純物の注入は、半導体基板2のNMOS領域に対するエクステンション不純物の注入より深い位置にまで行われるため、ポケット領域26はエクステンション領域27より深い位置まで形成される。
7に示すように、ゲートパターン21、サイドウォールスペーサ24、サイドウォールスペーサ33及びフォトレジスト36をマスクとして、半導体基板2のPMOS領域にバッファ注入を行う。このように、サイドウォールスペーサ33は、半導体基板2のPMOS領域にバッファ注入を行うためのオフセットとして機能する。サイドウォールスペーサ24の形成工程を省略している場合は、ゲートパターン21、サイドウォールスペーサ33及びフォトレジスト36をマスクとして、半導体基板2のPMOS領域にバッファ注入を行う。
ことにより、キャップ膜38を形成してもよい。サイドウォールスペーサ23及び24の形成工程を省略している場合は、半導体基板2、ゲートパターン20、21及びサイドウォールスペーサ32、33を覆うように、キャップ膜38を形成する。
溝40を加工する。すなわち、半導体基板2のPMOS領域に形成された溝40の側壁がΣ型となるように、WETエッチングにより半導体基板2のPMOS領域に形成された溝40を加工する。半導体基板2のPMOS領域に形成された溝40を加工するのは、半導体基板2のPMOS領域のチャネル部に効率的に歪を印可するためである。半導体基板2のPMOS領域に形成された溝40の加工処理は必要に応じて行えばよい。したがって、半導体基板2のPMOS領域に形成された溝40の加工処理を省略してもよい。
せてもよい。
により、サイドウォール膜42を形成してもよい。サイドウォールスペーサ23及び24の形成工程を省略している場合は、半導体基板2、ゲートパターン20、21及びサイドウォールスペーサ32、33を覆うように、サイドウォール膜42を形成する。なお、サイドウォール膜42は、後の工程で除去する必要があるため、HF溶液等で容易に除去しやすいSiO2膜をサイドウォール膜42として用いることが好ましい。
ように、サイドウォールスペーサ43は、半導体基板2のNMOS領域にdeep-SD不純物
注入を行うためのオフセットとして機能する。サイドウォールスペーサ23の形成工程を省略している場合は、ゲートパターン20、サイドウォールスペーサ32、サイドウォールスペーサ43及びフォトレジスト45をマスクとして、半導体基板2のNMOS領域に
deep-SD不純物注入を行う。deep-SD領域46とゲートパターン20の端部との距離は、サイドウォールスペーサ43、サイドウォールスペーサ23及びサイドウォールスペーサ32の幅によって制御しうる。本実施形態においては、サイドウォールスペーサ43を設けることにより、PMOSにおけるシリコンゲルマニウム層41とチャネル領域とのオフセット量とは独立して、NMOSにおけるdeep-SD領域46とゲートパターン20の端部と
のオフセット量を設定することができる。
領域にdeep-SD不純物を注入することにより行われる。半導体基板2のNMOS領域に注
入するdeep-SD不純物は、例えば、P(リン)等のn型不純物である。例えば、加速エネ
ルギー5〜10keV、ドーズ量1〜5×1015cm-2の条件で、P(リン)を半導体基板2のNMOS領域にイオン注入してもよい。
ように、半導体基板2のNMOS領域にdeep-SD領域46が形成される。半導体基板2の
NMOS領域に対するdeep-SD不純物の注入は、半導体基板2のNMOS領域に対するエ
クステンション不純物の注入より深い位置にまで行われるため、deep-SD領域46はエク
ステンション領域27より深い位置まで形成される。換言すれば、半導体基板2のNMOS領域に対するエクステンション不純物の注入は、半導体基板2のNMOS領域に対するdeep-SD不純物の注入より浅い位置に行われるため、エクステンション領域27はdeep-SD領域46より浅い位置に形成される。
NMOS領域に対するバッファ不純物の注入より深い位置にまで行われるため、deep-SD
領域46はバッファ領域35より深い位置まで形成される。換言すれば、半導体基板2のNMOS領域に対するバッファ不純物の注入は、半導体基板2のNMOS領域に対するdeep-SD不純物の注入より浅い位置に行われるため、バッファ領域35はdeep-SD領域46より浅い位置に形成される。
なわち、半導体基板2のエピタキシャル成長層41にdeep-SD不純物の注入を行う。例え
ば、deep-SD不純物としてB(ボロン)を半導体基板2のPMOS領域にイオン注入して
もよい。
不純物の注入を行うためのオフセットとして機能する。サイドウォールスペーサ24の形成工程を省略している場合は、ゲートパターン21、サイドウォールスペーサ33、サイドウォールスペーサ44及びフォトレジスト47をマスクとして、半導体基板2のPMOS領域にdeep-SD不純物の注入を行う。
し、接合リークの低減又は接合容量の調整のために、エピタキシャル成長層41の形成工程においてB(ボロン)をin-situ dopeしている場合であっても、半導体基板2のPMOS領域にdeep-SD不純物を更に注入してもよい。
隣接して形成されている場合について説明する。図26から図29は、半導体基板2に2つのNMOS領域が隣接して形成されている場合の一例を示す図である。図30から図33は、半導体基板2に2つのPMOS領域が隣接して形成されている場合の一例を示す図である。
とができる。ゲートパターン20が密ピッチで形成される領域には、図28に示すように、deep-SD領域46は形成されないが、不純物拡散領域であるバッファ領域35を形成し
ているため、ソース・ドレイン領域の抵抗値を下げることができる。
動電流よりも短チャネル効果を優先させることが好ましい回路(例えば、SRAM等)に利用することが可能である。
可能である。
とができる。
動電流よりも短チャネル効果を優先させることが好ましい回路(例えば、SRAM等)に利用することが可能である。
可能である。
は疎密依存が生じている。
ャル成長層41にNiSix等のシリサイド48を形成する。この場合、シリサイド48
を形成する前に、サイドウォールスペーサ43及び44を除去することが重要である。
より、層間絶縁膜53を形成してもよい。
よい。この場合、サイドウォール膜42の成膜条件を制御することで、隣接するNMOS領域のゲートピッチが140〜180nmである場合において、隣接するNMOS領域の各サイドウォールスペーサ43を互いに接触させるように形成することが可能である。
よい。この場合、サイドウォール膜42の成膜条件を制御することで、隣接するPMOS領域のゲートピッチが140〜180nmである場合において、隣接するPMOS領域の各サイドウォールスペーサ44を互いに接触させるように形成することが可能である。
ゲートパターン20にもn型不純物が注入されているため、NMOS領域のゲートポリシリコン9にn型不純物を注入する工程を省略することが可能である。
程を行う場合には、ゲートパターン21にもp型不純物が注入されるため、PMOS領域のゲートポリシリコン9にp型不純物を注入する工程を省略することが可能である。
2 半導体基板
3 素子分離膜
4、6、10、11、12、25、28、34、36、39、45、47、50、52 フォトレジスト
5 P−ウェル
7 N−ウェル
8 ゲート絶縁膜
9 ゲートポリシリコン
20、21 ゲートパターン
22、31、42 サイドウォール膜
23、24、32、33、43、44 サイドウォールスペーサ
26、29 ポケット領域
27、30 エクステンション領域
35、37 バッファ領域
38 キャップ膜
40 溝
41 シリコンゲルマニウム層
46 deep-SD領域
48 シリサイド
49 テンサイル膜
51 コンプレッシブ膜
53 層間絶縁膜
54 コンタクトホール
55 Wプラグ
56 第1配線層間絶縁膜
57 配線溝
58 銅配線
Claims (10)
- 半導体基板上に、第1ゲートパターンと、前記第1ゲートパターンに隣接する第2ゲートパターンを形成する工程と、
前記第1ゲートパターンの側壁に第1サイドウォールスペーサを、前記第2ゲートパターンの側壁に第2サイドウォールスペーサを形成する工程と、
前記第1ゲートパターン、前記第1サイドウォールスペーサ、前記第2ゲートパターン、及び前記第2サイドウォールスペーサをマスクとして、前記半導体基板に第1不純物の注入を行う工程と、
前記第1不純物の注入を行う工程の後、前記半導体基板上に第1絶縁膜を堆積し、前記第1絶縁膜をエッチングすることにより、前記第1サイドウォールスペーサの側面に第3サイドウォールスペーサを、前記第2サイドウォールスペーサの側面に第4サイドウォールスペーサを、前記第1ゲートパターンと前記第2ゲートパターンの間において前記第3サイドウォールスペーサと前記第4サイドウォールスペーサとが接触するように形成する工程と、
前記第1ゲートパターン、前記第1サイドウォールスペーサ、前記第3サイドウォールスペーサ、前記第2ゲートパターン、前記第2サイドウォールスペーサ及び前記第4サイドウォールスペーサをマスクとして、前記半導体基板に第2不純物の注入を行う工程と、
前記第2不純物の注入を行う工程の後、前記第3サイドウォールスペーサ及び前記第4サイドウォールスペーサを除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1サイドウォールスペーサ及び前記第2サイドウォールスペーサを形成する工程の前に、前記第1及び第2ゲートパターンをマスクとして、前記半導体基板に第3不純物の注入を行う工程を更に有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1不純物の注入は、前記第2不純物の注入より浅く、前記第3不純物の注入より深い位置にまで行うことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記第3サイドウォールスペーサ及び前記第4サイドウォールスペーサを除去する工程
の後、シリサイド形成工程を行うことを特徴とする請求項1から3の何れか一項に記載の半導体装置の製造方法。 - 半導体基板上の第1の領域に第1ゲートパターンを形成し、第2の領域に第2ゲートパターンを形成する工程と、
前記第1ゲートパターンの側壁に第1サイドウォールスペーサを、前記第2ゲートパターンの側壁に第2サイドウォールスペーサを形成する工程と、
前記第1ゲートパターン及び前記第1サイドウォールスペーサをマスクとして、前記半導体基板の前記第1の領域に第1不純物の注入を行う工程と、
前記第2ゲートパターン及び前記第2サイドウォールスペーサをマスクとして、前記半導体基板の前記第2の領域に第2不純物の注入を行う工程と、
前記第2不純物の注入を行う工程の後に、前記第2ゲートパターン及び前記第2サイドウォールスペーサをマスクとして、前記半導体基板の前記第2の領域に溝を形成し、前記溝に半導体層を形成する工程と、
前記半導体層を形成する工程の後に、前記第1の領域及び前記第2の領域の全面に第1絶縁膜を堆積し、前記第1絶縁膜をエッチングし、前記第1サイドウォールスペーサの側面に第3サイドウォールスペーサを、前記第2サイドウォールスペーサの側面に第4サイドウォールスペーサを形成する工程と、
前記第1ゲートパターン、前記第1サイドウォールスペーサ及び前記第3サイドウォールスペーサをマスクとし、前記半導体基板の前記第1の領域に第3不純物を注入する工程と、
前記第2ゲートパターン、前記第2サイドウォールスペーサ及び前記第4サイドウォールスペーサをマスクとし、前記半導体基板の前記第2の領域に第4不純物を注入する工程と、
前記第3不純物を注入する工程及び前記第4不純物を注入する工程の後に、前記第3サイドウォールスペーサ及び前記第4サイドウォールスペーサを除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1サイドウォールスペーサを形成する工程の前に、前記第1ゲートパターンをマスクとして、前記半導体基板に第5不純物の注入を行う工程と、
前記第2サイドウォールスペーサを形成する工程の前に、前記第2ゲートパターンをマスクとして、前記半導体基板に第6不純物の注入を行う工程と、
を更に有することを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記第1不純物の注入は、前記第3不純物の注入より浅く、前記第5不純物の注入より深い位置にまで行い、
前記第2不純物の注入は、前記第4不純物の注入より浅く、前記第6不純物の注入より深い位置にまで行うことを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記第3サイドウォールスペーサ及び前記第4サイドウォールスペーサを除去する工程の後に、シリサイド形成工程を更に有することを特徴とする請求項5から7の何れか一項に記載の半導体装置の製造方法。
- 前記半導体層は、SiGe層であることを特徴とする請求項5から8の何れか一項に記載の半導体装置の製造方法。
- 半導体基板上の第1の領域に第1ゲートパターンと、前記第1ゲートに隣接する第2ゲートパターンとを形成し、第2の領域に第3ゲートパターンを形成する工程と、
前記第1ゲートパターンの側壁に第1サイドウォールスペーサを、前記第2ゲートパターンの側壁に第2サイドウォールスペーサを、前記第3ゲートパターンの側壁に第3サイ
ドウォールスペーサを形成する工程と、
前記第1ゲートパターン、前記第1サイドウォールスペーサ、前記第2ゲートパターン、及び前記第2サイドウォールスペーサをマスクとして、前記半導体基板の前記第1の領域に第1不純物の注入を行う工程と、
前記第3ゲートパターン及び前記第3サイドウォールスペーサをマスクとして、前記半導体基板の前記第2の領域に第2不純物の注入を行う工程と、
前記第3ゲートパターン及び前記第3サイドウォールスペーサをマスクとして、前記半導体基板の前記第2の領域に溝を形成し、前記溝に半導体層を形成する工程と、
前記半導体層を形成する工程の後に、前記半導体基板上に第1絶縁膜を堆積し、前記第1絶縁膜をエッチングすることにより、前記第1サイドウォールスペーサの側面に第4サイドウォールスペーサを、前記第2サイドウォールスペーサの側面に第5サイドウォールスペーサを、前記第3サイドウォールスペーサの側面に第6サイドウォールスペーサを、前記第1ゲートパターンと前記第2ゲートパターンの間において前記第4サイドウォールスペーサと前記第5サイドウォールスペーサとが接触するように形成する工程と、
前記第1ゲートパターン、前記第1サイドウォールスペーサ、前記第4サイドウォールスペーサ、前記第2ゲートパターン、前記第2サイドウォールスペーサ及び前記第5サイドウォールスペーサをマスクとして、前記半導体基板の前記第1の領域に第3不純物の注入を行う工程と、
前記第3ゲートパターン、前記第3サイドウォールスペーサ及び前記第6サイドウォールスペーサをマスクとし、前記半導体基板の前記第2の領域に第4不純物を注入する工程と、
前記第3不純物の注入を行う工程及び前記第4不純物を注入する工程の後に、前記第4サイドウォールスペーサ、前記第5サイドウォールスペーサ及び前記第6サイドウォールスペーサを除去する工程と、
を有することを特徴とする半導体装置の製造方法。
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