KR101797964B1 - 반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치 Download PDF

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Abstract

반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치가 제공된다. 상기 반도체 장치의 제조 방법의 일 태양은 제1 영역과 제2 영역이 정의된 기판을 제공하고, 제1 영역에 제1 피치로 이격된 다수의 제1 게이트를 형성하고, 제2 영역에 제1 피치와 다른 제2 피치로 이격된 다수의 제2 게이트를 형성하고, 제1 영역은 블로킹하고 제2 영역에 식각율 조정 도펀트를 임플란트하고, 다수의 제1 게이트 사이의 제1 영역을 식각하여 제1 트렌치를 형성하고, 다수의 제2 게이트 사이의 제2 영역을 식각하여 제2 트렌치를 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치{Fabricating method of semiconductor device and the semiconductor device fabricated using the same method}
본 발명은 반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치 에 관한 것이다.
최근, 반도체 장치의 동작 전류를 증가시키기 위해서 소자에 기계적 스트레스를 가하여 채널 영역에 스트레스를 조절하는 방법이 연구되고 있다. 즉, 채널영역에 일정한 스트레스가 형성되면 캐리어(carrier)들의 이동성(mobility)이 영향 받는 것을 이용하여 동작 전류를 향상시키는 것이다.
PMOS 트랜지스터의 채널 영역에 압축 스트레스(compressive stress)이 형성되면 정공 캐리어(hole carrier)의 이동성이 향상된다.
예를 들어, PMOS 트랜지스터의 소오스/드레인 영역에 트렌치를 형성하고, 트렌치 내에 SiGe 층을 형성함으로써, PMOS 트랜지스터의 채널 영역에 압축 스트레스를 줄 수 있다.
그런데, PMOS 트랜지스터의 게이트의 조밀도에 따라서 로딩 이펙트(loading effect)가 발생할 수 있고, 이에 따라서 트렌치의 크기(또는 깊이)가 달라질 수 있다. 결국, PMOS 트랜지스터의 게이트의 조밀도에 따라서, 트렌치를 채우는 SiGe의 깊이가 달라지고, PMOS 트랜지스터의 채널 영역에 주는 압축 스트레스의 크기도 변할 수 있다. PMOS 트랜지스터의 구동능력을 안정화되지 않는다.
본 발명이 해결하려는 과제는, 트랜지스터의 구동능력을 안정화된 반도체 장치의 제조 방법을 제공하고자 한다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 제공하고자 한다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은 제1 영역과 제2 영역이 정의된 기판을 제공하고, 제1 영역에 제1 피치로 이격된 다수의 제1 게이트를 형성하고, 제2 영역에 제1 피치와 다른 제2 피치로 이격된 다수의 제2 게이트를 형성하고, 제1 영역은 블로킹하고 제2 영역에 식각율 조정 도펀트를 임플란트하고, 다수의 제1 게이트 사이의 제1 영역을 식각하여 제1 트렌치를 형성하고, 다수의 제2 게이트 사이의 제2 영역을 식각하여 제2 트렌치를 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은 제1 영역과 제2 영역이 정의된 기판을 제공하되, 제2 영역은 제1 영역보다 식각 예정 영역이 좁고, 제1 영역은 블로킹하고 제2 영역에 식각율 조정 도펀트를 임플란트하고, 건식 식각을 이용하여, 제1 영역에 제1 트렌치를 형성하고 제2 영역에 제2 트렌치를 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 제1 영역과 제2 영역이 정의된 기판, 제1 영역에 제1 피치로 이격되어 형성된 다수의 제1 게이트, 제2 영역에 제1 피치와 다른 제2 피치로 이격되어 형성된 다수의 제2 게이트, 다수의 제1 게이트 사이의 제1 영역 내에 형성된 제1 트렌치, 다수의 제2 게이트 사이의 제2 영역 내에 형성된 제2 트렌치, 제1 트렌치의 적어도 일부를 채우는 제1 SiGe 에피택셜층, 및 제2 트렌치의 적어도 일부를 채우는 제2 SiGe 에피택셜층을 포함하되, 제1 트렌치의 깊이와 제2 트렌치의 깊이는 서로 동일하다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6은 풀 CMOS형 SRAM의 회로도이다.
도 7은 도 6에 도시된 SRAM의 액티브와 게이트만을 도시한 레이아웃도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(100, 200)에는 제1 영역(I)과 제2 영역(II)이 정의된다. 제1 영역(I)과 제2 영역(II)은 PMOS 트랜지스터가 형성될 영역일 수 있다.
제1 영역(I)에는 제1 피치(L1)로 이격된 다수의 제1 게이트(110)를 형성하고, 제2 영역(II)에는 제1 피치(L1)와 다른 제2 피치(L2)로 이격된 다수의 제2 게이트(210)를 형성한다. 제1 피치(L1)는 제2 피치(L2)보다 클 수 있다. 즉, 다수의 제1 게이트(110)가 이격된 정도는, 다수의 제2 게이트(210)가 이격된 정도보다 클 수 있다.
한편, 제2 영역(II)은 제1 영역(I)보다 식각 예정 영역이 좁을 수 있다. 여기서, 식각 예정 영역이란, 추후 공정에서 식각될 영역을 의미한다. 도 2 내지 도 4를 이용하여 설명하겠으나, 제1 피치(L1)가 제2 피치(L2)보다 크기 때문에, 제1 게이트(110)에 의해 노출된 제1 영역(I)의 넓이(또는 폭)가, 제2 게이트(210)에 의해 노출된 제2 영역(II)의 넓이(또는 폭)보다 크다. 따라서, 제1 영역(I)에서 식각될 영역이, 제2 영역(II)에서 식각될 영역보다 넓다(도 4의 제1 트렌치(132)의 폭이 제2 트렌치(232)의 폭보다 넓다).
도시된 것과 같이, 제1 게이트(110)와 기판(100) 사이에는 제1 게이트 절연막(112)가 있고, 제2 게이트(210)와 기판(200) 사이에는 제2 게이트 절연막(212)가 배치될 수 있다. 제1 게이트(110)의 측면에는 제1 스페이서(120)가 형성되고, 제2 게이트(210)의 측면에는 제2 스페이서(220)가 형성될 수 있다.
도 2를 참조하면, 제1 영역(I)은 마스크(190)로 블로킹하고 제2 영역(II)에 식각율 조정 도펀트를 임플란트(300)한다.
여기서, 식각율 조정 도펀트는 4족 원소를 포함할 수 있다. 예를 들어, 4족 원소는 C, Si, Ge 중 적어도 하나를 포함할 수 있다.
4족 원소를 사용하는 이유는, 4족 원소는 도너(donor) 또는 억셉터(acceptor)의 역할을 하지 않기 때문이다. 즉, 4족 원소는 소오스/드레인 영역에 영향을 거의 주지 않기 때문이다.
여기서, 식각율 조정 도펀트를 임플란트(300)하는 깊이(즉, 임플란트된 영역(222)의 깊이)는, 추후 공정(도 3 참조)에서 형성될 제2 프리 트렌치(도 3의 231)의 깊이(도 3의 d2)와 동일할 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 제1 영역(I)의 PMOS 트랜지스터의 채널 영역에 주는 압축 스트레스와, 제2 영역(II)의 PMOS 트랜지스터의 채널 영역에 주는 압축 스트레스를 어느 정도의 크기로 할지에 따라서, 임플란트(300)하는 깊이가 달라질 수 있다.
도 3을 참조하면, 건식 식각을 이용하여, 다수의 제1 게이트(110) 사이의 제1 영역(I)에 제1 프리 트렌치(131)를 형성하고, 다수의 제2 게이트(210) 사이의 제2 영역(II)에 제2 프리 트렌치(231)를 형성한다.
여기서, 건식 식각은 등방성 식각일 수 있다. 예를 들어, 건식 식각이 진행되는 동안, 건식 식각 설비 내의 척(chuck)에 바이어스 파워(bias power)를 인가하지 않으면, 건식 식각 설비 내에서 등방성 식각을 할 수 있다.
여기서, 제1 프리 트렌치(131)의 깊이(d1)와 제2 프리 트렌치(231)의 깊이(d2)는 동일할 수 있다. 식각율 조정 도펀트가 임플란트(300)된 영역은, 식각율 조정 도펀트가 임플란트되지 않는 영역보다 식각율이 떨어질 수 있다(즉, 제2 영역(II)에서의 건식 식각율은, 제1 영역(I)에서의 건식 식각율보다 작을 수 있다.)
전술한 것과 같이, 제1 게이트(110)에 의해 노출된 제1 영역(I)의 넓이(또는 폭)가, 제2 게이트(210)에 의해 노출된 제2 영역(II)의 넓이(또는 폭)보다 크다(도 1 참조). 따라서, 식각율 조정 도펀트를 임플란트하지 않았다면, 제1 프리 트렌치(131)의 깊이(d1)보다, 제2 프리 트렌치(231)의 깊이(d2)가 깊게 된다.
그런데, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서, 식각율 조정 도펀트를 임플란트하여, 제2 영역(II)의 건식 식각율을 제1 영역(I)의 건식 식각율보다 작게 하였기 때문에, 제1 프리 트렌치(131)의 깊이(d1)와 제2 프리 트렌치(231)의 깊이(d2)가 동일할 수 있다.
도 4를 참조하면, 제1 프리 트렌치(131)와 제2 프리 트렌치(231)를 습식 식각하여 제1 트렌치(132)와 제2 트렌치(232)를 완성한다.
습식 식각은 예를 들어, TMAH(Tetramethylammonium hydroxide) 또는 수산화암모늄을 식각액으로 사용할 수 있다.
식각액은 기판(100, 200)의 결정면을 따라서 식각을 하기 때문에, 습식 식각 결과, 제1 트렌치(132) 및 제2 트렌치(232)는 육각형 프로파일(또는 시그마 형상(sigma shape))을 가질 수 있다.
도 5를 참조하면, 제1 트렌치(132)의 적어도 일부를 채우는 제1 SiGe 에피택셜층(142)을 형성하고, 제2 트렌치(232)의 적어도 일부를 채우도록 제2 SiGe 에피택셜층(242)을 형성할 수 있다.
제1 SiGe 에피택셜층(142) 및 제2 SiGe 에피택셜층(242)을 성장시킬 때, p형 도펀트를 첨가함으로써, 제1 SiGe 에피택셜층(142) 및 제2 SiGe 에피택셜층(242)의 소오스/드레인 영역이 완성할 수 있다.
또는, 제1 SiGe 에피택셜층(142) 및 제2 SiGe 에피택셜층(242)을 성장시킨 후, 별도의 p형 임플란트 공정을 통해서 도펀트를 기판(100, 200) 내에 주입하여 소오스/드레인 영역을 완성할 수 있다.
이하에서, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하도록 한다.
도시하지 않았으나, 다수의 제1 게이트(110) 및 다수의 제2 게이트(210)를 형성한 후, 제1 영역(I) 및 제2 영역(II)에 LDD(lightly doped drain)를 형성할 수 있다. 식각율 조정 도펀트를 임플란트(300)하는 것은, 다수의 제1 게이트(110) 및 다수의 제2 게이트(210)를 형성하는 것과 LDD를 형성하는 것 사이에 수행하거나, LDD를 형성한 후 수행될 수 있다.
또는, 제1 영역(I) 및 제2 영역(II)에 LDD를 형성하고, 다수의 제1 스페이서(120)의 측벽에 제1 추가 스페이서를 형성하고, 제2 스페이서(220)의 측벽에 제2 추가 스페이서를 형성할 수 있다. 식각율 조정 도펀트를 임플란트(300)하는 것은, 제1 추가 스페이서 및 제2 추가 스페이서를 형성한 후 수행될 수 있다. 이 때, 식각율 조정 도펀트를 임플란트하는 것은 틸트 임플란트(tilted implant)를 이용할 수 있다.
여기서, 다시 도 5를 참조하면, 완성된 반도체 장치는 제1 영역(I)과 제2 영역(II)이 정의된 기판, 제1 영역(I)에 제1 피치로 이격되어 형성된 다수의 제1 게이트(110), 제2 영역(II)에 제1 피치와 다른 제2 피치로 이격되어 형성된 다수의 제2 게이트(210), 다수의 제1 게이트(110) 사이의 제1 영역(I) 내에 형성된 제1 트렌치(132), 다수의 제2 게이트(210) 사이의 제2 영역(II) 내에 형성된 제2 트렌치(232), 제1 트렌치(132)의 적어도 일부를 채우는 제1 SiGe 에피택셜층(142), 제2 트렌치(232)의 적어도 일부를 채우는 제2 SiGe 에피택셜층(242)를 포함한다.
본 발명의 일 실시예들에 따른 반도체 장치에서, 제1 게이트(110)와 제2 게이트(210)의 조밀도와 무관하게, 제1 트렌치(132)의 깊이와 제2 트렌치(232)의 깊이를 조절할 수 있다. 이에 따라서, 제1 트렌치(132)를 채우는 제1 SiGe 에피택셜층(142)의 깊이와, 제2 트렌치(232)를 채우는 제2 SiGe 에피택셜층(242)의 깊이도 조절될 수 있다. 따라서, 따라서, 제1 영역(I)의 PMOS 트랜지스터의 채널 영역에 주는 압축 스트레스의 크기와, 제2 영역(II)의 PMOS 트랜지스터의 채널 영역에 주는 압축 스트레스의 크기도 조절될 수 있다.
예를 들어, 제1 트렌치(132)의 깊이와 제2 트렌치(232)의 깊이는 서로 동일하게 조절할 수 있다. 따라서, 제1 트렌치(132)를 채우는 제1 SiGe 에피택셜층(142)의 깊이와, 제2 트렌치(232)를 채우는 제2 SiGe 에피택셜층(242)의 깊이가 서로 동일하게 조절할 수 있다. 따라서, 제1 영역(I)의 PMOS 트랜지스터의 채널 영역에 주는 압축 스트레스의 크기와, 제2 영역(II)의 PMOS 트랜지스터의 채널 영역에 주는 압축 스트레스의 크기가 서로 동일하도록 조절할 수 있다. 따라서, 본 발명의 일 실시예들에 따른 반도체 장치에서, PMOS 트랜지스터의 구동능력을 안정화될 수 있다.
도 6 및 도 7을 참고하여 자세히 설명하도록 한다. 도 6 및 도 7에 도시된 SRAM은 풀(full) CMOS형 SRAM을 설명하나, 이에 한정되는 것은 아니다. 도 6은 풀 CMOS형 SRAM의 회로도이고, 도 7은 도 6에 도시된 SRAM의 액티브와 게이트만을 도시한 레이아웃도이다.
우선 도 6을 참조하여, SRAM에 대해서 간단히 설명하면, SRAM은 워드 라인(WL)이 '하이'로 액티브되었을 때 비트 라인(BL)과 비트 라인바(BLB)를 메모리셀 노드(Nd1 및 Nd2)와 연결시켜 주는 제 1 및 제 2 패스 트랜지스터(Q1)(Q2)와, 전원 전위(Vcc) 및 노드(Nd1) 사이에 접속된 PMOS 트랜지스터(Q5)와, 노드(Nd1)와 기저전위(vss)사이에 접속된 NMOS 트랜지스터(Q3)로 구성된다. PMOS 트랜지스터(Q5)와 NMOS 트랜지스터(Q3)는 노드(Nd2)의 신호에 의해 각각 제어되어 전원 전위(Vcc) 또는 기저전위(Vss)를 노드(Nd1)로 공급한다.
그리고, 전원전위(Vcc) 및 노드(Nd2) 사이에 접속된 PMOS 트랜지스터(Q6)와, 노드(Nd2)와 기저전위(vss) 사이에 접속된 NMOS 트랜지스터(Q4)로 구성된다. PMOS 트랜지스터(Q6)와 NMOS 트랜지스터(Q4)는 노드(Nd1)의 신호에 의해 각각 제어되어 전원전위(Vcc) 또는 기저전위(Vss)를 노드(Nd2)로 공급한다.
패스 트랜지스터(Q1)와 구동 트랜지스터(Q3) 및 풀업 트랜지스터(Q5)가 만나는 곳이 데이타를 저장하는 노드(Nd1)이며, 또하나의 다른 액세스 트랜지스터(Q2)와 구동 트랜지스터(Q4) 및 풀업 트랜지스터(Q6)가 동일한 형태로 맞물려 있다.
도 7을 참조하면, 제3 피치(P1)를 갖는 직선형의 액티브 패턴(400)들이 배치된다.
액티브 패턴(400) 상에, 동일한 제4 피치(P2)를 갖고 액티브 패턴(400)과 수직 방향으로 배치되는 다수의 게이트(404)가 구비된다. 게이트(404)는 게이트 산화막 및 도전막이 적층된 형태를 갖는다. 그리고, 게이트(104)은 PMOS 트렌지스터 또는 NMOS 트렌지스터의 게이트 전극으로 제공될 수 있다.
한편, 전술한 것과 같이, 식각 공정시의 노출된 영역의 넓이에 따라서, 식각되는 정도가 달라질 수 있다.
그런데, 도시된 것과 같이, SRAM의 액티브 패턴(400)의 폭이 좁고, 공정에 따라서, 액티브 패턴(400) 사이의 제3 피치(P1)이 일정하지 않을 수 있다. 또한, 다수의 게이트(404) 사이의 제4 피치(P2)도 일정하지 않을 수 있다. 따라서, SRAM의 다수의 트랜지스터(Q1~Q6)의 구동 능력을 보장하기 어렵다. 하지만, 전술한 것과 같이, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 사용하면, 제3 피치(P1), 제4 피치(P2)가 일정하지 않더라도, 다수의 트랜지스터(Q1-Q6)의 구동 능력을 적절히 조절할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
131: 제1 프리 트렌치 231: 제2 프리 트렌치
132: 제1 트렌치 232: 제2 트렌치
142: 제1 SiGe 에피택셜층 143: 제2 SiGe 에피택셜층
300: 식각율 조정 도펀트 임플란트

Claims (20)

  1. 제1 영역과 제2 영역이 정의된 기판을 제공하고,
    상기 제1 영역에 제1 피치로 이격된 다수의 제1 게이트를 형성하고, 상기 제2 영역에 상기 제1 피치보다 작은 제2 피치로 이격된 다수의 제2 게이트를 형성하고,
    상기 제1 영역은 블로킹하고, 상기 다수의 제2 게이트 사이의 제2 영역에 식각율 조정 도펀트를 임플란트하고,
    상기 다수의 제1 게이트 사이의 제1 영역을 제1 식각율로 식각하여 제1 폭의 제1 트렌치를 형성하고, 상기 다수의 제2 게이트 사이의 제2 영역을 상기 제1 식각율보다 작은 제2 식각율로 식각하여 상기 제1 폭보다 작은 제2 폭의 제2 트렌치를 형성하고,
    상기 제1 및 제2 트렌치 내에 반도체 물질을 에피택셜하게 성장시키는 것을 포함하고,
    상기 제1 영역 및 상기 제2 영역을 식각하는 것은 동시에 수행되고,
    상기 제2 영역에 임플란트된 상기 식각율 조정 도펀트로 인해 상기 제1 트렌치의 깊이와 상기 제2 트렌치의 깊이는 동일하고,
    상기 식각율 조정 도펀트는 4족 원소를 포함하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 및 제2 트렌치를 형성하는 것은, 상기 제1 영역 및 상기 제2 영역을 동시에 건식 식각 하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서, 상기 제1 트렌치 및 제2 트렌치를 형성하는 것은,
    건식 식각을 이용하여, 상기 다수의 제1 게이트 사이의 제1 영역에 제1 프리 트렌치를 형성하고, 상기 다수의 제2 게이트 사이의 제2 영역에 제2 프리 트렌치를 형성하고,
    상기 제1 프리 트렌치와 상기 제2 프리 트렌치를 습식 식각하여 상기 제1 트렌치와 상기 제2 트렌치를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 제 4항에 있어서,
    상기 식각율 조정 도펀트를 임플란트하는 깊이는, 상기 제2 프리 트렌치의 깊이와 동일한 반도체 장치의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 1항에 있어서,
    상기 반도체 물질은 실리콘과 상이한 원소를 포함하는 반도체 장치의 제조 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제 1항에 있어서,
    상기 반도체 물질의 격자 상수는, 실리콘의 격자 상수와 상이한 반도체 장치의 제조 방법.
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