KR101221445B1 - 커패시터리스 디램 셀 및 그 제조방법 - Google Patents
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Abstract
본 발명의 커패시터리스 디램 셀 제조방법은, 기판 상에 제2 타입-제1 타입-제2 타입의 반도체를 형성하는 단계; 및 상기 제2 타입-제1 타입-제2 타입의 반도체를 수직방향으로 패터닝하여 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계;를 포함한다.
Description
본 발명은 커패시터리스 디램 셀 및 그 제조방법에 관한 것이다.
디램(Dynamic Random Access Memory, DRAM) 셀의 크기가 100nm 이하로 줄어들게 되면서 현재의 디램 셀 트랜지스터의 소형화 문제가 대두되고 있다. 현재, 디램의 경우 1 트랜지스터/1 커패시터(1T/1C) 구조를 갖고 있으며, 셀의 면적은 8F2이 일반적이다. 그러나, 현재와 같은 1T/1C 구조로는 4F2까지 면적을 줄이는 것이 매우 어렵다. 셀의 면적을 줄이기 위해 트랜지스터를 소형화하는 것도 어렵지만, 셀의 크기와 상관없이 약 30fF/cell값을 필요로 하는 커패시터의 소형화는 더욱 어렵다.
이와 같은 이유로 최근에는 커패시터리스 1-트랜지스터 디램(1T-디램)이 제안되고 있으며, 그 주류는 전기적으로 바디가 부유된(floating) MOSFET 구조를 이용한 플로팅 바디 셀(Floating Body Cell, FBC)이다. 소자 동작 중 플로팅 바디 셀에서 나타나는 바디충전효과(body charging effect)를 긍정적으로 응용하여, 다수 캐리어인 정공들이 플로팅 바디에서 축적된 상태 또는 축적되어 있지 않은 상태에 따라 나타나는 문턱전압의 차이로 셀의 "0"과 "1"을 구분한다.
정공들이 바디에 축적되어 있다면 문턱전압은 낮아지게 되는데 이때의 상태를 "1"상태라고 인식한다. 반면에, 정공들이 축적되어 있지 않다면 문턱전압은 높아지게 되는데 이때의 상태를 "0"상태라고 인식한다. 이 2가지 상태의 서로 다른 문턱전압에 따른 구동전류의 차이로 인하여 메모리로써 사용될 수 있다. "1"상태를 쓰기 위해 트랜지스터는 충돌 이온화(impact ionization)에 의해 전자-정공 쌍 (electron-hole pair)을 형성하여 추가의 정공들을 바디에 축적하고, "0"상태를 쓰기 위해 채널-드레인 접합에 순향향 바이어스를 걸어 바디에 축적되어 있는 정공들을 제거한다.
플로팅 바디 셀 동작을 위한 충돌 이온화는 높은 에너지를 갖는 전자-정공 쌍들을 형성한다. 이때, 게이트 쪽에서 인가된 전계방향에 따라 높은 에너지의 전하들이 게이트 절연막으로 주입되어 절연막의 내구성을 저하시키게 되는데, 칩을 장기간 사용할 때 불안정성을 초래하고 내구성을 약하게 하여, 결국에는 소자의 수명을 단축시킨다.
본 발명은 MOS 3단자(소스, 게이트, 드레인) 구조에서 벗어나 게이트와 게이트 절연막이 없는 N형-P형-N형 또는 P형-N형-P형 반도체 접합의 2단자 구조를 제공하여 게이트 절연막과 관련된 소자의 열화를 차단하는 커패시터리스 디램 셀을 제공하는 것을 목적으로 한다.
본 발명의 일 측면은, 기판 상에 매립 절연산화막을 형성하는 단계; 상기 매립 절연 산화막 상에 단결정 반도체층을 형성한 후 제1 타입의 반도체 형성을 위한 이온주입을 실시하는 단계; 상기 단결정 반도체층을 식각하여 활성 반도체층을 형성하는 단계; 상기 활성 반도체층에서 상기 제1 타입의 반도체로 남겨둘 부위에 감광막을 형성한 상태에서 제2 타입의 반도체 형성을 위한 이온주입을 실시하는 단계; 및 상기 감광막을 제거한 후 상기 활성 반도체층에 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계;를 포함하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 일 실시예에서, 상기 감광막을 제거한 후 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 다른 실시예에서, 상기 기판은 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼, 또는 절연층 매몰 스트레인드 실리콘 웨이퍼 중에서 어느 하나인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 또 다른 실시예에서, 상기 제1 타입의 반도체와 상기 제2 타입의 반도체를 형성하는 물질은, 실리콘, 저머늄, 실리콘저머늄, 실리콘카바이드, 갈륨비소, 인듐갈륨비소, 또는 갈륨질소 중에서 어느 하나인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 또 다른 실시예에서, 상기 제1 타입의 반도체 및 제2 타입의 반도체는 각각 P형 반도체, N형 반도체 또는 N형 반도체, P형 반도체인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 다른 측면은, 상기 방법으로 제조된 커패시터리스 디램 셀을 제공한다.
본 발명의 또 다른 측면은, 기판 상에 제2 타입-제1 타입-제2 타입의 반도체를 형성하는 단계; 및 상기 제2 타입-제1 타입-제2 타입의 반도체를 수직방향으로 패터닝하여 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계;를 포함하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 일 실시예에서, 상기 기판은 벌크 웨이퍼인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 다른 실시예에서, 상기 제2 타입-제1 타입-제2 타입의 반도체를 형성하는 단계는, 상기 기판 상에서 에피택셜 성장을 통하여 형성하거나 상기 기판 상에 이온주입을 실시하여 형성하는 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 또 다른 실시예에서, 상기 이온주입을 실시하는 경우, 상기 제2 타입-제1 타입-제2 타입의 반도체를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 또 다른 실시예에서, 상기 제1 타입의 반도체 및 제2 타입의 반도체는 각각 P형 반도체, N형 반도체 또는 N형 반도체, P형 반도체인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 또 다른 실시예에서, 상기 제1 타입의 반도체 및 제2 타입의 반도체가 각각 P형 반도체, N형 반도체일 경우, 상기 제1 타입 및 제2 타입의 반도체를 각각 형성하는 물질은, 상기 제2 타입의 반도체의 밸런스 밴드 에너지가 상기 제1 타입의 반도체의 밸런스 밴드 에너지보다 낮고, 상기 제1 타입의 반도체의 컨덕션 밴드 에너지가 상기 제2 타입의 반도체의 컨덕션 밴드 에너지보다 높도록 하는 물질인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 또 다른 실시예에서, 상기 제1 타입의 반도체 및 제2 타입의 반도체가 각각 N형 반도체, P형 반도체일 경우, 상기 제1 타입 및 제2 타입의 반도체를 각각 형성하는 물질은, 상기 제2 타입의 반도체의 밸런스 밴드 에너지가 상기 제1 타입의 반도체의 밸런스 밴드 에너지보다 높고, 상기 제1 타입의 반도체의 컨덕션 밴드 에너지가 상기 제2 타입의 반도체의 컨덕션 밴드 에너지보다 낮도록 하는 물질인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
본 발명의 또 다른 측면은, 상기 방법으로 제조된 커패시터리스 디램 셀을 제공한다.
본 발명에 따르면, 커패시터리스 디램 셀은 기존의 커패시터리스 트랜지스터 디램 셀과는 달리 게이트와 게이트 절연막이 없어 열전자 주입(hot-carrier injection) 등으로 인한 내구성 저하를 원천적으로 차단하여 소자의 안전성을 극대화하고 수명을 늘일 수 있다.
또한, 본 발명에 따르면, N형 반도체와 P형 반도체의 이종접합구조를 사용하여 전자주입효율을 높이고 여기 정공의 수명을 늘여 데이터의 유지시간을 늘일 수 있다.
도 1은 본 발명에 따른 평면형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법의 흐름도이다.
도 2 내지 도 5는 도 1의 커패시터리스 디램 셀 제조방법을 설명하기 위한 단면도이다.
도 6은 본 발명에 따른 수직형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법의 흐름도이다.
도 7 및 도 8은 도 6의 커패시터리스 디램 셀 제조방법을 설명하기 위한 단면도이다.
도 9는 본 발명에 따른 커패시터리스 디램 셀의 전류-전압 곡선이다.
도 10은 본 발명에 따른 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀의 "1"상태와 "0"상태에서 에너지 밴드 다이어그램이다.
도 2 내지 도 5는 도 1의 커패시터리스 디램 셀 제조방법을 설명하기 위한 단면도이다.
도 6은 본 발명에 따른 수직형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법의 흐름도이다.
도 7 및 도 8은 도 6의 커패시터리스 디램 셀 제조방법을 설명하기 위한 단면도이다.
도 9는 본 발명에 따른 커패시터리스 디램 셀의 전류-전압 곡선이다.
도 10은 본 발명에 따른 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀의 "1"상태와 "0"상태에서 에너지 밴드 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로만 한정되는 것은 아니다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명에 따른 평면형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법의 흐름도이고, 도 2 내지 도 5는 도 1의 커패시터리스 디램 셀 제조방법을 설명하기 위한 단면도이다.
먼저, 기판(100)상에 매립 절연산화막(200)을 형성한다(S110). 기판(100)은 절연층 매몰 실리콘(Silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 게르마늄 (Germanium on Insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄 (Strained Germanium on Insulator, SGOI) 웨이퍼, 또는 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼 중에서 어느 하나이다.
S110 단계 이후, 매립 절연산화막(200) 상에 단결정 반도체층(300)을 형성한 후 P형 반도체 형성을 위한 이온주입을 실시한다(S120).
S12O 단계 이후, 단결정 반도체층(300)을 식각하여 활성 반도체층을 형성한다(S130).
S130 단계 이후, 활성 반도체층에서 P형 반도체로 남겨둘 부위에 감광막(400)을 형성한 상태에서 N형 반도체 형성을 위한 이온주입을 실시한다(S140).
S140 단계 이후, 감광막(400)을 제거한 후 활성 반도체층에 N형-P형-N형 반도체(310, 320, 330) 접합구조를 완성한다(S150). 이때, 감광막(400)을 제거한 후 어닐링하는 단계를 추가하면 주입된 이온을 활성화할 수 있다. N형 반도체(310, 330) 및 P형 반도체(320)를 각각 형성하는 물질은, N형의 반도체(310, 330)의 밸런스 밴드 에너지가 P형 반도체(320)의 밸런스 밴드 에너지보다 낮고 P형 반도체(320)의 컨덕션 밴드 에너지가 N형 반도체(310, 330)의 컨덕션 밴드 에너지보다 높도록 하는 물질을 이용한다. 이때, N형 반도체(310, 330), P형 반도체(320)를 형성하는 물질은, 실리콘, 저머늄, 실리콘저머늄, 실리콘카바이드, 갈륨비소, 인듐갈륨비소, 갈륨질소일 수 있다. 이와 같은 물질로 N형 반도체(310, 330) 및 P형 반도체(320)를 형성하면, 전자의 주입효율을 높일 수 있기 때문에 높은 전류값을 얻을 수 있고, P형 반도체(320)에 저장된 여기의 정공들이 N형 반도체(310, 330)의 높은 정공장벽때문에 전하 유지시간을 연장하여 데이터 유지시간을 늘일 수 있다.
S110 내지 S150 단계에서는 평면형 N형-P형-N형(310, 320, 330) 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법을 설명하였지만, N형 반도체(310, 330)와 P형 반도체(320)의 제조순서를 바꾸면 평면형 P형-N형-P형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법을 쉽게 설명할 수 있다. 즉, 평면형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법에서 N형과 P형을 서로 바꾸어 배치하면 된다.
이때, 평면형 P형-N형-P형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법에서는, P형 반도체(310, 330) 및 N형 반도체(320)를 각각 형성하는 물질은, P형의 반도체(310, 330)의 밸런스 밴드 에너지가 N형 반도체(320)의 밸런스 밴드 에너지보다 높고 N형 반도체(310, 330)의 컨덕션 밴드 에너지가 P형 반도체(320)의 컨덕션 밴드 에너지보다 낮도록 하는 물질을 이용한다.
도 6은 본 발명에 따른 수직형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법의 흐름도이고, 도 7 및 도 8은 도 6의 커패시터리스 디램 셀 제조방법을 설명하기 위한 단면도이다.
먼저, 기판(500) 상에 N형-P형-N형 반도체(600, 700, 800)를 형성한다 (S210). 기판(500)은 벌크 웨이퍼가 사용될 수 있다. N형-P형-N형 반도체(600, 700, 800)는, 기판(500) 상에서 에피택셜(epitaxial) 성장을 통하여 형성하거나, 기판 상에 이온주입을 실시하여 형성한다. 이때, 이온주입을 실시하는 경우, N형-P형-N형 반도체(600, 700, 800)를 어닐링하는 단계를 추가하면 주입된 이온을 활성화할 수 있다. 에피택셜 성장은 반도체 제조기술의 하나로, 기판(500) 표면에 방향성을 정한 결정을 성장시키는 기술이다.
S210 단계 이후, N형-P형-N형 반도체(600, 700, 800)를 수직방향으로 패터닝하여 (patterning) N형-P형-N형 반도체 접합구조를 완성한다(S220). N형 반도체 (600, 800) 및 P형 반도체(700)를 각각 형성하는 물질은, N형의 반도체(600, 800)의 밸런스 밴드 에너지가 P형 반도체(700)의 밸런스 밴드 에너지보다 낮고 P형 반도체(700)의 컨덕션 밴드 에너지가 N형 반도체(600, 800)의 컨덕션 밴드 에너지보다 높도록 하는 물질을 이용할 수 있다. 이때, N형 반도체(600, 800), P형 반도체(700)를 형성하는 물질은, 실리콘, 저머늄, 실리콘저머늄, 실리콘카바이드, 갈륨비소, 인듐갈륨비소, 갈륨질소일 수 있다.
S210 내지 S220 단계에서는 수직형 N형-P형-N형(600, 700, 800) 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법을 설명하였지만, N형 반도체(600, 800)와 P형 반도체(700)의 제조순서를 바꾸면 수직형 P형-N형-P형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법을 쉽게 설명할 수 있다. 즉, 수직형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법에서 N형과 P형을 서로 바꾸어 배치하면 된다.
이때, 수직형 P형-N형-P형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법에서는, P형 반도체 및 N형 반도체를 각각 형성하는 물질은, P형의 반도체 (600, 800)의 밸런스 밴드 에너지가 N형 반도체(700)의 밸런스 밴드 에너지보다 높고 N형 반도체(700)의 컨덕션 밴드 에너지가 P형 반도체(600, 800)의 컨덕션 밴드 에너지보다 낮도록 하는 물질을 이용한다.
도 9는 본 발명에 따른 커패시터리스 디램 셀의 전류-전압 곡선이다. 도 9를 참조하면, 2단자 사이에 전압을 증가시키면 충돌이온화에 의해 전자-정공 쌍들이 생기고, 이때 생긴 정공들이 중간에 위치한 P형 반도체에 축적된다. 전압이 특정값에 도달하게 되면 베이스가 오픈된 NPN형 바이폴라 트랜지스터가 항복영역에 있게 되는 것과 같이 큰 전류가 흐른다. 이때, 특정값 이상의 전압이 인가되는 한 큰 값의 전류가 유지된다.
다시 전압을 감소시키면 전자-정공 쌍들의 생성이 줄어들게 되어 다시 항복영역에서 벗어나게 되어 작은 값의 전류가 흐른다. 이때, 항복영역에서 벗어나게 되는 전압(이하, 래치 다운 전압)은 항복영역이 일어나게 되는 전압(이하, 래치 업)보다 작게 되므로, 래치 업 전압과 래치 다운 전압 사이에서 쌍안정(bistable) 전류-전압 특성을 갖는다.
따라서, 중간에 위치한 P형 반도체에 정공들이 쌓여있는 상태 또는 쌓여있지 않은 상태를 래치 업 전압과 래치 다운 전압 사이에서 감지하게 되면 전류가 많이 흐르거나 적게 흐르는 차이로써 저장된 데이터가 "1"상태인지 "0"상태인지 구분할 수 있게 된다.
도 10은 본 발명에 따른 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀의 "1"상태와 "0"상태에서 에너지 밴드 다이어그램이다. 도 10을 참조하면, Ec, Ev는 각각 컨덕션 밴드 에너지, 밸런스 밴드 에너지를 나타내는데, 상태 "0"에서는 전류가 적게 흐르고 상태 "1"에서는 전류가 많이 흐름을 알 수 있다.
또한, 상태 "0"에서는 여기 정공(Hole)들이 쌓여있지 않고, 상태 "1"에서는 여기 정공들이 쌓여 있음을 알 수 있다.
상술한 바와 같이, 커패시터리스 디램 셀 제조방법은 N형-P형-N형 반도체 접합구조 또는 P형-N형-P형 반도체 접합구조를 형성할 수 있으며, P형-N형-P형 반도체 접합구조는 N형-P형-N형 반도체 접합구조를 통해 등가적으로 이해될 수 있다. N형-P형-N형 반도체 접합구조는 2개의 N형 반도체에 전압을 인가하는 2단자 구조이고, 가운데 P형 반도체는 전기적으로 부유되어 외부전압이 인가될 수 없다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
100, 500 : 기판 200 : 매립 절연산화막
300 : 단결정 반도체층 400 : 감광막
600, 800 : N형 반도체 700 : P형 반도체
300 : 단결정 반도체층 400 : 감광막
600, 800 : N형 반도체 700 : P형 반도체
Claims (8)
- 기판 상에 제2 타입-제1 타입-제2 타입의 반도체를 형성하는 단계; 및
상기 제2 타입-제1 타입-제2 타입의 반도체를 수직방향으로 패터닝하여 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계를 포함하며,
상기 제1 타입의 반도체 및 제2 타입의 반도체가 각각 P형 반도체, N형 반도체일 경우, 상기 제1 타입 및 제2 타입의 반도체를 각각 형성하는 물질은, 상기 제2 타입의 반도체의 밸런스 밴드 에너지가 상기 제1 타입의 반도체의 밸런스 밴드 에너지보다 낮고, 상기 제1 타입의 반도체의 컨덕션 밴드 에너지가 상기 제2 타입의 반도체의 컨덕션 밴드 에너지보다 높도록 하는 물질인 2단자의 커패시터리스 디램 셀 제조방법. - 기판 상에 제2 타입-제1 타입-제2 타입의 반도체를 형성하는 단계; 및
상기 제2 타입-제1 타입-제2 타입의 반도체를 수직방향으로 패터닝하여 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계를 포함하며,
상기 제1 타입의 반도체 및 제2 타입의 반도체가 각각 N형 반도체, P형 반도체일 경우, 상기 제1 타입 및 제2 타입의 반도체를 각각 형성하는 물질은, 상기 제2 타입의 반도체의 밸런스 밴드 에너지가 상기 제1 타입의 반도체의 밸런스 밴드 에너지보다 높고, 상기 제1 타입의 반도체의 컨덕션 밴드 에너지가 상기 제2 타입의 반도체의 컨덕션 밴드 에너지보다 낮도록 하는 물질인 2단자의 커패시터리스 디램 셀 제조방법. - 제1항 또는 제2항에 있어서,
상기 기판은 벌크 웨이퍼인 것을 특징으로 하는 2단자의 커패시터리스 디램 셀 제조방법. - 제1항 또는 제2항에 있어서,
상기 제2 타입-제1 타입-제2 타입의 반도체를 형성하는 단계는, 상기 기판 상에서 에피택셜 성장을 통하여 형성하거나 상기 기판 상에 이온주입을 실시하여 형성하는 것을 특징으로 하는 2단자의 커패시터리스 디램 셀 제조방법. - 제4항에 있어서,
상기 이온주입을 실시하는 경우, 상기 제2 타입-제1 타입-제2 타입의 반도체를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 2단자의 커패시터리스 디램 셀 제조방법. - 삭제
- 삭제
- 제1항 또는 제2항의 방법으로 제조된 2단자의 커패시터리스 디램 셀.
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| US20050265069A1 (en) | 2002-08-29 | 2005-12-01 | Micron Technology, Inc. | Merged mos-bipolar capacitor memory cell |
| US20080048327A1 (en) * | 2004-06-21 | 2008-02-28 | Sang-Yun Lee | Electronic circuit with embedded memory |
| KR20090027004A (ko) * | 2007-09-11 | 2009-03-16 | 삼성전자주식회사 | 커패시터리스 디램 및 그의 제조 및 동작방법 |
-
2012
- 2012-04-20 KR KR1020120041245A patent/KR101221445B1/ko active IP Right Grant
Patent Citations (3)
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