CN111083935A - 插入多晶硅发射极层的二端双稳态电阻器及其制造方法 - Google Patents

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Abstract

本发明公开插入多晶硅发射极层的二端双稳态电阻器及其制造方法。本发明一实施例的二端双稳态电阻器制造方法包括：在基板上形成第一类型的第一半导体层的步骤；在上述第一半导体层的上部形成第二类型的第二半导体层的步骤；在上述第二半导体层的上部形成第一类型的第三半导体层的步骤；以及在上述第三半导体层的上部形成第一类型的多晶硅层的步骤。

Description

插入多晶硅发射极层的二端双稳态电阻器及其制造方法
技术领域
本发明涉及二端双稳态电阻器，详细地，涉及如下的二端双稳态电阻器及其制造方法，即，在发射极半导体区域与金属层之间插入多晶硅层以增加电流增益，降低闩锁电压和锁定电压，并可增加锁存电压窗口。
背景技术
现有动态随机存取存储器(DRAM)的单位电池是包括一个晶体管(transistor，T)和一个电容器(capacitor，C)的结构(1T/1C)。在存储器器件的情况下，增加每单位面积的电池数量时具有极好的商业和经济效果，因此小型化电池是在存储器产业中所要解决的最大问题。为了小型化电池，在现有的动态随机存取存储器电池结构中，减少晶体管或电容器的大小是存储器产业的核心技术。随着技术的进步，晶体管的大小的小型化已经得到解决，但是在保持静电容量的大小的情况下小型化电容器的大小已面临技术限制。为了解决这些问题，提出了无电容器动态随机存取存储器(capacitorless DRAM)。在无电容器动态随机存取存储器中，单位电池有利于电池的小型化，因为它仅由一个晶体管构成而没有电容器。即，随着小型化可具有高集成度，并且制造工序也很简单，因而具有有利于普及的优点。但是，在无电容器动态随机存取存储器的情况下，由于在写入和读取存储器状态的过程中需要高驱动电压而导致栅极绝缘膜的劣化，由此存储器操作特性中可靠性和耐久性具有致命的问题。
发明内容
技术问题
本发明的实施例提供如下的二端双稳态电阻器及其制造方法，即，在发射极半导体区域与金属层之间插入多晶硅层以增加电流增益，降低闩锁电压和锁定电压，并可增加锁存电压窗口。
解决问题的方案
本发明一实施例的二端双稳态电阻器制造方法包括：在基板上形成第一类型的第一半导体层的步骤；在上述第一半导体层的上部形成第二类型的第二半导体层的步骤；在上述第二半导体层的上部形成第一类型的第三半导体层的步骤；以及在上述第三半导体层的上部形成第一类型的多晶硅层的步骤。
进一步地，本发明一实施例的二端双稳态电阻器制造方法还可包括：形成用于电分离由上述第一半导体层至第三半导体层形成的有源半导体区域的绝缘层的步骤；以及形成与上述第一半导体层电连接的第一金属层以及与上述多晶硅层电连接的第二金属层的步骤。
在上述第一半导体层及第三半导体层和上述多晶硅层以N型形成、上述第二半导体层以P型形成的情况下，可能上述第一半导体层及第三半导体层和上述多晶硅层的价带能量低于上述第二半导体层的价带能量，并且上述第二半导体层的传导带能量可高于上述第一半导体层及第三半导体层和上述多晶硅层的传导带能量。
在上述第一半导体层及第三半导体层和上述多晶硅层以P型形成、上述第二半导体层以N型形成的情况下，可能上述第一半导体层及第三半导体层和上述多晶硅层的价带能量高于上述第二半导体层的价带能量，并且上述第二半导体层的传导带能量可低于上述第一半导体层及第三半导体层和上述多晶硅层的传导带能量。
在形成上述第一半导体层至第三半导体层及上述多晶硅层的步骤中，可通过离子注入来形成上述第一半导体层至第三半导体层及上述多晶硅层。
在形成上述第一半导体层至第三半导体层的步骤中，可通过外延生长或选择性外延生长来形成上述第一半导体层至第三半导体层。
形成上述第一半导体层至第三半导体层及上述多晶硅层的步骤能够以使上述第一半导体层及第三半导体层和上述多晶硅层的能量带隙大于上述第二半导体层的能量带隙的方式形成。
在形成上述第一半导体层至第三半导体层的步骤中，可通过利用硅、应变硅、锗、应变锗、硅锗及碳化硅中的至少一种物质来形成上述第一半导体层至第三半导体层。
上述基板可包括硅晶片、应变硅晶片、锗晶片、应变锗晶片及硅锗晶片中的一种，还可包括绝缘层上覆硅晶片、绝缘层上覆应变硅晶片、绝缘层上覆锗晶片、绝缘层上覆应变锗晶片及绝缘层上覆硅锗晶片中的一种。
本发明一实施例的二端双稳态电阻器包括：第一类型的第一半导体层，形成于基板上；第二类型的第二半导体层，形成于上述第一半导体层的上部；第一类型的第三半导体层，形成于上述第二半导体层的上部；以及第一类型的多晶硅层，形成于上述第三半导体层的上部。
进一步地，本发明一实施例的二端双稳态电阻器还可包括：第一金属层，与上述第一半导体层电连接；第二金属层，与上述多晶硅层电连接；以及绝缘层，用于通过上述第一半导体层至第三半导体层来电分离有源半导体区域和上述第一金属层及第二金属层。
在上述第一半导体层及第三半导体层和上述多晶硅层为N型、上述第二半导体层为P型的情况下，上述第一半导体层及第三半导体层和上述多晶硅层的价带能量可低于上述第二半导体层的价带能量，并且上述第二半导体层的传导带能量可高于上述第一半导体层及第三半导体层和上述多晶硅层的传导带能量。
在上述第一半导体层及第三半导体层和上述多晶硅层为P型、上述第二半导体层为N型的情况下，上述第一半导体层及第三半导体层和上述多晶硅层的价带能量可高于上述第二半导体层的价带能量，并且上述第二半导体层的传导带能量可低于上述第一半导体层及第三半导体层和上述多晶硅层的传导带能量。
上述第一半导体层至第三半导体层能够由硅、应变硅、锗、应变锗、硅锗及碳化硅中的至少一种物质形成。
上述基板可包括硅晶片、应变硅晶片、锗晶片、应变锗晶片、硅锗晶片、绝缘层上覆硅晶片、绝缘层上覆应变硅晶片、绝缘层上覆锗晶片、绝缘层上覆应变锗晶片及绝缘层上覆硅锗晶片中的一种。
本发明一实施例的二端双稳态电阻器包括：半导体层，形成于发射极区域；以及多晶硅层，形成于上述半导体层的上部。
发明的效果
在本发明的实施例中，在发射极半导体区域与金属层之间插入多晶硅层以增加电流增益，降低闩锁电压和锁定电压，并可增加锁存电压窗口。
在本发明的实施例中，可通过增加电流增益、降低闩锁电压和锁定电压以及增加锁存电压窗口来实现对低功率操作更有利的双稳态电阻器器件，因此，可提供存储器器件，例如，作为动态随机存取存储器器件的效用性增加的器件。
N型多晶硅中的空穴的迁移率(mobility)更低于N型单晶中的空穴的迁移率。由于迁移率更低而扩散常数(diffusion constant)变得更低，多晶硅中的发射极古梅尔数(emitter Gummel number)变大。由此，发射极的空穴电流密度(hole current density)变小，与其成反比的电流增益变大。
在本发明的实施例中，多晶硅层的插入增加了电流增益，从而闩锁电压和锁定电压变低以及可增加锁存电压窗口。
附图说明
图1为示出用于说明现有动态随机存取存储器中相邻的电池之间的漏电流的图。
图2为示出用于说明现有无电容器动态随机存取存储器的结构的图。
图3为示出用于说明本发明一实施例的二端双稳态电阻器的结构的图。
图4a及图4b为示出用于说明本发明一实施例的二端双稳态电阻器的制造方法的图。
图5为示出用于说明本发明的二端双稳态电阻器的电流电压曲线的。
具体实施方式
以下，参照后述的实施例会使本发明的优点、特征及实现这些优点和特征的方法变得更加明确。但是，本发明并不局限于以下所公开的实施例，能够以互不相同的各种方式实施，本实施例用于使本发明所属技术领域的普通技术人员完整地理解本发明的范畴，本发明仅由发明要求保护范围限定。
使用于本说明书的术语用于说明实施例，并非限制本发明。在本说明书中，除非在句子中另有说明，否则单数型包括复数型。在说明书中所使用的“包括(comprises)”和/或“包含(comprising)”是指所提及的结构要素、步骤、操作和/或器件不排除一个以上的其他结构要素、步骤、操作和/或器件的存在或添加。
除非另有说明，使用于本说明书的所有术语(技术及科学术语)可作为本发明所属技术领域的普通技术人员共同理解的含义来使用。并且，通常使用的词典中未定义的术语不会被理想地或过度地解释，除非它们被明确地特别定义。
下面，参照附图，进一步详细说明本发明优选的实施例。附图上的相同的结构要素使用相同的附图标记，并且省略对于相同的结构要素的重复说明。
在二端双稳态电阻器(bi-stable resistor，biristor)的情况下，是一种具有双稳态(bi-stable)操作特性的器件，其特征在于，它是N型-P型-N型半导体接合或P型-N型-P型半导体接合，在中间电悬浮(floating)N型半导体或P型半导体。在具有这种结构的二端双稳态电阻器器件的情况下，由于没有电容器和栅极，因此可从根本上解决在动态随机存取存储器中发生的因栅极绝缘膜劣化导致的可靠性问题。而且，在制造成垂直形的情况下，与现有的动态随机存取存储器相比，具有集成度高的优点。并且，制造工序也很简单，可大大减少工序费用，从而有利于普及，因此期待可代替目前所使用的动态随机存取存储器。
双稳态电阻器的操作原理如下，若向集电极区域施加电压，则电子从发射极区域被注入到基极区域，所注入的多个电子通过高电场(electric field)引起碰撞离化(impact ionization)，从而产生空穴对。所产生的电子直接离开集电极区域，而空穴被捕获并累积在电悬浮的基极区域中。而且，累积的空穴降低了基极区域的电位，并降低了发射极区域和基极区域的势垒，从而允许更多的电子流入基极，并发生更多的离子碰撞，因而发生产生更多的空穴对的正反馈(positive feedback)。若向通过这样的正反馈来操作的二端双稳态电阻器的集电极区域施加适当的电压，则基于雪崩效应(avalanche effect)从低电流状态(‘0’状态)变为电流急剧增加的高电流状态(‘1’状态)。而且，在将电压降低到适当水平的情况下，正反馈结构被破坏，并且从高电流状态变为电流急剧下降的低电流状态。此时，将从低电流状态变为高电流状态时的电压称为闩锁电压(latch-up voltage)，并将从高电流状态变为低电流状态时的电压称为锁定电压(latch-down voltage)。而且，由于闩锁电压和锁定现象而出现迟滞现象(hysteresis)，并将闩锁电压与锁定电压之差称为锁存电压窗口(latch voltage window)。闩锁电压越小、锁存电压窗口越大，作为存储器的使用价值越大。并且，当作为电流的急剧增加的闩锁现象满足(M-1)Eβ(1时发生。其中，M为增倍率(multiplication factor)，β可指电流增益(current gain)。
本发明的实施例的目的在于，提供如下的二端双稳态电阻器，即，在使用于二端的发射极半导体区域与金属层之间插入多晶硅层，从而增加电流增益，由此降低闩锁电压和锁定电压，并可增加锁存电压窗口。
其中，本发明的二端双稳态电阻器可具有垂直形结构。
图1为示出用于说明现有无电容器动态随机存取存储器的结构的图。
参照图1，现有无电容器动态随机存取存储器的结构如下，即，在基板206上形成有氧化物205，氧化物205上形成有源极101、浮体104、漏极103，浮体104上形成有氧化物和栅极102。源极101、漏极103、栅极102可与外部电连接，但是，浮体104是电悬浮的，因为其下方和上方有氧化物，两侧有源极、漏极。源极101、浮体104、漏极103可以是n型、p型、n型或p型、n型、P型的半导体，列举n型、p型、n型的情况来进行说明。
现有无电容器动态随机存取存储器可利用碰撞离化效应(impact ionizationeffect)作为写入方法。即，若对漏极103施加正电压并对栅极102也施加正电压，则电子通过源极101注入，所注入的电子通过漏极103附近的强电场引起碰撞离化效应。通过碰撞离化效应产生电子的和空穴(hole)。
由于在浮体104与漏极103之间产生的电子和空穴试图进入低能态，因此电子从漏极103侧离开，而空穴从浮体104侧离开。此时，在将浮体104的能量带隙小于源极101及漏极103的方式设计的情况下，浮体104与漏极103之间的接触电位处的重电子的接触电位(contact potential)大于空穴的接触电位。因此，从漏极103移向浮体104侧的空穴被积累，移向源极侧的空穴非常少。
对现有无电容器动态随机存取存储器的更详细的内容可通过韩国专利KR 10-1042521来进行说明。
图2为示出用于现有动态随机存取存储器中相邻的电池之间的漏电流的图。
图2为示出部分存储器阵列，示出四个电池231、232、233、234、字线211、212、位线221、222、数据电流241、漏电流242。
在向字线211施加电压的情况下产生的数据电流241具有与第一电池231有关的信息。若四个电池231、232、233、234之间的间距狭窄且第二电池、第三电池、第四电池为出于电流容易流动的状态(Low Resistance State)，则流经第二电池232、第三电池233、第四电池234的漏电流242流向位线221。在此情况下，由于表示与第一电池231有关的信息的数据电流241与漏电流242合并并流经位线221，因此，即使测定合并的电流，也存在不能准确地知道与第一电池231有关的信息的问题。
以往，通过添加二极管制成阵列来防止漏电流，但是本发明的双稳态电阻器器件，通过不对称掺杂以使防止反向电流流过，从而可解决由相邻电池引起的漏电流问题。
图3为示出用于说明本发明一实施例的二端双稳态电阻器的结构的图。
参照图3，本发明一实施例的二端双稳态电阻器包括基板301、第一半导体层302、第二半导体层303、第三半导体层304、多晶硅层305、绝缘层306、第一金属层307及第二金属层308。
在现有水平形动态随机存取存储器中，由于水平形的特性，单位电池的面积被限制在8F2或6F2，但是本发明的二端双稳态电阻器可具有垂直形结构，在呈垂直形结构的情况下，单位电池的面积可以为4F2。
基板301为用于制造本发明的二端双稳态电阻器的基板，可使用块晶片，还可使用埋设绝缘层的设绝缘层埋晶片。
例如，基板301可使用硅晶片、应变硅晶片、锗晶片、应变锗晶片及硅锗晶片中的一种，还可使用绝缘层上覆硅(Silicon on Insulator，SOI)晶片、绝缘层上覆应变硅(Strained Silicon on Insulator，SSOI)晶片、绝缘层上覆锗(Germanium on Insulator，GOI)晶片、绝缘层上覆应变锗(Strained Germanium on Insulator，SGOI)晶片及绝缘层上覆硅锗(Silicon Germanium on Insulator)中的一种。
晶片可铜鼓利用凯氏长晶法(Czochralski method)、浮区法(Floating zonemethod)、布里兹曼法(Bridgman method)、铸造法(Casting method)、EMC法(Electro-magnetic cating method)中的至少一种来制造。
此时，作为基板301还可使用带隙小于硅(带隙为约1.12eV)的基于锗的物质。带隙能量是存在于价带(valence band)的电子被激发(excite)到传导带(conduction band)的最小能量。当由核固定的价带的电子接收带隙能量并激发到传导带时可自由移动，因此成为自由电子，并影响电流流动。即，若用带隙能量小于硅的基于锗制造双稳态电阻器，则即使向电极340施加电压，也可以使大电流流过双稳态电阻器，因此有利于制造低功率装置。
绝缘层306形成于第一半导体层302的上部区域，通过第一金属层307及第二金属层308和上述第一半导体层302、第二半导体层303、第三半导体层304来电分离有源半导体区域。
其中，绝缘层306可包括固体氧化膜(Oxide)、氮化膜(Nitride等)、低介电常数(low-k)的介电膜中的一种。
第一金属层307与第一半导体层302电连接，可向第一半导体层302施加外部电压，第二金属层308与多晶硅层305电连接，可通过多晶硅层305来向第三半导体层304施加外部电压。
即，为了使电流流经半导体，可分别向第一半导体层302及第三半导体层304施加外部电压，第二半导体层303为可直接施加外部电压的悬浮状态。
第一半导体层302形成于基板301的上部，第二半导体层303形成于第一半导体层302的上部的一部分，第三半导体层304形成于第二半导体层303的上部。
其中，第一半导体层302、第二半导体层303、第三半导体层304可通过外延生长(epitaxial growth)、选择性外延生长(selective epitaxial growth)或离子注入来形成。
外延生长(epitaxial growth)是在半导体基板生长与半导体基板具有相同结晶结构的层的工序，例如可以为物理气相沉积(Physical Vapor Deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、金属有机化学气相沉积(metal-organicchemical vapor deposition，MOCVD)、原子层沉积(atomic layer deposition，ALD)。
选择性外延生长(selective epitaxial growht)是仅暴露半导体基板的规定区域，并在暴露的区域生长具有相同的结晶结构的层的工序。选择性外延生长易于制造具有三维结构的半导体器件。
多晶硅层305形成于第三半导体层304的上部和绝缘层306的上部的一部分。
此时，多晶硅层305可通过离子注入来形成，其可以是与第三半导体层304相同类型的半导体。例如，在第三半导体层304为N型的半导体的情况下，多晶硅层305也为N型的半导体，在第三半导体层304为P型的半导体的情况下，多晶硅层305也可以为P型的半导体。
第一半导体层302、第三半导体层304及多晶硅层305为与第二半导体层303不同类型的半导体。作为一例，若第一半导体层302、第三半导体层304及多晶硅层305为P型的半导体，则第二半导体层303为N型的半导体，若第一半导体层302、第三半导体层304及多晶硅层305为N型的半导体，则第二半导体层303可以为P型的半导体。
此时，在第一半导体层302、第三半导体层304及多晶硅层305以N型形成、第二半导体层303以P型形成的情况下，第一半导体层302、第三半导体层304及多晶硅层305的价带能量可低于第二半导体层303的价带能量，第二半导体层303的传导带能量可高于第一半导体层302、第三半导体层304及多晶硅层305的传导带能量，在第一半导体层302、第三半导体层304及多晶硅层305以P型形成、第二半导体层303以N型形成的情况下，第一半导体层302、第三半导体层304及多晶硅层305的价带能量可高于第二半导体层303的价带能量，第二半导体层303的传导带能量可低于第一半导体层302，第三半导体层304及多晶硅层305的传导带能量。
并且能够以使第一半导体层302、第三半导体层304及多晶硅层305的能量带隙大于第二半导体层303的能量带隙的方式形成第一半导体层302、第二半导体层303、第三半导体层304及多晶硅层305。
第一半导体层302、第二半导体层303、第三半导体层304可通过利用硅、应变硅、锗、应变锗、硅锗及碳化硅中的一种物质或者组合上述物质来形成。
进一步地，第二半导体层303还可包括掺杂浓度互不相同的第一区域及第二区域。第二半导体层303包括掺杂浓度互不相同的第一区域及第二区域，从可阻断通过相邻电池的漏电流问题。作为一例，当第一半导体层302、第三半导体层304以N型形成、第二半导体层303以P型形成、第一区域及第二区域分别以P+、P0形成时，若第一半导体层接地并且将电压施加到第三半导体层304，则表示数据‘0’和‘1’的电流可以流动。相反，若第三半导体层304接地并且将电压施加到第一半导体层302，无论电压如何都没有电流流动。由于根据两种偏置条件碰撞离化现象的增倍率M及电流增益β的值不同，因此根据偏置条件流经器件的电流不同。即，在施加反向偏置的情况下，由于没有电流流动，因此除了数据电流241之外，还可以防止漏电流242流动。
进一步地，第二半导体层303重复形成具有不同带隙能量的不同物质或者调整SiGe的化合物结构中的Ge的比例，从而还可通过改变带隙来形成能够累积电荷的势阱(energy well)。
其中，第二半导体层303可由III-IV化合物及Si和Ge中的至少一种物质来形成。
作为形成势阱(量子阱(quantum well))的结构的例子，可包括GaN/InGaN层叠结构、InAs/In1-xGaxAs(例如，InAs/In0.8Ga0.2As)、AlxGa1-xAs/GaAs(例如，Al0.2Ga0.8As/GaAs)、Si/Si1-xGex(例如，Si/Si0.8Ge0.2)，其中x值是指可调节内含量(content)浓度的值。
在一实施例中，从现有的栅极、源极、漏极的三端结构的器件去除栅极和绝缘膜的二端结构。为了显示‘1’状态，可通过碰撞离化来形成电子空穴对(electron-hole pair)。若额外的空穴或电子(excess hole or electron)累积在第二半导体层，则处于低电阻状态(low resistance state)，因此流过高电流能显示‘1’状态。为了显示‘0’状态，可向第一半导体层302、第三半导体层304之间施加特定偏置电压。特定偏置电压导致第二半导体层303中的额外的空穴或电子消失，从而形成高阻态(high resistance state)，因此低电流可以显示‘0’状态。根据偏置可保持两种电阻状态，因此可将本发明的器件定义为双稳态电阻器(bistable resistor：Biristor)，此时，可实现能够由两种状态的电流差异判断是否储存数据的动态随机存取存储器。
图4a及图4b为示出用于说明本发明一实施例的二端双稳态电阻器的制造方法的图。
如图4所示，本发明的二端双稳态电阻器的制造方法通过离子注入在基板301依次形成第一半导体层302和第二半导体层303。例如，通过离子注入方法向基板注入第一类型的杂质如N型杂质来形成N型的第一半导体层302后，向基板进一步注入第二类型的杂质如P型的杂质，在N型的第一半导体层302的上部形成P型的第二半导体层303。
其中，基板301可使用硅晶片、应变硅晶片、锗晶片、应变锗晶片及硅锗晶片中搞得一种，还可使用绝缘层上覆硅(Silicon on Insulator，SOI)晶片、绝缘层上覆应变硅(Strained Silicon on Insulator，SSOI)晶片、绝缘层上覆锗(Germanium on Insulator，GOI)晶片、绝缘层上覆应变锗(Strained Germanium on Insulator，SGOI)晶片及绝缘层上覆硅锗(Silicon Germanium on Insulator)中的一种。
此时，可通过调节离子注入的加速能量及杂质的剂量(dose)来依次形成彼此区分的第一半导体层302及第二半导体层303。在用于形成N-P型的半导体层的离子注入步骤之后，实施用于形成垂直的器件结构的蚀刻工序。
其中，为了形成垂直结构的第一半导体层302及第二半导体层303，可包括图案化和蚀刻过程。例如，将光刻胶(photoresist，PR)沉积在硬掩模后，通过电子束光刻(Electron Beam Lithography)方法来执行图案化，并可通过干式蚀刻来形成有源半导体层。此时，当排列(array)电池时第一半导体层302的下部可用作共同电极，因此蚀刻时可留下第一半导体层302的下部。图案化过程除了电子束光刻方法之外，还可利用X射线光刻法(X-ray lithography)等记录纳米级电路图案的方法。以下，对图4的第一半导体层至第三半导体层由N-P-N型形成的情况进行说明。
在用于形成垂直形结构的蚀刻步骤之后，为了保护N型-P型垂直半导体层302、303而形成绝缘层306。其中，为了电分离由第一金属层307及第二金属层308和第一半导体层302、第二半导体层303、第三半导体层304形成的有源半导体区域，绝缘层306可由多种介电膜中的一种形成。
在形成绝缘层306之后，为了制造精确的半导体器件对表面进行平坦化。其中，进行平坦化的方法可使用化学机械平坦化(Chemical-mechanical planarization，CMP)等。在平坦化步骤之后，形成多晶硅层309。当形成多晶硅层309时，使用化学气相沉积等而不是外延生长方法，从而可借鉴工序费用并可改善生产性(throughput)。在形成多晶硅层之后，为了将多晶硅层309制造成连接焊盘(landing pad)而实施蚀刻工序。通过使用多晶硅层形成连接焊来减少误调(mis-align)，从而可确保对此的工序处理。
在蚀刻步骤之后，通过离子注入来形成N型的第三半导体层304和N型的多晶硅层305，从而可形成N-P-N-N层。在实施离子注入之后，进一步进行对N(第一半导体层)-P(第二半导体层)-N(第三半导体层)-N(多晶硅层)进行热处理(thermal annealing)的步骤，从而激活注入的杂质并可将注入的杂质的分布调节成所需的形态。若通过原位(in-situ)沉积而不是离子注入来沉积N型的多晶硅层，则可通过减少工序数量来减工序费用那个，并可形成突变结(abrupt junction)，因此可使特性最大化。
在所述的过程中，作为形成第一半导体层至第三半导体层的方法可使用外延生长、选择性外延生长、离子注入方法中的至少一种。此时，在通过离子注入(ionimplantation)方法来形成半导体层的情况下，可通过调节离子注入的加速能量及杂质的剂量来形成不同类型的半导体层。并且，包括退火步骤，从而激活注入的离子并可将注入的离子的分布调节成所需的形态。退火(annealing)是将半导体在高温下加热特定时间后相对缓慢地冷却的方法。并且，当形成第二半导体层时，下部的掺杂浓度也可能低于上部的掺杂浓度。通过改变掺杂浓度，电流仅流向所需的方向，从而防止在相邻电池的影响下产生不需要的电流。
在形成N(第一半导体层)-P(第二半导体层)-N(第三半导体层)-N(多晶硅层)结构之后，形成用于从外部传递信号的金属层310。即，以暴露部分第一半导体层302的方式蚀刻绝缘层306的部分区域以使能够与第一半导体层302电连接后沉积金属层310，为了形成第一金属层307和第二金属层308，从形成于整个区域的金属层蚀刻金属层310。当然，蚀刻过程可利用掩模、PR等，这些技术事项对于本技术领域技术人员而言是显而易见的。通过这些过程，垂直结构的有源半导体区域下端区域的N型的第一半导体层与第一金属层相连接并形成一个端子，垂直结构上端的N型的多晶硅层与第二金属层相连接并形成另一端子。尤其，P型的第二半导体层的特征在于，未与金属层相连接，并保持电悬浮状态。若形成第一金属层及第二金属层，则完成插入多晶硅发射极层的垂直形二端结构的双稳态电阻器器件。
其中，在第一半导体层及第三半导体层和多晶硅层以N型形成、第二半导体层由以P型形成的情况下，第一半导体层及第三半导体层和多晶硅层的价带能量可低于第二半导体层的价带能量，第二半导体层的传导带能量可高于第一半导体层及第三半导体层和多晶硅层的传导带能量，在第一半导体层及第三半导体层和多晶硅层以P型形成、第二半导体层以N型形成的情况下，第一半导体层及第三半导体层和多晶硅层的价带能量可高于第二半导体层的价带能量，第二半导体层的传导带能量可低于第一半导体层及第三半导体层和多晶硅层的传导带能量。即，在本发明中，在第一半导体层及第三半导体层和多晶硅层以N型形成、第二半导体层以P型形成的情况下，第一半导体层及第三半导体层和第二半导体层可由第一半导体层及第三半导体层和多晶硅层的价带能量低于第二半导体层的价带能量、第二半导体层的传导带能量高于第一半导体层及第三半导体层和多晶硅层的传导带能量的物质形成，在第一半导体层及第三半导体层和多晶硅层以P型形成、第二半导体层以N型形成的情况下，第一半导体层及第三半导体层和第二半导体层可由第一半导体层及第三半导体层和多晶硅层的价带能量高于第二半导体层的价带能量、第二半导体层的传导带能量低于第一半导体层及第三半导体层和多晶硅层的传导带能量的物质形成。
使用于本发明的二端双稳态电阻器的半导体物质可包含硅(Si)、锗(Ge、SiGe)、III-V族化合物、2-D物质(Carbon nanotube、MoS2、石墨烯等至少一种)种的至少一种物质。
而且，多晶硅发射极区域和上述半导体区域均为5×1018cm-3以上，通过离子注入N型或P型之一的杂质来形成。其中，在基极半导体区域的情况下，可形成为1×1017cm-3以上1×1019cm-3以下。
图5示出本发明的二端双稳态电阻器的电流电压曲线，示出插入多晶硅发射极层之前和之后的电流电压曲线。
如图5所示，在插入本发明的多晶硅发射极层的二端双稳态电阻器中，可知当插入多晶硅发射极层时电流增益增加，闩锁电压和锁定电压低于现有的二端双稳态电阻器，随着锁存电压窗口增加，驱动存储器时所需的电压减少，从而显示出低功率可驱动的特性。
在第一半导体层、第二半导体层、第三半导体层分别为N型、P型、N型的情况下，若增加三种半导体层的电压，通过形成于第二半导体层、第三半导体层之间的高电场(Electric Field)来产生碰撞离化现象并产生多个电子空穴对(Electron Hole pairs；EHPs)。多个过剩电子(excess electron)穿过第二半导体层到达第三半导体层，若电压达到特定值，则流过大电流，例如基极开路的双极结型晶体管(Bipolar JunctionTransistor；BJT)处于击穿区域。此时，只要施加特定值以上的电压，就保持大值的电流。若再次减少电压，则多个电子空穴对的产生减少，并重新脱离从击穿区域，从而流过小值的电流。脱离击穿区域的电压(锁定电压)小于发生击穿区域的电压(闩锁电压)，因此在闩锁电压与锁定电压之间具有双稳定(bistable)电流电压特性。可在闩锁电压与锁定电压之间检测在第二半导体层中多个过剩空穴(excess hole)累积或未累积的状态。由于电流根据过剩载波的累积状态多流或少流，因此可区分所储存的数据是处于“1”状态或“0”状态。
即，在向第三半导体层施加正电压并将第一半导体层接地的情况下，如图5所示，直到达到闩锁电压为止漏极电流几乎不流动，而当达到闩锁电压时，通过碰撞离化漏极电流快速上升。其中，当满足(M-1)*β≈1条件时发生电流的快速增加。M为增倍率(multiplication factor)，在通过碰撞离化现象产生电子空穴对并且电流增加的情况下，表示碰撞前的电流与由碰撞引起的电流之间的比例。β为电流增益，通常表示双极晶体管(Bipolar Junction Transistor)中的基极电流与集电极电流之间的比例。增倍率M与第三半导体层的电压成比例地增加。
进一步地，本发明的二端双稳态电阻器并不限定于所述的内容，其特征在于，在构成二端双稳态电阻器的发射极半导体区域与金属层之间形成多晶硅层，从而增加二端双稳态电阻器的电流增益，降低闩锁电压和锁定电压，并增加锁存电压窗口，因此本发明并不限定于所述的二端双稳态电阻器结构，可包括在发射极半导体区域上部形成多晶硅层的所有种类的二端双稳态电阻器。
即，本发明另一实施例的二端双稳态电阻器可包括所有种类的二端双稳态电阻器，上述二端双稳态电阻器包括形成于发射极半导体区域的半导体层和形成于上述半导体层的上部的多晶硅层。当然，这些二端双稳态电阻可包括与多晶硅层相连接的金属层，如形成于多晶硅层的上部的金属层。
而且，构成该二端双稳态电阻器的各个半导体区域可以为N型的半导体区域、P型半导体区域，各个半导体区域可具有任一类型的掺杂浓度，但是具有同掺杂浓度的多个区域还可包括在一个半导体区域中。
如上所述，通过有限的实施例和附图来说明了实施例，但是本技术领域的普通技术人员可以从上述的记载进行各种修改及变形。例如，以与所描述的方法不同的顺序执行所描述的技术，和/或以不同形态结合或组合所描述的系统、结构、装置、电路等结构要素，或者即使被其他结构要素或等同技术方案代替或取代，也可以实现适当的结果。
因此，属于其他实例、其他实施例及发明要求保护范围和等同的前述的发明要求保护范围的范围之内。

Claims (18)

1.一种二端双稳态电阻器制造方法，其特征在于，包括：
在基板上形成第一类型的第一半导体层的步骤；
在上述第一半导体层的上部形成第二类型的第二半导体层的步骤；
在上述第二半导体层的上部形成第一类型的第三半导体层的步骤；以及
在上述第三半导体层的上部形成第一类型的多晶硅层的步骤。
2.根据权利要求1所述的二端双稳态电阻器制造方法，其特征在于，还包括：
形成用于电分离由上述第一半导体层至第三半导体层形成的有源半导体区域的绝缘层的步骤；以及
形成与上述第一半导体层电连接的第一金属层以及与上述多晶硅层电连接的第二金属层的步骤。
3.根据权利要求1所述的二端双稳态电阻器制造方法，其特征在于，在上述第一半导体层及第三半导体层和上述多晶硅层以N型形成、上述第二半导体层以P型形成的情况下，上述第一半导体层及第三半导体层和上述多晶硅层的价带能量低于上述第二半导体层的价带能量，并且上述第二半导体层的传导带能量高于上述第一半导体层及第三半导体层和上述多晶硅层的传导带能量。
4.根据权利要求1所述的二端双稳态电阻器制造方法，其特征在于，在上述第一半导体层及第三半导体层和上述多晶硅层以P型形成、上述第二半导体层以N型形成的情况下，上述第一半导体层及第三半导体层和上述多晶硅层的价带能量高于上述第二半导体层的价带能量，并且上述第二半导体层的传导带能量低于上述第一半导体层及第三半导体层和上述多晶硅层的传导带能量。
5.根据权利要求1所述的二端双稳态电阻器制造方法，其特征在于，在形成上述第一半导体层至第三半导体层及上述多晶硅层的步骤中，通过离子注入来形成上述第一半导体层至第三半导体层及上述多晶硅层。
6.根据权利要求1所述的二端双稳态电阻器制造方法，其特征在于，在形成上述第一半导体层至第三半导体层的步骤中，通过外延生长或选择性外延生长来形成上述第一半导体层至第三半导体层。
7.根据权利要求1所述的二端双稳态电阻器制造方法，其特征在于，在形成上述第一半导体层至第三半导体层及上述多晶硅层的步骤中，以使上述第一半导体层及第三半导体层和上述多晶硅层的能量带隙大于上述第二半导体层的能量带隙的方式形成上述第一半导体层至第三半导体层及上述多晶硅层。
8.根据权利要求1所述的二端双稳态电阻器制造方法，其特征在于，在形成上述第一半导体层至第三半导体层的步骤中，通过利用硅、应变硅、锗、应变锗、硅锗及碳化硅中的至少一种物质来形成上述第一半导体层至第三半导体层。
9.根据权利要求1所述的二端双稳态电阻器制造方法，其特征在于，上述基板包括硅晶片、应变硅晶片、锗晶片、应变锗晶片及硅锗晶片中的一种。
10.根据权利要求1所述的二端双稳态电阻器制造方法，其特征在于，上述基板包括绝缘层上覆硅晶片、绝缘层上覆应变硅晶片、绝缘层上覆锗晶片、绝缘层上覆应变锗晶片及绝缘层上覆硅锗晶片中的一种。
11.一种二端双稳态电阻器，其特征在于，通过上述权利要求1所述的二端双稳态电阻器制造方法来制造。
12.一种二端双稳态电阻器，其特征在于，包括：
第一类型的第一半导体层，形成于基板上；
第二类型的第二半导体层，形成于上述第一半导体层的上部；
第一类型的第三半导体层，形成于上述第二半导体层的上部；以及
第一类型的多晶硅层，形成于上述第三半导体层的上部。
13.根据权利要求12所述的二端双稳态电阻器，其特征在于，还包括：
第一金属层，与上述第一半导体层电连接；
第二金属层，与上述多晶硅层电连接；以及
绝缘层，用于通过上述第一半导体层至第三半导体层来电分离有源半导体区域和上述第一金属层及第二金属层。
14.根据权利要求12所述的二端双稳态电阻器，其特征在于，在上述第一半导体层及第三半导体层和上述多晶硅层为N型、上述第二半导体层为P型的情况下，上述第一半导体层及第三半导体层和上述多晶硅层的价带能量低于上述第二半导体层的价带能量，并且上述第二半导体层的传导带能量高于上述第一半导体层及第三半导体层和上述多晶硅层的传导带能量。
15.根据权利要求12所述的二端双稳态电阻器，其特征在于，在上述第一半导体层及第三半导体层和上述多晶硅层为P型、上述第二半导体层为N型的情况下，上述第一半导体层及第三半导体层和上述多晶硅层的价带能量高于上述第二半导体层的价带能量，并且上述第二半导体层的传导带能量低于上述第一半导体层及第三半导体层和上述多晶硅层的传导带能量。
16.根据权利要求12所述的二端双稳态电阻器，其特征在于，上述第一半导体层至第三半导体层由硅、应变硅、锗、应变锗、硅锗及碳化硅中的至少一种物质形成。
17.根据权利要求12所述的二端双稳态电阻器，其特征在于，上述基板包括硅晶片、应变硅晶片、锗晶片、应变锗晶片、硅锗晶片、绝缘层上覆硅晶片、绝缘层上覆应变硅晶片、绝缘层上覆锗晶片、绝缘层上覆应变锗晶片及绝缘层上覆硅锗晶片中的一种。
18.一种二端双稳态电阻器，其特征在于，包括：
半导体层，形成于发射极区域；以及
多晶硅层，形成于上述半导体层的上部。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4978630A (en) * 1987-09-26 1990-12-18 Samsung Semiconductor & Telecommunication Co., Ltd. Fabrication method of bipolar transistor
KR20010093444A (ko) * 2000-03-29 2001-10-29 윤덕용 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법
US20040185631A1 (en) * 2001-07-13 2004-09-23 Infineon Technologies Ag Method for manufacturing a bipolar transistor having a polysilicon emitter
JP2007281096A (ja) * 2006-04-04 2007-10-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法およびエミッタポリシリコン電極構造をもつバイポーラトランジスタの電流増幅率の調整方法
US20090039393A1 (en) * 2007-08-08 2009-02-12 Nec Electronics Corporation Semiconductor device and method for manufacturing same
KR20140080741A (ko) * 2012-12-14 2014-07-01 한국과학기술원 비대칭 2-단자 바이리스터 소자와 그 제작 방법
CN105765741A (zh) * 2013-10-31 2016-07-13 三星电子株式会社 纳米结构半导体发光器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2565317B2 (ja) * 1986-12-03 1996-12-18 富士通株式会社 半導体装置の製造方法
DE3828809A1 (de) * 1988-08-25 1990-03-01 Licentia Gmbh Verfahren zur herstellung von halbleiterbauelementen
KR940001425B1 (ko) * 1990-11-06 1994-02-23 재단법인 한국전자통신연구소 수직구조를 갖는 바이폴라형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조
US5869881A (en) * 1994-12-20 1999-02-09 Electronics And Telecommunications Research Institute Pillar bipolar transistor
KR100352768B1 (ko) * 2000-01-27 2002-09-16 삼성전자 주식회사 반도체 장치의 콘택 형성 방법
TWI294670B (en) * 2003-06-17 2008-03-11 Ibm Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof
KR101042521B1 (ko) 2009-06-30 2011-06-20 한국과학기술원 커패시터리스 디램, 그 쓰기방법 및 읽기방법
US8441053B2 (en) * 2010-10-15 2013-05-14 Powerchip Technology Corporation Vertical capacitor-less DRAM cell, DRAM array and operation of the same
FR3000842B1 (fr) 2013-01-08 2016-07-29 Stmicroelectronics Rousset Transistor de selection d'une cellule memoire

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4978630A (en) * 1987-09-26 1990-12-18 Samsung Semiconductor & Telecommunication Co., Ltd. Fabrication method of bipolar transistor
KR20010093444A (ko) * 2000-03-29 2001-10-29 윤덕용 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법
US20040185631A1 (en) * 2001-07-13 2004-09-23 Infineon Technologies Ag Method for manufacturing a bipolar transistor having a polysilicon emitter
JP2007281096A (ja) * 2006-04-04 2007-10-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法およびエミッタポリシリコン電極構造をもつバイポーラトランジスタの電流増幅率の調整方法
US20090039393A1 (en) * 2007-08-08 2009-02-12 Nec Electronics Corporation Semiconductor device and method for manufacturing same
KR20140080741A (ko) * 2012-12-14 2014-07-01 한국과학기술원 비대칭 2-단자 바이리스터 소자와 그 제작 방법
CN105765741A (zh) * 2013-10-31 2016-07-13 三星电子株式会社 纳米结构半导体发光器件

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