CN110391229B - 存储器阵列、集成电路器件及其制造方法 - Google Patents

存储器阵列、集成电路器件及其制造方法 Download PDF

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Abstract

本发明公开了用于改善存储器阵列(诸如静态随机存取存储器阵列)的性能的鳍基阱带。一种示例性集成电路(IC)器件包括设置在第一类型掺杂剂的掺杂区上方的FinFET。FinFET包括具有掺杂有第一类型掺杂剂并具有第一宽度的第一鳍和第二类型掺杂剂的第一源极/漏极部件。IC器件还包括设置在第一类型掺杂剂的掺杂区上方的鳍基阱带。鳍基阱带将掺杂区连接至电压。鳍基阱带包括掺杂有第一类型掺杂剂并具有第二宽度的第二鳍和第一类型掺杂剂的第二源极/漏极部件。第二宽度大于第一宽度。例如，第二宽度与第一宽度的比率大于约1.1且小于约1.5。本发明的实施例还提供了集成电路器件及其制造方法。

Description

存储器阵列、集成电路器件及其制造方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及存储器阵列，集成电路器件及其制造方法。
背景技术
静态随机存取存储器(“SRAM”)通常是指只有在施加电源时才能保持存储的数据的任何内存或存储器。随着集成电路(IC)技术向更小的技术节点发展，SRAM通常将诸如鳍式场效应晶体管(FinFET)的鳍基结构结合到SRAM单元中以增强性能，其中，每个SRAM单元都可以存储数据位。由于SRAM单元性能主要取决于布局(例如，已经观察到SRAM阵列的内部SRAM单元实施为不同于SRAM阵列的边缘SRAM单元)，已经实现了鳍基阱带单元以稳定阱电位，从而促进整个SRAM阵列的均匀的电荷分布，并且因此在SRAM阵列的SRAM单元之间实现均匀的性能。然而，随着鳍尺寸缩小，已经观察到鳍基阱带单元增加SRAM阵列的拾取电阻和/或降低闭锁性能。因此，尽管用于SRAM阵列的现有的阱带单元通常已经足够用于其预期目的，但它们还没有在所有方面都完全令人满意。
发明内容
根据本发明的一方面，提供了一种集成电路器件，包括：FinFET，设置在第一类型掺杂剂的掺杂区上方，其中，所述FinFET包括掺杂有所述第一类型掺杂剂并具有第一宽度的第一鳍和第二类型掺杂剂的第一源极/漏极部件；以及鳍基阱带，设置在所述第一类型掺杂剂的所述掺杂区上方，其中，所述鳍基阱带包括掺杂有所述第一类型掺杂剂并且具有第二宽度的第二鳍和所述第一类型掺杂剂的第二源极/漏极部件，其中，所述第二宽度大于所述第一宽度，并且所述鳍基阱带将所述掺杂区连接至电压。
根据本发明的另一方面，提供了一种存储器阵列，包括：第一行阱带单元和第二行阱带单元；多个存储器单元，布置为多列和多行，其中，所述多个存储器单元设置在所述第一行阱带单元和所述第二行阱带单元之间，从而使得存储器单元的每列设置在第一阱带单元和第二阱带单元之间；其中，存储器单元的每个包括设置在第一类型掺杂剂的掺杂区上方的FinFET，其中，所述FinFET包括掺杂有所述第一类型掺杂剂并具有第一宽度的第一鳍和第二类型掺杂剂的第一源极/漏极部件；以及其中，所述第一阱带单元和所述第二阱带单元均包括设置在所述第一类型掺杂剂的掺杂区上方鳍基阱带，其中，所述鳍基阱带包括掺杂有所述第一类型掺杂剂并具有第二宽度的第二鳍和所述第一类型掺杂剂的第二源极/漏极部件，其中，所述第二宽度大于所述第一宽度，并且所述鳍基阱带将所述第一类型掺杂剂的掺杂区连接至电压。
根据本发明的又一方面，提供了一种制造集成电路器件的方法，包括：在鳍层上方形成图案化层，其中，所述图案化层包括限定相同的鳍宽度的阱带鳍图案和FinFET鳍图案，并且沿鳍宽度方向由所述阱带鳍图案限定的鳍密度小于沿所述鳍宽度方向由所述FinFET鳍图案限定的鳍密度；以及使用所述图案化层作为掩模来蚀刻所述鳍层以形成与所述阱带鳍图案相对应的至少一个阱带鳍和与所述FinFET鳍图案相对应的至少一个FinFET鳍，其中，所述至少一个阱带鳍的宽度大于所述至少一个FinFET鳍的宽度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A-图1F是根据本发明的各个方面的FinFET器件的部分或全部的局部示意图。
图2是根据本发明的各个方面的存储器阵列的部分或全部的示意性平面图。
图3是根据本发明的各个方面的另一存储器阵列的部分或全部的示意性平面图。
图4是根据本发明的各个方面的另一存储器阵列的部分或全部的示意性平面图。
图5A至图5G是根据本发明的各个方面的存储器阵列的部分或全部的局部示意图。
图6是根据本发明的各个方面的可以在SRAM阵列的存储器单元中实现的单端口SRAM单元的电路图。
图7是根据本发明的各个方面的可以在存储器阵列的存储器单元中实现的单端口SRAM单元的平面图。
图8是根据本发明的各个方面的用于制造FinFET器件的方法的流程图。
具体实施方式
本发明通常涉及集成电路(IC)器件，并且更特别地涉及用于IC器件的鳍基带单元结构。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下本发明中，一个部件形成在另一个部件上、连接至和/或耦接至另一个部件可以包括多个部件形成为直接接触的实施例，也可以包括额外的部件形成为介于多个部件之间，从而使得部件不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“之上”、“在...上方”、“在...下面”、“在...之下”、“向上”、“向下”、“顶部”、“底部”等以及其衍生词(例如“水平地”、“向下地”、“向上地”等)这样的空间关系术语，以容易地描述如本发明中一个部件与另一个部件的关系。空间相对术语旨在覆盖包括部件的器件的不同定位。
对于先进的IC技术节点，鳍式场效应晶体管(FinFET)(也称为非平面晶体管)已经成为用于高性能和低泄漏应用的流行且有前途的候选者。诸如静态随机存取存储器(SRAM)阵列的存储器阵列通常将FinFET结合到存储器单元中以增强性能，其中每个存储器单元可存储数据位。存储器单元的性能主要取决于布局。例如，已经观察到存储器阵列的内部存储器单元实施为不同于存储器阵列的边缘存储器单元。在一些实施方式中，内部存储器单元和边缘存储器单元呈现不同的阈值电压(Vt)、不同的导通电流(Ion)和/或不同的截止电流(Ioff)。因此已经实现了鳍基阱带单元以稳定阱电位，促进整个存储器阵列的均匀的电荷分布，并且因此在存储器阵列的存储器单元之间实现均匀的性能。鳍基阱带(也称为电连接)将与存储器单元的FinFET相对应的阱区电连接至电压节点(或电压线)。例如，鳍基n型阱带将与p型FinFET相对应的n阱区电连接至电压节点(诸如与p型晶体管相关联的电压节点)，以及鳍基p型阱带将与n型FinFET相对应的p阱区电连接至电压节点(诸如与n型晶体管相关联的电压节点)。
随着FinFET技术朝着更小的技术节点(例如，20nm、16nm、10nm、7nm及以下)发展，已经观察到减小的鳍节距和减小的鳍宽度减少了由鳍基阱带提供的益处。例如，已经观察到减小的鳍宽度以增加阱拾取电阻，从而使得鳍基(非平面基)阱带的阱拾取电阻远高于平面基阱带的阱拾取电阻。已经观察到阱拾取电阻的这种增加会降低使用鳍基阱带的存储器阵列的闭锁性能。本发明因此提出了对鳍基阱带的修改，以实现性能改善。例如，如本文所述，已经观察到，相对于与鳍基阱带相对应的FinFET的鳍宽度，增加鳍基阱带的鳍宽度显著降低了与鳍基阱带相关联的阱拾取电阻，而不会影响其相对应的FinFET的期望特性(例如，电压阈值)和/或不需要对现有的制造技术进行显著的修改(例如，蚀刻负载效应可以有利地实现阱带鳍和FinFET鳍之间期望的宽度差)。已经进一步观察到，如本文所述的降低阱拾取电阻改善了结合鳍基阱带的存储器阵列的闭锁抗扰性。不同的实施例可以具有不同的优势，并且没有特定优势是任何实施例都必需的。
图1A-图1F是根据本发明的各个方面的FinFET器件10的部分或全部的局部示意图。特别地，图1A是FinFET器件10的简化的示意性顶视图(例如，在x-y平面中)；图1B是沿图1A的线1B-1B(例如，在x-z平面中)的FinFET器件10的示意性截面图；图1C是沿图1A的线1C-1C(例如，在x-z平面中)的FinFET器件10的示意性截面图；图1D是沿图1A的线1D-1D(例如，在x-z平面中)的FinFET器件10的示意性截面图；图1E是沿图1A的线1E-1E(例如，在x-z平面中)的FinFET器件10的示意性截面图；以及图1F是沿图1A的线1F-1F(例如，在y-z平面中)的FinFET器件10的示意性截面图。FinFET器件10通常是指任何鳍基(非平面)器件，其可以包括在微处理器、存储器单元和/或其他IC器件中。在一些实施方式中，FinFET器件10是IC芯片的部分、芯片上系统(SoC)或其部分，该FinFET器件10包括各种无源微电子器件和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散的MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。为了清楚的目的已经简化了图1A–图1F以更好地理解本发明的发明构思。在FinFET器件10的其他实施例中，可以在FinFET器件10中添加额外的部件，并且可以替换、修改或去除下文描述的一些部件。
FinFET器件10包括衬底(晶圆)12。在所述实施例中，衬底12包括硅。可选地或额外地，衬底12包括诸如锗的另一元素半导体；诸如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；诸如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。可选地，衬底12是诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底的绝缘体上半导体衬底。通过注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造绝缘体上半导体衬底。在一些实施方式中，衬底12包括一种或多种Ⅲ-Ⅴ族材料。在一些实施方式中，衬底12包括一种或多种Ⅱ-Ⅳ族材料。
衬底12包括根据FinFET器件10的设计要求而配置的各种掺杂区。在所述实施例中，衬底12包括n型掺杂区14(也称为n阱)和p型掺杂区16(也称为p阱)。N型掺杂区14配置为用于诸如上拉(PU)FinFET的p型金属氧化物半导体(PMOS)FinFET 18A，并且p型掺杂区16配置用于诸如下拉(PD)FinFET的n型MOS(NMOS)FinFET 18B，从而使得FinFET器件10包括CMOSFinFET。诸如n型掺杂区14的N型掺杂区掺杂有诸如磷、砷、其他n型掺杂剂或它们的组合的n型掺杂剂。诸如p型掺杂区16的P型掺杂区掺杂有诸如硼(例如BF2)、铟、其他p型掺杂剂或它们的组合的p型掺杂剂。在一些实施方式中，衬底12包括利用p型掺杂剂和n型掺杂剂的组合形成的掺杂区。可以直接在衬底12上和/或中形成各个掺杂区，以提供例如p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各个掺杂区。在又一所述实施例中，n型阱带19A配置为将n型掺杂区14电连接至诸如电源电压VDD的第一电源电压，以及p型阱带19B配置为将p型掺杂区16电连接至诸如电源电压VSS的第二电源电压。在一些实施方式中，电源电压VDD是正电源电压，以及电源电压VSS是电接地。在一些实施方式中，n型掺杂区14具有约5×1016cm-3至约5×1019cm-3的n型掺杂剂浓度，并且p型掺杂区16具有约5×1016cm-3至约5×1019cm-3的p型掺杂剂浓度。
FinFET器件10包括设置在衬底12上方的各个鳍，诸如设置在衬底12上方的鳍20A、鳍20B、鳍20C、鳍20D、鳍20E和鳍20F。在图1A-图1F中，p型FinFET 18A包括设置在n型掺杂区14上方(并电连接至n型掺杂区14)的鳍20A、20B，n型FinFET 18B包括设置在p型掺杂区16上方(并电连接至p型掺杂区16)的鳍20C、20D，n型阱带19A包括设置在n型掺杂区14上方(并电连接至n型掺杂区14)的鳍20E，以及p型阱带19B包括设置在p型掺杂区16上方(并且电连接至p型掺杂区16)的鳍20F。因此p型FinFET 18A和n型FinFET 18B是多鳍FinFET，并且n型阱带19A和p型阱带19B是单鳍阱带，但是本发明预期其中p型FinFET 18A、n型FinFET 18B、n型阱带19A和/或p型阱带19B包括更多或更少的鳍的实施例。在一些实施方式中，为了增强FinFET器件10的性能，FinFET鳍的掺杂浓度小于阱带鳍的掺杂浓度。例如，p型FinFET 18A的鳍20A、20B和n型阱带19A的鳍20E可以包括n型掺杂剂，其中，鳍20E的n型掺杂剂浓度大于鳍20A、20B的n型掺杂剂浓度。在一些实施方式中，鳍20E的n型掺杂剂浓度比鳍20A、20B的n型掺杂剂浓度大至少三倍。在一些实施方式中，鳍20A、20B具有约1×1015cm-3至约1×1018cm-3的n型掺杂剂浓度，而鳍20E具有1×1015cm-3至约5×1018cm-3的n型掺杂剂浓度。在一些实施方式中，n型掺杂区14的n型掺杂剂浓度大于鳍20A、20B的n型掺杂剂浓度且小于鳍20E的n型掺杂剂浓度。在进一步的实例中，n型FinFET 18B的鳍20C、20D和p型阱带19B的鳍20F可以包括p型掺杂剂，其中，鳍20F的p型掺杂剂浓度大于鳍20C、20D的p型掺杂剂浓度。在一些实施方式中，鳍20F的p型掺杂剂浓度比鳍20C、20D的p型掺杂剂浓度大至少三倍。在一些实施方式中，鳍20C、20D具有约1×1015cm-3至约1×1018cm-3的p型掺杂剂浓度，而鳍20F具有约5×1016cm-3至约5×1019cm-3的p型掺杂剂浓度。在一些实施方式中，p型掺杂区16的p型掺杂剂浓度大于鳍20C、20D的p型掺杂剂浓度，且小于鳍20F的p型掺杂剂浓度。
鳍20A-20F中的每个具有在y方向上沿其长度限定的至少一个沟道区、至少一个源极区和至少一个漏极区，其中，沟道区设置在源极区和漏极区(通常称为源极/漏极区)之间。沟道区包括限定在侧壁部分之间的顶部，其中，顶部和侧壁部分与栅极结构接合(如下所述)，从而使得在操作期间电流可以在源极/漏极区之间流动。源极/漏极区还包括限定在侧壁部分之间的顶部。p型FinFET 18A的鳍20A、20B大致彼此平行定向，并且n型FinFET 18B的鳍20C、20D大致彼此平行定向。鳍20A-20F均具有在x方向上限定的宽度、在y方向上限定的长度和在z方向上限定的高度。鳍20A-20F的每个包括上部鳍有源区22U(通常指的是从隔离部件24的顶面延伸(突出)的鳍20A-20F的部分)和下部鳍有源区22L(通常指的是从衬底12的顶面延伸至隔离部件24的顶面的鳍20A-20F的部分)。为了增强FinFET器件10的性能，阱带鳍的宽度大于FinFET鳍的宽度。例如，n型阱带19A和p型阱带19B的上部鳍有源区22U的宽度大于p型FinFET 18A和n型FinFET 18B的上部鳍有源区22U的宽度。在所述实施例中，属于n型阱带19A的鳍20E的宽度w1大于属于p型FinFET 18A的鳍20A、20B的宽度w2，以及属于p型阱带19B的鳍20F的宽度w3大于属于n型FinFET 18B的鳍20C、20D的宽度w4。阱带鳍(这里，w1、w3)的宽度的增加减小了由n型阱带19A和p型阱带19B呈现的阱拾取电阻，从而改善了FinFET器件10的性能。分别在鳍20A-20F的沟道区中限定宽度w1至w4。在一些实施方式中，阱带鳍的宽度比FinFET鳍的宽度大约10％至约50％。例如，阱带鳍的宽度与FinFET鳍的宽度的比率(通常称为鳍宽度比率)为约1.1至约1.5，从而使得w1与w2的比率为1.1﹤w1/w2﹤1.5和/或w3与w4的比率为1.1﹤w3/w4﹤1.5。在一些实施方式中，阱带鳍具有大致相同的宽度(例如，w1≈w3)，并且FinFET鳍具有大致相同的宽度(例如，w2≈w4)。
本发明预期可能由IC器件10的处理和制造引起的鳍20A-20F的高度、宽度和/或长度的变化。在所述实施例中，鳍20A-20F沿其相应的高度具有变窄的宽度，其中，宽度w1至w4沿鳍20A-20F的高度减小。在所述实施例中，宽度w1至w4均表示鳍20A-20F的上部鳍有源区22U的相应底部B的变化宽度的平均值。在这种实施方式中，宽度从隔离部件24的顶面至指定上部鳍有源区22U的底部B的边界减小，从而使得宽度w1-w4均表示上部鳍有源区22U的底部B沿其高度逐渐减小的宽度的平均值。在一些实施方式中，上部鳍有源区22U的底部B是鳍20A-20F的最底部的约5nm。在一些实施方式中，阱带鳍的上部鳍有源区22U、下部鳍有源区22L和/或整体的锥度(tapering)大于FinFET鳍的上部鳍有源区22U、下部鳍有源区22L和/或整体的锥度。例如，鳍20E的上部鳍有源区22U的侧壁的斜率大于鳍20A、20B的上部鳍有源区22U的侧壁的斜率，和/或鳍20F的上部鳍有源区22U的侧壁的斜率大于鳍20C、20D的上部鳍有源区22U的侧壁的斜率。在一些实施方式中，宽度w1至w4均表示整个相应上部鳍有源区22U的变化宽度的平均值。在这种实施方式中，宽度从隔离部件24的顶面至鳍20A-20F的顶面减小，从而得宽度w1至w4均表示上部鳍有源区22U沿其高度减小的宽度的平均值。在一些实施方式中，宽度w1至w4均表示相应的上部鳍有源区22U的顶部的变化宽度的平均值。在这种实施方式中，宽度从指定上部鳍有源区22U的顶部的边界至鳍20A-20F的顶面减小，从而使得宽度w1至w4均表示上部鳍有源区22U的顶部沿其高度减小的宽度的平均值。在一些实施方式中，宽度w1至w4均表示整个相应鳍20A-20F的变化宽度的平均值。在这种实施方式中，宽度从衬底12的顶面至鳍20A-20F的顶面减小，从而使得宽度w1至w4均表示鳍20A-20F沿其高度减小的宽度的平均值。在一些实施方式中，根据沿鳍20A-20F的高度测量的宽度w1至w4，宽度w1至w4可沿鳍20A-20F从约5nm变化至约15nm。在一些实施方式中，鳍宽度根据鳍相对于其他鳍的位置和/或相对于FinFET器件10的其他部件的位置而变化。例如，中心鳍的宽度大于边缘鳍的宽度。在另一实例中，可选地，中心鳍的宽度小于边缘鳍的宽度。在进一步的这种实施方式中，边缘鳍和中心鳍的相应宽度可以以本文所述的任何方式来表示边缘鳍和中心鳍的相应平均宽度。尽管鳍20A-20F描述为具有逐渐变小的宽度，但是在一些实施方式中，鳍20A-20F沿其相应的高度具有大致相同的宽度。
在一些实施方式中，鳍20A-20F是衬底12的部分(诸如衬底12的材料层的部分)。例如，在衬底12包括硅的情况下，鳍20A-20F包括硅。可选地，在一些实施方式中，在位于衬底12上方的材料层(诸如一个或多个半导体材料层)中限定鳍20A-20F。例如，鳍20A-20F可以包括具有设置在衬底12上方的各个半导体层(诸如异质结构)的半导体层堆叠件。半导体层可以包括诸如硅、锗、硅锗、其他合适的材料或它们的组合的任何合适的半导体材料。根据FinFET器件10的设计要求，半导体层可以包括相同或不同的材料、蚀刻速率、组分原子百分比、组分重量百分比、厚度和/或配置。在一些实施方式中，半导体层堆叠件包括交替的半导体层，诸如由第一材料构成的半导体层和由第二材料构成的半导体层。例如，半导体层堆叠件具有交替的硅层和硅锗层(例如，从底部至顶部的SiGe/Si/SiGe/Si/SiGe/Si)。在一些实施方式中，半导体层堆叠件包括相同的材料，但具有交替的组分原子百分比的半导体层，诸如具有第一原子百分比的组分的半导体层和具有第二原子百分比的组分的半导体层。例如，半导体层堆叠件包括具有交替的硅和/或锗原子百分比的硅锗层(例如，从底部至顶部的SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，其中，a、c是硅的不同原子百分比以及b、d是锗的不同原子百分比)。
可以使用任何合适的工艺在衬底12上方形成鳍20A-20F。在一些实施方式中，如图1A-图1F所示，实施沉积、光刻和/或蚀刻工艺的组合以限定从衬底12延伸的鳍20A-20F。例如，形成鳍20A–20F包括实施光刻工艺以在衬底12(或设置在衬底12上方的诸如异质结构的材料层)上方形成图案化的抗蚀剂层，并且实施蚀刻工艺以将限定在图案化的抗蚀剂层中的图案转印至衬底12(或设置在衬底12上方的诸如异质结构的材料层)。光刻工艺可以包括在衬底12上形成抗蚀剂层(例如，通过旋涂)，实施预曝光烘焙工艺，使用掩模实施曝光工艺，实施曝光后烘焙工艺，以及实施显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(诸如紫外线(UV)光、深UV(DUV)光或极UV(EUV)光))，其中，根据掩模的掩模图案和/或掩模类型(例如，二进制掩模、相移掩模或EUV掩模)，该掩模可以阻挡、透射和/或反射至抗蚀剂层的辐射，从而使得将图像投影到与掩模图案相对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，因此抗蚀剂层的暴露部分发生化学变化，并且根据抗蚀剂层的特性和在显影工艺中使用的显影液的特性而在显影工艺期间溶解抗蚀剂层的曝光(或未曝光)部分。显影后，图案化的抗蚀剂层包括与掩模相对应的抗蚀剂图案。蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模来去除衬底12的部分(或设置在衬底12上方的材料层)。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺从衬底12去除图案化的抗蚀剂层。可选地，通过以下多重图案化工艺形成鳍20A–20F：诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔件-是-电介质图案化(SIDP)工艺、其他双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或它们的组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或它们的组合。通常，双重图案化工艺和/或多重图案化工艺结合光刻工艺和自对准工艺，允许要创建的图案具有例如比使用单一直接光刻工艺可获得的节距更小的节距(pitch)。例如，在一些实施方式中，使用光刻工艺在衬底上方形成图案化的牺牲层，并且使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后，去除图案化的牺牲层，并且可以使用间隔件来图案化衬底以形成诸如鳍20A-20F的鳍。在一些实施方式中，在形成鳍20A–20F的同时实施定向自组装(DSA)技术。此外，在一些实施方式中，曝光工艺可以实现无掩模光刻、电子束写入、离子束写入和/或纳米压印技术。
在一些实施方式中，图案化的抗蚀剂层(或图案化的掩模层)包括限定阱带鳍的阱带鳍图案和限定FinFET鳍的FinFET鳍图案，其中，阱带鳍图案和FinFET图案限定用于阱带鳍和FinFET鳍的大致相同的宽度。在这种实施方式中，然后蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模来去除衬底12的部分(或设置在衬底12上方的材料层)，由此形成与FinFET鳍图案相对应的鳍20A-20D以及与阱带鳍图案相对应的鳍20E、20F。因为阱带鳍图案(与鳍20E、20F相对应)的鳍密度小于FinFET鳍图案(与鳍20A-20D相对应)的鳍密度，所以由不同的鳍密度环境引起的蚀刻负载效应(通常是不利的)会导致鳍20A-20D的宽度小于鳍20E、20F的宽度(这里是宽度w1至w4)以实现本文所述的优势。在一些实施方式中，实施微调工艺以微调鳍20A-20D，由此减小鳍20A-20D的宽度，从而使得鳍20A-20D的宽度小于鳍20E、20F的宽度。微调工艺实施用于减小鳍20A-20D的尺寸的任何合适的工艺。例如，在一些实施方式中，微调工艺包括蚀刻工艺，其中，该蚀刻工艺可以相对于FinFET器件10的其他部件选择性地蚀刻鳍20A-20D。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施方式中，湿蚀刻工艺实施了包括氢氧化铵(NH4OH)、过氧化氢(H2O2)、硫酸(H2SO4)、四甲基氢氧化铵(TMAH)、其他合适的湿蚀刻溶液或它们的组合的蚀刻溶液。例如，湿蚀刻溶液可以使用NH4OH:H2O2溶液、NH4OH:H2O2:H2O溶液(称为过氧化氨混合物(APM))或H2SO4:H2O2溶液(称为硫酸过氧化物混合物(SPM))。在一些实施方式中，干蚀刻工艺实施包括含氟蚀刻剂气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氧气体、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体，或它们的组合的蚀刻剂气体。在一些实施方式中，微调工艺实施氧化工艺。例如，微调工艺可将鳍20A-20D暴露于臭氧环境，由此氧化鳍20A-20D的部分，从而随后通过清洁工艺和/或蚀刻工艺去除该氧化的部分。
在衬底12上方和/或中形成隔离部件24以隔离FinFET器件10的诸如各个器件区的各个区。例如，隔离部件24将有源器件区和/或无源器件区彼此分离并隔离，诸如p型FinFET18A、n型FinFET 18B、n型阱带19A和p型阱带19B。隔离部件24进一步将鳍彼此分离并隔离，诸如鳍20A-20F。在所述实施例中，隔离部件24围绕鳍20A-20F的底部，由此限定上部鳍有源区22U和下部鳍有源区22L。隔离部件24包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离组分)或它们的组合。隔离部件24可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，可以通过在衬底12中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并用绝缘材料填充沟槽(例如，通过使用化学汽相沉积工艺或旋涂玻璃工艺)来形成STI部件。可以实施化学机械抛光(CMP)工艺以去除多余的绝缘材料和/或平坦化隔离部件24的顶面。在一些实施方式中，可以通过在形成鳍20A–20F之后，在衬底12上方沉积绝缘材料，从而使得绝缘材料层填充鳍20A–20F之间的间隙(沟槽)并且回蚀刻绝缘材料层以形成隔离部件24来形成STI部件。在一些实施方式中，隔离部件24包括填充沟槽的多层结构，诸如设置在衬垫介电层上方的块状介电层，其中，块状介电层和衬垫介电层包括取决于设计要求的材料(例如，设置在包括热氧化物的衬垫介电层上方的包括氮化硅的块状介电层)。在一些实施方式中，隔离部件24包括设置在掺杂的衬垫层(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。
在鳍20A-20F上方设置各个栅极结构，诸如栅极结构30A、栅极结构30B、栅极结构30C、栅极结构30D、栅极结构30E、栅极结构30F和栅极结构30G等。栅极结构30A-30G沿x方向(例如，大致垂直于鳍20A-20F)延伸。在所述实施例中，在鳍20A-20D的沟道区上方设置栅极结构30B、30C。在一些实施方式中，栅极结构30B、30C包裹鳍20A-20D的相应沟道区，由此插入鳍20A-20D的相应源极/漏极区之间。栅极结构30B、30C接合鳍20A-20D的相应沟道区，从而使得在操作期间，电流可在鳍20A-20D的相应源极/漏极区之间流动。在进一步的所述实施例中，栅极结构30A包裹鳍20A-20D的部分，且定位成使得鳍20A-20D的源极/漏极区设置在栅极结构30A与栅极结构30B之间；栅极结构30D包裹鳍20A-20D的部分，且定位成使得鳍20A-20D的源极/漏极区设置在栅极结构30D和栅极结构30C之间；并且栅极结构30E-30G包裹鳍20E、20F的部分，且定位成使得鳍20E、20F的源极/漏极区设置在栅极结构30F和栅极结构30E、30G之间。在一些实施方式中，栅极结构30B、30C是有源栅极结构，而栅极结构30A、30D和栅极结构30E-30G是伪栅极结构。“有源栅极结构”通常是指电功能(electricallyfunctional)栅极结构，而“伪栅极结构”通常是指非电功能(electrically non-functional)栅极结构。在一些实施方式中，伪栅极结构模仿有源栅极结构的物理特性(诸如有源栅极结构的物理尺寸)，但是在FinFET器件10中不能电操作(electricallyinoperable)(换言之，不能使电流在源极/漏极区之间流动)。在一些实施方式中，栅极结构30A、30D和栅极结构30E-30F实现了大致统一的处理环境，例如使得能够在鳍20A-20F的源极/漏极区中生长均匀的外延材料(例如，当形成外延源极/漏极部件时)、在鳍20A-20F的源极/漏极中均匀的蚀刻速率(例如，当形成源极/漏极凹槽时)和/或均匀的大致平坦的表面(例如，通过减少(或防止)由CMP引起的凹陷效应)。
栅极结构30A-30G包括栅极堆叠件，其中，栅极堆叠件配置为根据FinFET器件10的设计要求实现期望的功能，从而使得栅极结构30A-30G包括相同或不同的层和/或材料。在所述实施例中，栅极结构30A-30G具有包括栅极电介质32、栅电极34和硬掩模层36的栅极堆叠件。因为栅极结构30A-30D跨越p型FinFET 18A和n型FinFET 18B，所以栅极结构30A-30D可以在与p型FinFET 18A和n型FinFET 18B相对应的区域中具有不同的层。例如，与p型FinFET 18A相对应的栅极电介质32和/或栅电极34的层的数量、配置和/或材料可以不同于与n型FinFET 18B相对应的栅极电介质32和/或栅电极34的层的数量、配置和/或材料。此外，由于栅极结构30E-30G跨越n型阱带19A和p型阱带19B，因此栅极结构30E-30G可在与n型阱带19A和p型阱带19B相对应的区域中具有不同的层。例如，与n型阱带19A相对应的栅极电介质32和/或栅电极34的层的数量、配置和/或材料可以不同于与p型阱带19B相对应的栅极电介质32和/或栅电极34的层的数量、配置和/或材料。
根据后栅极工艺、先栅极工艺或混合的后栅极/先栅极工艺来制造栅极结构30A-30G的栅极堆叠件。在后栅极工艺的实施方式中，栅极结构30A-30G中的一个或多个包括后续利用金属栅极堆叠件替换的伪栅极堆叠件。例如，伪栅极堆叠件包括界面层(包括例如氧化硅)和伪栅电极层(包括例如多晶硅)。在这种实施方式中，去除伪栅电极层以形成开口(沟槽)，后续在该开口(沟槽)中形成栅极电介质32和/或栅电极34。在一些实施方式中，利用金属栅极堆叠件替换栅极结构30A-30G中的至少一个伪栅极堆叠件，同时保留栅极结构30A-30G中的至少一个伪栅极堆叠件。后栅极工艺和/或先栅极工艺可以实施沉积工艺、光刻工艺、蚀刻工艺、其他合适工艺或它们的组合。沉积工艺包括CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强的CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀、其他合适的方法或它们的组合。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影抗蚀剂、冲洗、干燥(例如，硬烘焙)、其他合适的工艺或它们的组合。可选地，通过诸如无掩模光刻、电子束(e-beam)写入或离子束写入的其他方法来辅助、实现或替换光刻曝光工艺。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。可实施CMP工艺以去除栅极电介质32、栅电极34和/或硬掩模层36的任何多余的材料，从而平坦化栅极结构30A-30G。
在鳍20A-20F和隔离部件24上方共形地设置栅极电介质32，从而使得栅极电介质32具有大致均匀的厚度。在所述实施例中，在限定栅极结构30A-30G的FinFET器件10的侧壁表面和底面上设置栅极电介质32。栅极电介质32包括诸如氧化硅、高k介电材料，其他合适的介电材料或它们的组合的介电材料。在所述实施例中，栅极电介质32包括一层或多层高k介电层，其中，高k介电层包括例如铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适的组分或它们的组合。在一些实施方式中，一个或多个高k介电层包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其他合适的高k介电材料或它们的组合。高k介电材料通常是指具有高介电常数(例如，大于氧化硅的介电常数(k≈3.9))的介电材料。在一些实施方式中，栅极电介质32还包括设置在高k介电层和鳍20A-20F和隔离部件24之间的界面层(包括诸如氧化硅的介电材料)。
在栅极电介质32上方设置栅电极34。栅电极34包括导电材料。在一些实施方式中，栅电极34包括多个层，诸如一个或多个覆盖层、功函数层、粘合/阻挡层和/或金属填充(或块状)层。覆盖层可以包括防止或消除栅极电介质32与栅极结构30A-30G的其他层(特别地，包括金属的栅极层)之间的组分扩散和/或反应的材料。在一些实施方式中，覆盖层包括金属和氮，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)或它们的组合。功函数层可以包括调整为具有期望的功函数(诸如n型功函数或者p型功函数)的诸如n型功函数材料和/或p型功函数材料的导电材料。P型功函数材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函数材料或它们的组合。N型功函数材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函数材料或它们的组合。粘合/阻挡层可以包括促进相邻层(诸如功函数层和金属填充层)之间的粘合的材料，和/或阻挡和/或减少栅极层(诸如功函数层和金属填充层)之间的扩散的材料。例如，粘合/阻挡层包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co、其他合适的金属或它们的组合)、金属氧化物、金属氮化物(例如TiN)或它们的组合。金属填充层可以包括诸如Al、W和/或Cu的合适的导电材料。硬掩模层36设置在栅电极34和栅极电介质32上方并且包括诸如硅、氮和/或碳(例如，氮化硅或碳化硅)的任何合适的材料。
栅极结构30A-30G还包括设置为与相应的栅极堆叠件相邻(例如，沿相应的栅极堆叠件的侧壁)的相应的栅极间隔件38。栅极间隔件38可以通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所述实施例中，可以将包括硅和氮的介电层(诸如氮化硅层)沉积在衬底12上方，并且随后进行各向异性蚀刻以形成栅极间隔件38。在一些实施方式中，栅极间隔件38包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，栅极间隔件38包括形成为与栅极堆叠件相邻的多于一组间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这种实施方式中，各个隔离件组可以包括具有不同蚀刻速率的材料。例如，可以在衬底12上方沉积包括硅和氧的第一介电层，并且随后进行各向异性蚀刻以形成与栅极堆叠件相邻的第一间隔件组，并且可以在衬底12上方沉积包括硅和氮的第二介电层，并且随后进行各向异性蚀刻以形成与第一间隔件组相邻的第二间隔件组。在形成栅极间隔件38之前/之后，可以实施注入、扩散和/或退火工艺以在鳍20A-20F中形成轻掺杂的源极和漏极(LDD)部件和/或重掺杂的源极和漏极(HDD)部件(两者都未在图1A–图1F中示出)。
在鳍20A-20F的源极/漏极区上方设置外延源极部件和外延漏极部件(称为外延源极/漏极部件)。例如，在鳍20A-20F上外延生长半导体材料，以形成外延源极/漏极部件40A-40D。在所述实施例中，对鳍20A-20F的源极/漏极区实施鳍凹进工艺(例如，回蚀刻工艺)，从而使得从鳍20A-20F的下部鳍有源区22L生长外延源极/漏极部件40A-40D。在一些实施方式中，鳍20A-20F的源极/漏极区不经受鳍凹进工艺，从而使得外延源极/漏极部件40A-40D从鳍20A-20F的上部鳍有源区22U的至少部分生长并包裹鳍20A-20F的上部鳍有源区22U的至少部分。在进一步的所述实施例，外延源极/漏极部件40A、40B沿x方向(在一些实施方式中，大致垂直于鳍20A-20D)横向地延伸(生长)，从而使得外延源极/漏极部件40A、40B是跨越多于一个鳍的合并的外延源极/漏极部件(例如，外延源极/漏极部件40A跨越鳍20A、20B以及外延源极/漏极部40B跨越鳍20C、20D)。外延工艺可以实施CVD沉积技术(例如，气相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。外延工艺可以使用气体和/或液体前体，其中，气体和/或液体前体可以与鳍20A-20F的组分相互作用。外延源极/漏极部件40A-40D掺杂有n型掺杂剂和/或p型掺杂剂。P型FinFET 18A和n型阱带19A具有相反掺杂的外延源极/漏极部件，并且n型FinFET 18B和p型阱带19B具有相反掺杂的外延源极/漏极部件。在所述实施例中，p型FinFET18A和p型阱带19B包括p型掺杂剂，并且n型FinFET 18B和n型阱带19A包括n型掺杂剂。例如，对于p型FinFET 18A和p型阱带19B，外延源极/漏极部件40A、40D是包括硅和/或锗的外延层，其中，包括硅锗的外延层掺杂有硼、碳、其他p型掺杂剂或它们的组合(例如，形成Si：Ge：B外延层或Si：Ge：C外延层)。在进一步的实例中，对于n型FinFET 18B和n型阱带19A，外延源极/漏极部件40B、40C是包括硅和/或碳的外延层，其中，含硅外延层或含硅碳外延层掺杂有磷、砷、其他n型掺杂剂或它们的组合(例如，形成Si：P外延层、Si：C外延层或者Si：C：P外延层)。应当注意，在图1A中，外延源极/漏极部件40A-40D描述为氧化物定义(OD)区，从而使得外延源极/漏极部件40A、40D可选地称为P+OD区，并且外延源极/漏极部件40B、40C可选地称为N+OD区。在一些实施方式中，外延源极/漏极部件40A-40D包括在沟道区中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，在沉积期间通过向外延工艺的源极材料添加杂质来掺杂外延源极/漏极部件40A-40D。在一些实施方式中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件40A-40D。在一些实施方式中，实施退火工艺以激活FinFET器件10的外延源极/漏极部件40A-40D和/或诸如HDD区和/或LDD区(两者在图1A-图1F中都未示出)的其他源极/漏极区中的掺杂剂。在一些实施方式中，在外延源极/漏极部件40A-40D上形成硅化物层。在一些实施方式中，通过在外延源极/漏极部件40A-40D上方沉积金属层来形成硅化物层。金属层包括适合于促进硅化物形成的任何材料，诸如镍、铂、钯、钒、钛、钴、钽、镱、锆、其他合适的金属或它们的组合。然后加热FinFET器件10(例如，经受退火工艺)以使外延源极/漏极部件40A-40D的组分(例如，硅和/或锗)与金属反应。因此硅化物层包括金属和外延源极/漏极部件40A-40D的组分(例如，硅和/或锗)。在一些实施方式中，硅化物层包括硅化镍、硅化钛或硅化钴。通过任何合适的工艺(诸如蚀刻工艺)选择性地去除任何未反应的金属(诸如金属层的剩余部分)。在一些实施方式中，硅化物层和外延源极/漏极部件40A-40D统称为FinFET器件10的外延源极/漏极部件。
在衬底12上方设置多层互连(MLI)部件50。MLI部件50电连接FinFET器件10的各个器件(例如，p型FinFET 18A、n型FinFET 18B、n型阱带19A、p型阱带19B、晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构(例如，栅极结构30A-30G))和/或源极/漏极部件(例如，外延源极/漏极部件40A-40D)，从而使得各个器件和/或部件可以按照FinFET器件10的设计要求所指定的方式进行操作。MLI部件50包括配置为形成各个互连结构的介电层和导电层(例如，金属层)的组合。导电层配置为形成垂直互连部件(诸如器件级接触件和/或通孔)和/或水平互连部件(诸如导线)。垂直互连部件通常连接MLI部件50的不同层(或不同平面)中的水平互连部件。在FinFET器件10的操作期间，互连部件配置为在FinFET器件10的器件和/或组件之间传送信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配给FinFET器件10的器件和/或组件。应当注意，尽管MLI部件50示出为具有给定数量的介电层和导电层，但是本发明预期MLI部件50具有更多或更少的介电层和/或导电层。
MLI部件50包括一个或多个介电层，诸如设置在衬底12上方的层间介电层52(ILD-0)、设置在ILD层52上方的层间介电层54(ILD-1)、设置在ILD层54上方的层间介电层56(ILD-2)以及设置在ILD层56上方的层间介电层58(ILD-3)。ILD层52-58包括介电材料，其中，介电材料包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black
Figure BDA0001928170340000191
(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、
Figure BDA0001928170340000192
(密歇根米特兰的陶氏化学公司)、聚酰亚胺、其他低k介电材料或它们的组合。在所述实施例中，ILD层52-58是包括低k介电材料的介电层(通常称为低k介电层)。在一些实施方式中，低k介电材料通常是指具有小于3的介电常数(k)的材料。ILD层52-58可以包括具有多种介电材料的多层结构。MLI部件50可以进一步包括设置在ILD层52-58之间的一个或多个接触蚀刻停止层(CESL)，诸如设置在ILD层52和ILD层54之间的CESL、设置在ILD层54和ILD层56之间的CESL以及设置在ILD层56和ILD层58之间的CESL。在一些实施方式中，在衬底12和/或隔离部件24与ILD层52之间设置CESL。CESL包括与ILD层52-58不同的材料，诸如与ILD层52-58的介电材料不同的介电材料。例如，在ILD层52-58包括低k介电材料的情况下，CESL包括诸如氮化硅或氮氧化硅的硅和氮。通过沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合)在衬底12上方形成ILD层52–58。在一些实施方式中，通过可流动CVD(FCVD)工艺形成ILD层52-58，该工艺包括例如在衬底12上方沉积可流动材料(诸如液体化合物)，并且通过合适的技术(诸如热退火和/或紫外辐射处理)将可流动材料转变成固体材料。在沉积ILD层52-58之后，实施CMP工艺和/或其他平坦化工艺，从而使得ILD层52-58具有大致平坦的表面。
器件级接触件60A-60J、通孔70A-70K和导线80A-80I(统称为MLI部件50的金属一(M1)层)设置在ILD层52-58中的一个或多个中以形成互连结构。器件级接触件60A-60J、通孔70A-70K和导线80A-80I包括任何合适的导电材料，诸如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合适的导电材料或它们的组合。各种导电材料可以组合以提供具有各个层(诸如阻挡层、粘附层、衬垫层、块状层、其他合适的层或它们的组合)的器件级接触件60A-60J、通孔70A-70K和/或导线80A-80I。在一些实施方式中，器件级接触件60A-60J包括Ti、TiN和/或Co；通孔70A-70K包括Ti、TiN和/或W；并且导线80A-80I包括Cu、Co和/或Ru。通过图案化ILD层52-58来形成器件级接触件60A-60J、通孔70A-70K和导线80A-80I。图案化ILD层52-58可以包括光刻工艺和/或蚀刻工艺，以在相应的ILD层52-58中形成开口(沟槽)(诸如接触开口、通孔开口和/或线开口)。在一些实施方式中，光刻工艺包括在相应的ILD层52-58上方形成抗蚀剂层，将抗蚀剂层暴露于图案化的辐射，并显影曝光的抗蚀剂层，从而形成可用作掩蔽元件的图案化的抗蚀剂层，从而在相应的ILD层52-58中蚀刻开口。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。此后，用一种或多种导电材料填充开口。可以通过PVD、CVD、ALD、电镀、化学镀、其他合适的沉积工艺或它们的组合来沉积导电材料。此后，可以通过诸如CMP工艺的平坦化工艺去除任何多余的导电材料，由此平坦化ILD层52-58、器件级接触件60A-60J、通孔70A-70K和导线80A-80I的顶面。
器件级接触件60A-60J(也称为局部互连件或局部接触件)将IC器件部件(诸如p型FinFET 18A、n型FinFET 18B、n型阱带19A和p型阱带19B电连接和/或物理地连接至MLI部件50的通孔70A-70K。例如，器件级接触件60A-60J是金属至器件(MD)接触件，其通常指至FinFET器件10的导电区(诸如源极/漏极区)的接触件。在所述实施例中，在相应的外延源极/漏极部件40A上设置器件级接触件60A-60C，从而使得器件级接触件60A-60C将p型FinFET 18A的源极/漏极区分别物理地(或直接)连接至通孔70A-70C；并且在相应的外延源极/漏极部件40B上设置器件级接触件60D-60F，从而使得器件级接触件60D-60F将n型FinFET 18B的源极/漏极区分别物理地(或直接)连接至通孔70D-70F。在进一步的所述实施例，在相应的外延源极/漏极部件40C上设置器件级接触件60G、60H，从而使得器件级接触件60G、60H将n型阱带19A的源极/漏极区分别物理地(或直接)连接至通孔70H、70I；以及分别在相应的外延源极/漏极部件40D上设置器件级接触件60I、60J，从而使得器件级接触件60I、60J将p型阱带19B的源极/漏极区分别物理地(或直接)连接至通孔70J、70K。器件级接触件60A-60J延伸穿过ILD层52和/或ILD层54，但是本发明预期了器件级接触件60A-60J延伸穿过MLI部件50的更多或更少ILD层和/或CESL的实施例。在一些实施方式中，器件级接触件60A-60J中的一个或多个不将它们的源极/漏极区连接至MLI部件50的另一导电部件(诸如通孔)。在这种实施方式中，器件级接触件60A-60J中的一个或多个是伪接触件，其具有与非伪接触件类似的物理特性以实现大致统一的处理环境。
通孔70A-70K将MLI部件50的导电部件彼此电连接和/或物理地连接。在所述实施例中，分别在器件级接触件60A-60C上设置通孔70A-70C，从而使得通孔70A-70C将器件级接触件60A-60C分别物理地(或直接)连接至导线80A-80C；以及分别在器件级接触件60D-60F上设置通孔70D-70F，从而使得通孔70D-70F将器件级接触件60D-60F物理地(或直接)连接至导线80G-80E。通孔70A-70C分别将p型FinFET 18A的源极/漏极区电连接至导线80A-80C(其中一个电连接至电源电压VDD(在一些实施方式中，根据设计要求配置为正电源电压))，并且通孔70D-70F分别将n型FinFET 18B的源极/漏极区电连接至导线80G-80E(其中一个电连接至电源电压VSS(在一些实施方案中，配置为接地和/或负电源电压)。在进一步的所述实施例，通孔70H、70I分别设置在器件级接触件60G、60H上，从而使得通孔70H、70I分别将器件级接触件60G、60H物理地(或直接)连接至导线80H；以及通孔70J、70K分别设置在器件级接触件60I、60J上，从而使得通孔70J、70K分别将器件级接触件60I、60J物理地(或直接)连接至导线80I。通孔70H、70I将n型阱带19A的源极/漏极区电连接至导线80H(其电连接至电源电压VDD)，并且通孔70J、70K将p型阱带19B的源极/漏极区电连接至导线80I(其电连接至电源电压VSS)。通孔70A-70F和通孔70H-70K延伸穿过ILD层54，但是本发明预期通孔70A-70F和通孔70H-70K延伸穿过MLI部件50的更多或更少的ILD层和/或CESL的实施例。在一些实施方式中，MLI部件50还包括将导线80A-80I(换言之，M1层)互连至设置在位于ILD层52-58上方的其他ILD层(诸如MLI部件50的金属二(M2)层，未示出)中的导线的通孔，从而将M1层电连接和/或物理地连接至M2层。
通孔70G将IC器件部件电连接和/或物理地连接至MLI部件50的导电部件。在图1A-图1F中，在栅极结构30B上设置通孔70G，从而使得通孔70G将栅极结构30B物理地(或直接)连接至导线80D。通孔70G延伸穿过ILD层54和ILD层56，但是本发明预期通孔70G延伸穿过MLI部件50的更多或更少ILD层和/或CESL的实施例。在这种实施方式中，通孔70G与栅极结构30B物理地连接和电连接。在可选的实施方式中，MLI部件50还包括将栅极结构30B电连接和/或物理连接至通孔70G的器件级接触件。例如，在栅极结构30B上设置器件级接触件，从而使得器件级接触件将栅极结构30B物理地(或直接)连接至通孔70G，并且通孔70G将器件级接触件物理地(或直接)连接至导线80D。这种器件级接触件因此称为栅极接触件(CG)或金属至多晶硅(MP)接触件，其通常是指至栅极结构(诸如多晶硅栅极结构或金属栅极结构)的接触件。在这种实施方式中，器件级接触件延伸穿过ILD层52和ILD层54，并且通孔70G延伸穿过ILD层56，但是本发明预期器件级接触件和/或通孔70G延伸穿过MLI部件50的更多或更少的ILI层和/或CESL的实施例。
可以在存储器阵列中实现诸如n型阱带19A和p型阱带19B等的阱带以改善性能。图2是根据本发明的各个方面的可以实现如本文所述配置的阱带的存储器阵列100的示意性平面图。在所述实施例中，存储器阵列100是静态随机存取存储器(SRAM)阵列。然而，本发明预期其中存储器阵列100是诸如动态随机存取存储器(DRAM)、非易失性随机存取存储器(NVRAM)、闪存或其他合适的存储器的另一类型的存储器的实施例。存储器阵列100可以包括在微处理器、存储器和/或其他IC器件中。在一些实施方式中，存储器阵列100可以是IC芯片的部分、SoC或其部分，存储器阵列100包括各种无源微电子器件和有源微电子器件，诸如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。为了清楚的目的，已经简化了图2以更好地理解本发明的发明构思。在存储器阵列100的其他实施例中，可以在存储器阵列100中添加额外的部件，并且可以替换、修改或去除下文描述的一些部件。
存储器阵列100包括配置为存储数据的存储器单元101(诸如SRAM存储器单元)。在一些实施方式中，存储器单元101包括各个p型FinFET和/或n型FinFET。存储器单元101布置在沿第一方向(这里在y方向)延伸的列1至列N中，以及沿第二方向(这里在x方向)延伸行1至行M，其中，N和M是正整数。列1至列N均包括沿第一方向延伸的诸如位线(BL)和位线条(BLB)的位线对(也还称为互补位线)，以促进逐列地以原码形式和补码形式(in true formand complementary form)从相应的存储器单元101读取数据，和/或将数据写入到相应的存储器单元101中。行1至行M均包括字线(WL)(未示出)，以促进逐行地访问相应的存储器单元101。每个存储器单元101电连接至相应的BL、相应的BLB和相应的WL，其中，相应的BL、相应的BLB和相应的WL电连接至控制器103。控制器103配置为生成一个或多个信号以选择至少一条WL和至少一个位线对(这里是BL和BLB)来访问存储器单元101的至少一个，从而用于读取操作和/或写入操作。控制器103包括适合于促进从存储单元101的读取操作或至存储单元101的写入操作的任何电路，其中，该电路包括但不限于：列解码器电路、行解码器电路、列选择电路、行选择电路、读取/写入电路(例如，配置为从与所选的位线对(换言之，所选的列)相对应的存储器单元101读取数据和/或将数据写入至与选择的位线对(换言之，选定的列)相对应的存储器单元101)、其他合适的电路或它们的组合。在一些实施方式中，控制器103包括至少一个感测放大器，其中，该感测放大器配置为检测和/或放大所选的位线对的电压差。在一些实施方式中，感测放大器配置为锁存或以其他方式存储电压差的数据值。
存储器阵列100的周边配置有诸如边缘伪单元和阱带单元的伪单元，以确保存储器单元101的性能的一致性。伪单元配置为在物理和/或结构上类似于存储器单元101，但不存储数据。例如，伪单元可以包括p型阱、n型阱、鳍结构(包括一个或多个鳍)、栅极结构、源极/漏极部件和/或接触部件。阱带单元通常是指配置为将电压电连接至存储器单元101的n型阱、存储器单元101的p型阱或两者的伪单元。在所述实施例中，行1至行M均以边缘伪单元105A开始，并以边缘伪单元105B结束，从而使得在边缘伪单元105A与边缘伪单元105B之间设置存储器单元101的行1至行M。在沿第一方向(这里，y方向)延伸的相应列中布置边缘伪单元105A和边缘伪单元105B。在一些实施方式中，边缘伪单元105A的列和/或边缘伪单元105B的列大致平行于存储器阵列100的至少一个位线对(在此为BL和BLB)。在一些实施方式中，边缘伪单元105A和/或边缘伪单元105B配置为将相应的存储器单元101连接至相应的WL。在一些实施方式中，边缘伪单元105A和/或边缘伪单元105B包括用于驱动WL的电路。在一些实施方式中，边缘伪单元105A和/或边缘伪单元105B电连接至电源电压VDD(例如，正电源电压)和/或电源电压VSS(例如电接地)。
在进一步的所述实施例，列1至列N均以阱带单元107A开始，并以阱带单元107B结束，从而使得在阱带单元107A和阱带单元107B之间设置存储器单元101的列1至列N。在沿第二方向(这里，x方向)延伸的相应行中布置阱带单元107A和阱带单元107B。在一些实施方式中，阱带单元107A的行和阱带单元107B的行大致平行于存储器阵列100的至少一条WL。在一个边缘伪单元105A与一个边缘伪单元105B之间设置阱带单元107A，以及在一个边缘伪单元105A与一个边缘伪单元105B之间设置阱单元107B。在所述实施例中，阱带单元107A和/或阱带单元107B包括n型阱带、p型阱带或n型阱带和p型阱带两者。在一些实施方式中，阱带单元107A和/或阱带单元107B包括设置为邻近的具有一个或多个n型阱带的n型阱带区和具有一个或多个p型阱带的p型阱带区。可以在阱带单元107A和/或阱带单元107B的伪区之间设置n型阱带区和p型阱带区。在一些实施方式中，n型阱带配置为上述n型阱带19A。例如，阱带单元107A和/或阱带单元107B的n型阱带配置为将与存储器单元101的至少一个p型FinFET相对应的n型阱电连接至电源电压(例如VDD)，其中，n型阱带的鳍宽度大于至少一个p型FinFET的鳍宽度。在一些实施方式中，p型阱带配置为上述的p型阱带19B。例如，阱带单元107A和/或阱带单元107B的p型阱带配置为将与存储器单元101的至少一个n型FinFET相对应的p型阱电连接至电源电压(例如VSS)，其中，p型阱带的鳍宽度大于至少一个n型FinFET的鳍宽度。相对于至少一个p型FinFET和/或至少一个n型FinFET的鳍宽度，增加n型阱带和/或p型阱带的鳍宽度可以显著地减小阱拾取电阻，从而改善存储器阵列100的闭锁性能。
图3是根据本发明的各个方面的可以实现如本文所述的配置的阱带的存储器阵列200(诸如SRAM阵列)的示意性平面图。存储器阵列200在很多方面类似于存储器阵列100。因此，为了清楚和简单，通过相同的参考标号表示图3和图2中的类似部件。例如，存储器阵列200包括存储器单元101、控制器103、边缘伪单元105A、边缘伪单元105B、阱带单元107A和阱带单元107B。存储器阵列200可以包括在微处理器、存储器和/或其他IC器件中。在一些实施方式中，存储器阵列200可以是IC芯片的部分、SoC或其部分，存储器阵列100包括各种无源微电子器件和有源微电子器件，诸如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。为了清楚的目的已经简化了图3以更好地理解本发明的发明构思。在存储器阵列200的其他实施例中，可以在存储器阵列200中添加额外的部件，并且可以替换、修改或去除下文描述的一些部件。
与存储器阵列100相比，存储器阵列200将存储器单元101分成存储器阵列202A和存储器阵列202B(其可以称为子阵列)。此外，位线对连续跨越存储器阵列202A和存储器阵列202B，从而使得存储器阵列202A的每个存储器单元101和存储器阵列202B的每个存储器单元101电连接至相应的BL、相应的BLB和相应的WL，其中，相应的BL、相应的BLB和相应的WL电连接至控制器103。存储器阵列200还包括沿第二方向(这里，x方向)延伸的阱带单元207的行，其中，在存储器阵列202A和存储器阵列202B之间设置阱带单元207的行。在阱带单元107A和阱带单元207之间设置存储器阵列202A中的存储器单元101，并且在阱带单元207和阱带单元107B之间设置存储器阵列202B中的存储器单元101。因此存储器阵列202A中的存储器单元101的列1至列N均以一个阱带单元107A开始，并以一个阱带单元207结束，并且存储器阵列202B中的存储器单元101的列1至列N均以一个阱带单元207开始并且以一个阱带单元107B结束。在进一步的所述实施例中，还在一个边缘伪单元105A与一个边缘伪单元105B之间设置阱带单元207的行。在一些实施方式中，阱带单元207的行大致平行于存储器阵列200的至少一条WL。阱带单元207类似于阱带单元107A和/或阱带单元107B。例如，阱带单元207包括n型阱带、p型阱带或n型阱带和p型阱带两者。在一些实施方式中，阱带单元207包括相邻的具有一个或多个n型阱带的n型阱带区和具有一个或多个p型阱带的p型阱带区。可以在伪区之间设置n型阱带区和p型阱带区。在一些实施方式中，n型阱带配置为上述的n型阱带19A。例如，阱带单元207的n型阱带配置为将与存储器单元101的至少一个p型FinFET相对应的n型阱电连接至电源电压(例如VDD)，其中，n型阱带的鳍宽度大于至少一个p型FinFET的鳍宽度。在一些实施方式中，p型阱带配置为上述的p型阱带19B。例如，阱带单元207的p型阱带配置为将与存储器单元101的至少一个n型FinFET相对应的p型阱电连接至电源电压(例如VSS)，其中，n型阱带的鳍宽度大于至少一个n型FinFET的鳍宽度。相对于至少一个p型FinFET和/或至少一个n型FinFET的鳍宽度，增加n型阱带和/或p型阱带的鳍宽度可以显著地减小阱拾取电阻，从而改善存储器阵列200的闭锁性能。
图4是根据本发明的各个方面的可以实现如本文所述配置的阱带的存储器阵列300(诸如SRAM阵列)的示意性平面图。存储器阵列300在很多方面类似于存储器阵列200。因此，为了清楚和简单，通过相同的参考标号表示图4和图3中的类似的部件。例如，存储器阵列300包括存储器单元101、控制器103、边缘伪单元105A、边缘伪单元105B、阱带单元107A、阱带单元107B和阱带单元207。与存储器阵列200相比，存储器阵列300将每个位线对分成用于存储器阵列202A的位线对和用于存储器阵列202B的位线对，从而使得列1至列N均具有两个位线对，而不是连续的位线对。存储器阵列300进一步包括控制器203，其中用于存储器阵列202A的BL、BLB和WL电连接至控制器103，而用于存储器阵列202B的BL、BLB和WL电连接至控制器203。控制器203类似于控制器103。因此，存储器阵列202A的每个存储器单元101电连接至相应的BL、相应的BLB和相应的WL，其中，相应的BL、相应的BLB和相应的WL电连接至控制器103，并且存储器阵列202B中的每个存储器单元101电连接至相应的BL、相应的BLB以及相应的WL，其中，相应的BL、相应的BLB以及相应的WL电连接至控制器203。存储器阵列300可以包括在微处理器、存储器和/或其他IC器件中。在一些实施方式中，存储器阵列300可以是IC芯片的部分、SoC或其部分，存储器阵列300包括各种无源微电子器件和有源微电子器件，诸如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。为了清楚的目的已经简化了图4以更好地理解本发明的发明构思。在存储器阵列300的其他实施例中，可以在存储器阵列300中添加额外的部件，并且可以替换、修改或去除下文描述的一些部件。
图5A至图5G是根据本发明的各个方面的SRAM阵列400的部分或全部的局部示意图。特别地，图5A是SRAM阵列400的局部顶视图(例如，在x-y平面中)；图5B是沿图5A的线B-B的SRAM阵列400的示意性截面图(例如，在x-z平面中)；图5C是沿图5A的线C-C的SRAM阵列400的示意性截面图(例如，在x-z平面中)；图5D是沿图5A的线D-D的SRAM阵列400的示意性截面图(例如，在x-z平面中)；图5E是沿图5A的线E-E的SRAM阵列400的示意性截面图(例如，在x-z平面中)；图5F是沿图5A的线F-F的SRAM阵列400的示意性截面图(例如，在x-z平面中)；以及图5G是沿图5A的线G-G的SRAM阵列400的示意性截面图(例如，在x-z平面中)。在一些实施方式中，SRAM阵列400表示存储器阵列100、存储器阵列200、存储器阵列300和/或其他合适的存储器阵列的部分。为了清楚的目的已经简化了图5A–图5G以更好地理解本发明的发明构思。在SRAM阵列400的其他实施例中，可以在SRAM阵列400中添加额外的部件，并且可以替换、修改或去除下文描述的一些部件。
在图5A-图5G中，SRAM阵列400包括其中设置有各个掺杂区(诸如n阱414和p阱416)的衬底412。衬底412、n阱414和p阱416分别类似于上面参考图1A-图1F描述的衬底12、n型掺杂区14和p型掺杂区16。SRAM阵列400还包括设置在n阱414和p阱416上方的各种部件，其中，各种部件配置为实现期望的功能。例如，SRAM阵列400包括具有上部鳍有源区422U和下部鳍有源区422L的鳍420(类似于上面参考图1A-图1F描述的具有上部鳍有源区22U和下部鳍有源区22L的鳍20A-20F)、隔离部件424(类似于上面参考图1A-图1F描述的隔离部件24)、栅极结构(类似于上面参考图1A-图1F描述的栅极结构30A-30G)(包括，例如栅极电介质432、栅电极434、硬掩模436和/或栅极间隔件438，类似于上面参考图1A-图1F描述的栅极电介质32、栅电极34、硬掩模36和/或栅极间隔件38)、外延源极/漏极部件440(类似于上面参考图1A-图1F描述的外延源极/漏极部件40A-40D)、MLI部件450(类似于上面参考图1A-图1F描述的MLI部件50)、ILD层452-458(类似于上面参考图1A-图1F描述的ILD层52-58)、器件级接触件460(类似于上面参考图1A-图1F描述的器件级接触件60A-60J)、通孔470(类似于上面参考图1A-图1F描述的通孔70A-70I)以及导线(未示出)(类似于上面参考图1A-图1F描述的导线80A-80G)。在图5A中，各个部件配置为形成SRAM单元区490、伪区492、n型阱带区494和p型阱带区496。在所述实施例中，在SRAM单元区490和阱带区(在此，n型阱带区494)之间设置伪区492。在进一步的所述实施例中，在伪区492和p型阱带区496之间设置n型阱带区494。根据SRAM阵列400的设计要求，本发明预期SRAM单元区490、伪区492、n型阱带区494和p型阱带区496的不同布置。在一些实施方式中，根据设计预期，存储器阵列100、存储器阵列200和/或存储器阵列300(图2-图4)可以实现阱带单元107A、阱带单元107B和/或阱带单元207中的伪区492、n型阱带区494、p型阱带区496或它们的组合。
SRAM单元区490包括SRAM单元490A、SRAM单元490B、SRAM单元490C和SRAM单元490D。SRAM单元490A至490D包括单端口SRAM、双端口SRAM、其他类型的SRAM或它们的组合。在所述实施例中，SRAM单元490A至490D包括单端口SRAM。例如，SRAM单元490A至490D中的每个包括六个晶体管：传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。SRAM单元490A–490D中的每个包括设置在两个p型阱416之间的一个n型阱414，其中，在n型阱414上方设置上拉晶体管PU-1、PU-2，并且在p型阱416上方设置传输门晶体管PG-1、PG-2和下拉晶体管PD-1、PD-2。上拉晶体管PU-1、PU-2是p型FinFET，传输门晶体管PG-1、PG-2是n型FinFET，以及下拉晶体管PD-1、PD-2是n型晶体管。在一些实施方式中，上拉晶体管PU-1、PU-2配置为上面参考图1A-图1F描述的p型FinFET18A，而传输门晶体管PG-1、PG-2和下拉晶体管PD-1、PD-2配置为上面参考图1A-图1F描述的n型FinFET 18B。例如，传输门晶体管PG-1、PG-2和/或下拉晶体管PD-1、PD-2均包括设置在相应的p型阱416上方的鳍结构(包括一个或多个鳍420)和设置鳍结构的沟道区上方的相应的栅极结构430，从而使得相应的栅极结构430插入鳍结构的源极/漏极区之间。传输门晶体管PG-1、PG-2和/或下拉晶体管PD-1、PD-2的鳍结构包括p型掺杂剂并且电连接至p型阱416(图5B)。传输门晶体管PG-1、PG-2和/或下拉晶体管PD-1、PD-2的鳍结构还包括n型外延源极/漏极部件(图5E)(换言之，传输门晶体管PG-1、PG-2和/或下拉晶体管PD-1、PD-2的外延源极/漏极部件440包括n型掺杂剂)。传输门晶体管PG-1、PG-2和/或下拉晶体管PD-1、PD-2的栅极结构430和/或外延源极/漏极部件440通过MLI部件450(特别地，设置在ILD层452-458中的相应接触件460、通孔470和/或导线)电连接至电源电压(例如，VSS)。在进一步的实例中，上拉晶体管PU-1、PU-2均包括设置在相应的n型阱414上方的鳍结构(包括一个或多个鳍420)以及设置在鳍结构的沟道区上方的相应栅极结构430，从而使得相应栅极结构430插入鳍结构的源极/漏极区之间。上拉晶体管PU-1、PU-2的鳍结构包括n型掺杂剂并且电连接至n型阱414(图5B)。上拉晶体管PU-1、PU-2的鳍结构还包括p型外延源极/漏极部件(图5E)(换言之，上拉晶体管PU-1、PU-2的外延源极/漏极部件440包括p型掺杂剂)。上拉晶体管PU-1、PU-2的栅极结构430和/或外延源极/漏极部件440通过MLI部件450(特别地，设置在ILD层452-458中的相应接触件460、通孔470和/或导线)电连接至电源电压(例如VDD)。在本实例中，上拉晶体管PU-1、PU-2、传输门晶体管PG-1、PG-2和下拉晶体管PD-1、PD-2是单鳍FinFET(换言之，鳍结构包括一个鳍)，但是本发明预期了其中上拉晶体管PU-1、PU-2、传输门晶体管PG-1、PG-2和下拉晶体管PD-1、PD-2中的一个或多个是多鳍FinFET(换言之，鳍结构包括多个鳍)的实施方式。
N型阱带区494包括配置为将相应的n型阱414电连接至电源电压(例如，VDD)的鳍基n型阱带结构497。N型阱带结构497在结构上类似于上拉晶体管PU-1、PU-2。例如，每个n型阱带结构497包括设置在相应的n型阱414上方的鳍结构(包括一个或多个鳍420)以及设置在鳍结构的沟道区上方的相应的栅极结构430，从而使得栅极结构430插入鳍结构的源极/漏极区之间。在所述实施例中，n型阱带结构497的鳍的鳍宽度大于上拉晶体管PU-1、PU-2的鳍的鳍宽度，这减小了SRAM阵列400中的阱拾取电阻和闭锁。例如，n型阱带结构497(图5D)的鳍420的沟道区的宽度w1大于上拉晶体管PU-1、PU-2(图5B)的鳍420的沟道区的宽度w2。在一些实施方式中，宽度w1与宽度w2的比率大于1.1。在一些实施方式中，宽度w1与宽度w2的比率为1.1﹤w1/w2﹤1.5。在一些实施方式中，宽度w1、w2是上部鳍有源区422U的底部B(诸如上部鳍有源区422U的最底部为5nm)的平均宽度。在一些实施方式中，n型阱带结构497的上部鳍有源区422U、下部鳍有源区422L和/或整个鳍的锥度大于上拉晶体管PU-1、PU-2的上部鳍有源区422U、下部鳍有源区422L和/或整个鳍的锥度。例如，n型阱带结构497的鳍的上部鳍有源区422U的侧壁的斜率大于上拉晶体管PU-1、PU-2的鳍的上部鳍有源区422U的侧壁的斜率。n型阱带结构497的鳍结构包括n型掺杂剂并且电连接至相应的n型阱414(图5D、图5G)。在一些实施方式中，n型阱带结构497的鳍的掺杂剂浓度大于上拉晶体管PU-1、PU-2的鳍的掺杂剂浓度。在一些实施方式中，n型阱带结构497的鳍的掺杂剂浓度比上拉晶体管PU-1、PU-2的鳍的掺杂剂浓度大至少三倍。增加n型阱带结构497的鳍的掺杂剂浓度可以进一步减小SRAM阵列400中的阱拾取电阻和闭锁。此外，与上拉晶体管PU-1、PU-2的鳍结构相比，n型阱带结构497的鳍结构还包括n型外延源极/漏极部件(图5G)(换言之，n型阱带结构497的外延源极/漏极440包括n型掺杂剂)，其通过MLI部件450(特别地，设置在ILD层452-458中的相应接触件460、通孔470和/或导线)电连接至电源电压。
P型阱带区496包括配置为将p型阱416电连接至电源电压(例如，VSS)的鳍基p型阱带结构498。P型阱带结构498在结构上类似于下拉晶体管PD-1、PD-2和/或传输门晶体管PG-1、PG-2。例如，每个p型阱带结构498包括设置在相应的p型阱416上方的鳍结构(包括一个或多个鳍420)以及设置在鳍结构的沟道区上方的相应栅极结构430，从而使得栅极结构430插入鳍结构的源极/漏极区之间。在所述实施例中，p型阱带结构498的鳍的鳍宽度大于下拉晶体管PD-1、PD-2和/或传输门晶体管PG-1、PG-2的鳍的鳍宽度，这减少了SRAM阵列400的阱拾取电阻和闭锁。例如，p型阱带结构498(图5C)的鳍420的沟道区的宽度w3大于下拉晶体管PD-1、PD-2和/或传输门晶体管PG-1、PG-2(图5B)的鳍420的沟道区的宽度w4。在一些实施方式中，宽度w3与宽度w4的比率大于1.1。在一些实现中，宽度w3与宽度w4的比率为1.1﹤w3/w4﹤1.5。在一些实施方式中，宽度w3、w4是上部鳍有源区422U的底部B(诸如上部鳍有源区422U的最底部为5nm)的平均宽度。在一些实施方式中，p型阱带结构498的上部鳍有源区422U、下部鳍有源区422L和/或整个鳍的锥度大于下拉晶体管PD-1、PD-2和/或传输门晶体管PG-1、PG-2的上部鳍有源区422U、下部鳍有源区422L和/或整个鳍的锥度。例如，p型阱带结构498的鳍的上部鳍有源区422U的侧壁的斜率大于下拉晶体管PD-1、PD-2和/或传输门晶体管PG-1、PG-2的鳍的上部鳍有源区422U的侧壁的斜率。p型阱带结构498的鳍结构包括p型掺杂剂并电连接至相应的p型阱416(图5C、图5F)。在一些实施方式中，p型阱带结构498的鳍的掺杂剂浓度大于下拉晶体管PD-1、PD-2和/或传输门晶体管PG-1、PG-2的鳍的掺杂剂浓度。在一些实施方式中，p型阱带结构498的鳍的掺杂剂浓度比下拉晶体管PD-1、PD-2和/或传输门晶体管PG-1、PG-2的鳍的掺杂剂浓度大至少三倍。增加p型阱带结构498的鳍的掺杂剂浓度可以进一步减小SRAM阵列400的拾取电阻和闭锁。此外，与下拉晶体管PD-1、PD-2和/或传输门晶体管PG-1、PG-2的鳍结构相比，p型阱带结构498的鳍结构还包括p型外延源极/漏极部件(图5F)(换言之，p型阱带结构498的外延源极/漏极部件440包括p型掺杂剂)，其通过MLI部件450(特别地，设置在ILD层452-458中的相应接触件460、通孔470和/或的导线)电连接至电源电压。
在一些实施方式中，n型阱带结构497和/或p型阱带结构498的鳍420的源极/漏极区中的宽度分别大于上拉晶体管PU-1、PU-2和下拉晶体管PD-1、PD-2、传输门晶体管PG-1、PG-2的鳍420的源极/漏极区中的宽度。例如，n型阱带结构497(图5G)的鳍420的源极/漏极区中的宽度w5大于上拉晶体管PU-1、PU-2(图5E)的鳍420的源极/漏极区中的宽度w6。在一些实施方式中，宽度w5与宽度w6的比率大于1.1。在一些实施方式中，宽度w5与宽度w6的比率为1.1﹤w5/w6﹤1.5。在一些实施方式中，宽度w5、w6表示在鳍420与外延源极/漏极部件440之间的界面处的鳍420的宽度。在一些实施方式中，宽度w5、w6是与外延源极/漏极部件440接合的鳍420的顶部(这里，下部鳍有源区422L的顶部)(诸如鳍420的顶部的最顶部为5nm)的平均宽度。在进一步的实例中，p型阱带结构498(图5F)的鳍420的源极/漏极区中的宽度w7大于下拉晶体管PD-1、PD-2和/或传输门晶体管PG-1、PG-2(图5E)的鳍420的源极/漏极区中的宽度w8。在一些实施方式中，宽度w7与宽度w8的比率大于1.1。在一些实施方式中，宽度w7与宽度w8的比率为1.1﹤w7/w8﹤1.5。在一些实施方式中，宽度w7、w8表示在鳍420与外延源极/漏极部件440之间的界面处的鳍420的宽度。在一些实施方式中，宽度w7、w8是与外延源极/漏极部件440接合的鳍420的顶部(这里，下部鳍有源区422L的顶部)(诸如鳍420的顶部的最顶部为5nm)的平均宽度。在一些实施方式中，阱带鳍在沟道区(例如，w1≈w3)和/或源极/漏极区(例如，w5≈w7)中具有大致相同的宽度，并且FinFET鳍在沟道区(例如，w2≈w4)和/或在源极/漏极区(例如，w6≈w8)中具有大致相同的宽度。
在一些实施方式中，为了在FinFET和阱带中实现变化的鳍宽度而不显著地修改FinFET和阱带的制造，将p型FinFET的鳍设置为与n型FinFET的鳍相邻，而将n型阱带的鳍未设置为与p型阱带的鳍相邻。例如，在SRAM阵列400中，n型阱带结构497的鳍420沿鳍宽度方向未设置为与p型阱带结构498的鳍420相邻，从而得阱带的相反掺杂鳍沿鳍宽度方向未设置为彼此相邻。在一些实施方式中，在n型阱带区494中不设置用于p型阱带的鳍，并且在p型阱带区496中不设置用于n型阱带的鳍，从而使得n型阱带结构497沿n型阱带结构497的n型掺杂鳍的鳍宽度方向设置为与没有p型掺杂鳍的p阱区416相邻，以及p型阱带结构498与沿p型阱带结构498的p型掺杂鳍的鳍宽度方向设置为与没有n型掺杂鳍的n阱区414相邻。在一些实施方式中，沿鳍宽度方向的相邻n型阱带结构497的鳍420之间的间隔S1为约80nm至约250nm，并且沿鳍宽度方向的相邻p型阱带结构498的鳍420之间的间隔S2为约80nm至约250nm。在进一步的实例中，在SRAM阵列400中，上拉晶体管PU-1、PU-2的鳍420沿鳍宽度方向设置为与下拉晶体管PD-1、PD-2和传输门晶体管PG-1、PG-2的鳍420相邻，从而使得FinFET的相反的掺杂鳍沿鳍宽度方向设置为彼此相邻。在一些实施方式中，上拉晶体管PU-1、PU-2沿上拉晶体管PU-1、PU-2的n型掺杂鳍的鳍宽度方向设置为与具有设置在其上方的p型掺杂鳍的p阱区416相邻；下拉晶体管PD-1、PD-2沿下拉晶体管PD-1、PD-2的p型掺杂鳍的鳍宽度方向设置为与具有设置在其上方的n型掺杂鳍的n阱区414相邻；以及传输门晶体管PG-1、PG-2沿传输门晶体管PG-1、PG-2的p型掺杂鳍的鳍宽度方向设置为与具有设置在其上方的n型掺杂鳍的n阱区414相邻。在一些实施方式中，沿鳍宽度方向的相邻的上拉晶体管PU-1、PU-2和下拉晶体管PD-1、PD-2的鳍420之间的间隔S3为约30nm至约70nm，并且沿鳍宽度方向的相邻的上拉晶体管PU-1、PU-2和传输门晶体管PG-1、PG-2的鳍420之间的间隔S4是约30nm至约70nm。通过如所述的那样间隔阱带鳍和FinFET鳍，FinFET具有致密的鳍环境，其中，鳍之间的间距更窄，并且阱带具有隔离的鳍环境，其中，鳍之间的间隔更宽，从而使得相对于阱带鳍(这里，对于n型阱带结构497和/或p型阱带结构498)，蚀刻负载效应可以用于减小FinFET鳍的宽度(这里，对于上拉晶体管PU-1、PU-2，下拉晶体管PD-1、PD-2和/或传输门晶体管PG-1、PG-2)。在用于形成FinFET鳍和阱带鳍的蚀刻工艺期间用作掩模的图案化层因此可以包括具有大致相同鳍宽度的FinFET鳍图案和阱带鳍图案，其中，来自蚀刻工艺的蚀刻负载效应(由不同的鳍密度环境引起)使得FinFET鳍宽度相对于阱带鳍变窄，将本文描述的优势无缝集成到FinFET制造中而不增加复杂性、成本和/或时间。
图6是根据本发明的各个方面的可以在SRAM阵列的存储器单元中实现的单端口SRAM单元500的电路图。在一些实施方式中，在存储器阵列100(图2)、存储器阵列200(图3)或SRAM存储器300(图4)的一个或多个存储器单元101中实现单端口SRAM单元500。在一些实施方式中，在SRAM阵列400(图5A-图5G)的一个或多个SRAM单元(诸如SRAM单元490A-490D中的一个或多个)中实现单端口SRAM单元500。为了清楚的目的已经简化了图6以更好地理解本发明的发明构思。在单端口SRAM单元500的其他实施例中，可以在单端口SRAM单元500中添加额外的部件，并且可以替换、修改或去除下文描述的一些部件。
例如，单端口SRAM单元500包括六个晶体管：传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。因此单端口SRAM单元500可选地称为6T SRAM单元。在操作中，传输门晶体管PG-1和传输门晶体管PG-2提供对SRAM单元500的存储部分的访问，其中，SRAM单元500的存储部分包括交叉连接的一对反相器(反相器510和反相器520)。反相器510包括上拉晶体管PU-1和下拉晶体管PD-1，反相器520包括上拉晶体管PU-2和下拉晶体管PD-2。在一些实施方式中，上拉晶体管PU-1、PU-2配置为p型FinFET，诸如p型FinFET 18A(图1A-图1F)；以及下拉晶体管PD-1、PD-2配置为n型FinFET，诸如上述的n型FinFET 18B(图1A-图1F)。例如，上拉晶体管PU-1、PU-2均包括设置在n型鳍结构(包括一个或多个n型鳍)的沟道区上方的栅极结构，从而使得栅极结构插入n型鳍结构的p型源极/漏极区(例如，p型外延源极/漏极部件)之间，其中，在n型阱区上方设置栅极结构和n型鳍结构；以及下拉晶体管PD-1、PD-2均包括设置在p型鳍结构(包括一个或多个p型鳍)的沟道区上方的栅极结构，从而使得栅极结构插入p型鳍结构的n型源极/漏极区(例如，n型外延源极/漏极部件)之间，其中，在p型阱区上方设置栅极结构和p型鳍结构。在一些实施方式中，传输门晶体管PG-1、PG-2也配置为n型FinFET，诸如上述n型FinFET 18B(图1A-图1F)。例如，传输门晶体管PG-1、PG-2均包括设置在p型鳍结构(包括一个或多个p型鳍)的沟道区上方的栅极结构，从而使得栅极结构插入p型鳍结构的n型源极/漏极区(例如，n型外延源极/漏极部件)之间，其中，在p型阱区上方设置栅极结构和p型鳍结构。
上拉晶体管PU-1的栅极介于源极(与电源电压(VDD)电连接)和第一公共漏极(CD1)之间，以及下拉晶体管PD-1的栅极介于源极(与电源电压(VSS)电连接)和第一公共漏极之间。上拉晶体管PU-2的栅极介于源极(与电源电压(VDD)电连接)和第二公共漏极(CD2)之际，以及下拉晶体管PD-2的栅极介于源极(与电源电压(VSS)电连接)和第二公共漏极之间。在一些实施方式中，第一公共漏极(CD1)是以原码形式存储数据的存储节点(SN)，并且第二公共漏极(CD2)是以补码形式存储数据的存储节点(SNB)。上拉晶体管PU-1的栅极和下拉晶体管PD-1的栅极与第二公共漏极连接，以及上拉晶体管PU-2的栅极和下拉晶体管PD-2的栅极与第一公共漏极连接。传输门晶体管PG-1的栅极介于源极(与位线BL电连接)和漏极，该漏极与第一公共漏极电连接。传输门晶体管PG-2的栅极介于源极(与互补位线BLB电连接)和漏极之间，该漏极与第二公共漏极电连接。传输门晶体管PG-1、PG-2的栅极与字线WL电连接。在一些实施方式中，传输门晶体管PG-1、PG-2在读取操作和/或写入操作期间提供对存储节点SN、SNB的访问。例如，传输门晶体管PG-1、PG-2响应于施加到传输门晶体管PG-1、PG-2的栅极的电压，通过WL分别将存储节点SN、SNB与位线BL、BLB连接。
图7是根据本发明的各个方面的可以在SRAM阵列的存储器单元中实现的单端口SRAM单元600的平面图。在一些实施方式中，在存储器阵列100(图2)、存储器阵列200(图3)或SRAM存储器300(图4)的一个或多个存储器单元101中实现单端口SRAM单元600。在一些实施方式中，在SRAM阵列400(图5A-图5G)的一个或多个SRAM单元(诸如SRAM单元490A-490D中的一个或多个)中实现单端口SRAM单元500。为了清楚的目的已经简化了图7以更好地理解本发明的发明构思。在单端口SRAM单元600的其他实施例中，可以在单端口SRAM单元600中添加额外的部件，并且可以替换、修改或去除下文描述的一些部件。
例如，单端口SRAM单元600包括六个晶体管：传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。因此单端口SRAM单元600可选地称为6T SRAM单元。单端口SRAM单元600包括设置在p阱616A和p阱616B(两者均类似于上文参考图1A-图1F所述的p型掺杂区16)之间的n阱614(类似于上文参考图1A-图1F所述的n型掺杂区14)。在n阱614上方设置上拉晶体管PU-1、PU-2；在p阱616A上方设置下拉晶体管PD-1和传输门晶体管PG-1；并且在p阱616B上方设置下拉晶体管PD-2和传输门晶体管PG-2。在一些实施方式中，上拉晶体管PU-1、PU-2配置为诸如p型FinFET 18A(图1A-图1F)的p型FinFET，并且下拉晶体管PD-1、PD-2和传输门晶体管PG-1、PG-2也配置为诸如上文所述的n型FinFET 18B(图1A-图1F)的n型FinFET。在所述实施例中，下拉晶体管PD-1和传输门晶体管PG-1是包括鳍620A的单鳍FinFET，上拉晶体管PU-1是包括鳍620B的单鳍FinFET，上拉晶体管PU-2是包括鳍620C的单鳍FinFET，并且下拉晶体管PD-2和传输门晶体管PG-2是包括鳍620D的单鳍FinFET。鳍620A-620D类似于上文参考图1A-图1F描述的鳍20A-20F。例如，鳍620A和鳍620D是p型掺杂鳍，并且鳍620B和鳍620C是n型掺杂鳍。在鳍620A上方设置栅极结构630A；在鳍620A、620B上方设置栅极结构630B；在鳍620C、620D上方设置栅极结构630C；并且在鳍620D上方设置栅极结构630D。传输门晶体管PG-1的栅极由栅极结构630A形成，下拉晶体管PD-1的栅极由栅极结构630B形成，上拉晶体管PU-1的栅极由栅极结构630B形成，上拉晶体管PU-2的栅极由栅极结构630C形成，下拉晶体管PD-2的栅极由栅极结构630C形成，并且传输门晶体管PG-2的栅极由栅极结构630D形成。栅极结构630A-630D类似于上文参考图1A-图1F描述的栅极结构30A-30G。
单端口SRAM单元600进一步包括MLI部件，其中，MLI部件包括各种器件级接触件660A-660L、通孔670A-670H、导线680A-680G、通孔690A-690D和导线695A-695C。器件级接触件660A-660L、通孔670A-670H、导线680A-680G分别类似于上文参考图1A-图1F描述的器件级接触件60A-60J、通孔70A-70I和导线80A-80G。在一些实施方式中，除了通孔690A-690D将MLI部件的金属一(M1)层(这里是导线680A-680G)电连接至MLI部件的金属二(M2)层(这里是导线695A-695C)之外，通孔690A-690D类似于上文参考图1A-图1F描述的通孔70A-70I。在一些实施方式中，除了导线695A-695C在MLI部件中形成与导线680A-680G不同的金属层之外，导线695A-695C类似于上文参考图1A-图1F所述的导线80A-80G。在所述实施例中，导线695A-695C在与导线680A-680G大致正交的方向上延伸。根据单端口SRAM单元600的设计要求，本发明预期器件级接触件660A-660L、通孔670A-670H、导线680A-680G、通孔690A-690D和/或导线695A-695C的不同配置。
通过器件级接触件660A电连接下拉晶体管PD-1的漏极区(由鳍620A(其可以包括n型外延源极/漏极部件)形成)和上拉晶体管PU-1的漏极区(由鳍620B(其可以包括p型外延源极/漏极部件)形成)，从而使得下拉晶体管PD-1和上拉晶体管PU-1的公共漏极形成存储节点SN，其进一步通过器件级接触件660A电连接至传输门晶体管PG-1的漏极区(由鳍620A(其可以包括n型外延源极/漏极部件)形成)。通过器件级接触件660B电连接下拉晶体管PD-2的漏极区(由鳍620D(其可以包括n型外延源极/漏极部件)形成)和上拉晶体管PU-2的漏极区(由鳍620C(其可以包括p型外延源极/漏极部件)形成)，从而使得下拉晶体管PD-2和上拉晶体管PU-2的公共漏极形成存储节点SNB，其进一步通过器件级接触件660B电连接至传输门晶体管PG-2的漏极区(由鳍620D(其可以包括n型外延源极/漏极部件)形成)。器件级接触件660C将上拉晶体管PU-1的栅极(由栅极结构630B形成)和下拉晶体管PD-1的栅极(也由栅极结构630B形成)电连接至存储节点SNB。器件级接触件660D将上拉晶体管PU-2的栅极(由栅极结构630C形成)和下拉晶体管PD-2的栅极(也由栅极结构630C形成)电连接至存储节点SN。上拉晶体管PU-1的源极区(由鳍620B(其可包括p型外延源极/漏极部件)形成)通过器件级接触件660E、通孔670A和导线680A电连接至电压节点VDDN1处的电源电压VDD；上拉晶体管PU-2的源极区(由鳍620C(其可以包括p型外延源极/漏极部件)形成)通过器件级接触件660F、通孔670B和导线680A电连接至电压节点VDDN2处的电源电压VDD。下拉晶体管PD-1的源极区(由鳍620A(其可以包括n型外延源极/漏极部件)形成)通过器件级接触件660G、通孔670C、导线680B、通孔690A和导线695A连接至电压节点VSSN1处的电源电压VSS；以及下拉晶体管PD-2的源极区(由鳍620D(其可以包括n型外延源极/漏极部件)形成)通过器件级接触件660H、通孔670D、导线680C、通孔690B和导线695B电连接至电压节点VSSN2处的电源电压VSS。传输门晶体管PG-1的栅极(由栅极结构630A形成)在字线节点WLN1处通过器件级接触件660I、通孔670E、导线680D、和通孔690C电连接至字线WL；并且传输门晶体管PG-2的栅极(由栅极结构630D形成)在字线节点WLN2处通过器件级接触件660J、通孔670F、导线680E、通孔690D和导线695C电连接至字线WL。传输门晶体管PG-1的源极区(由鳍620A(其可以包括n型外延源极/漏极部件)形成)通过器件级接触件660K、通孔670G和导线680F电连接至位线(通常称为位线节点BLN)；以及传输门晶体管PG-2的源极区(由鳍620D(其可以包括n型外延源极/漏极部件)形成)通过器件级接触件660L、通孔670H和导线680G电连接至互补位线(通常称为位线节点BLNB)。
图8是根据本发明的各个方面的用于制造具有优化性能的鳍配置的IC器件的方法700的流程图。在框710处，方法700包括形成图案化层，该图案化层包括限定大致相同的鳍宽度的阱带鳍图案和FinFET鳍图案。沿鳍宽度方向由阱带鳍图案限定的鳍密度小于沿鳍宽度方向由FinFET鳍图案限定的鳍密度。在框712处，方法700包括使用图案化层作为掩模来蚀刻鳍层。在一些实施方式中，鳍层是衬底。在一些实施方式中，鳍层是设置在衬底上方的异质结构。该蚀刻形成与阱带鳍图案相对应的至少一个阱带鳍和与FinFET鳍图案相对应的至少一个FinFET鳍。至少一个阱带鳍的第一宽度大于至少一个FinFET鳍的第二宽度。在一些实施方式中，第一宽度与第二宽度的比率大于约1.1且小于约1.5。在框714处，可以继续方法700以完成制造IC器件。例如，可以在本文所述的至少一个阱带鳍和至少一个FinFET鳍的沟道区上方形成栅极结构，并且可以在本文所述的至少一个阱带鳍和至少一个FinFET鳍的源极/漏极区上方形成外延源极/漏极部件。各个接触件还可以形成至栅极结构和/或外延源极/漏极部件。在一些实施方式中，各个接触件是IC器件的多层互连结构的部分。对于方法700的额外实施例，可以在方法700之前、期间和之后提供额外的步骤，并且可以移动、替换或去除所描述的一些步骤。
本发明提供了许多不同的实施例。本文公开了用于改善存储器阵列(诸如静态随机存取存储器阵列)的性能的鳍基阱带。本文公开了用于改善存储器阵列(诸如静态随机存取存储器阵列)的性能的鳍基阱带。示例性集成电路(IC)器件包括设置在第一类型掺杂剂的掺杂区上方的FinFET。FinFET包括掺杂有第一类型掺杂剂并具有第一宽度的第一鳍和第二类型掺杂剂的第一源极/漏极部件。IC器件还包括设置在第一类型掺杂剂的掺杂区上方的鳍基阱带。鳍基阱带将掺杂区连接至电压。鳍基阱带包括掺杂有第一类型掺杂剂并具有第二宽度的第二鳍和第一类型掺杂剂的第二源极/漏极部件。第二宽度大于第一宽度。在一些实施方式中，第二宽度与第一宽度的比率大于约1.1且小于约1.5。在一些实施方式中，FinFET是第一FinFET，鳍基阱带是第一鳍基阱带，掺杂区是第一掺杂区，并且电压是第一电压。在这种实施方式中，集成电路器件进一步包括设置在第二类型掺杂剂的第二掺杂区上方的第二FinFET和第二鳍基阱带。第二鳍基阱带将第二掺杂区连接至第二电压。第二FinFET包括掺杂有第二类型掺杂剂并具有第三宽度的第三鳍和第一类型掺杂剂的第三源极/漏极部件。第二鳍基阱带包括掺杂有第二类型掺杂剂并具有第四宽度的第四鳍和第二类型掺杂剂的第四源极/漏极部件。第四宽度大于第三宽度。在一些实施方式中，第四宽度与第三宽度的比率大于约1.1且小于约1.5。
在实施例中，所述第二宽度与所述第一宽度的比率大于1.1。
在实施例中，所述第二宽度与所述第一宽度的比率小于1.5。
在实施例中，所述FinFET的鳍密度大于所述鳍基阱带的鳍密度。
在实施例中，掺杂有所述第二类型掺杂剂的第三鳍设置为沿鳍宽度方向与所述第一鳍相邻，并且没有掺杂所述第二类型掺杂剂的鳍设置为沿所述鳍宽度方向与所述第二鳍相邻。
在实施例中，所述FinFET包括穿过所述第一鳍的第一栅极结构，从而使得所述第一栅极结构设置在所述第一源极/漏极部件之间；以及所述鳍基阱带包括穿过所述第二鳍的第二栅极结构，从而使得所述第二栅极结构设置在所述第二源极/漏极部件之间。
在实施例中，所述第一栅极结构是有源栅极结构并且所述第二栅极结构是伪栅极结构。
在实施例中，集成电路器件还包括多层互连结构，所述多层互连结构包括：第一器件级接触件，设置在所述第一源极/漏极部件的至少一个上；第二器件级接触件，设置在所述第二源极/漏极部件的至少一个上；第一通孔，设置在所述第一器件级接触件上；第二通孔，设置在所述第二器件级接触件上；以及第一金属线，其中，所述第一通孔将所述第一源极/漏极部件的至少一个电连接至所述第一金属线，并且所述第二通孔将所述第二源极/漏极部件的至少一个电连接至所述第一金属线。
在实施例中，所述FinFET是第一FinFET，所述鳍基阱带是第一鳍基阱带，所述掺杂区是第一掺杂区，并且所述电压是第一电压，所述集成电路还包括：第二FinFET，设置在所述第二类型掺杂剂的第二掺杂区上方，其中，所述第二FinFET包括掺杂有所述第二类型掺杂剂并具有第三宽度的第三鳍和所述第一类型掺杂剂的第三源极/漏极部件；以及第二鳍基阱带，设置在所述第二掺杂区上方，其中，所述第二鳍基阱带包括掺杂有所述第二类型掺杂剂并具有第四宽度的第四鳍和所述第二类型掺杂剂的第四源极/漏极部件，其中，所述第四宽度大于所述第三宽度，并且所述第二鳍基阱带将所述第二掺杂区连接至第二电压。
在一些实施方式中，FinFET包括穿过第一鳍的第一栅极结构，从而使得第一栅极结构设置在第一源极/漏极部件之间。在一些实施方式中，鳍基阱带包括穿过第二鳍的第二栅极结构，从而使得第二栅极结构设置在第二源极/漏极部件之间。在一些实施方式中，第一栅极结构是有源栅极结构并且第二栅极结构是伪栅极结构。在一些实施方式中，集成电路器件还包括多层互连(MLI)结构。MLI结构包括设置在第一源极/漏极部件的至少一个上的第一器件级接触件、设置在第二源极/漏极部件的至少一个上的第二器件级接触件、设置在第一器件级接触件上的第一通孔、设置在第二器件级接触件上的第二通孔以及第一金属线。第一通孔将第一源极/漏极部件的至少一个电连接至第一金属线，并且第二通孔将第二源极/漏极部件的至少一个电连接至第一金属线。
在一些实施方式中，第一鳍具有第一类型掺杂剂的第一掺杂剂浓度，第二鳍具有第二掺杂剂浓度的第一类型掺杂剂。第二掺杂剂浓度大于第一掺杂剂浓度。在一些实施方式中，第二掺杂剂浓度比第一掺杂剂浓度大至少三倍。在一些实施方式中，掺杂区具有第三掺杂剂浓度的第一类型掺杂剂。第三掺杂剂浓度大于第一掺杂剂浓度且小于第二掺杂剂浓度。在一些实施方式中，第三鳍具有第四掺杂剂浓度的第二类型掺杂剂，并且第四鳍具有第五掺杂剂浓度的第二类型掺杂剂。第五掺杂剂浓度大于第四掺杂剂浓度。在一些实施方式中，第五掺杂剂浓度比第四掺杂剂浓度大至少三倍。在一些实施方式中，第二掺杂区具有第六掺杂剂浓度的第二类型掺杂剂。第六掺杂剂浓度大于第四掺杂剂浓度且小于第五掺杂剂浓度。在一些实施方式中，第一类型掺杂剂是p型掺杂剂，并且第二类型掺杂剂是n型掺杂剂。在一些实施方式中，第一类型掺杂剂是n型掺杂剂，并且第二类型掺杂剂是p型掺杂剂。在一些实施方式中，掺杂区具有第三掺杂剂浓度的第一类型掺杂剂。
一种示例性存储器阵列包括阱带单元的第一行和阱带单元的第二行。存储器阵列进一步包括布置为多列和多行的多个存储器单元，其中，多个存储器单元设置在第一行阱带单元和第二行阱带单元之间。存储器单元的每列设置在第一阱带单元和第二阱带单元之间。每个存储器单元包括设置在第一类型掺杂剂的掺杂区上方的FinFET，其中，FinFET包括掺杂有第一类型掺杂剂并具有第一宽度的第一鳍和第二类型掺杂剂的第一源极/漏极部件。第一阱带单元和第二阱带单元均包括设置在第一类型掺杂剂的掺杂区上方的鳍基阱带，其中，鳍基阱带包括掺杂有第一类型掺杂剂并具有第二宽度的第二鳍和第一类型掺杂剂的第二源极/漏极部件。第二宽度大于第一宽度。鳍基阱带将第一类型掺杂剂的掺杂区连接至电压。在一些实施方式中，第二宽度与第一宽度的比率大于约1。在一些实施方式中，第一鳍具有第一掺杂剂浓度的第一类型掺杂剂，并且第二鳍具有第二掺杂剂浓度的第一类型掺杂剂，其中，第二掺杂剂浓度比第一掺杂剂浓度大至少三倍。在一些实施方式中，掺杂有第二类型掺杂剂的至少一个鳍设置为沿鳍宽度方向与第一鳍相邻，并且没有掺杂第二类型掺杂剂的鳍设置为沿鳍宽度方向与第二鳍相邻。在一些实施方式中，多个存储器单元包括第一存储器单元阵列和第二存储器单元阵列，存储器阵列还包括设置在第一存储器单元阵列与第二存储器单元阵列之间的第三行阱带单元。
在实施例中，所述第二宽度与所述第一宽度的比率大于1.1。
在实施例中，所述第一鳍具有第一掺杂剂浓度的所述第一类型掺杂剂，并且所述第二鳍具有第二掺杂剂浓度的所述第一类型掺杂剂，其中，所述第二掺杂剂浓度比所述第一掺杂剂浓度大至少三倍。
在实施例中，掺杂有所述第二类型掺杂剂的至少一个鳍设置为沿鳍宽度方向与所述第一鳍相邻，并且没有掺杂所述第二类型掺杂剂的鳍设置为沿所述鳍宽度方向与所述第二鳍相邻。
在实施例中，所述FinFET是第一FinFET，所述掺杂区是第一掺杂区，并且所述鳍基阱带是第一鳍基阱带，并且其中：所述存储器单元中的每个包括设置在所述第二类型掺杂剂的第二掺杂区上方的第二FinFET，其中，所述FinFET包括掺杂有所述第二类型掺杂剂并具有第三宽度的第三鳍和所述第一类型掺杂剂的第三源极/漏极部件；以及所述第一阱带单元和所述第二阱带单元均包括设置在所述第二掺杂区上方的第二鳍基阱带，其中，所述第二鳍基阱带包括掺杂有所述第二类型掺杂剂并具有第四宽度的第四鳍和所述第二类型掺杂剂的第四源极/漏极部件，其中，所述第四宽度大于所述第三宽度，并且所述第二鳍基阱带将所述第二掺杂区连接至第二电压。
在实施例中，所述第二宽度与所述第一宽度的比率为1.1至1.5，并且所述第三宽度与所述第四宽度的比率为1.1至1.5。
在实施例中，所述第二FinFET设置为沿鳍宽度方向与所述第一FinFET相邻，并且所述第一鳍基阱带未设置为沿所述鳍宽度方向与所述第二鳍基阱带相邻。
在实施例中，所述第一鳍具有第一掺杂剂浓度的所述第一类型掺杂剂，所述第二鳍具有第二掺杂剂浓度的所述第一类型掺杂剂，所述第三鳍具有第三掺杂剂浓度的所述第二类型掺杂剂，并且所述第四鳍具有第四掺杂剂浓度的所述第二类型掺杂剂；以及所述第二掺杂剂浓度比所述第一掺杂剂浓度大至少三倍，并且所述第四掺杂剂浓度比所述第三掺杂剂浓度大至少三倍。
在实施例中，所述第一FinFET是下拉晶体管，并且所述第二FinFET是上拉晶体管。
在实施例中，所述多个所述存储器单元包括第一存储器单元阵列和第二存储器单元阵列，所述存储器阵列还包括设置在所述第一存储器单元阵列与所述第二存储器单元阵列之间的第三行阱带单元。
在一些实施方式中，FinFET是第一FinFET，掺杂区是第一掺杂区，并且鳍基阱带是第一鳍基阱带。在这种实施方式中，每个存储器单元包括设置在第二类型掺杂剂的第二掺杂区上方第二FinFET，其中，第二FinFET包括掺杂有第二类型掺杂剂并具有第三宽度的第三鳍和第一类型掺杂剂的第三源极/漏极部件。在这种实施方式中，第一阱带单元和第二阱带单元均可以包括设置在第二掺杂区上方的第二鳍基阱带，其中，第二鳍基阱带包括掺杂有第二类型掺杂剂并具有第四宽度的第四鳍和第二类型掺杂剂的第四源极/漏极部件。第四宽度大于第三宽度。第二鳍基阱带将第二掺杂区连接至第二电压。在一些实施方式中，第二宽度与第一宽度的比率为约1.1至约1.5，第三宽度与第四宽度的比率为约1.1至约1.5。在一些实施方式中，第二FinFET设置为沿鳍宽度方向与第一FinFET相邻，并且第一鳍基阱带不设置为沿鳍宽度方向与第二鳍基阱带相邻。在一些实施方式中，第一鳍具有第一掺杂剂浓度的第一类型掺杂剂，第二鳍具有第二掺杂剂浓度的第一类型掺杂剂，第三鳍具有第三掺杂剂浓度的第二类型掺杂剂，并且第四鳍具有第四掺杂剂浓度的第二类型掺杂剂。第二掺杂剂浓度比第一掺杂剂浓度大至少三倍，并且第四掺杂剂浓度比第三掺杂剂浓度大至少三倍。在一些实施方式中，第一FinFET是下拉晶体管，并且第二FinFET是上拉晶体管。
一种示例性方法包括在鳍层上方形成图案化层。该图案化层包括限定大致相同的鳍宽度的阱带鳍图案和FinFET鳍图案。沿鳍宽度方向由阱带鳍图案限定的鳍密度小于沿鳍宽度方向由FinFET鳍图案限定的鳍密度。该方法进一步包括使用图案化层作为掩模来蚀刻鳍层以形成与阱带鳍图案相对应的至少一个阱带鳍和与FinFET鳍图案相对应的至少一个FinFET鳍。至少一个阱带鳍的宽度大于至少一个FinFET鳍的宽度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路器件，包括：
FinFET，设置在第一类型掺杂剂的掺杂区上方，其中，所述FinFET包括掺杂有所述第一类型掺杂剂并具有第一宽度的第一鳍和第二类型掺杂剂的第一源极/漏极部件；以及
鳍基阱带，设置在所述第一类型掺杂剂的所述掺杂区上方，其中，所述鳍基阱带包括掺杂有所述第一类型掺杂剂并且具有第二宽度的第二鳍和所述第一类型掺杂剂的第二源极/漏极部件，其中，所述第二宽度大于所述第一宽度，并且所述鳍基阱带将所述掺杂区连接至电压，
其中，所述第二鳍的所述第一类型掺杂剂的掺杂浓度大于所述第一鳍的所述第一类型掺杂剂的掺杂浓度。
2.根据权利要求1所述的集成电路器件，其中，所述第二宽度与所述第一宽度的比率大于1.1。
3.根据权利要求2所述的集成电路器件，其中，所述第二宽度与所述第一宽度的比率小于1.5。
4.根据权利要求1所述的集成电路器件，其中，所述FinFET的鳍密度大于所述鳍基阱带的鳍密度。
5.根据权利要求1所述的集成电路器件，其中，掺杂有所述第二类型掺杂剂的第三鳍设置为沿鳍宽度方向与所述第一鳍相邻，并且没有掺杂所述第二类型掺杂剂的鳍设置为沿所述鳍宽度方向与所述第二鳍相邻。
6.根据权利要求1所述的集成电路器件，其中，
所述FinFET包括穿过所述第一鳍的第一栅极结构，从而使得所述第一栅极结构设置在所述第一源极/漏极部件之间；以及
所述鳍基阱带包括穿过所述第二鳍的第二栅极结构，从而使得所述第二栅极结构设置在所述第二源极/漏极部件之间。
7.根据权利要求6所述的集成电路器件，其中，所述第一栅极结构是有源栅极结构并且所述第二栅极结构是伪栅极结构。
8.根据权利要求1所述的集成电路器件，还包括多层互连结构，所述多层互连结构包括：
第一器件级接触件，设置在所述第一源极/漏极部件的至少一个上；
第二器件级接触件，设置在所述第二源极/漏极部件的至少一个上；
第一通孔，设置在所述第一器件级接触件上；
第二通孔，设置在所述第二器件级接触件上；以及
第一金属线，其中，所述第一通孔将所述第一源极/漏极部件的至少一个电连接至所述第一金属线，并且所述第二通孔将所述第二源极/漏极部件的至少一个电连接至所述第一金属线。
9.根据权利要求1所述的集成电路器件，其中，所述FinFET是第一FinFET，所述鳍基阱带是第一鳍基阱带，所述掺杂区是第一掺杂区，并且所述电压是第一电压，所述集成电路还包括：
第二FinFET，设置在所述第二类型掺杂剂的第二掺杂区上方，其中，所述第二FinFET包括掺杂有所述第二类型掺杂剂并具有第三宽度的第三鳍和所述第一类型掺杂剂的第三源极/漏极部件；以及
第二鳍基阱带，设置在所述第二掺杂区上方，其中，所述第二鳍基阱带包括掺杂有所述第二类型掺杂剂并具有第四宽度的第四鳍和所述第二类型掺杂剂的第四源极/漏极部件，其中，所述第四宽度大于所述第三宽度，并且所述第二鳍基阱带将所述第二掺杂区连接至第二电压。
10.一种存储器阵列，包括：
第一行阱带单元和第二行阱带单元；
多个存储器单元，布置为多列和多行，其中，所述多个存储器单元设置在所述第一行阱带单元和所述第二行阱带单元之间，从而使得每列存储器单元设置在第一阱带单元和第二阱带单元之间；
其中，所述多个存储器单元的每个包括设置在第一类型掺杂剂的掺杂区上方的FinFET，其中，所述FinFET包括掺杂有所述第一类型掺杂剂并具有第一宽度的第一鳍和第二类型掺杂剂的第一源极/漏极部件；以及
其中，所述第一阱带单元和所述第二阱带单元均包括设置在所述第一类型掺杂剂的掺杂区上方鳍基阱带，其中，所述鳍基阱带包括掺杂有所述第一类型掺杂剂并具有第二宽度的第二鳍和所述第一类型掺杂剂的第二源极/漏极部件，其中，所述第二宽度大于所述第一宽度，并且所述鳍基阱带将所述第一类型掺杂剂的掺杂区连接至电压，
其中，所述第一鳍具有第一掺杂剂浓度的所述第一类型掺杂剂，并且所述第二鳍具有第二掺杂剂浓度的所述第一类型掺杂剂，其中，所述第二掺杂剂浓度比所述第一掺杂剂浓度大。
11.根据权利要求10所述的存储器阵列，其中，所述第二宽度与所述第一宽度的比率大于1.1。
12.根据权利要求10所述的存储器阵列，其中，所述第二掺杂剂浓度比所述第一掺杂剂浓度大至少三倍。
13.根据权利要求10所述的存储器阵列，其中，掺杂有所述第二类型掺杂剂的至少一个鳍设置为沿鳍宽度方向与所述第一鳍相邻，并且没有掺杂所述第二类型掺杂剂的鳍设置为沿所述鳍宽度方向与所述第二鳍相邻。
14.根据权利要求10所述的存储器阵列，其中，所述FinFET是第一FinFET，所述掺杂区是第一掺杂区，并且所述鳍基阱带是第一鳍基阱带，并且其中：
所述存储器单元中的每个包括设置在所述第二类型掺杂剂的第二掺杂区上方的第二FinFET，其中，所述FinFET包括掺杂有所述第二类型掺杂剂并具有第三宽度的第三鳍和所述第一类型掺杂剂的第三源极/漏极部件；以及
所述第一阱带单元和所述第二阱带单元均包括设置在所述第二掺杂区上方的第二鳍基阱带，其中，所述第二鳍基阱带包括掺杂有所述第二类型掺杂剂并具有第四宽度的第四鳍和所述第二类型掺杂剂的第四源极/漏极部件，其中，所述第四宽度大于所述第三宽度，并且所述第二鳍基阱带将所述第二掺杂区连接至第二电压。
15.根据权利要求14所述的存储器阵列，其中，所述第二宽度与所述第一宽度的比率为1.1至1.5，并且所述第三宽度与所述第四宽度的比率为1.1至1.5。
16.根据权利要求14所述的存储器阵列，其中，所述第二FinFET设置为沿鳍宽度方向与所述第一FinFET相邻，并且所述第一鳍基阱带未设置为沿所述鳍宽度方向与所述第二鳍基阱带相邻。
17.根据权利要求14所述的存储器阵列，其中，
所述第一鳍具有第一掺杂剂浓度的所述第一类型掺杂剂，所述第二鳍具有第二掺杂剂浓度的所述第一类型掺杂剂，所述第三鳍具有第三掺杂剂浓度的所述第二类型掺杂剂，并且所述第四鳍具有第四掺杂剂浓度的所述第二类型掺杂剂；以及
所述第二掺杂剂浓度比所述第一掺杂剂浓度大至少三倍，并且所述第四掺杂剂浓度比所述第三掺杂剂浓度大至少三倍。
18.根据权利要求14所述的存储器阵列，其中，所述第一FinFET是下拉晶体管，并且所述第二FinFET是上拉晶体管。
19.根据权利要求10所述的存储器阵列，其中，所述多个存储器单元包括第一存储器单元阵列和第二存储器单元阵列，所述存储器阵列还包括设置在所述第一存储器单元阵列与所述第二存储器单元阵列之间的第三行阱带单元。
20.一种制造集成电路器件的方法，包括：
在鳍层上方形成图案化层，其中，所述图案化层包括限定相同的鳍宽度的阱带鳍图案和FinFET鳍图案，并且沿鳍宽度方向由所述阱带鳍图案限定的鳍密度小于沿所述鳍宽度方向由所述FinFET鳍图案限定的鳍密度；以及
使用所述图案化层作为掩模且利用蚀刻的负载效应来蚀刻所述鳍层以形成与所述阱带鳍图案相对应的至少一个阱带鳍和与所述FinFET鳍图案相对应的至少一个FinFET鳍，其中，所述至少一个阱带鳍的宽度大于所述至少一个FinFET鳍的宽度，并且所述至少一个阱带鳍中的掺杂剂的掺杂浓度大于所述至少一个FinFET鳍中的掺杂剂的掺杂浓度。
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