TW201944576A - 積體電路元件、記憶體陣列及積體電路元件的製造方法 - Google Patents

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Abstract

本文揭示了鰭基阱帶用以改善記憶體陣列之效能，諸如靜態隨機存取記憶體陣列。示例性積體電路(integrated circuit；IC)元件包括安置在第一類型摻雜劑之摻雜區域上方的FinFET。FinFET包括具有第一寬度且摻雜有第一類型摻雜劑的第一鰭片及第二類型摻雜劑之第一源極/汲極特徵。IC元件進一步包括安置在第一類型摻雜劑之摻雜區域上方的鰭基阱帶。鰭基阱帶將摻雜區域連接至電壓。鰭基阱帶包括具有第二寬度且摻雜有第一類型摻雜劑的第二鰭片及第一類型摻雜劑之第二源極/汲極特徵。第二寬度大於第一寬度。例如，第二寬度與第一寬度之比率為大於約1.1且小於約1.5。

Description

用以改善儲存效能的鰭基帶狀單元 結構
靜態隨機存取記憶體(Static random access memory；「SRAM」)通常係指任何僅在施加電力時才可保存所儲存資料的記憶體或儲存器。隨著積體電路(integrated circuit；IC)技術向更小技術節點發展，SRAM經常將諸如鰭式場效電晶體(fin-like field effect transistors；FinFETs)之鰭基結構併入到SRAM單元中以增強效能，其中每一SRAM單元可儲存資料的一個位元。由於SRAM單元效能主要依賴於佈局(例如，已觀察到SRAM陣列之內部SRAM單元將與SRAM陣列之邊緣SRAM單元效能不同)，已實施鰭基帶狀單元來使阱電位穩定，從而促進整個SRAM陣列的均勻電荷分佈，並且因此在SRAM陣列之SRAM單元之間促進均勻的效能。然而，隨著鰭片尺寸縮小，已觀察到鰭基阱帶單元增加了拾取阻力及/或降低了SRAM陣列之閂鎖效能。因此，儘管針對SRAM陣列的現有阱帶單元通常已經足以達到其預期目的，但尚未在所有方面皆完全令人滿意。
10‧‧‧FinFET元件
12‧‧‧基板
14‧‧‧n型摻雜區域
16‧‧‧p型摻雜區域
18A‧‧‧p型FinFET
18B‧‧‧n型FinFET
19A‧‧‧n型阱帶
19B‧‧‧p型阱帶
20A‧‧‧鰭片
20B‧‧‧鰭片
20C‧‧‧鰭片
20D‧‧‧鰭片
20E‧‧‧鰭片
20F‧‧‧鰭片
22L‧‧‧下部鰭片主動區域
22U‧‧‧上部鰭片主動區域
24‧‧‧隔離特徵
30A‧‧‧閘極結構
30B‧‧‧閘極結構
30C‧‧‧閘極結構
30D‧‧‧閘極結構
30E‧‧‧閘極結構
30F‧‧‧閘極結構
30G‧‧‧閘極結構
32‧‧‧閘極介電質
34‧‧‧閘電極
36‧‧‧硬遮罩層
38‧‧‧閘極間隔片
40A‧‧‧磊晶源極/汲極特徵
40B‧‧‧磊晶源極/汲極特徵
40C‧‧‧磊晶源極/汲極特徵
40D‧‧‧磊晶源極/汲極特徵
50‧‧‧MLI特徵
52‧‧‧ILD層
54‧‧‧ILD層
56‧‧‧ILD層
58‧‧‧ILD層
60A‧‧‧元件級觸點
60B‧‧‧元件級觸點
60C‧‧‧元件級觸點
60D‧‧‧元件級觸點
60E‧‧‧元件級觸點
60F‧‧‧元件級觸點
60G‧‧‧元件級觸點
60H‧‧‧元件級觸點
60I‧‧‧元件級觸點
60J‧‧‧元件級觸點
70A‧‧‧通孔
70B‧‧‧通孔
70C‧‧‧通孔
70D‧‧‧通孔
70E‧‧‧通孔
70F‧‧‧通孔
70G‧‧‧通孔
70H‧‧‧通孔
70I‧‧‧通孔
70J‧‧‧通孔
70K‧‧‧通孔
80A‧‧‧導線
80B‧‧‧導線
80C‧‧‧導線
80D‧‧‧導線
80E‧‧‧導線
80F‧‧‧導線
80G‧‧‧導線
80H‧‧‧導線
80I‧‧‧導線
100‧‧‧記憶體陣列
101‧‧‧記憶體單元
103‧‧‧控制器
105A‧‧‧邊緣虛設單元
105B‧‧‧邊緣虛設單元
107A‧‧‧阱帶單元
107B‧‧‧阱帶單元
200‧‧‧記憶體陣列
202A‧‧‧記憶體陣列
202B‧‧‧記憶體陣列
207‧‧‧阱帶單元
300‧‧‧記憶體陣列
400‧‧‧SRAM陣列
412‧‧‧基板
414‧‧‧n阱/n型阱/n阱區域
416‧‧‧p阱/p型阱/p阱區域
420‧‧‧鰭片
422L‧‧‧上部鰭片主動區域
422U‧‧‧下部鰭片主動區域
424‧‧‧隔離特徵
430‧‧‧閘極結構
434‧‧‧閘電極
436‧‧‧硬遮罩
438‧‧‧閘極間隔片
440‧‧‧磊晶源極/汲極特徵
450‧‧‧MLI特徵
452‧‧‧ILD層
454‧‧‧ILD層
456‧‧‧ILD層
458‧‧‧ILD層
460‧‧‧元件級觸點
470‧‧‧通孔
490‧‧‧SRAM單元區
490A‧‧‧SRAM單元
490B‧‧‧SRAM單元
490C‧‧‧SRAM單元
490D‧‧‧SRAM單元
492‧‧‧虛設區
494‧‧‧n型阱帶區
496‧‧‧p型阱帶區
497‧‧‧n型阱帶結構
498‧‧‧p型阱帶結構
500‧‧‧單埠SRAM單元
510‧‧‧反相器
520‧‧‧反相器
600‧‧‧單埠SRAM單元
614‧‧‧n阱
616A‧‧‧p阱
616B‧‧‧p阱
620A‧‧‧鰭片
620B‧‧‧鰭片
620C‧‧‧鰭片
620D‧‧‧鰭片
630A‧‧‧閘極結構
630B‧‧‧閘極結構
630C‧‧‧閘極結構
630D‧‧‧閘極結構
660A‧‧‧元件級觸點
660B‧‧‧元件級觸點
660C‧‧‧元件級觸點
660D‧‧‧元件級觸點
660E‧‧‧元件級觸點
660F‧‧‧元件級觸點
660G‧‧‧元件級觸點
660H‧‧‧元件級觸點
660I‧‧‧元件級觸點
660J‧‧‧元件級觸點
660K‧‧‧元件級觸點
660L‧‧‧元件級觸點
670A‧‧‧通孔
670B‧‧‧通孔
670C‧‧‧通孔
670D‧‧‧通孔
670E‧‧‧通孔
670F‧‧‧通孔
670G‧‧‧通孔
670H‧‧‧通孔
680A‧‧‧導線
680B‧‧‧導線
680C‧‧‧導線
680D‧‧‧導線
680E‧‧‧導線
680F‧‧‧導線
680G‧‧‧導線
690A‧‧‧通孔
690B‧‧‧通孔
690C‧‧‧通孔
690D‧‧‧通孔
695A‧‧‧導線
695B‧‧‧導線
695C‧‧‧導線
700‧‧‧方法
710‧‧‧方塊
712‧‧‧方塊
714‧‧‧方塊
B-B、C-C、D-D、E-E、F-F、G-G‧‧‧線
X、Y、Z‧‧‧方向
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本揭示案。要強調的是，根據工業中的標準實務，並未按比例繪製各特徵，且各特徵僅用於圖示目的。事實上，為了論述清楚，可任意增加或減小各特徵之尺寸。
第1A圖至第1F圖為根據本揭示案之各態樣的FinFET元件的部分或整體之局部示意圖。
第2圖為根據本揭示案之各態樣的記憶體陣列的部分或整體之示意性平面圖。
第3圖為根據本揭示案之各態樣的另一記憶體陣列的部分或整體之示意性平面圖。
第4圖為根據本揭示案之各態樣的又一記憶體陣列的部分或整體之示意性平面圖。
第5A圖至第5G圖為根據本揭示案之各態樣的記憶體陣列的部分或整體之局部示意圖。
第6圖為根據本揭示案之各態樣的單埠SRAM單元之電路圖，此單埠SRAM單元可在SRAM陣列之記憶體單元中實施。
第7圖為根據本揭示案之各態樣的單埠SRAM單元之平面圖，此單埠SRAM單元可在記憶體陣列之記憶體單元中實施。
第8圖為根據本揭示案之各態樣的用於製造FinFET元件的方法之流程圖。
本揭示案大體上係關於積體電路(IC)元件，且更具體而言，係關於用於IC元件的鰭基帶狀單元結構。
以下揭示內容提供許多不同實施例或實例，以便實施本發明之不同特徵。下文描述元件及佈置之特定實例以簡化本揭示案。當然，此等僅為實例且不欲為限制性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包括以直接接觸形成第一特徵與第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。
另外，本揭示案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述之各實施例及/或配置之間的關係。此外，在下文的本揭示內容中，一特徵形成於另一特徵上、連接至另一特徵及/或耦接至另一特徵可包括以直接接觸形成此等特徵的實施例，且亦可包括可形成額外特徵插入此等特徵以使得此等特徵可不處於直接接觸的實施例。另外，空間相對術語，例如「下部」、「上部」、「水平」、「垂直」、「上方」、「之上」、「下方」、「之下」、「上」、「下」、「頂部」、「底部」等等以及此等的衍生詞(例如，「水平地」、「向下」、「向上」等等)用於容易地說明本揭示案中一個特徵與另一特徵的關係。空間相對術語意欲涵蓋包括此等特徵的元件之不同方向。
對於進階的IC技術節點，鰭式場效電晶體(FinFETs)(亦稱為非平面電晶體)已成為高效能與低洩漏應用的風行且有前途的候選者。諸如靜態隨機存取記憶體(SRAM)陣列之記憶體陣列經常將FinFET併入到記憶體單元中以增強效能，其中每一記憶體單元可儲存資料的一個位元。記憶體單元效能主要依賴於佈局。舉例而言，已觀察到記憶體陣列之內部記憶體單元將與記憶體陣列之邊緣記憶體單元執行不同。在一些實施例中，內部記憶體單元與邊緣記憶體單元展示出不同的閾值電壓(Vt)、不同的接通電流(Ion)及/或不同的斷路電流(Ioff)。因此，已實施鰭基帶狀單元來使阱電位穩定，從而促進整個記憶體陣列的均勻電荷分佈，並且因此在記憶體陣列之記憶體單元之間促進均勻的效能。鰭基阱帶(亦稱為電聯絡線)將與記憶體單元之FinFET對應的阱區域電連接至電壓節點(或電壓線)。舉例而言，鰭基n型阱帶將與p型FinFET對應的n阱區域電連接至電壓節點，諸如與p型電晶體相關聯的電壓節點，而鰭基p型阱帶將與n型FinFET對應的p阱區域電連接至電壓節點，諸如與n型電晶體相關聯的電壓節點。
隨著FinFET技術朝向更小的技術節點(例如，20nm、16nm、10nm、7nm及更低)發展，已觀察到減小鰭片間距及減小鰭片寬度會減少鰭基阱帶所提供的益處。舉例而言，已觀察到減小鰭片寬度增加了阱拾取阻力，以使得鰭基(基於非平面的)阱帶之阱拾取阻力遠高於基於平面的阱帶之阱拾取阻力。已觀察到阱拾取阻力的此種增加 降低了使用鰭基阱帶的記憶體陣列之閂鎖效能。因此，本揭示案提出了對鰭基阱帶的修改，從而可實現效能方面的改善。舉例而言，如本文所描述，已觀察到相對於與鰭基阱帶對應的FinFET之鰭片寬度增加鰭基阱帶之鰭片寬度顯著地減小了與鰭基阱帶相關聯的阱拾取阻力，而不影響相應FinFET的所需特性(例如，電壓閾值)及/或無需對現有製造技術實行明顯修改(例如，蝕刻負載效應可有利地實現阱帶鰭片與FinFET鰭片之間的所需寬度差)。已進一步觀察到如本文所描述地減小阱拾取阻力改善了合併鰭基阱帶的記憶體陣列之閂鎖抗擾性。不同的實施例可具有不同的優點，且對於任何實施例不一定需要特定優點。
第1A圖至第1F圖為根據本揭示案之各態樣的FinFET元件10的部分或整體之局部示意圖。具體而言，第1A圖為FinFET元件10之簡化示意性俯視圖(例如，在x-y平面內)；第1B圖為沿第1A圖之線1B-1B的FinFET元件10之橫截面示意圖(例如，在x-z平面內)；第1C圖為沿第1A圖之線1C-1C的FinFET元件10之橫截面示意圖(例如，在x-z平面內)；第1D圖為沿第1A圖之線1D-1D的FinFET元件10之橫截面示意圖(例如，在x-z平面內)；第1E圖為沿第1A圖之線1E-1E的FinFET元件10之橫截面示意圖(例如，在x-z平面內)；及第1F圖為沿第1A圖之線1F-1F的FinFET元件10之橫截面示意圖(例如，在y-z平面內)。FinFET元件10一般指示任何鰭基(非平面)元件，此元件可包括在微處理器、記憶體單元及/或其他IC元件中。在一 些實施例中，FinFET元件10為IC晶片、晶片上系統(system on chip；SoC))或其部分的一部分，包括各種被動及主動微電子元件，諸如電阻器、電容器、電感器、二極體、p型場效電晶體(p-type field effect transistors；PFET)、n型場效電晶體(n-type field effect transistors；NFET)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistors；MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極型接面電晶體(bipolar junction transistors；BJT)、橫向擴散MOS(laterally diffused MOS；LDMOS)電晶體、高壓電晶體、高頻電晶體、其他適宜部件或上述之組合。為了清楚起見，已簡化第1A圖至第1F圖來更好地理解本揭示案之發明構思。可在FinFET元件10中添加額外特徵，且可在FinFET元件10之其他實施例中替換、修改或消除下文所描述之特徵中的一些。
FinFET元件10包括基板(晶圓)12。在所描繪實施例中，基板12包括矽。替代地或另外地，基板12包括另一元素半導體，諸如鍺；化合物半導體，包括碳化矽、磷化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，諸如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或上述之組合。或者，基板12為絕緣體上半導體基板，諸如絕緣體上矽(silicon-on-insulator；SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator；SGOI)基板或絕緣體上鍺(germanium-on-insulator；GOI)基板。可使用注氧隔離(separation by implantation of oxygen；SIMOX)、晶圓結合及/或其他適宜方法來製造絕緣體上半導體基板。在一些實施例中，基板12包括一或更多種III-V族材料。在一些實施例中，基板12包括一或更多種II-IV族材料。
基板12包括根據FinFET元件10之設計需要配置的各種摻雜區域。在所描繪實施例中，基板12包括n型摻雜區域14(亦稱為n阱)及p型摻雜區域16(亦稱為p阱)。n型摻雜區域14經配置用於p型金屬氧化物半導體(p-type metal-oxide-semiconductor；PMOS)FinFET 18A，諸如上拉(pull-up；PU)FinFET，且p型摻雜區域16經配置用於n型MOS(n-type metal-oxide-semiconductor；NMOS)FinFET 18B，諸如下拉(pull-down；PD)FinFET，以使得FinFET元件10包括CMOS FinFET。用n型摻雜劑(諸如磷、砷、其他n型摻雜劑或上述之組合)摻雜n型摻雜區域(諸如n型摻雜區域14)。用p型摻雜劑(諸如硼(例如，BF2)、銦、其他p型摻雜劑或上述之組合)摻雜p型摻雜區域(諸如p型摻雜區域16)。在一些實施例中，基板12包括用p型摻雜劑與n型摻雜劑之組合形成的摻雜區域。在基板12上及/或中直接形成各種摻雜區域，例如提供p阱結構、n阱結構、雙阱結構、凸起結構或上述之組合。可執行離子佈植製程、擴散製程及/或其他適宜的摻雜製程以形成各種摻雜區域。在進一步所描繪之實施例中，n 型阱帶19A經配置以將n型摻雜區域14電連接至第一電源電壓，諸如電源電壓VDD，且p型阱帶19B經配置以將p型摻雜區域16電連接至第二電源電壓，諸如電源電壓VSS。在一些實施例中，電源電壓VDD為正電源電壓，且電源電壓VSS為電接地。在一些實施例中，n型摻雜區域14具有約5×1016cm-3至約5×1019cm-3之n型摻雜劑濃度，且p型摻雜區域16具有約5×1016cm-3至約5 x 1019cm-3之p型摻雜劑濃度。
FinFET元件10包括安置在基板12上的各種鰭片，諸如安置在基板12上的鰭片20A、鰭片20B、鰭片20C、鰭片20D、鰭片20E及鰭片20F。在第1A圖至第1F圖中，p型FinFET 18A包括安置在n型摻雜區域14上(或電連接至n型摻雜區域14)的鰭片20A、20B，n型FinFET 18B包括安置在p型摻雜區域16上(或電連接至p型摻雜區域16)的鰭片20C、20D，n型阱帶19A包括安置在n型摻雜區域14上(或電連接至n型摻雜區域14)的鰭片20E，以及p型阱帶19B包括安置在p型摻雜區域16上(或電連接至p型摻雜區域16)的鰭片20F。因此，p型FinFET 18A與n型FinFET 18B為多鰭FinFET且n型阱帶19A與p型阱帶19B為單鰭阱帶，但本揭示案涵蓋p型FinFET 18A、n型FinFET 18B、n型阱帶19A及/或p型阱帶19B包括更多或更少個鰭片的實施例。在一些實施例中，為了增強FinFET元件10之效能，FinFET鰭片之摻雜濃度小於阱帶鰭片之摻雜濃度。舉例而言，p型FinFET 18A之鰭片20A、20B及n型阱帶19A之鰭片20E可包括n型摻雜劑，其中鰭片20E之n型摻雜劑濃度大 於鰭片20A、20B之n型摻雜劑濃度。在一些實施例中，鰭片20E之n型摻雜劑濃度比鰭片20A、20B之n型摻雜劑濃度大至少三倍。在一些實施例中，鰭片20A、20B具有約1×1015cm-3至約1×1018cm-3之n型摻雜劑濃度，而鰭片20E具有約1×1015cm-3至約5×1018cm-3之n型摻雜劑濃度。在一些實施例中，n型摻雜區域14之n型摻雜劑濃度大於鰭片20A、20B之n型摻雜劑濃度且小於鰭片20E之n型摻雜劑濃度。在實例之進一步中，n型FinFET 18B之鰭片20C、20D及p型阱帶19B之鰭片20F可包括p型摻雜劑，其中鰭片20F之p型摻雜劑濃度大於鰭片20C、20D之p型摻雜劑濃度。在一些實施例中，鰭片20F之p型摻雜劑濃度比鰭片20C、20D之p型摻雜劑濃度大至少三倍。在一些實施例中，鰭片20C、20D具有約1×1015cm-3至約1×1018cm-3之p型摻雜劑濃度，而鰭片20F具有約5×1016cm-3至約5×1019cm-3之p型摻雜劑濃度。在一些實施例中，p型摻雜區域16之p型摻雜劑濃度大於鰭片20C、20D之p型摻雜劑濃度且小於鰭片20F之p型摻雜劑濃度。
鰭片20A-20F各個在y方向上沿長度具有至少一個通道區域、至少一個源極區域及至少一個汲極區域，其中在源極區域與汲極區域(大體稱為源極/汲極區域)之間安置通道區域。通道區域包括在側壁部分之間界定的頂部部分，其中頂部部分及側壁部分與閘極結構嚙合(如下文所描述)，以使得電流在操作期間在源極/汲極區域之間流動。源極/汲極區域亦可包括側壁部分之間界定的頂部部分。p 型FinFET 18A之鰭片20A、20B實質上平行於彼此定向，且n型FinFET 18B之鰭片20C、20D實質上平行於彼此定向。鰭片20A-20F各個具有在x方向上界定的寬度、在y方向上界定的長度及在z方向上界定的高度。鰭片20A-20F之各者包括上部鰭片主動區域22U(大體係指自隔離特徵24之頂表面延伸(突出)的鰭片20A-20F的一部分)及下部鰭片主動區域22L(大體係指自基板12之頂表面延伸至隔離特徵24之頂表面的鰭片20A-20F的一部分)。為了增強FinFET元件10之效能，阱帶鰭片之寬度大於FinFET鰭片之寬度。舉例而言，n型阱帶19A及p型阱帶19B之上部鰭片主動區域22U之寬度大於p型FinFET 18A及n型FinFET 18B之上部鰭片主動區域22U之寬度。在所描繪實施例中，屬於n型阱帶19A的鰭片20E之寬度w1大於屬於p型FinFET 18A的鰭片20A、20B之寬度w2，且屬於p型阱帶19B的鰭片20F之寬度w3大於屬於n型FinFET 18B的鰭片20C、20D之寬度w4。阱帶鰭片之寬度(此處，w1、w3)的增加減小了由n型阱帶19A及p型阱帶19B所展示出的阱拾取阻力，從而改善FinFET元件10之效能。在鰭片20A-20F之各別通道區域中界定寬度w1-w4。在一些實施例中，阱帶鰭片之寬度比FinFET鰭片之寬度大約10%至約50%。舉例而言，阱帶鰭片之寬度與FinFET鰭片之寬度之比率(大體係指鰭片寬度比率)為約1.1至約1.5，以使得w1與w2之比率為1.1<w1/w2<1.5及/或w3與w4之比率為1.1<w3/w4<1.5。在一些實施例中，阱帶鰭片具有實質相同 的寬度(例如，w1
Figure TW201944576A_D0001
w3)，且FinFET鰭片具有實質相同的寬度(例如，w2
Figure TW201944576A_D0002
w4)。
本揭示案涵蓋由IC元件10之處理及製造引起的鰭片20A-20F之高度、寬度及/或長度方面的變化。在所描繪實施例中，鰭片20A-20F具有沿各別高度的錐形寬度，其中寬度w1-w4沿鰭片20A-20F之高度減小。在所描繪實施例中，寬度w1-w4各個表示鰭片20A-20F之上部鰭片主動區域22U之各別底部部分B之變化寬度的平均值。在此類實施例中，寬度自隔離特徵24之頂表面至指定上部鰭片主動區域22U之底部部分B之邊界減小，以使得寬度w1-w4各個表示沿高度的上部鰭片主動區域22U之底部部分B之減小寬度的平均值。在一些實施例中，上部鰭片主動區域22U之底部部分B為約鰭片20A-20F之最底部5nm。在一些實施例中，阱帶鰭片之上部鰭片主動區域22U、下部鰭片主動區域22L及/或整體之錐度大於FinFET鰭片之上部鰭片主動區域22U、下部鰭片主動區域22L及/或整體之錐度。舉例而言，鰭片20E之上部鰭片主動區域22U之側壁之斜率大於鰭片20A、20B之上部鰭片主動區域22U之側壁之斜率，及/或鰭片20F之上部鰭片主動區域22U之側壁之斜率大於鰭片20C、20D之上部鰭片主動區域22U之側壁之斜率。在一些實施例中，寬度w1-w4各個表示各別上部鰭片主動區域22U之整體之變化寬度的平均值。在此類實施例中，寬度自隔離特徵24之頂表面至鰭片20A-20F之頂表面減小，以使得寬度w1-w4各個表示沿高度的上部鰭片主動區域22U之 減小寬度的平均值。在一些實施例中，寬度w1-w4各個表示各別上部鰭片主動區域22U之頂部部分之變化寬度的平均值。在此類實施例中，寬度自表示上部鰭片主動區域22U之頂部部分之邊界至鰭片20A-20F之頂表面減小，以使得寬度w1-w4各個表示沿高度的上部鰭片主動區域22U之頂部部分之減小寬度的平均值。在一些實施例中，寬度w1-w4各個表示各別鰭片20A-20F之整體之變化寬度的平均值。在此類實施例中，寬度自基板12之頂表面至鰭片20A-20F之頂表面減小，以使得寬度w1-w4各個表示沿高度的鰭片20A-20F之減小寬度的平均值。在一些實施例中，取決於沿鰭片20A-20F之高度來量測寬度w1-w4的位置，寬度w1-w4可沿鰭片20A-20F自約5nm至約15nm變化。在一些實施例中，鰭片寬度取決於鰭片相對於其他鰭片及/或相對於FinFET元件10之其他特徵的位置而變化。舉例而言，中央鰭片之寬度大於邊緣鰭片之寬度。在另一實例中，或者，中央鰭片之寬度小於邊緣鰭片之寬度。在進一步此類實施例中，邊緣鰭片及中央鰭片之各別寬度可以本文所描述之任何方式表示邊緣鰭片及中央鰭片之平均寬度。儘管將鰭片20A-20F描繪為具有錐形寬度，但在一些實施例中，鰭片20A-20F具有沿各別高度實質上相同的寬度。
在一些實施例中，鰭片20A-20F為基板12的一部分(諸如12之材料層的一部分)。舉例而言，在基板12包括矽的情況下，鰭片20A-20F包括矽。或者，在一些實施例中，在材料層中界定鰭片20A-20F，諸如一或更多個 半導體材料層，覆蓋基板12。舉例而言，鰭片20A-20F可包括半導體層堆疊，具有各種半導體層(諸如異質結構)安置在基板12上。半導體層可包括任何適宜半導體材料，諸如矽、鍺、矽鍺、其他適宜半導體材料或上述之組合。取決於FinFET元件10之設計需要，半導體層可包括相同或不同的材料、蝕刻速率、成分原子百分數、成分重量百分數、厚度及/或配置。在一些實施例中，半導體層堆疊包括交替的半導體層，諸如由第一材料組成的半導體層及由第二材料組成的半導體層。舉例而言，半導體層堆疊交替矽層及矽鍺層(例如，自下而上SiGe/Si/SiGe/Si/SiGe/Si)。在一些實施例中，半導體層堆疊包括具有相同材料但具有交替成分原子百分數的半導體層，諸如具有第一原子百分數之成分的半導體層及具有第二原子百分數之成分的半導體層。舉例而言，半導體層堆疊包括具有交替矽及/或鍺原子百分數的矽鍺層(例如，自下而上SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，其中a、c為矽之不同原子百分數且b、d為鍺之不同原子百分數。
使用任何適宜製程在基板12上形成鰭片20A-20F。在一些實施例中，執行沉積、微影及/或蝕刻製程之組合以界定自基板12延伸的鰭片20A-20F，如第1A圖至第1F圖所圖示。舉例而言，形成鰭片20A-20F包括執行微影製程以在基板12上形成經圖案化之抗蝕劑層(或安置在基板12上的材料層，諸如異質結構)，以及執行蝕刻製程以將經圖案化之抗蝕劑層中界定的圖案轉移到基板12 (或安置在基板12上的材料層，諸如異質結構)。微影製程可包括在基板12上形成抗蝕劑層(例如，藉由旋塗)，執行預曝光烘焙製程，使用遮罩執行曝光製程，執行後曝光烘焙製程，以及執行顯影製程。在曝光製程期間，使抗蝕劑層暴露於輻射能(諸如紫外(ultraviolet；UV)光、深UV(deep UV；DUV)光或超UV(extreme UV；EUV)光)，其中遮罩取決於遮罩之遮罩圖案及/或遮罩類型(例如，二元遮罩、相移遮罩或EUV遮罩)來阻擋、透射及/或反射輻射至抗蝕劑層，以使得將影像投影到與遮罩圖案對應的抗蝕劑層上。由於抗蝕劑層對輻射能敏感，抗蝕劑層之暴露部分在化學上變化，且取決於抗蝕劑層之特性及用於顯影製程的顯影液之特性，抗蝕劑層之暴露(或未暴露)部分在顯影製程期間溶解。在顯影後，經圖案化之抗蝕劑層包括與遮罩對應的抗蝕劑圖案。蝕刻製程使用經圖案化之抗蝕劑層作為蝕刻遮罩以移除基板12的多個部分(或安置在基板12上的材料層)。蝕刻製程可包括乾式蝕刻製程(例如，反應性離子蝕刻(reactive ion etching；RIE)製程)、濕式蝕刻製程、其他適宜的蝕刻製程或上述之組合。在蝕刻製程後，例如藉由抗蝕劑剝離製程自基板12移除經圖案化之抗蝕劑層。或者，藉由多重圖案化製程形成鰭片20A-20F，諸如雙重圖案化微影(double patterning lithography；DPL)製程(例如，微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch；LELE)製程、自對準雙重圖案化(self-aligned double patterning；SADP) 製程、間隔片為介電質的圖案化(spacer-is-dielectric patterning；SIDP)製程、其他雙重圖案化製程或上述之組合)、三重圖案化製程(例如，微影-蝕刻-微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch-lithography-etch；LELELE)製程、自對準三重圖案化(self-aligned triple patterning；SATP)製程、其他三重圖案化製程或上述之組合)、其他多重圖案化製程(例如，自對準四重圖案化(self-aligned quadruple patterning；SAQP)製程)，或上述之組合。通常，雙重圖案化製程及/或多重圖案化製程組合了微影製程與自對準製程，從而允許產生具有例如與使用單個直接微影製程可獲得之間距相比較小間距的圖案。舉例而言，在一些實施例中，使用微影製程在基板上形成經圖案化之犧牲層，且使用自對準製程沿著經圖案化之犧牲層形成間隔片。隨後，移除經圖案化之犧牲層，且間隔片可用於圖案化基板以形成鰭片，諸如鰭片20A-20F。在一些實施例中，在形成鰭片20A-20F的同時實施定向自組裝(directed self-assembly；DSA)技術。進一步地，在一些實施例中，曝光製程可實施無遮罩微影、電子束書寫、離子束書寫及/或奈米印刷術。
在一些實施例中，經圖案化之抗蝕劑層(或經圖案化之遮罩層)包括界定阱帶鰭片的阱帶鰭片圖案及界定FinFET鰭片的FinFET鰭片圖案，其中阱帶鰭片圖案及FinFET鰭片界定針對阱帶鰭片及FinFET鰭片的實質上相 同的寬度。在此類實施例中，蝕刻製程隨後使用經圖案化之抗蝕劑層作為蝕刻遮罩以移除基板12的多個部分(或安置在基板12上的材料層)，從而形成與FinFET鰭片圖案對應的鰭片20A-20D及與阱帶鰭片圖案對應的鰭片20E、20F。由於阱帶鰭片圖案(與鰭片20E、20F對應)的鰭片密度小於FinFET鰭片圖案(與鰭片20A-20D對應)的鰭片密度，由不同密度鰭片環境引起的蝕刻負載效應(通常為不利的)導致鰭片20A-20D之寬度小於鰭片20E、20F之寬度(此處，寬度w1-w4)以實現本文所描述之優勢。在一些實施例中，執行修整製程以修整鰭片20A-20D，從而減小鰭片20A-20D之寬度，以使得鰭片20A-20D之寬度小於鰭片20E、20F之寬度。修整製程實施任何適宜製程以便減小鰭片20A-20D之尺寸。舉例而言，在一些實施例中，修整製程包括蝕刻製程，此蝕刻製程可相對於FinFET元件10之其他特徵選擇性地蝕刻鰭片20A-20D。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程或上述之組合。在一些實施例中，濕式蝕刻製程實施蝕刻溶液，此蝕刻溶液包括氫氧化銨(NH4OH)、過氧化氫(H2O2)、硫酸(H2SO4)、氫氧化四甲銨(TMAH)、其他適宜的濕式蝕刻溶液或上述之組合。舉例而言，濕式蝕刻溶液可利用NH4OH：H2O2溶液、NH4OH：H2O2：H2O溶液(稱為氨-過氧化物混合物(ammonia-peroxide mixture；APM))或H2SO4：H2O2溶液(稱為硫過氧化物混合物(sulfuric peroxide mixture；SPM))。在一些實施例中，乾式蝕刻製程實施蝕刻劑氣體， 包括含氟蝕刻劑氣體(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氧氣體、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、其他適宜氣體及/或電漿，或上述之組合。在一些實施例中，修整製程實施氧化製程。舉例而言，修整製程可將鰭片20A-20D暴露於臭氧環境中，從而氧化鰭片20A-20D的一部分，隨後藉由清洗製程及/或蝕刻製程來移除此部分。
在基板12上及/或中形成隔離特徵24以隔離FinFET元件10之各種區域，諸如各種元件區域。舉例而言，隔離特徵24使主動元件區域及/或被動元件區域彼此分離及隔離，諸如p型FinFET 18A、n型FinFET 18B、n型阱帶19A及p型阱帶19B。隔離特徵24進一步使鰭片彼此分離及隔離，諸如鰭片20A-20F。在所描繪實施例中，隔離特徵24圍繞鰭片20A-20F之底部部分，從而界定上部鰭片主動區域22U及下部鰭片主動區域22L。隔離特徵24包括二氧化矽、氮化矽、氮氧化矽、其他適宜的隔離材料(例如，包括矽、氧、氮、碳或其他適宜的隔離成分)或上述之組合。隔離特徵24可包括不同的結構，諸如淺溝槽隔離(shallow trench isolation；STI)結構、深溝槽隔離(deep trench isolation；DTI)結構及/或矽局部氧化(local oxidation of silicon；LOCOS)結構。在一些實施例中，可藉由在基板12中蝕刻溝槽(例如，藉由使用乾式蝕刻製程及/或濕式蝕刻製程)及用絕緣體材料填充溝槽(例如，藉由使用化學氣 相沉積製程或旋塗式玻璃製程)形成STI特徵。可執行化學機械研磨(chemical mechanical polishing；CMP)製程以移除過量的絕緣體材料及/或平坦化隔離特徵24之頂表面。在一些實施例中，可在形成鰭片20A-20F之後藉由在基板12上沉積絕緣體材料來形成STI特徵，以使得絕緣體材料層填充鰭片20A-20F之間的間隙(溝槽)，並回蝕絕緣體材料層以形成隔離特徵24。在一些實施例中，隔離特徵24包括填充溝槽的多層結構，諸如安置在襯墊介電層上的塊體介電層，其中塊體介電層及襯墊介電層包括取決於設計需要的材料(例如，將包括氮化矽的塊體介電層安置在包括熱氧化物的襯墊介電層上)。在一些實施例中，隔離結構24包括安置在摻雜襯墊層(包括例如硼矽玻璃(boron silicate glass；BSG)或磷矽玻璃(phosphosilicate glass；PSG))上的介電層。
在鰭片20A-20F上安置各種閘極結構，諸如閘極結構30A、閘極結構30B、閘極結構30C、閘極結構30D、閘極結構30E、閘極結構30F及閘極結構30G。閘極結構30A-30G沿x方向(例如，實質上垂直於鰭片20A-20F)延伸。在所描繪實施例中，在鰭片20A-20D之通道區域上安置閘極結構30B、30C。在一些實施例中，閘極結構30B、30C包覆鰭片20A-20D之各別通道區域，從而插入鰭片20A-20D之各別源極/汲極區域。閘極結構30B、30C嚙合鰭片20A-20D之各別通道區域，以使得電流可在操作期間在鰭片20A-20D之各別源極/汲極區域之間流動。在進一步 所描繪之實施例中，閘極結構30A包覆鰭片20A-20D之多個部分，經定位以使得在閘極結構30A與閘極結構30B之間安置鰭片20A-20D之源極/汲極區域；閘極結構30D包覆鰭片20A-20D之多個部分，經定位以使得在閘極結構30D與閘極結構30C之間安置鰭片20A-20D之源極/汲極區域；以及閘極結構30E-30G包覆鰭片20E、20F之多個部分，經定位以使得在閘極結構30F與閘極結構30E、30G之間安置鰭片20E、20F之源極/汲極區域。在一些實施例中，閘極結構30B、30C為主動閘極結構，而閘極結構30A、30D及閘極結構30E-30G為虛設閘極結構。「主動閘極結構」通常係指電功能閘極結構，而「虛設閘極結構」通常係指非電功能閘極結構。在一些實施例中，虛設閘極結構模仿主動閘極結構之實體特性，諸如主動閘極結構之實體尺寸，而在FinFET元件10中不可電性操作(換言之，無法使電流在源極/汲極區域之間流動)。在一些實施例中，閘極結構30A、30D及閘極結構30E-30F賦能實質上均勻的處理環境，例如賦能鰭片20A-20F之源極/汲極區域中的均勻磊晶材料生長(例如，在形成磊晶源極/汲極特徵時)、鰭片20A-20F之源極/汲極區域中的均勻蝕刻速率(例如，在形成源極/汲極凹槽時)及/或均勻、實質上平坦的表面(例如，藉由減小(或防止)CMP誘發的表面凹陷效應)。
閘極結構30A-30G包括閘極堆疊，經配置以根據FinFET元件10之設計需要實現所需功能性，以使得閘極結構30A-30G包括相同或不同的層及/或材料。在所描繪實 施例中，閘極結構30A-30G具有閘極堆疊，閘極堆疊包括閘極介電質32、閘電極34及硬遮罩層36。由於閘極結構30A-30D跨越p型FinFET 18A及n型FinFET 18B，閘極結構30A-30D可在與p型FinFET 18A及n型FinFET 18B對應的區域中具有不同層。舉例而言，與p型FinFET 18A對應的閘極介電質32及/或閘電極34的層之數量、配置及/或材料可較與n型FinFET 18B對應的閘極介電質32及/或閘電極34的層之數量、配置及/或材料不同。進一步地，由於閘極結構30A-30D跨越n型阱帶19A及p型阱帶19B，閘極結構30E-30G可在與n型阱帶19A及p型阱帶19B對應的區域中具有不同層。舉例而言，與n型阱帶19A對應的閘極介電質32及/或閘電極34的層之數量、配置及/或材料可較與p型阱帶19B對應的閘極介電質32及/或閘電極34的層之數量、配置及/或材料不同。
根據後閘極製程、先閘極製程或混合後閘極/先閘極製程製造閘極結構30A-30G之閘極堆疊。在後閘極製程實施例中，閘極結構30A-30G中的一或更多者包括虛設閘極堆疊，隨後用金屬閘極堆疊替換此虛設閘極堆疊。虛設閘極堆疊包括例如界面層(包括例如氧化矽)及虛設閘電極層(包括例如多晶矽)。在此類實施例中，移除虛設閘電極層以形成開口(溝槽)，在開口(溝槽)中隨後形成閘極介電質32及/或閘電極34。在一些實施例中，用金屬閘極堆疊替換閘極結構30A-30G之至少一者的虛設閘極堆疊，而閘極結構30A-30G之至少一者的虛設閘極堆疊保持不變。 後閘極製程及/或先閘極製程可實施沉積製程、微影製程、蝕刻製程、其他適宜製程或上述之組合。沉積製程包括CVD、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、高密度電漿CVD(high density plasma CVD；HDPCVD)、金屬有機CVD(metal organic CVD；MOCVD)、遠端電漿CVD(remote plasma CVD；RPCVD)、電漿增強CVD(plasma enhanced CVD；PECVD)、低壓CVD(low-pressure CVD；LPCVD)、原子層CVD(atomic layer CVD；ALCVD)、大氣壓CVD(atmospheric pressure CVD；APCVD)、電鍍、其他適宜方法或上述之組合。微影圖案化製程包括抗蝕劑塗佈(例如，旋塗)、軟烘焙、遮罩對準、曝光、後曝光烘焙、顯影抗蝕劑、漂洗、乾燥(例如，硬烘焙)、其他適宜製程或上述之組合。或者，藉由其他方法輔助、實施或替代微影曝光製程，諸如無遮罩微影、電子束書寫或離子束書寫。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程或上述之組合。可執行CMP製程以移除閘極介電質32、閘電極34及/或硬遮罩層36之任何過量材料，平坦化閘極結構30A-30G。
在鰭片20A-20F及隔離特徵24上保形安置閘極介電質32，以使得閘極介電質32具有實質上均勻的厚度。在所描繪實施例中，在界定閘極結構30A-30G的FinFET元件10之側壁表面及底部表面上安置閘極介電質32。閘極介電質32包括介電材料，諸如氧化矽、高介電常 數介電材料、其他適宜的介電材料或上述之組合。在所描繪實施例中，閘極介電質32包括一或更多個高介電常數介電層，包括例如鉿、鋁、鋯、鑭、鉭、鈦、釔、氧、氮、其他適宜成分或上述之組合。在一些實施例中，一或更多個高介電常數介電層包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其他適宜的高介電常數介電材料或上述之組合。高介電常數介電材料通常係指具有高介電常數的介電材料，例如大於氧化矽(k
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3.9)之介電常數。在一些實施例中，閘極介電質32進一步包括界面層(包括介電材料，諸如氧化矽)，安置在高介電常數介電層與鰭片20A-20F及隔離特徵24之間。
在閘極介電質32上安置閘電極34。閘電極34包括導電材料。在一些實施例中，閘電極34包括多個層，諸如一或更多個蓋層、功函數層、膠/阻障層及/或金屬填充(或塊體)層。蓋層可包括一材料，此材料防止或消除成分在閘極介電質32與閘極結構30A-30G之其他層(具體而言，包括金屬的閘極層)之間擴散及/或反應。在一些實施例中，蓋層包括金屬及氮，諸如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(W2N)、氮化矽鈦(TiSiN)、氮化矽鉭(TaSiN)或上述之組合。功函數層可包括導電材料，此導電材料經調諧以具有所需功函數(諸如n型功函數或p型功函數)，諸如n型功函數材料及/或p型功函數材料。p型功函數材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、 TaSi2、NiSi2、WN、其他p型功函數材料或上述之組合。n型功函數材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函數材料或上述之組合。膠/阻障層可包括一材料，此材料促進諸如功函數層與金屬填充層之相鄰層之間的黏附，及/或包括一材料，此材料阻擋及/或減少諸如諸如功函數層與金屬填充層之閘極層之間的擴散。舉例而言，膠/阻障層包括金屬(例如，W、Al、Ta、Ti、Ni、Cu、Co、其他適宜金屬或上述之組合)、金屬氧化物、金屬氮化物(例如，TiN)或上述之組合。金屬填充層可包括適宜的導電材料，諸如Al、W及/或Cu。硬遮罩層36安置在閘電極34及閘電極32上且包括任何適宜材料，諸如矽、氮及/或碳(例如，氮化矽或碳化矽)。
閘極結構30A-30G進一步包括與各別閘極堆疊相鄰(例如，沿各別閘極堆疊之側壁)安置的各別閘極間隔片38。閘極間隔片38由任何適宜製程形成且包括介電材料。介電材料可包括矽、氧、碳、氮、其他適宜材料或上述之組合(例如，氧化矽、氮化矽、氮氧化矽或碳化矽)。舉例而言，在所描繪實施例中，可將包括矽及氮(諸如氮化矽層)的介電層沉積在基板12上及隨後經各向異性蝕刻以形成閘極間隔片38。在一些實施例中，閘極間隔片38包括多層結構，諸如包括氮化矽的第一介電層及包括氧化矽的第二介電層。在一些實施例中，閘極間隔片38包括多於一組的間隔片，諸如密封間隔片、偏移間隔片、犧牲間隔片、虛設 間隔片及/或主間隔片，此等間隔片與閘極堆疊相鄰形成。在此類實施例中，各組間隔片可包括具有不同蝕刻速率的材料。舉例而言，可將包括矽及氧的第一介電層沉積在基板12上及隨後經各向異性蝕刻以形成與閘極堆疊相鄰的第一間隔片組，且可將包括矽及氧的第二介電層沉積在基板12上及隨後經各向異性蝕刻以形成與第一間隔片組相鄰的第二間隔片組。可執行佈植、擴散及/或退火製程以在形成閘極間隔片38之前及/或之後在鰭片20A-20F中形成輕摻雜源極與汲極(lightly doped source and drain；LDD)特徵及/或重摻雜源極與汲極(heavily doped source and drain；HDD)特徵(兩者皆未圖示於第1A圖至第1F圖中)。
在鰭片20A-20F之源極/汲極區域上安置磊晶源極特徵及磊晶汲極特徵(稱為磊晶源極/汲極特徵)。舉例而言，半導體材料磊晶在鰭片20A-20F上生長，從而形成磊晶源極/汲極特徵40A-40D。在所描繪實施例中，對鰭片20A-20F之源極/汲極區域執行鰭片凹陷製程(例如，回蝕製程)，以使得磊晶源極/汲極特徵40A-40D自鰭片20A-20F之下部鰭片主動區域24L生長。在一些實施例中，鰭片20A-20F之源極/汲極區域不經歷鰭片凹陷製程，以使得磊晶源極/汲極特徵40A-40D自鰭片20A-20F之上部鰭片主動區域24U之至少一部分生長且包覆此至少一部分。在進一步所描繪之實施例中，磊晶源極/汲極特徵40A、40B沿x方向(在一些實施例中，實質上垂直於鰭片20A-20D)橫向延伸(生長)，以使得磊晶源極/汲極特徵40A、40B 為合併的磊晶源極/汲極特徵，跨越多於一個鰭片(例如，磊晶源極/汲極特徵40A跨越鰭片20A、20B及磊晶源極/汲極特徵40B跨越鰭片20C、20D)。磊晶製程可實施CVD沉積技術(例如，氣相磊晶法(vapor-phase epitaxy；VPE))、超高真空CVD(ultra-high vacuum CVD；UHV-CVD)、LPCVD及/或PECVD)、分子束磊晶法、其他適宜的SEG製程或上述之組合。磊晶製程可使用氣體及/或液體前驅物，此等前驅物與鰭片20A-20F之組合物互動。用n型摻雜劑及/或p型摻雜劑摻雜磊晶源極/汲極特徵40A-40D。p型FinFET 18A與n型阱帶19A具有相對摻雜的磊晶源極/汲極特徵，以及n型FinFET 18B與p型阱帶19B具有相對摻雜的磊晶源極/汲極特徵。在所描繪實施例中，p型FinFET 18A及p型阱帶19B包括p型摻雜劑，且n型FinFET 18B及n型阱帶19A包括n型摻雜劑。舉例而言，對於p型FinFET 18A及p型阱帶19B，磊晶源極/汲極特徵40A、40D為包括矽及/或鍺的磊晶層，其中用硼、碳、其他p型摻雜劑或上述之組合摻雜含矽鍺的磊晶層(例如，形成Si：Ge：B磊晶層或Si：Ge：C磊晶層)。在實例之進一步中，對於n型FinFET 18B及n型阱帶19A，磊晶源極/汲極特徵40B、40C為包括矽及/或碳的磊晶層，其中用磷、砷、其他n型摻雜劑或上述之組合摻雜含矽的磊晶層或含矽碳的磊晶層(例如，形成Si：P磊晶層、Si：C磊晶層或Si：C：P磊晶層)。應注意，在第1A圖中，將磊晶源極/汲極特徵40A-40D描繪為氧化定義(oxide definition；OD)區域， 以使得磊晶源極/汲極特徵40A、40D可替代地稱為P+ OD區域及磊晶源極/汲極特徵40B、40C可替代地稱為N+ OD區域。在一些實施例中，磊晶源極/汲極特徵40A-40D包括在通道區域中實現所需拉伸應力及/或壓縮應力的材料及/或摻雜劑。在一些實施例中，在沉積期間藉由將雜質添加到磊晶製程之來源材料來摻雜磊晶源極/汲極特徵40A-40D。在一些實施例中，藉由沉積製程之後的離子佈植製程來摻雜磊晶源極/汲極特徵40A-40D。在一些實施例中，執行退火製程以在FinFET元件10之磊晶源極/汲極特徵40A-40D及/或其他源極/汲極區域中活化摻雜劑，諸如HDD區域及/或LDD區域(兩者皆未圖示於第1A圖至第1F圖)。在一些實施例中，在磊晶源極/汲極特徵40A-40D上形成矽化物層。在一些實施例中，藉由在磊晶源極/汲極特徵40A-40D上沉積金屬層來形成矽化物層。金屬層包括適於促進矽化物形成的任何材料，諸如鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他適宜金屬或上述之組合。隨後加熱FinFET元件10(例如，經歷退火製程)以引發磊晶源極/汲極特徵40A-40D之成分(例如，矽及/或鍺)與金屬反應。因此，矽化物層包括金屬及磊晶源極/汲極特徵40A-40D之成分(例如，矽及/或鍺)。在一些實施例中，矽化物層包括矽化鎳、矽化鈦或矽化鈷。藉由任何適宜製程(諸如蝕刻製程)選擇性移除任何未反應的金屬，諸如金屬層的剩餘部分。在一些實施例中，將矽化物層及磊晶源極/汲極特徵40A-40D統稱為FinFET元件10之磊晶源極/汲極特徵。
在基板12上安置多層互連(multilayer interconnect；MLI)特徵50。MLI特徵50電耦接FinFET元件10之各種元件(例如，p型FinFET 18A、n型finFET 18B、n型阱帶19A、p型阱帶19B、電晶體、電阻器、電容器及/或電感器)及/或部件(例如，閘極結構(例如，閘極結構30A-30G)及/或源極/汲極特徵(例如，磊晶源極/汲極特徵40A-40D))，以使得各種元件及/或部件可如FinFET元件10之設計需要指定的來工作。MLI特徵50包括介電層與導電層(例如，金屬層)之組合，此組合經配置以形成各種互連結構。導電層經配置以形成垂直互連特徵，諸如元件劑觸點及/或通孔，及/或水平互連特徵，諸如導線。垂直互連特徵通常連接MLI特徵50之不同層(或不同平面)中的水平互連特徵。在FinFET元件10之操作期間，互連特徵經配置以在FinFET元件10之元件及/或部件之間路由訊號及/或將訊號(例如，時脈訊號、電壓訊號及/或接地訊號)分配到FinFET元件10之元件及/或部件。應注意，儘管以給定數量的介電層及導電層描繪MLI特徵50，但本揭示案涵蓋具有更多或更少個介電層及/或導電層的MLI特徵50。
MLI特徵50包括一或更多個介電層，諸如安置在基板12上的層間介電層52(ILD-0)、安置在ILD層52上的層間介電層54(ILD-1)、安置在ILD層54上的層間介電層56(ILD-2)及安置在ILD層56上的層間介電層58(ILD-3)。ILD層52-58包括介電材料，包括例如氧化矽、氮化矽、氮氧化矽、TEOS形成的氧化物、PSG、BPSG、 低介電常數介電材料、其他適宜的介電材料或上述之組合。示例性低介電常數介電材料包括FSG、碳摻雜氧化矽、Black Diamond®(美國加州聖克拉拉市的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯基、BCB、SiLK®(美國密西根州密德蘭陶氏化學公司)、聚醯亞胺、其他低介電常數介電材料或上述之組合。在所描繪實施例中，ILD層52-58為包括低介電常數介電材料的介電層(通常係指低介電常數介電層)。在一些實施例中，低介電常數介電材料通常係指具有小於3之介電常數(k)的材料。ILD層52-58可包括具有多種介電材料的多層結構。MLI特徵50可進一步包括安置在ILD層52-58之間的一或更多個接觸蝕刻終止層(contact etch stop layers；CESLs)，諸如安置在ILD層52與ILD層54之間的CESL、安置在ILD層54與ILD層56之間的CESL及安置在ILD層56與ILD層58之間的CESL。在一些實施例中，在基板12及/或隔離特徵24與ILD層52之間安置CESL。CESL包括與ILD層52-58不同的材料，諸如與ILD層52-58之介電材料不同的介電材料。舉例而言，在ILD層52-58包括低介電常數介電材料的情況下，CESL包括矽及氮，諸如氮化矽或氮氧化矽。藉由沉積製程在基板12上形成ILD層52-58，此沉積製程諸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他適宜方法及上述之組合。在一些實施例中，藉由可流動CVD(flowable CVD；FCVD)製程形成ILD層52-58，包括例如在基板12 上沉積可流動材料(諸如液體化合物)及藉由適宜技術將可流動材料轉化為固體材料，諸如熱退火及/或紫外輻射處理。在沉積ILD層52-58之後，執行CMP製程及/或其他平坦化製程，以使得ILD層52-58具有實質平坦的表面。
在ILD層52-58之一或更多者中安置元件級觸點60A-60J、通孔70A-70K及導線80A-80I(統稱為MLI特徵50之金屬一(M1)層)以形成互連結構。元件級觸點60A-60J、通孔70A-70K及導線80A-80I包括任何適宜的導電材料，諸如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他適宜的導電材料或上述之組合。可組合各種導電材料以提供具有各種層的元件級觸點60A-60J、通孔70A-70K及導線80A-80I，此等層諸如阻障層、黏附層、襯墊層、塊體層、其他適宜層或上述之組合。在一些實施例中，元件劑觸點60A-60J包括Ti、TiN及/或Co；通孔70A-70K包括Ti、TiN及/或W；及導線80A-80I包括Cu、Co及/或Ru。藉由圖案化ILD層52-58形成元件級觸點60A-60J、通孔70A-70K及導線80A-80I。圖案化ILD層52-58可包括微影製程及/或蝕刻製程以在各別ILD層52-58中形成開口(溝槽)，諸如觸點開口、通孔開口及/或線開口。在一些實施例中，微影製程包括在各別ILD層52-58上形成抗蝕劑層，將抗蝕劑層暴露於經圖案化之輻射中，以及顯影暴露的抗蝕劑層，從而形成經圖案化之抗蝕劑層，此經圖案化之抗蝕劑層可用作遮罩元件以便蝕刻各別ILD層52-58中的開口。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程或 上述之組合。此後，用一或更多種導電材料填充開口。可藉由PVD、CVD、ALD、電鍍、無電極電鍍、其他事適宜的沉積製程或上述之組合沉積導電材料。此後，可藉由平坦化製程(諸如CMP製程)移除任何過量的導電材料，從而平坦化ILD層52-58之頂表面、元件級觸點60A-60J、通孔70A-70K及導線80A-80I。
元件級觸點60A-60J(亦稱為局部互連或局部觸點)將IC元件特徵(諸如p型FinFET 18A、n型FinFET 18B、n型阱帶19A及p型阱帶19B之特徵)電耦接及/或實體耦接至MLI特徵50之通孔70A-70K。舉例而言，元件級觸點60A-60J為金屬至元件(metal-to-device；MD)觸點，此通常係指到FinFET元件10之導電區域(諸如源極/汲極區域)的觸點。在所描繪實施例中，在各別磊晶源極/汲極特徵40A上安置元件級觸點60A-60C，以使得元件級觸點60A-60C分別將p型FinFET 18A之源極/汲極區域實體(或直接)連接至通孔70A-70C；且在各別磊晶源極/汲極特徵40B上安置元件級觸點60D-60F，以使得元件級觸點60D-60F分別將n型FinFET 18B之源極/汲極區域實體(或直接)連接至通孔70D-70F。在進一步所描繪之實施例中，在各別磊晶源極/汲極特徵40C上安置元件級觸點60G、60H，以使得元件級觸點60G、60H分別將n型阱帶19A之源極/汲極區域實體(或直接)連接至通孔70H、70I；且在各別磊晶源極/汲極特徵40D上安置元件級觸點60I、60J，以使得元件級觸點60I、60J分別將p型阱帶19B之源極/汲極 區域實體(或直接)連接至通孔70J、70K。元件級觸點60A-60J延伸穿過ILD層52及/或ILD層54，但本揭示案涵蓋元件級觸點60A-60J延伸穿過MLI特徵50之更多或更少個ILD層及/或CESL的實施例。在一些實施例中，元件級觸點60A-60J之一或更多者並未將源極/汲極區域連接至MLI特徵50之另一導電特徵，諸如通孔。在此類實施例中，元件級觸點60A-60J之一或更多者為虛設觸點，此等虛設觸點具有類似於非虛設觸點的實體特性以賦能實質上均勻的處理環境。
通孔70A-70K將MLI特徵50之導電特徵彼此電耦接及/或實體耦接。在所描繪實施例中，在元件級觸點60A-60C上安置通孔70A-70C，以使得通孔70A-70C分別將元件級觸點60A-60C實體(或直接)連接至導線80A-80C；且在元件級觸點60D-60F上分別安置通孔70D-70F，以使得通孔70D-70F將元件級觸點60D-60F實體(或直接)連接至導線80G-80E。通孔70A-70C將p型FinFET 18A之源極/汲極區域分別電耦接至導線80A-80C(其中一者電連接至電源電壓VDD(在一些實施例中，取決於設計需要，配置為正電源電壓)，以及通孔70D-70F將n型FinFET 18B之源極/汲極區域分別電耦接至導線80G-80E(其中一者電連接至電源電壓VSS(在一些實施例中，配置為接地及/或負電源電壓)。在進一步所描繪之實施例中，在元件級觸點60G、60H上分別安置通孔70H、70I，以使得通孔70H、70I將元件級觸點60G、60H實體(或 直接)連接至導線80H；且在元件級觸點60J、60I上分別安置通孔70J、70K，以使得通孔70J、70K將元件級觸點60I、60J實體(或直接)連接至導線80I。通孔70H、70I將n型阱帶19A之源極/汲極區域電耦接至導線80H(此導線經電耦接至電源電壓VDD)，且通孔70J、70K將p型阱帶19B之源極/汲極區域電耦接至導線80I(此導線經電耦接至電源電壓VSS)。通孔70A-70F及通孔70H-70K延伸穿過ILD層54，但本揭示案涵蓋通孔70A-70F及通孔70H-70K延伸穿過MLI特徵50之更多或更少個ILD層及/或CESL的實施例。在一些實施例中，MLI特徵50進一步包括通孔，此等通孔將導線80A-80I(換言之，M1層)互連至安置在覆蓋ILD層52-58的其他ILD層(諸如MLI特徵50之金屬二(M2)層，未圖示)中的導線，從而將M1層電耦接及/或實體耦合至M2層。
通孔70G將IC元件特徵電耦接及/或實體耦接至MLI特徵50之導電特徵。在第1A圖至第1F圖中，在閘極結構30B上安置通孔70G，以使得通孔70G將閘極結構30B實體(或直接)連接至導線80D。通孔70G延伸穿過ILD層54及ILD層56，但本揭示案涵蓋通孔70G延伸穿過MLI特徵50之更多或更少個ILD層及/或CESL的實施例。在此類實施例中，將通孔70G與閘極結構30B實體耦接及電耦接。在替代實施例中，MLI特徵50進一步包括元件級觸點，此元件級觸點將閘極結構30B電耦接及/或實體耦接至通孔70G。舉例而言，在閘極結構30B上安置元件級觸點，以使 得元件級觸點將閘極結構30B實體(或直接)連接至通孔70G，且通孔70G將元件級觸點實體(或直接)連接至導線80D。因此，此元件級觸點稱為閘極觸點(gate contact；CG)或金屬至多晶矽(metal-to-poly；MP)觸點，通常係指觸點至閘極結構，諸如多晶矽閘極結構或金屬閘極結構。在此類實施例中，元件級觸點延伸穿過ILD層52及ILD層54，及通孔70G延伸穿過ILD層56，但本揭示案涵蓋元件級觸點及/或通孔70G延伸穿過MLI特徵50之更多或更少個ILD層及/或CESL的實施例。
可在記憶體陣列中實施阱帶，諸如n型阱帶19A及p型阱帶19B，以改善效能。第2圖為根據本揭示案之各態樣的記憶體陣列100之示意性平面圖，此記憶體陣列可實施如本文所描述配置的阱帶。在所描繪實施例中，記憶體陣列100為靜態隨機存取記憶體(SRAM)陣列。然而，本揭示案涵蓋記憶體陣列100為另一種類型記憶體的實施例，諸如動態隨機存取記憶體(dynamic random access memory；DRAM)、非揮發性隨機存取記憶體(non-volatile random access memory；NVRAM)、快閃記憶體或其他適宜記憶體。記憶體陣列100可包括在微處理器、記憶體及/或其他IC元件內。在一些實施例中，記憶體陣列100可為IC晶片、SoC或其部分的一部分，包括各種被動及主動微電子元件，諸如電阻器、電容器、電感器、二極體、PFET、NFET、MOSFET、CMOS電晶體、BJT、LDMOS電晶體、高壓電晶體、高頻電晶體、其他適宜部件或上述之組合。為了清楚 起見，已簡化第2圖來更好地理解本揭示案之發明構思。可在記憶體陣列100中添加額外特徵，且可在記憶體陣列100之其他實施例中替換、修改或消除下文所描述之特徵中的一些。
記憶體陣列100包括記憶體單元101，諸如SRAM記憶體單元，經配置以儲存資料。在一些實施例中，記憶體單元101包括各種p型FinFET及/或n型FinFET。以沿第一方向(此處，y方向)延伸的行1至行N及以沿第二方向延伸的列1至列M佈置記憶體單元101，其中N與M為正整數。行1至行N各個包括沿第一方向(此處，x方向)延伸的位元線對，諸如位元線(bit line；BL)及位元線棒(bit line bar；BLB)(亦稱為互補位元線)，從而促進以原碼形式及補碼形式在逐行基礎上自各別記憶體單元101讀取資料及/或向各別記憶體單元101寫入資料。列1至列M各個包括字線(word line；WL)(未圖示)，從而促進在逐列基礎上對各別記憶體單元101的存取。將每一記憶體單元101電連接至各別BL、各別BLB及各別WL，此等BL、BLB及WL電連接至控制器103。控制器103經配置以產生一或更多個訊號來選擇至少一個WL及至少一個位元線對(此處，BL及BLB)以存取記憶體單元101之至少一者以便讀取操作及/或寫入操作。控制器103包括任何適於促進自記憶體單元101的讀取操作/向記憶體單元101的寫入操作之電路系統，包括但不限於行解碼器電路、列解碼器電路、行選擇電路、列選擇電路、讀取/寫入電路(例如，經配置以對應於 所選位元線對(換言之，所選行)自記憶體單元101讀取資料及/或向記憶體單元101寫入資料)、其他適宜電路或上述之組合。在一些實施例中，控制器103包括至少一個感測放大器，經配置以偵測及/或放大所選位元線對之電壓差。在一些實施例中，感測放大器經配置以鎖存或以其他方式儲存電壓差的資料值。
用虛設單元配置記憶體陣列100之周邊，諸如邊緣虛設單元及阱帶單元，以確保記憶體單元101之效能的均勻性。虛設單元經配置以在實體上及/或結構上類似於記憶體單元101，但不儲存資料。舉例而言，虛設單元可包括p型阱、n型阱、鰭片結構(包括一或更多個鰭片)、閘極結構、源極/汲極特徵及/或觸點特徵。阱帶單元係指虛設單元，此等虛設單元經配置以將電壓電耦接至記憶體單元101之n型阱、記憶體單元101之p型阱或兩者。在所描繪實施例中，列1至列M各個從邊緣虛設單元105A開始且以邊緣虛設單元105B結束，以使得在邊緣虛設單元105A與邊緣虛設單元105B之間安置記憶體單元101之列1至列M。在沿第一方向(此處，y方向)延伸的各別行中佈置邊緣虛設單元105A及邊緣虛設單元105B。在一些實施例中，此行邊緣虛設單元105A及/或此行邊緣虛設單元105B與記憶體陣列100之至少一個位元線對(此處，BL及BLB)實質上平行。在一些實施例中，邊緣虛設單元105A及/或邊緣虛設單元105B經配置以將各別記憶體單元101連接至各別WL。在一些實施例中，邊緣虛設單元105A及/或邊緣虛設單元105B包括 用於驅動WL的電路系統。在一些實施例中，將邊緣虛設單元105A及/或邊緣虛設單元105B電連接至電源電壓VDD(例如，正電源電壓)及/或電源電壓VSS(例如，電接地)。
在進一步所描繪之實施例中，行1至行N各個從阱帶單元107A開始且以阱帶單元107B結束，以使得在阱帶單元107A與阱帶單元107B之間安置記憶體單元101之行1至行N。在沿第二方向(此處，x方向)延伸的各別列中佈置阱帶單元107A及阱帶單元107B。在一些實施例中，此列阱帶單元107A及此列阱帶單元107B與記憶體陣列100之至少一個WL實質上平行。在邊緣虛設單元105A之一者與邊緣虛設單元105B之一者之間安置阱帶單元107A，且在邊緣虛設單元105A之一者與邊緣虛設單元105B之間安置阱帶單元107B。在所描繪實施例中，阱帶單元107A及/或阱帶單元107B包括n型阱帶、p型阱帶或n型阱帶與p型阱帶兩者。在一些實施例中，阱帶單元107A及/或阱帶單元107B包括具有一或更多個n型阱帶的n型阱帶區域，與具有一或更多個p型阱帶的p型阱帶區域相鄰安置。可在阱帶單元107A及/或阱帶單元107B之虛設區域之間安置n型阱帶區域及p型阱帶區域。在一些實施例中，將n型阱帶配置為上文所描述之n型阱帶19A。舉例而言，阱帶單元107A及/或阱帶單元107B之n型阱帶經配置以將與記憶體單元101之至少一個p型FinFET對應的n型阱電耦接至電壓源(例如，VDD)，其中n型阱帶之鰭片寬度大於至少一個p型FinFET之鰭片寬度。在一些實施例中，將p型阱帶配置為上文所描 述之p型阱帶19B。舉例而言，阱帶單元107A及/或阱帶單元107B之p型阱帶經配置以將與記憶體單元101之至少一個n型FinFET對應的p型阱電耦接至電壓電(例如，VSS)，其中p型阱帶之鰭片寬度大於至少一個n型FinFET之鰭片寬度。相對於至少一個p型FinFET及/或至少一個n型FinFET之鰭片寬度增加n型阱帶及/或p型阱帶之鰭片寬度可顯著地減小阱拾取阻力，從而改善記憶體陣列100之閂鎖效能。
第3圖為根據本揭示案之各態樣的記憶體陣列200(諸如SRAM陣列)之示意性平面圖，此記憶體陣列可實施如本文所描述配置的阱帶。記憶體陣列200在許多方面類似於記憶體陣列100。因此，為了清楚和簡明起見，在第3圖與第2圖中由相同元件符號標識相似特徵。舉例而言，記憶體陣列200包括記憶體單元101、控制器103、邊緣虛設單元105A、邊緣虛設單元105B、阱帶單元107A及阱帶單元107B。記憶體陣列200可包括在微處理器、記憶體及/或其他IC元件中。在一些實施例中，記憶體陣列200可為IC晶片、SoC或其部分的一部分，包括各種被動及主動微電子元件，諸如電阻器、電容器、電感器、二極體、PFET、NFET、MOSFET、CMOS電晶體、BJT、LDMOS電晶體、高壓電晶體、高頻電晶體、其他適宜部件或上述之組合。為了清楚起見，已簡化第3圖來更好地理解本揭示案之發明構思。可在記憶體陣列200中添加額外特徵，且可在記憶體陣列200 之其他實施例中替換、修改或消除下文所描述之特徵中的一些。
與記憶體陣列100形成對比，記憶體陣列200將記憶體單元101分成記憶體陣列202A及記憶體陣列202B(可稱為子陣列)。進一步地，位元線對連續跨越記憶體陣列202A及記憶體陣列202B，以使得記憶體陣列202A之每一記憶體單元101及記憶體陣列202A之每一記憶體單元101電連接至各別BL、各別BLB及各別WL，此等BL、BLB及WL電連接至控制器103。記憶體陣列200進一步包括沿第二方向(此處為x方向)延伸的一列阱帶單元307，其中在記憶體陣列202A與記憶體陣列202B之間安置此列阱帶單元307。在阱帶單元107A與阱帶單元207之間安置記憶體陣列202A中的記憶體單元101，且在阱帶單元207與阱帶單元107B之間安置記憶體陣列202B中的記憶體單元101。記憶體陣列202A中的記憶體單元101之行1至行N因此各個從阱帶單元107A中的一者開始且以阱帶單元207中的一者結束，並且記憶體陣列202B中的記憶體單元101之行1至行N因此各個從阱帶單元207中的一者開始且以阱帶單元107B中的一者結束。在進一步所描繪之實施例中，亦在邊緣虛設單元105A中的一者與邊緣虛設單元105B中的一者之間安置此列阱帶單元307。在一些實施例中，此列阱帶單元207與記憶體陣列200之至少一個WL實質上平行。阱帶單元207類似於阱帶單元107A及/或阱帶單元107B。舉例而言，阱帶單元207包括n型阱帶、p型阱帶， 或n型阱帶與p型阱帶兩者。在一些實施例中，阱帶單元207包括具有一或更多個n型阱帶的n型阱帶區域，此n型阱帶區域與具有一或更多個p型阱帶的p型阱帶區域相鄰。可在虛設區域之間安置n型阱帶區域及p型阱帶區域。在一些實施例中，將n型阱帶配置為上文所描述之n型阱帶19A。舉例而言，阱帶單元207之n型阱帶經配置以將與記憶體單元101之至少一個p型FinFET對應的n型阱電耦接至電壓源(例如，VDD)，其中n型阱帶之鰭片寬度大於至少一個p型FinFET之鰭片寬度。在一些實施例中，將p型阱帶配置為上文所描述之p型阱帶19B。舉例而言，阱帶單元207之p型阱帶經配置以將與記憶體單元101之至少一個n型FinFET對應的p型阱電耦接至電壓源(例如，VSS)，其中n型阱帶之鰭片寬度大於至少一個n型FinFET之鰭片寬度。相對於至少一個p型FinFET及/或至少一個n型FinFET之鰭片寬度增加n型阱帶及/或p型阱帶之鰭片寬度可顯著地減小阱拾取阻力，從而改善記憶體陣列200之閂鎖效能。
第4圖為根據本揭示案之各態樣的記憶體陣列300(諸如SRAM陣列)之示意性平面圖，此記憶體陣列可實施如本文所描述配置的阱帶。記憶體陣列300在許多方面類似於記憶體陣列200。因此，為了清楚和簡明起見，在第4圖與第3圖中由相同元件符號標識相似特徵。舉例而言，記憶體陣列300包括記憶體單元101、控制器103、邊緣虛設單元105A、邊緣虛設單元105B、阱帶單元107A、阱帶單元107B及阱帶單元207。與記憶體陣列200形成對比，記 憶體陣列300將每一位元線對斷成用於記憶體陣列202A的位元線對及用於記憶體陣列202B的位元線對，以使得行1至行N各個具有兩個位元線對，而不是連續的位元線對。記憶體陣列300進一步包括控制器203，其中將用於記憶體陣列202A的BL、BLB及WL電連接至控制器103，而將用於記憶體陣列202B的BL、BLB及WL電連接至控制器203。控制器203類似於控制器103。因此，將記憶體陣列202A之每一記憶體單元101電連接至各別BL、各別BLB及各別WL，此等BL、BLB及WL電連接至控制器103，並且將記憶體陣列202B中的每一記憶體單元101電連接至各別BL、各別BLB及各別WL，此等BL、BLB及WL電連接至控制器203。記憶體陣列300可包括在微處理器、記憶體及/或其他IC元件中。在一些實施例中，記憶體陣列300可為IC晶片、SoC或其部分的一部分，包括各種被動及主動微電子元件，諸如電阻器、電容器、電感器、二極體、PFET、NFET、MOSFET、CMOS電晶體、BJT、LDMOS電晶體、高壓電晶體、高頻電晶體、其他適宜部件或上述之組合。為了清楚起見，已簡化第4圖來更好地理解本揭示案之發明構思。可在記憶體陣列300中添加額外特徵，且可在記憶體陣列300之其他實施例中替換、修改或消除下文所描述之特徵中的一些。
第5A圖至第5G圖為根據本揭示案之各態樣的SRAM陣列400的部分或整體之局部示意圖。具體而言，第5A圖為SRAM陣列400之局部俯視圖(例如，在x-y平面 內)；第5B圖為沿第5A圖之線B-B的SRAM陣列400之橫截面示意圖(例如，在x-z平面內)；第5C圖為沿第5A圖之線C-C的SRAM陣列400之橫截面示意圖(例如，在x-z平面內)；第5D圖為沿第5A圖之線D-D的SRAM陣列400之橫截面示意圖(例如，在x-z平面內)；第5E圖為沿第5A圖之線E-E的SRAM陣列400之橫截面示意圖(例如，在x-z平面內)；第5F圖為沿第5A圖之線F-F的SRAM陣列400之橫截面示意圖(例如，在x-z平面內)；及第5G圖為沿第5A圖之線G-G的SRAM陣列400之橫截面示意圖(例如，在x-z平面內)。在一些實施例中，SRAM陣列400表示記憶體陣列100、記憶體陣列200、記憶體陣列300及/或其他適宜記憶體陣列的一部分。為了清楚起見，已簡化第5A圖至第5G圖來更好地理解本揭示案之發明構思。可在SRAM陣列400中添加額外特徵，且可在SRAM陣列400之其他實施例中替換、修改或消除下文所描述之特徵中的一些。
在第5A圖至第5G圖中，SRAM陣列400包括基板412，在此基板中安置有各種摻雜區域，諸如n阱414及p阱416。基板412、n阱414及p阱416分別類似於上文參看第1A圖至第1F圖所描述的基板12、n型摻雜區域14及p型摻雜區域16。SRAM陣列400進一步包括安置在n阱414及p阱416上的各種特徵，其中各種特徵經配置以實現所需功能性。舉例而言，SRAM陣列400包括具有上部鰭片主動區域422U及下部鰭片主動區域422L的鰭片420(類似於上文參照第1A圖至第1F圖描述之上部鰭片主動區域22U及下部鰭 片主動區域22L的鰭片20A-20F)、隔離特徵424(類似於上文參照第1A圖至第1F圖描述之隔離特徵24)、閘極結構430(類似於上文參照第1A圖至第1F圖描述之閘極結構30A-30G)(包括例如閘極介電質432、閘電極434、硬遮罩436及/或閘極間隔片438，類似於上文參照第1A圖至第1F圖描述之閘極介電質32、閘電極34、硬遮罩36及/或閘極間隔片38)、磊晶源極/汲極特徵440(類似於上文參照第1A圖至第1F圖描述之源極/汲極特徵40A-40D)、MLI特徵450(類似於上文參照第1A圖至第1F圖描述之MLI特徵50)、ILD層452-458(類似於上文參照第1A圖至第1F圖描述之ILD層52-58)、元件級觸點460(類似於上文參照第1A圖至第1F圖描述之元件級觸點60A-60J)、通孔470(類似於上文參照第1A圖至第1F圖描述之通孔70A-70I)以及導線(未圖示)(類似於上文參照第1A圖至第1F圖描述之導線80A-80G)。在第5A圖中，各種特徵經配置以形成SRAM單元區490、虛設區492、n型阱帶區494及p型阱帶區496。在所描繪實施例中，在SRAM單元區490與阱帶區(此處，n型阱帶區494)之間安置虛設區492。在進一步所描繪之實施例中，在虛設區492與p型阱帶區496之間安置n型阱帶區494。取決於SRAM陣列400之設計需要，本揭示案涵蓋SRAM單元區490、虛設區492、n型阱帶區494及p型帶區496之不同佈置。在一些實施例中，取決於設計考量，記憶體陣列100、記憶體陣列200及/或記憶體陣列300(第2圖至第4圖)可在阱帶單元107A、阱帶單元107B及/ 或阱帶單元207中實施虛設區492、n型阱帶區494、p型阱帶區496或上述之組合。
SRAM單元區490包括SRAM單元490A、SRAM單元490B、SRAM單元490C及SRAM單元490D。SRAM單元490A-490D包括單埠SRAM、雙埠SRAM、其他類型SRAM或上述之組合。在所描繪實施例中，SRAM單元490A-490D包括單埠SRAM。舉例而言，單埠SRAM單元490A-490D之各者包括六個電晶體：通閘電晶體PG-1、通閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1及下拉電晶體PD-1。SRAM單元490A-490D之各者包括安置在兩個p型阱416之間的一個n型阱414，其中在n型阱414上安置上拉電晶體PU-1、PU-2，且在p型阱416上安置通閘電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2。上拉電晶體PU-1、PU-2為p型FinFET，通閘電晶體PG-1、PG-2為n型FinFET，且下拉電晶體PD-1、PD-2為p型電晶體。在一些實施例中，將上拉電晶體PU-1、PU-2配置為上文參照第1A圖至第1F圖描述之p型FinFET 18A，而將通閘電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2配置為上文參照第1A圖至第1F圖描述之n型FinFET 18B。舉例而言，通閘電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2各個包括安置在各別p型阱416上的鰭片結構(包括一或更多個鰭片420)及安置在鰭片結構之通道區域上的各別閘極結構430，以使得各別閘極結構430插入鰭片結構之源極/汲極區域。通閘電晶體 PG-1、PG-2及/或下拉電晶體PD-1、PD-2之鰭片結構包括p型摻雜劑且電連接至p型阱416(第5B圖)。通閘電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2之鰭片結構進一步包括n型磊晶源極/汲極特徵(第5E圖)(換言之，通閘電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2之磊晶源極/汲極特徵440包括n型摻雜劑)。藉由MLI特徵450(具體而言，安置在ILD層452-458中的各別觸點460、通孔470及/或導線)將通閘電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2之閘極結構430及/或磊晶源極/汲極特徵440電連接至電壓源(例如，VSS)。在實例之進一步中，上拉電晶體PU-1、PU-2各個包括安置在各別n型阱414上的鰭片結構(包括一或更多個鰭片420)及安置在鰭片結構之通道區域上的各別閘極結構430，以使得各別閘極結構430插入鰭片結構之源極/汲極區域。上拉電晶體PU-1、PU-2之鰭片結構包括n型摻雜劑且電連接至n型阱414(第5B圖)。上拉電晶體PU-1、PU-2之鰭片結構進一步包括p型磊晶源極/汲極特徵(第5E圖)(換言之，上拉電晶體PU-1、PU-2之磊晶源極/汲極特徵440包括p型摻雜劑)。藉由MLI特徵450(具體而言，安置在ILD層452-458中的各別觸點460、通孔470及/或導線)將上拉電晶體PU-1、PU-2之閘極結構430及/或磊晶源極/汲極特徵440電連接至電壓源(例如，VDD)。在本發明實例中，上拉電晶體PU-1、PU-2、通閘電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2為單鰭FinFET(換言之，鰭片結構包括一個鰭片)，但本揭示案 涵蓋上拉電晶體PU-1、PU-2、通閘電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2之一或更多者為多鰭FinFET(換言之，鰭片結構包括多個鰭片)。
n型阱帶區494包括鰭基n型阱帶結構497，經配置以將各別n型阱414電連接至電壓源(例如，VDD)。n型阱帶結構497在結構上類似於上拉電晶體PU-1、PU-2。舉例而言，每一n型阱帶結構497包括安置在各別n型阱414上的鰭片結構(包括一或更多個鰭片420)及安置在鰭片結構之通道區域上的各別閘極結構430，以使得閘極結構430插入鰭片結構之源極/汲極區域。在所描繪實施例中，n型阱帶結構497之鰭片之鰭片寬度大於上拉電晶體PU-1、PU-2之鰭片之鰭片寬度，從而減小SRAM陣列400中的阱拾取阻力及閂鎖。舉例而言，n型阱帶結構497之鰭片420之通道區域中的寬度w1(第5D圖)大於上拉電晶體PU-1、PU-2之鰭片420之通道區域中的寬度w2(第5B圖)。在一些實施例中，寬度w1與寬度w2之比率為大於1.1。在一些實施例中，寬度w1與寬度w2之比率為1.1<w1/w2<1.5。在一些實施例中，寬度w1、w2為上部鰭片主動區域422U之底部部分B的平均寬度，諸如上部鰭片主動區域422U之最底部5nm。在一些實施例中，n型阱帶結構497之鰭片之上部鰭片主動區域422U、下部鰭片主動區域422L及/或整體之錐度大於上拉電晶體PU-1、PU-2之鰭片之上部鰭片主動區域422U、下部鰭片主動區域422L及/或整體之錐度。舉例而言，n型阱帶結構497之鰭片之上部鰭片主動區域422U之側壁之斜 率大於上拉電晶體PU-1、PU-2之鰭片之上部鰭片主動區域422U之側壁之斜率。n型阱帶結構497之鰭片結構包括n型摻雜劑且電連接至各別n型阱414(第5D圖、第5G圖)。在一些實施例中，n型阱帶結構497之鰭片之摻雜劑濃度大於上拉電晶體PU-1、PU-2之鰭片之摻雜劑濃度。在一些實施例中，n型阱帶結構497之鰭片之摻雜劑濃度比上拉電晶體PU-1、PU-2之鰭片之摻雜劑濃度大至少三倍。n型阱帶結構497之鰭片之摻雜劑濃度的增加可進一步減小SRAM陣列400中的阱拾取阻力及閂鎖。進一步地，與上拉電晶體PU-1、PU-2之鰭片結構形成對比，n型阱帶結構497之鰭片結構進一步包括n型磊晶源極/汲極特徵(第5G圖)(換言之，n型阱帶結構497之磊晶源極/汲極特徵440包括n型摻雜劑)，此等n型磊晶源極/汲極特徵藉由MLI特徵450(具體而言，安置在ILD層452-458中的各別觸點460、通孔470及/或導線)電連接至電壓源。
p型阱帶區496包括鰭基p型阱帶結構498，經配置以將p型阱416電連接至電壓源(例如，VSS)。p型阱帶結構498在結構上類似於下拉電晶體PD-1、PD-2及/或通閘電晶體PG-1、PG-2。舉例而言，每一p型阱帶結構498包括安置在各別p型阱416上的鰭片結構(包括一或更多個鰭片420)及安置在鰭片結構之通道區域上的各別閘極結構430，以使得閘極結構430插入鰭片結構之源極/汲極區域。在所描繪實施例中，p型阱帶結構498之鰭片之鰭片寬度大於下拉電晶體PD-1、PD-2及/或通閘電晶體PG-1、PG-2 之鰭片之鰭片寬度，從而減小SRAM陣列400中的阱拾取阻力及閂鎖。舉例而言，p型阱帶結構498之鰭片420之通道區域中的寬度w3(第5C圖)大於下拉電晶體PD-1、PD-2及/或通閘電晶體PG-1、PG-2之鰭片420之通道區域中的寬度w4(第5B圖)。在一些實施例中，寬度w3與寬度w4之比率為大於1.1。在一些實施例中，寬度w3與寬度w4之比率為1.1<w3/w4<1.5。在一些實施例中，寬度w3、w4為上部鰭片主動區域422U之底部部分B的平均寬度，諸如上部鰭片主動區域422U之最底部5nm。在一些實施例中，p型阱帶結構498之鰭片之上部鰭片主動區域422U、下部鰭片主動區域422L及/或整體之錐度大於下拉電晶體PD-1、PD-2及/或通閘電晶體PG-1、PG-2之鰭片之上部鰭片主動區域422U、下部鰭片主動區域422L及/或整體之錐度。舉例而言，p型阱帶結構498之鰭片之上部鰭片主動區域422U之側壁之斜率大於下拉電晶體PD-1、PD-2及/或通閘電晶體PG-1、PG-2之鰭片之上部鰭片主動區域422U之側壁之斜率。p型阱帶結構498之鰭片結構包括p型摻雜劑且電連接至各別p型阱416(第5C圖、第5F圖)。在一些實施例中，p型阱帶結構498之鰭片之摻雜劑濃度大於下拉電晶體PD-1、PD-2及/或通閘電晶體PG-1、PG-2之鰭片之摻雜劑濃度。在一些實施例中，p型阱帶結構498之鰭片之摻雜劑濃度比下拉電晶體PD-1、PD-2及/或通閘電晶體PG-1、PG-2之鰭片之摻雜劑濃度大至少三倍。p型阱帶結構498之鰭片之摻雜劑濃度的增加可進一步減小SRAM陣列400中 的拾取阻力及閂鎖。進一步地，與下拉電晶體PD-1、PD-2及/或通閘電晶體PG-1、PG-2之鰭片結構形成對比，p型阱帶結構498之鰭片結構進一步包括p型磊晶源極/汲極特徵(第5F圖)(換言之，p型阱帶結構498之磊晶源極/汲極特徵440包括p型摻雜劑)，此等p型磊晶源極/汲極特徵藉由MLI特徵450(具體而言，安置在ILD層452-458中的各別觸點460、通孔470及/或導線)電連接至電壓源。
在一些實施例中，n型阱帶結構497及/或p型阱帶結構498之鰭片420之源極/汲極區域中的寬度大於上拉電晶體PU-1、PU-2及下拉電晶體PD-1、PD-2/通閘電晶體PG-1、PG-2之各別鰭片420之源極/汲極區域中的寬度。舉例而言，n型阱帶結構497之鰭片420之源極/汲極區域中的寬度w5(第5G圖)大於上拉電晶體PU-1、PU-2之鰭片420之源極/汲極區域中的寬度w6(第5E圖)。在一些實施例中，寬度w5與寬度w6之比率為大於1.1。在一些實施例中，寬度w5與寬度w6之比率為1.1<w5/w6<1.5。在一些實施例中，寬度w5、w6表示在鰭片420與磊晶源極/汲極特徵440之間的界面處的鰭片420之寬度。在一些實施例中，寬度w5、w6為與磊晶源極/汲極特徵440建立界面的鰭片420之頂部部分(此處，下部鰭片主動區域422L之頂部部分)的平均寬度，諸如鰭片420之頂部部分之最頂部5nm。在實例之進一步中，p型阱帶結構498之鰭片420之源極/汲極區域中的寬度w7(第5F圖)大於下拉電晶體PD-1、PD-2及/或通閘電晶體PG-1、PG-2之鰭片420之源極/汲極區域中的寬度 w8(第5E圖)。在一些實施例中，寬度w7與寬度w8之比率為大於1.1。在一些實施例中，寬度w7與寬度w8之比率為1.1<w7/w8<1.5。在一些實施例中，寬度w7、w8表示在鰭片420與磊晶源極/汲極特徵440之間的界面處的鰭片420之寬度。在一些實施例中，寬度w7、w8為與磊晶源極/汲極特徵440建立界面的鰭片420之頂部部分(此處，下部鰭片主動區域422L之頂部部分)的平均寬度，諸如鰭片420之頂部部分之最頂部5nm。在一些實施例中，阱帶鰭片在通道區域(例如，w1
Figure TW201944576A_D0004
w3)及/或源極/汲極區域(例如，w5
Figure TW201944576A_D0005
w7)中具有實質相同的寬度，且FinFET鰭片在通道區域(例如，w2
Figure TW201944576A_D0006
w4)及/或源極/汲極區域(例如，w6
Figure TW201944576A_D0007
w8)中具有實質相同的寬度。
在一些實施例中，為了在無需明顯修改FinFET及阱帶之製造的情況下實現FinFET及阱帶中的鰭片寬度變化，與n型FinFET之鰭片相鄰安置p型FinFET之鰭片，而與p型阱帶之鰭片相鄰不安置n型阱帶之鰭片。舉例而言，在SRAM陣列400中，沿鰭片寬度方向與p型阱帶結構498之鰭片420相鄰不安置n型阱帶結構497之鰭片420，以使得沿鰭片寬度方向彼此相鄰不安置阱帶之相對摻雜鰭片。在一些實施例中，在n型阱帶區494中不安置p型阱帶的鰭片，且在p型阱帶區494中不安置n型阱帶的鰭片，以使得沿n型阱結構497之n型摻雜鰭片之鰭片寬度方向與不含p型摻雜鰭片的p阱區域416相鄰安置n型阱結構497，且沿p型阱結構498之p型摻雜鰭片之鰭片寬度方向與不含n型摻雜鰭片的n 阱區域414相鄰安置p型阱結構498。在一些實施例中，沿鰭片寬度方向的相鄰n型阱帶結構497之鰭片420之間的間距S1為約80nm至約250nm，且沿鰭片寬度方向的相鄰p型阱帶結構498之鰭片420之間的間距S2為約80nm至約250nm。在實例之進一步中，在SRAM陣列400中，沿鰭片寬度方向與下拉電晶體PD-1、PD-2及通閘電晶體PG-1、PG-2之鰭片420相鄰安置上拉電晶體PU-1、PU-2之鰭片420，以使得沿鰭片寬度方向彼此相鄰安置FinFET之相對摻雜鰭片。在一些實施例中，沿上拉電晶體PU-1、PU-2之n型摻雜鰭片之鰭片寬度方向與其上安置有p型摻雜鰭片的p阱區域416相鄰安置上拉電晶體PU-1、PU-2；沿下拉電晶體PD-1、PD-2之p型摻雜鰭片之鰭片寬度方向與其上安置有n型摻雜鰭片的n阱區域414相鄰安置下拉電晶體PD-1、PD-2；以及沿通閘電晶體PG-1、PG-2之p型摻雜鰭片之鰭片寬度方向與其上安置有n型摻雜鰭片的n阱區域414相鄰安置通閘電晶體PG-1、PG-2。在一些實施例中，沿鰭片寬度方向在相鄰上拉電晶體PU-1、PU-2與下拉電晶體PD-1、PD-2之鰭片420之間的間距S3為約30nm至約70nm，且沿鰭片寬度方向在相鄰上拉電晶體PU-1、PU-2與通閘電晶體PG-1、PG-2之鰭片420之間的間距S4為約30nm至約70nm。藉由使所描述之阱帶鰭片與FinFET鰭片間隔，FinFET具有緻密鰭片環境，在鰭片之間具有較窄間距，且阱帶具有隔離鰭片環境，在鰭片之間具有較寬間距，以使得可使用蝕刻負載效應來減小FinFET鰭片(此處，針對上 拉電晶體PU-1、PU-2、下拉電晶體PD-1、PD-2及/或通閘電晶體PG-1、PG-2)相對於阱帶鰭片(此處，針對n型阱帶結構497及/或p型阱帶結構498)之寬度。因此，在蝕刻製程期間用作遮罩以便形成FinFET鰭片及阱帶鰭片的圖案化層可包括具有實質相同鰭片寬度的FinFET鰭片圖案及阱帶鰭片圖案，其中來自蝕刻製程的蝕刻負載效應(由不同的鰭片密度環境引起)使FinFET鰭片相對於阱帶鰭片之寬度變窄，將本文所描述之優點無縫整合到FinFET製造中而不增加複雜性、成本及/或時間。
第6圖為根據本揭示案之各態樣的單埠SRAM單元500之電路圖，此單埠SRAM單元可在SRAM陣列之記憶體單元中實施。在一些實施例中，在記憶體陣列100(第2圖)、記憶體陣列200(第3圖)及/或記憶體陣列300(第4圖)之一或更多個記憶體單元101中實施單埠SRAM單元500。在一些實施例中，在SRAM陣列400(第5A圖至第5G圖)之SRAM單元中的一或更多者(諸如SRAM單元490A-490D中的一或更多者)中實施單埠SRAM單元500。為了清楚起見，已簡化第6圖來更好地理解本揭示案之發明構思。可在單埠SRAM單元500中添加額外特徵，且可在單埠SRAM單元500之其他實施例中替換、修改或消除下文所描述之特徵中的一些。
單埠SRAM單元500包括六個電晶體：通閘電晶體PG-1、通閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1及下拉電晶體PD-1。因此， 單埠SRAM單元500或者稱為6T SRAM單元。在操作中，通閘電晶體PG-1及通閘電晶體PG-2提供對SRAM單元500之儲存部分的存取，此儲存部分包括交叉偶合的一對反相器，反相器510與反相器520。反相器510包括上拉電晶體PU-1及下拉電晶體PD-1，且反相器520包括上拉電晶體PU-2及下拉電晶體PD-2。在一些實施例中，將上拉電晶體PU-1、PU-2配置為p型FinFET，諸如p型FinFET 18A(第1A圖至第1F圖)，且將下拉電晶體PD-1、PD-2配置為n型FinFET，諸如上文所描述之n型FinFET 18B(第1A圖至第1F圖)。舉例而言，上拉電晶體PU-1、PU-2各個包括安置在n型鰭片結構(包括一或更多個n型鰭片)之通道區域上的閘極結構，以使得閘極結構插入n型鰭片結構之p型源極/汲極區域(例如，p型磊晶源極/汲極特徵)，其中在n型阱區域上安置閘極結構及n型鰭片結構；以及下拉電晶體PD-1、PD-2各個包括安置在p型鰭片結構(包括一或更多個p型鰭片)之通道區域上的閘極結構，以使得閘極結構插入p型鰭片結構之n型源極/汲極區域(例如，n型磊晶源極/汲極特徵)，其中在p型阱區域上安置閘極結構及p型鰭片結構。在一些實施例中，亦將通閘電晶體PG-1、PG-2配置為n型FinFET，諸如上文所描述之n型FinFET 18B(第1A圖至第1B圖)。舉例而言，通閘電晶體PG-1、PG-2各個包括安置在p型鰭片結構(包括一或更多個p型鰭片)之通道區域上的閘極結構，以使得閘極結構插入p型鰭片結構之 n型源極/汲極區域(例如，n型磊晶源極/汲極特徵)，其中在p型阱區域上安置閘極結構及p型鰭片結構。
上拉電晶體PU-1之閘極插入源極(與電源電壓(VDD)電耦接)及第一共用汲極(CD1)，且下拉電晶體PD-1之閘極插入源極(與電源電壓(VSS)電耦接)及第一共用汲極。上拉電晶體PU-2之閘極插入源極(與電源電壓(VDD)電耦接)及第二共用汲極(CD2)，且下拉電晶體PD-2之閘極插入源極(與電源電壓(VSS)電耦接)及第二共用汲極。在一些實施例中，第一共用汲極(CD1)為以原碼形式儲存資料的儲存節點(SN)，且第二共用汲極(CD2)為以補碼形式儲存資料的儲存節點(SNB)。上拉電晶體PU-1之閘極及下拉電晶體PD-1之閘極與第二共用汲極耦接，且上拉電晶體PU-2之閘極及下拉電晶體PD-2之閘極與第一共用汲極耦接。通閘電晶體PG-1之閘極插入源極(與位元線BL電耦接)與汲極，從而與第一共用汲極電耦接。通閘電晶體PG-2之閘極插入源極(與互補位元線BLB電耦接)與汲極，從而與第二共用汲極電耦接。通閘電晶體PG-1、PG-2之閘極與字線WL電耦接。在一些實施例中，通閘電晶體PG-1、PG-2提供在讀取操作及/或寫入操作期間對儲存節點SN、SNB的存取。舉例而言，回應於藉由WL施加到通閘電晶體PG-1、PG-2之閘極的電壓，通閘電晶體PG-1、PG-2將儲存節點SN、SN-B分別耦接至位元線BL。
第7圖為根據本揭示案之各態樣的單埠SRAM單元600之平面圖，此單埠SRAM單元可在SRAM陣列之記 憶體單元中實施。在一些實施例中，在記憶體陣列100(第2圖)、記憶體陣列200(第3圖)及/或記憶體陣列300(第4圖)之一或更多個記憶體單元101中實施單埠SRAM單元600。在一些實施例中，在SRAM陣列400(第5A圖至第5G圖)之SRAM單元中的一或更多者(諸如SRAM單元490A-490D中的一或更多者)中實施單埠SRAM單元500。為了清楚起見，已簡化第7圖來更好地理解本揭示案之發明構思。可在單埠SRAM單元600中添加額外特徵，且可在單埠SRAM單元600之其他實施例中替換、修改或消除下文所描述之特徵中的一些。
單埠SRAM單元600包括六個電晶體：通閘電晶體PG-1、通閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1及下拉電晶體PD-2。因此，單埠SRAM單元600或者稱為6T SRAM單元。單埠SRAM單元600包括安置在p阱616A與p阱616B(兩者類似於上文參照第1A圖至第1F圖描述之p型摻雜區域16)之間的n阱614(類似於上文參照第1A圖至第1F圖描述之n型摻雜區域14)。在n阱614上安置上拉電晶體PU-1、PU-2；在p阱616A上安置下拉電晶體PD-1及通閘電晶體PG-1；以及在p阱616B上安置下拉電晶體PD-2及通閘電晶體PG-2。在一些實施例中，將上拉電晶體PU-1、PU-2配置為p型FinFET，諸如p型FinFET 18A(第1A圖至第1F圖)，且將下拉電晶體PD-1、PD-2及通閘電晶體PG-1、PG-2配置為n型FinFET，諸如上文所描述之n型FinFET 18B(第1A圖至 第1F圖)。在所描繪實施例中，下拉電晶體PD-1及通閘電晶體PG-1為包括鰭片620A的單鰭FinFET，上拉電晶體PU-1為包括鰭片620B的單鰭FinFET，上拉電晶體PU-2為包括鰭片620C的單鰭FinFET，以及下拉電晶體PD-2及通閘電晶體PG-2為包括鰭片620D的單鰭FinFET。鰭片620A-620D類似於上文參照第1A圖至第1F圖描述之鰭片20A-20F。舉例而言，鰭片620A及鰭片620D為p型摻雜鰭片，且鰭片620B及鰭片620C為n型摻雜鰭片。在鰭片620A上安置閘極結構630A；在鰭片620A、620B上安置閘極結構630B；在鰭片620C、620D上安置閘極結構630C；以及在鰭片620D上安置閘極結構630D。通閘電晶體PG-1之閘極由閘極結構630A組成，下拉電晶體PD-1之閘極由閘極結構630B組成，上拉電晶體PU-1之閘極由閘極結構630B組成，上拉電晶體PU-2之閘極由閘極結構630C組成，下拉電晶體PD-2之閘極由閘極結構630C組成，以及通閘電晶體PG-2之閘極由閘極結構630D組成。閘極結構630A-630D類似於上文參照第1A圖至第1F圖描述之閘極結構30A-30G。
單埠SRAM單元600進一步包括MLI特徵，此MLI特徵包括各種元件級觸點660A-660L、通孔670A-670H、導線680A-680G、通孔690A-690D及導線695A-695C。元件級觸點660A-660L、通孔670A-670H、導線680A-680G分別類似於上文參照第1A圖至第1F圖描述之元件級觸點60A-60J、通孔70A-70I及導線 80A-80G。在一些實施例中，通孔690A-690D類似於上文參照第1A圖至第1F圖描述之通孔70A-70I，不同之處在於通孔690A-690D將MLI特徵(此處，導線680A-680G)之金屬一(M1)層電連接至MLI特徵(此處，導線695A-695C)之金屬二(M2)層。在一些實施例中，導線695A-695C類似於上文參照第1A圖至第1F圖描述之導線80A-80G，不同之處在於導線695A-695C在MLI特徵中形成與導線680A-680G不同的金屬層。在所描繪實施例中，導線695A-695C在實質上垂直於導線680A-680G的方向上延伸。取決於單埠SRAM單元600之設計需要，本揭示案涵蓋元件級觸點660A-660L、通孔670A-670H、導線680A-680G、通孔690A-690D及/或導線695A-695C之不同配置。
藉由元件級觸點660A電連接下拉電晶體PD-1之汲極區域(由鰭片620A形成(可包括n型磊晶源極/汲極特徵))及上拉電晶體PU-1之汲極區域(由鰭片620B形成(可包括p型磊晶源極/汲極特徵))，以使得下拉電晶體PD-1與上拉電晶體PU-1之共用汲極形成儲存節點SN，藉由元件級觸點660A將儲存節點SN進一步電連接至通閘電晶體PG-1之汲極區域(由鰭片620A形成(可包括n型磊晶源極/汲極特徵))。藉由元件級觸點660B電連接下拉電晶體PD-2之汲極區域(由鰭片620D形成(可包括n型磊晶源極/汲極特徵))及上拉電晶體PU-2之汲極區域(由鰭片620C形成(可包括p型磊晶源極/汲極特徵))，以使得下 拉電晶體PD-1與上拉電晶體PU-1之共用汲極形成儲存節點SNB，藉由元件級觸點660B將儲存節點SNB進一步電連接至通閘電晶體PG-2之汲極區域(由鰭片620D形成(可包括n型磊晶源極/汲極特徵))。元件級觸點660C將上拉電晶體PU-1之閘極(由閘極結構630B形成)及下拉電晶體PD-1之閘極(亦由閘極結構630B形成)電連接至儲存節點SNB。元件級觸點660D將上拉電晶體PU-2之閘極(由閘極結構630C形成)及下拉電晶體PD-2之閘極(亦由閘極結構630C形成)電連接至儲存節點SN。藉由元件級觸點660E、通孔670A及導線680A在電壓節點VDDN1處將上拉電晶體PU-1之源極區域(由鰭片620B形成(可包括p型磊晶源極/汲極特徵))電連接至電源電壓VDD；且藉由元件級觸點660F、通孔670B及導線680A在電壓節點VDDN2處將上拉電晶體PU-2之源極區域(由鰭片620C形成(可包括p型磊晶源極/汲極特徵))電連接至電源電壓VDD。藉由元件級觸點660G、通孔670C、導線680B、通孔690A及導線695A在電壓節點VSSN1處將下拉電晶體PD-1之源極區域(由鰭片620A形成(可包括n型磊晶源極/汲極特徵))電連接至電源電壓VSS；且藉由元件級觸點660H、通孔670D、導線680C、通孔690B及導線695B在電壓節點VSSN2處將下拉電晶體PD-2之源極區域(由鰭片620D形成(可包括n型磊晶源極/汲極特徵))電連接至電源電壓VSS。藉由元件級觸點660I、通孔670E、導線680D、通孔690C及導線695C在字線節點WLN1處將通閘電晶體PG-1 之閘極(由閘極結構630A形成)電連接至字線WL；且藉由元件級觸點660J、通孔670F、導線680E、通孔690D及導線695C在字線節點WLN2處將通閘電晶體PG-2之閘極(由閘極結構630C形成)電連接至字線WL。藉由元件級觸點660K、通孔670G及導線680F將通閘電晶體PG-1之源極區域(由鰭片620A形成(可包括n型磊晶源極/汲極特徵))電連接至位元線(通常係指位元線節點BLN)；且藉由元件級觸點660L、通孔670H及導線680G將通閘電晶體PG-2之源極區域(由鰭片620D形成(可包括n型磊晶源極/汲極特徵))電連接至互補位元線(通常係指位元線節點BLNB)。
第8圖為根據本揭示案之各態樣的用於製造IC元件的方法700之流程圖，此IC元件具有最佳化效能之鰭片配置。在方塊710處，方法700包括形成圖案化層，此圖案化層包括界定實質上相同的鰭片寬度的阱帶鰭片圖案及FinFET鰭片圖案。沿鰭片寬度方向由阱帶鰭片圖案界定的鰭片密度小於沿鰭片寬度方向由FinFET鰭片圖案界定的鰭片密度。在方塊712處，方法700包括使用圖案化層作為遮罩來蝕刻鰭片層。在一些實施例中，鰭片層為基板。在一些實施例中，鰭片層為安置在基板上方的異質結構。蝕刻形成與阱帶鰭片圖案對應的至少一個阱帶鰭片及與FinFET鰭片圖案對應的至少一個FinFET鰭片。至少一個阱帶鰭片之第一寬度大於至少一個FinFET鰭片之第二寬度。在一些實施例中，第一寬度與第二寬度之比率為大於約1.1且小於約 1.5。在方塊714處，方法700可繼續以完成IC元件之製造。舉例而言，可在如本文所描述之至少一個阱帶鰭片及至少一個FinFET鰭片之通道區域上方形成閘極結構，且可在如本文所描述之至少一個阱帶鰭片及至少一個FinFET鰭片之源極/汲極區域上方形成磊晶源極/汲極特徵。亦可對閘極結構及/或磊晶源極/汲極特徵形成各種觸點。在一些實施例中，各種觸點為IC元件之多層互連結構的一部分。可在方法700之前、期間及之後提供額外步驟，且可針對方法700之額外實施例移動、替換或消除所描述之一些步驟。
本揭示案提供許多不同的實施例。本文揭示了鰭基阱帶用以改善記憶體陣列之效能，諸如靜態隨機存取記憶體陣列。揭示了鰭基阱帶用以改善記憶體陣列之效能，諸如靜態隨機存取記憶體陣列。示例性積體電路(IC)元件包括安置在第一類型摻雜劑之摻雜區域上方的FinFET。FinFET包括具有第一寬度且摻雜有第一類型摻雜劑的第一鰭片及第二類型摻雜劑之第一源極/汲極特徵。IC元件進一步包括安置在第一類型摻雜劑之摻雜區域上方的鰭基阱帶。鰭基阱帶將摻雜區域連接至電壓。鰭基阱帶包括具有第二寬度且摻雜有第一類型摻雜劑的第二鰭片及第一類型摻雜劑之第二源極/汲極特徵。第二寬度大於第一寬度。在一些實施例中，第二寬度與第一寬度之比率為大於約1.1且小於約1.5。在一些實施例中，FinFET為第一FinFET，鰭基阱帶為第一鰭基阱帶，摻雜區域為第一摻雜區域，且電壓為第一電壓。在此類實施例中，積體電路元件進一步包括安置 在第二類型摻雜劑之第二摻雜區域上方的第二FinFET及第二鰭基阱帶。第二鰭基阱帶將第二摻雜區域連接至第二電壓。第二FinFET包括具有第三寬度且摻雜有第二類型摻雜劑的第三鰭片及第一類型摻雜劑之第三源極/汲極特徵。第二鰭基阱帶包括具有第四寬度且摻雜有第二類型摻雜劑的第四鰭片及第二類型摻雜劑之第四源極/汲極特徵。第四寬度大於第三寬度。在一些實施例中，第四寬度與第三寬度之比率為大於約1.1且小於約1.5。
在一些實施例中，FinFET包括橫跨第一鰭片的閘極結構，以使得在第一源極/汲極特徵之間安置第一閘極結構。在一些實施例中，鰭基阱帶包括橫跨第二鰭片的第二閘極結構，以使得在第二源極/汲極特徵之間安置第二閘極結構。在一些實施例中，第一閘極結構為主動閘極結構且第二閘極結構為虛設閘極結構。在一些實施例中，積體電路元件進一步包括多層互連(MLI)結構。MLI結構包括安置在第一源極/汲極特徵之至少一者上的第一元件級觸點、安置在第二源極/汲極特徵之至少一者上的第二元件級觸點、安置在第一元件級觸點上的第一通孔、安置在第二元件級觸點上的第二通孔及第一金屬線。第一通孔將第一源極/汲極特徵之至少一者電連接至第一金屬線，且第二通孔將第二源極/汲極特徵之至少一者電連接至第一金屬線。
在一些實施例中，第一鰭片具有第一類型摻雜劑之第一摻雜劑濃度，且第二鰭片具有第一類型摻雜劑之第二摻雜劑濃度。第二摻雜劑濃度大於第一摻雜劑濃度。在一 些實施例中，第二摻雜劑濃度比第一摻雜劑濃度大至少三倍。在一些實施例中，摻雜區域具有第一類型摻雜劑之第三摻雜劑濃度。第三摻雜劑濃度大於第一摻雜劑濃度且小於第二摻雜劑濃度。在一些實施例中，第三鰭片具有第二類型摻雜劑之第四摻雜劑濃度，且第四鰭片具有第二類型摻雜劑之第五摻雜劑濃度。第五摻雜劑濃度大於第四摻雜劑濃度。在一些實施例中，第五摻雜劑濃度比第四摻雜劑濃度大至少三倍。在一些實施例中，第二摻雜區域具有第二類型摻雜劑之第六摻雜劑濃度。第六摻雜劑濃度大於第四摻雜劑濃度且小於第五摻雜劑濃度。在一些實施例中，第一類型摻雜劑為p型摻雜劑且第二類型摻雜劑為n型摻雜劑。在一些實施例中，第一類型摻雜劑為n型摻雜劑且第二類型摻雜劑為p型摻雜劑。在一些實施例中，摻雜區域具有第一類型摻雜劑之第三摻雜劑濃度。
示例性記憶體陣列包括第一列阱帶單元及第二列阱帶單元。記憶體陣列進一步包括以行與列佈置的複數個記憶體單元，其中在第一列阱帶單元與第二列阱帶單元之間安置複數個記憶體單元。在第一阱帶單元與第二阱帶單元之間安置記憶體單元中的每一行。記憶體單元中的每一者包括安置在第一類型摻雜劑之摻雜區域上方的FinFET，其中FinFET包括具有第一寬度且摻雜有第一類型摻雜劑的第一鰭片及第二類型摻雜劑之第一源極/汲極特徵。第一阱帶單元及第二阱帶單元各個包括安置在第一類型摻雜劑之摻雜區域上方的鰭基阱帶，其中鰭基阱帶包括具有第二寬度且摻 雜有第一類型摻雜劑的第二鰭片及第一類型摻雜劑之第二源極/汲極特徵。第二寬度大於第一寬度。鰭基阱帶將第一類型摻雜劑之摻雜區域連接至電壓。在一些實施例中，第二寬度與第一寬度之比率為大於約1。在一些實施例中，第一鰭片具有第一類型摻雜劑之第一摻雜劑濃度，且第二鰭片具有第一類型摻雜劑之第二摻雜劑濃度，其中第二摻雜劑濃度比第一摻雜劑濃度大至少三倍。在一些實施例中，沿鰭片寬度方向與第一鰭片相鄰安置摻雜有第二類型摻雜劑的至少一個鰭片，且沿鰭片寬度方向與第二鰭片相鄰不安置摻雜有第二類型摻雜劑的鰭片。在一些實施例中，複數個記憶體單元包括第一記憶體單元陣列及第二記憶體單元陣列，記憶體陣列進一步包含安置在第一記憶體單元陣列與第二記憶體單元陣列之間的第三列阱帶單元。
在一些實施例中，FinFET為第一FinFET，摻雜區域為第一摻雜區域，且鰭基阱帶為第一鰭基阱帶。在此類實施例中，記憶體單元中的每一者可進一步包括安置在第二類型摻雜劑之第二摻雜區域上方的第二FinFET，其中第二FinFET包括具有第三寬度且摻雜有第二類型摻雜劑的第三鰭片及第一類型摻雜劑之第三源極/汲極特徵。在此類實施例中，第一阱帶單元及第二阱帶單元可各個進一步包括安置在第二摻雜區域上方的第二鰭基阱帶，其中第二鰭基阱帶包括具有第四寬度且摻雜有第二類型摻雜劑的第四鰭片及第二類型摻雜劑之第四源極/汲極特徵。第四寬度大於第三寬度。第二鰭基阱帶將第二摻雜區域連接至第二電壓。在一 些實施例中，第二寬度與第一寬度之比率為約1.1至約1.5，且第三寬度與第四寬度之比率為約1.1至約1.5。在一些實施例中，沿鰭片寬度方向與第一FinFET相鄰安置第二FinFET，且沿鰭片寬度方向與第二鰭基阱帶相鄰不安置第一鰭基阱帶。在一些實施例中，第一鰭片具有第一類型摻雜劑之第一摻雜劑濃度，第二鰭片具有第一類型摻雜劑之第二摻雜劑濃度，第三鰭片具有第二類型摻雜劑之第三摻雜劑濃度，且第四鰭片具有第二類型摻雜劑之第四摻雜劑濃度。第二摻雜劑濃度比第一摻雜劑濃度大至少三倍，且第四摻雜劑濃度比第三摻雜劑濃度大至少三倍。在一些實施例中，第一FinFET為下拉電晶體，且第二FinFET為上拉電晶體。
另一示例性方法包括在鰭片層上方形成圖案化層。圖案化層包括界定實質上相同的鰭片寬度的阱帶鰭片圖案及FinFET鰭片圖案。沿鰭片寬度方向由阱帶鰭片圖案界定的鰭片密度小於沿鰭片寬度方向由FinFET鰭片圖案界定的鰭片密度。方法進一步包括使用圖案化層作為遮罩來蝕刻鰭片層以形成與阱帶鰭片圖案對應的至少一個阱帶鰭片及與FinFET鰭片圖案對應的至少一個FinFET鰭片。至少一個阱帶鰭片之寬度大於至少一個FinFET鰭片之寬度。
前文概述了數個實施例之特徵，使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解，可易於使用本揭示案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例之相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫 離本揭示案之精神及範疇，並且可在不脫離本揭示案之精神及範疇的情況下在本文中實施各種變化、取代及修改。

Claims (20)

  1. 一種積體電路元件，包含：一FinFET，安置在一第一類型摻雜劑之一摻雜區域上方，其中該FinFET包括具有一第一寬度且摻雜有該第一類型摻雜劑的一第一鰭片及一第二類型摻雜劑之第一源極/汲極特徵；以及一鰭基阱帶，安置在該第一類型摻雜劑之該摻雜區域上方，其中該鰭基阱帶包括具有一第二寬度且摻雜有該第一類型摻雜劑的一第二鰭片及該第一類型摻雜劑之第二源極/汲極特徵，其中該第二寬度大於該第一寬度，且其中該鰭基阱帶將該摻雜區域連接至一電壓。
  2. 如請求項1所述之積體電路元件，其中該第二寬度與該第一寬度之一比率為大於約1.1。
  3. 如請求項2所述之積體電路元件，其中該第二寬度與該第一寬度之該比率小於約1.5。
  4. 如請求項1所述之積體電路元件，其中該FinFET之一鰭片密度大於該鰭基阱帶之一鰭片密度。
  5. 如請求項1所述之積體電路元件，其中沿一鰭片寬度方向與該第一鰭片相鄰安置摻雜有第二類型摻雜劑的一第三鰭片，且沿該鰭片寬度方向與該第二鰭片相鄰不安置摻雜有該第二類型摻雜劑的鰭片。
  6. 如請求項1所述之積體電路元件，其中：該FinFET包括橫跨該第一鰭片的一第一閘極結構，以使得在該等第一源極/汲極特徵之間安置該第一閘極結構；以及 該鰭基阱帶包括橫跨該第二鰭片的一第二閘極結構，以使得在該等第二源極/汲極特徵之間安置該第二閘極結構。
  7. 如請求項6所述之積體電路元件，其中該第一閘極結構為一主動閘極結構且該第二閘極結構為一虛設閘極結構。
  8. 如請求項1所述之積體電路元件，進一步包含一多層互連結構，該多層互連結構包括：一第一元件級觸點，安置在該等第一源極/汲極特徵之至少一者上；一第二元件級觸點，安置在該等第二源極/汲極特徵之至少一者上；一第一通孔，安置在該第一元件級觸點上；一第二通孔，安置在該第二元件級觸點上；以及一第一金屬線，其中該第一通孔將該等第一源極/汲極特徵之該至少一者電連接至該第一金屬線，且該第二通孔將該等第二源極/汲極特徵之該至少一者電連接至該第一金屬線。
  9. 如請求項1所述之積體電路元件，其中該FinFET為一第一FinFET，該鰭基阱帶為一第一鰭基阱帶，該摻雜區域為一第一摻雜區域，且該電壓為一第一電壓，該積體電路元件進一步包含：一第二FinFET，安置在該第二類型摻雜劑之一第二摻雜區域上方，其中該第二FinFET包括具有一第三寬度 且摻雜有該第二類型摻雜劑的一第三鰭片及該第一類型摻雜劑之第三源極/汲極特徵；以及一第二鰭基阱帶，安置在該第二摻雜區域上方，其中該第二鰭基阱帶包括具有一第四寬度且摻雜有該第二類型摻雜劑的一第四鰭片及該第二類型摻雜劑之第四源極/汲極特徵，其中該第四寬度大於該第三寬度，且另外其中該第二鰭基阱帶將該第二摻雜區域連接至一第二電壓。
  10. 一種記憶體陣列，包含：一第一列阱帶單元及一第二列阱帶單元；以行與列佈置的複數個記憶體單元，其中在該第一列阱帶單元與該第二列阱帶單元之間安置該複數個記憶體單元，以使得在一第一阱帶單元與一第二阱帶單元之間安置記憶體單元的每一行；其中該等記憶體單元中的每一者包括安置在一第一類型摻雜劑之一摻雜區域上方的一FinFET，其中該FinFET包括具有一第一寬度且摻雜有該第一類型摻雜劑的一第一鰭片及一第二類型摻雜劑之第一源極/汲極特徵；及其中該第一阱帶單元及該第二阱帶單元各個包括安置在該第一類型摻雜劑之該摻雜區域上方的一鰭基阱帶，其中該鰭基阱帶包括具有一第二寬度且摻雜有該第一類型摻雜劑的一第二鰭片及該第一類型摻雜劑之第二源極/汲極特徵，其中該第二寬度大於該第一寬度，且其中該鰭基阱帶將該第一類型摻雜劑之該摻雜區域連接至一電壓。
  11. 如請求項10所述之記憶體陣列，其中該第二寬度與該第一寬度之一比率為大於約1.1。
  12. 如請求項10所述之記憶體陣列，其中該第一鰭片具有該第一類型摻雜劑之一第一摻雜劑濃度，且該第二鰭片具有該第一類型摻雜劑之一第二摻雜劑濃度，其中該第二摻雜劑濃度比該第一摻雜劑濃度大至少三倍。
  13. 如請求項10所述之記憶體陣列，其中沿一鰭片寬度方向與該第一鰭片相鄰安置摻雜有該第二類型摻雜劑的至少一個鰭片，且沿該鰭片寬度方向與該第二鰭片相鄰不安置摻雜有該第二類型摻雜劑的鰭片。
  14. 如請求項10所述之記憶體陣列，其中該FinFET為一第一FinFET，該摻雜區域為一第一摻雜區域，且該鰭基阱帶為一第一鰭基阱帶，且另外其中：該等記憶體單元中的每一者包括安置在該第二類型摻雜劑之一第二摻雜區域上方的一第二FinFET，其中該第二FinFET包括具有一第三寬度且摻雜有該第二類型摻雜劑的一第三鰭片及該第一類型摻雜劑之第三源極/汲極特徵；以及該第一阱帶單元及該第二阱帶單元各個包括安置在該第二摻雜區域上方的一第二鰭基阱帶，其中該第二鰭基阱帶包括具有一第四寬度且摻雜有該第二類型摻雜劑的一第四鰭片及該第二類型摻雜劑之第四源極/汲極特徵，其中該第四寬度大於該第三寬度，且其中該第二鰭基阱帶將該第二摻雜區域連接至一第二電壓。
  15. 如請求項14所述之記憶體陣列，其中該第二寬度與該第一寬度之一比率為約1.1至約1.5，且該第三寬度與該第四寬度之一比率為約1.1至約1.5。
  16. 如請求項14所述之記憶體陣列，其中沿一鰭片寬度方向與該第一FinFET相鄰安置該第二FinFET，且沿該鰭片寬度方向與該第二鰭基阱帶相鄰不安置該第一鰭基阱帶。
  17. 如請求項14所述之記憶體陣列，其中：該第一鰭片具有該第一類型摻雜劑之一第一摻雜劑濃度，該第二鰭片具有該第一類型摻雜劑之一第二摻雜劑濃度，該第三鰭片具有該第二類型摻雜劑之一第三摻雜劑濃度，及該第四鰭片具有該第二類型摻雜劑之一第四摻雜劑濃度；以及該第二摻雜劑濃度比該第一摻雜劑濃度大至少三倍，且該第四摻雜劑濃度比該第三摻雜劑濃度大至少三倍。
  18. 如請求項14所述之記憶體陣列，其中該第一FinFET為一下拉電晶體，且該第二FinFET為一上拉電晶體。
  19. 如請求項10所述之記憶體陣列，其中該複數個記憶體單元包括一第一記憶體單元陣列及一第二記憶體單元陣列，該記憶體陣列進一步包含安置在該第一記憶體單元陣列與該第二記憶體單元陣列之間的一第三列阱帶單元。
  20. 一種方法，包含以下步驟：在一鰭片層上方形成一圖案化層，其中該圖案化層包括界定實質上相同的鰭片寬度的一阱帶鰭片圖案及一FinFET鰭片圖案，且另外其中沿一鰭片寬度方向由該阱 帶鰭片圖案界定的一鰭片密度小於沿該鰭片寬度方向由該FinFET鰭片圖案界定的一鰭片密度；以及使用該圖案化層作為一遮罩來蝕刻該鰭片層以形成與該阱帶鰭片圖案對應的至少一個阱帶鰭片及與該FinFET鰭片圖案對應的至少一個FinFET鰭片，其中該至少一個阱帶鰭片之一寬度大於該至少一個FinFET鰭片之一寬度。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113410A (zh) * 2020-04-24 2021-07-13 台湾积体电路制造股份有限公司 半导体器件以及集成电路布局
TWI811728B (zh) * 2021-01-13 2023-08-11 台灣積體電路製造股份有限公司 半導體裝置中閘極結構的輪廓控制
TWI814351B (zh) * 2021-05-13 2023-09-01 台灣積體電路製造股份有限公司 基於混合單元的元件、佈局和方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979881B (zh) 2017-12-28 2023-07-18 中芯国际集成电路制造(北京)有限公司 静态随机存取存储器的结构及其形成方法
US11404423B2 (en) * 2018-04-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Fin-based strap cell structure for improving memory performance
US10868185B2 (en) * 2018-11-27 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10964784B2 (en) * 2019-04-18 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and manufacturing method thereof
EP3731281A1 (en) * 2019-04-24 2020-10-28 Nxp B.V. Lateral semiconductor device having raised source and drain, and method of manufacture thererof
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
CN110739220A (zh) * 2019-11-28 2020-01-31 上海华力集成电路制造有限公司 N型半导体器件及其制造方法
DE102020121306B4 (de) * 2019-12-27 2024-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Rundum-gate-feldeffekttransistoren in integrierten schaltungen
CN113113405A (zh) * 2020-02-27 2021-07-13 台湾积体电路制造股份有限公司 半导体装置
US11527527B2 (en) * 2020-05-21 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Tap cell, integrated circuit structure and forming method thereof
US11515308B2 (en) * 2020-06-12 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with hybrid cell design
US11538815B2 (en) * 2020-07-22 2022-12-27 Globalfoundries U.S. Inc. Non-volatile memory cell arrays with a sectioned active region and methods of manufacturing thereof
US11437373B2 (en) * 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure
KR20220124767A (ko) * 2021-02-05 2022-09-14 창신 메모리 테크놀로지즈 아이엔씨 표준 셀 레이아웃 템플릿 및 반도체 구조물
US11659703B2 (en) * 2021-02-26 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with embedded high-density and high-current SRAM macros
US11482518B2 (en) 2021-03-26 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures having wells with protruding sections for pickup cells
CN115224028A (zh) * 2021-06-09 2022-10-21 台湾积体电路制造股份有限公司 共用阱结构、布局和方法
US11855093B2 (en) * 2021-07-09 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof
US20230207457A1 (en) * 2021-12-28 2023-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal tracks in semiconductor devices
TWI809829B (zh) * 2022-02-07 2023-07-21 南亞科技股份有限公司 具有輪廓修飾子之半導體元件結構的製備方法
US11854832B2 (en) 2022-02-07 2023-12-26 Nanya Technology Corporation Semiconductor device structure having a profile modifier
US11894259B2 (en) 2022-02-07 2024-02-06 Nanya Technology Corporation Method for manufacturing the same having a profile modifier

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768144B2 (en) 2001-12-31 2004-07-27 Texas Instruments Incorporated Method and apparatus for reducing leakage current in an SRAM array
US7023056B2 (en) * 2003-11-26 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell structure
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7586147B2 (en) 2006-04-17 2009-09-08 Taiwan Semiconductor Manufacturing Co. Ltd. Butted source contact and well strap
TW200924069A (en) * 2007-11-26 2009-06-01 Nanya Technology Corp Method of forming FINFET device
US8653608B2 (en) * 2009-10-27 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with reduced current crowding
CN102074582B (zh) 2009-11-20 2013-06-12 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
US8212295B2 (en) * 2010-06-30 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. ROM cell circuit for FinFET devices
US8582352B2 (en) * 2011-12-06 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for FinFET SRAM cells
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8664729B2 (en) * 2011-12-14 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for reduced gate resistance finFET
CN107742640A (zh) 2011-12-22 2018-02-27 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US8816436B2 (en) * 2012-05-16 2014-08-26 International Business Machines Corporation Method and structure for forming fin resistors
US8610241B1 (en) 2012-06-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
US9583398B2 (en) * 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
US8993402B2 (en) 2012-08-16 2015-03-31 International Business Machines Corporation Method of manufacturing a body-contacted SOI FINFET
JP2014063929A (ja) 2012-09-21 2014-04-10 Toshiba Corp 半導体装置およびその製造方法
US9012287B2 (en) 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US9123743B2 (en) * 2013-03-08 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9254998B2 (en) * 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device with a capping substrate
US9209195B2 (en) 2013-05-01 2015-12-08 Texas Instruments Incorporated SRAM well-tie with an uninterrupted grated first poly and first contact patterns in a bit cell array
US9183933B2 (en) 2014-01-10 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
US9257439B2 (en) * 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
US9721955B2 (en) * 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
KR102269055B1 (ko) * 2014-07-16 2021-06-28 삼성전자주식회사 반도체 소자의 제조 방법
US9202919B1 (en) * 2014-07-31 2015-12-01 Stmicroelectronics, Inc. FinFETs and techniques for controlling source and drain junction profiles in finFETs
US9691471B2 (en) 2014-09-15 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US9449835B2 (en) 2014-12-05 2016-09-20 Globalfoundries Inc. Methods of forming features having differing pitch spacing and critical dimensions
US9646973B2 (en) 2015-03-27 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM cell structure with vertical devices
KR102341458B1 (ko) * 2015-04-15 2021-12-20 삼성전자주식회사 반도체 장치 제조 방법
WO2016207930A1 (ja) 2015-06-24 2016-12-29 ルネサスエレクトロニクス株式会社 半導体装置
US9484264B1 (en) * 2015-07-29 2016-11-01 International Business Machines Corporation Field effect transistor contacts
KR102358571B1 (ko) * 2015-07-29 2022-02-07 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
US9607685B2 (en) * 2015-07-30 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with strap cells
KR102432464B1 (ko) * 2015-11-18 2022-08-16 삼성전자주식회사 ＦｉｎＦＥＴ과 상기 ＦｉｎＦＥＴ의 핀 생성 방법
US9627478B1 (en) 2015-12-10 2017-04-18 International Business Machines Corporation Integrated vertical nanowire memory
US9716146B2 (en) 2015-12-15 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
US10050043B2 (en) * 2016-01-29 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory (SRAM) using FinFETs with varying widths of fin structures
US9721645B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM arrays and methods of manufacturing same
US10573749B2 (en) * 2016-02-25 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US10008500B2 (en) * 2016-06-06 2018-06-26 Globalfoundries Inc. Semiconductor devices
CN107706112B (zh) * 2016-08-09 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9997413B1 (en) * 2017-03-22 2018-06-12 International Business Machines Corporation Stacked vertical devices
US10079229B1 (en) * 2017-04-24 2018-09-18 International Business Machines Corporation Resistor fins
US10490558B2 (en) * 2017-05-31 2019-11-26 Qualcomm Incorporated Reducing or avoiding mechanical stress in static random access memory (SRAM) strap cells
US10157987B1 (en) * 2017-08-14 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based strap cell structure
US11094594B2 (en) * 2017-09-12 2021-08-17 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
US11404423B2 (en) * 2018-04-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Fin-based strap cell structure for improving memory performance

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113410A (zh) * 2020-04-24 2021-07-13 台湾积体电路制造股份有限公司 半导体器件以及集成电路布局
TWI786594B (zh) * 2020-04-24 2022-12-11 台灣積體電路製造股份有限公司 半導體裝置及積體電路佈局
TWI811728B (zh) * 2021-01-13 2023-08-11 台灣積體電路製造股份有限公司 半導體裝置中閘極結構的輪廓控制
US11948939B2 (en) 2021-01-13 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd Profile control of gate structures in semiconductor devices
TWI814351B (zh) * 2021-05-13 2023-09-01 台灣積體電路製造股份有限公司 基於混合單元的元件、佈局和方法

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