CN110739220A - N型半导体器件及其制造方法 - Google Patents

N型半导体器件及其制造方法 Download PDF

Info

Publication number
CN110739220A
CN110739220A CN201911192536.7A CN201911192536A CN110739220A CN 110739220 A CN110739220 A CN 110739220A CN 201911192536 A CN201911192536 A CN 201911192536A CN 110739220 A CN110739220 A CN 110739220A
Authority
CN
China
Prior art keywords
semiconductor device
type semiconductor
work function
type
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911192536.7A
Other languages
English (en)
Inventor
翁文寅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN201911192536.7A priority Critical patent/CN110739220A/zh
Publication of CN110739220A publication Critical patent/CN110739220A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种N型半导体器件，包括：形成于硅衬底表面上的栅极结构；栅极结构形成于凹槽中，包括依次叠加的栅介质层、N型功函数层和金属栅；沟道区形成于硅衬底表面中；N型半导体器件的工艺节点为7nm以下，凹槽的宽度为20nm以下；N型功函数层的厚度减薄到满足金属栅对所述凹槽进行完全填充的要求；N型功函数层的材料采用TaAl，利用TaAl的功函数接近所述底的导带底的特性来减少N型半导体器件的阈值电压，使功函数层的厚度和器件阈值电压同时满足7nm以下的工艺节点的器件要求。本发明还公开了一种N型半导体器件的制造方法。本发明能使N型功函数层的材料同时满足厚度缩小以及阈值电压减少的要求，能很好应用于7nm以下工艺节点的制程中。

Description

N型半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种N型半导体器件。本发明还涉及N型半导体器件的制造方法。
背景技术
如图1所示，是现有N型半导体器件的结构示意图；为了表示器件等比例缩小对器件结构所产生的变化，图1中同时显示了两个器件，虚线AA左侧的N型半导体器件101a的栅极结构106a的长度Lg101大于虚线AA右侧的N型半导体器件101b的栅极结构106b的长度Lg102。
N型半导体器件101b为在N型半导体器件101a的基础上做等比例缩小形成，二者的工艺结构类似，分别包括：
形成于硅衬底102表面上的栅极结构，分别如标记106a和106b所示。
所述栅极结构形成于凹槽中，所述栅极结构包括依次叠加的栅介质层107、N型功函数层109和金属栅(未显示)；所述栅介质层107形成于所述凹槽的侧面和底部表面，所述N型功函数层109形成于所述栅介质层107的表面，所述金属栅需要将所述凹槽完全填充。
P型掺杂的沟道区形成于所述硅衬底102表面中，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。所述沟道区通常由P型阱103组成，由N+区组成的源区104和漏区105形成在所述栅极结构两侧的所述P型阱103中。
现有技术中，N型功函数层109通常采用TiAl，通过调节N型功函数层109的厚度来调节器件的阈值电压。
随着半导体技术的发展，工艺节点不断缩小，在半导体器件中通常会采用鳍体(Fin)结构并形成鳍式晶体管(FinFET)。所述栅极结构覆盖在部分长度的所述鳍体的顶部表面和侧面。
器件的栅极结构通常采用HKMG，HK表示栅介质层采用了高介电常数层，MG表示金属栅。在器件的形成工艺中，通常会先采用由伪栅介质层和伪多晶硅栅的伪栅极结构，利用伪栅极结构的自对准作用形成器件的源漏区，源漏区的形成区域通常还会形成嵌入式外延层。栅极结构形成之前需要先去除伪栅极结构。而伪栅极结构去除之后会形成凹槽，故栅极结构需要填充在凹槽中。随着工艺节点的缩小，栅极结构所填充的凹槽的宽度会不断缩小，这样就对栅极结构的尺寸造成到了限制。
如图1中，栅极结构106a中在形成所述N型功函数层109后，会留下较大的空隙110a，这时会满足金属栅的填充要求。但是随着工艺节点的缩小，Lg102变小后，所述N型功函数层109填充后，会使空隙110b较小，使得无法满足金属栅的填充要求；甚至，为了满足更小的器件阈值电压的要求，所述N型功函数层109的厚度会增加到无法留下空隙110b，这样就无法实现金属栅的填充。
发明内容
本发明所要解决的技术问题是提供一种N型半导体器件，能使N型功函数层的材料同时满足厚度缩小以及阈值电压减少的要求，能很好应用于7nm以下工艺节点的制程中。为此，本发明还提供一种N型半导体器件的制造方法。
为解决上述技术问题，本发明提供的N型半导体器件包括：
形成于硅衬底表面上的栅极结构。
所述栅极结构形成于凹槽中，所述栅极结构包括依次叠加的栅介质层、N型功函数层和金属栅；所述栅介质层形成于所述凹槽的侧面和底部表面，所述N型功函数层形成于所述栅介质层的表面，所述金属栅将所述凹槽完全填充。
P型掺杂的沟道区形成于所述硅衬底表面中，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。
N型半导体器件的工艺节点为7nm以下，所述凹槽的宽度为20nm以下；所述N型功函数层的厚度减薄到满足所述金属栅对所述凹槽进行完全填充的要求。
所述N型功函数层的材料采用TaAl，利用TaAl的功函数接近所述硅衬底的导带底的特性来减少所述N型半导体器件的阈值电压，使所述功函数层的厚度和所述N型半导体器件的阈值电压同时满足7nm以下的工艺节点的器件要求。
进一步的改进是，所述N型半导体器件为鳍式晶体管。
所述鳍式晶体管包括鳍体，所述鳍体呈纳米条或纳米片结构，且所述鳍体由所述硅衬底刻蚀而成。
所述栅极结构覆盖在部分长度的所述鳍体的顶部表面和侧面。
进一步的改进是，所述凹槽由对伪栅极结构去除后形成。
进一步的改进是，所述伪栅极结构包括依次叠加的伪栅介质层和伪多晶硅栅。
进一步的改进是，在所述N型功函数层和所述栅介质层之间还形成有底部阻障层，在所述N型功函数层和所述金属栅之间还形成有顶部阻障层。
进一步的改进是，所述底部阻障层的材料包括TaN。
进一步的改进是，所述栅介质层包括高介电常数层。
进一步的改进是，所述沟道区由P型阱组成，由N+区组成的源区和漏区形成在所述栅极结构两侧的所述P型阱中。
为解决上述技术问题，本发明提供的N型半导体器件的制造方法包括：在硅衬底上完成伪栅极结构去除前的工艺，包括形成P型掺杂的沟道区的工艺；之后，采用如下步骤在硅衬底表面形成栅极结构：
步骤一、去除所述伪栅极结构形成凹槽，N型半导体器件的工艺节点为7nm以下，所述凹槽的宽度为20nm以下。
步骤二、在所述凹槽的侧面和底部表面形成栅介质层。
步骤三、在所述栅介质层的表面形成N型功函数层，所述N型功函数层形成后在所述凹槽中留有供金属栅填充的空隙。
所述N型功函数层的厚度减薄到满足后续所述金属栅对所述凹槽进行完全填充的要求。
所述N型功函数层的材料采用TaAl，利用TaAl的功函数接近所述硅衬底的导带底的特性来减少所述N型半导体器件的阈值电压，使所述功函数层的厚度和所述N型半导体器件的阈值电压同时满足7nm以下的工艺节点的器件要求。
步骤四、形成所述金属栅将所述凹槽完全填充，形成包括了所述栅介质层、所述N型功函数层和所述金属栅的叠加结构的栅极结构，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。
进一步的改进是，所述N型半导体器件为鳍式晶体管。
所述伪栅极结构去除前的工艺还包括：
采用光刻定义加刻蚀工艺在所述硅衬底上形成由所述硅衬底刻蚀后形成的鳍体，所述鳍体呈纳米条或纳米片结构。
形成所述伪栅极结构，所述伪栅极结构覆盖在部分长度的所述鳍体的顶部表面和侧面。
进一步的改进是，所述伪栅极结构包括依次叠加的伪栅介质层和伪多晶硅栅。
进一步的改进是，在形成所述栅介质层之后以及形成所述N型功函数层之前还包括形成底部阻障层的步骤。
在形成所述N型功函数层之后以及形成所述金属栅之前还包括形成顶部阻障层的步骤。
进一步的改进是，所述底部阻障层的材料包括TaN。
进一步的改进是，所述栅介质层包括高介电常数层。
进一步的改进是，所述沟道区采用P型阱工艺形成；所述伪栅极结构去除前的工艺还包括：
以所述伪栅极结构为自对准条件进行源漏注入在所述栅极结构两侧的所述P型阱中形成由N+区组成的源区和漏区。
本发明针对工艺节点缩小到7nm以下时，栅极结构所需要填充的凹槽的宽度会缩小到20nm以下的特点，采用选定功函数和硅衬底的导带底相接近的TaAl作为N型功函数层的材料，来在器件尺寸缩小的条件下同时满足对器件的阈值电压缩小以及N型功函数层的厚度缩小的要求，从而能很好应用于7nm以下工艺节点的制程中，有利于器件的尺寸等比例缩小，并最终能提高器件的性能且能缩小工艺成本，提高产品竞争力。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有N型半导体器件的结构示意图；
图2是本发明实施例N型半导体器件的结构示意图；
图3是本发明实施例N型半导体器的制造方法的过程中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例N型半导体器件的结构示意图；本发明实施例N型半导体器件包括：
形成于硅衬底1表面上的栅极结构3。
所述栅极结构3形成于凹槽中，所述栅极结构3包括依次叠加的栅介质层6、N型功函数层8和金属栅9；所述栅介质层6形成于所述凹槽的侧面和底部表面，所述N型功函数层8形成于所述栅介质层6的表面，所述金属栅9将所述凹槽完全填充。
P型掺杂的沟道区形成于所述硅衬底1表面中，被所述栅极结构3覆盖的所述沟道区的表面用于形成沟道。
N型半导体器件的工艺节点为7nm以下，所述凹槽的宽度Lg1为20nm以下，宽度Lg1如图3所示；所述N型功函数层8的厚度减薄到满足所述金属栅9对所述凹槽进行完全填充的要求。如图3所示，在形成所述N型功函数层8之后，需要在所述凹槽中留下足够宽的空隙10。
所述N型功函数层8的材料采用TaAl，TaAl的功函数约为4.2ev，大小和所述硅衬底1的导带底接近。利用TaAl的功函数接近所述硅衬底1的导带底的特性来减少所述N型半导体器件的阈值电压，使所述功函数层的厚度和所述N型半导体器件的阈值电压同时满足7nm以下的工艺节点的器件要求。
本发明实施例中，所述N型半导体器件为鳍式晶体管。
所述鳍式晶体管包括鳍体，所述鳍体呈纳米条或纳米片结构，且所述鳍体由所述硅衬底1刻蚀而成。图2是沿所述鳍体的长度方向上的剖面结构图。
所述栅极结构3覆盖在部分长度的所述鳍体的顶部表面和侧面。
所述凹槽由对伪栅极结构3去除后形成。
所述伪栅极结构3包括依次叠加的伪栅介质层和伪多晶硅栅。
通常，在所述N型功函数层8和所述栅介质层6之间还形成有底部阻障层7，在所述N型功函数层8和所述金属栅9之间还形成有顶部阻障层。
所述底部阻障层7的材料包括TaN。
所述栅介质层6包括高介电常数层。叠加有所述栅介质层6和金属栅9的所述栅极结构3简称为HKMG。
所述高介电常数层的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
在所述高介电常数层和硅衬底1之间还形成有界面层。通常，所述界面层的材料包括氧化硅。
所述沟道区由P型阱2组成，由N+区组成的源区4和漏区5形成在所述栅极结构3两侧的所述P型阱2中。
本发明实施例针对工艺节点缩小到7nm以下时，栅极结构3所需要填充的凹槽的宽度会缩小到20nm以下的特点，采用选定功函数和硅衬底1的导带底相接近的TaAl作为N型功函数层8的材料，来在器件尺寸缩小的条件下同时满足对器件的阈值电压缩小以及N型功函数层8的厚度缩小的要求，从而能很好应用于7nm以下工艺节点的制程中，有利于器件的尺寸等比例缩小，并最终能提高器件的性能且能缩小工艺成本，提高产品竞争力。
本发明实施例N型半导体器件的制造方法包括：在硅衬底1上完成伪栅极结构3去除前的工艺，包括形成P型掺杂的沟道区的工艺，所述沟道区采用P型阱2工艺形成；
所述N型半导体器件为鳍式晶体管。
所述伪栅极结构3去除前的工艺还包括：
采用光刻定义加刻蚀工艺在所述硅衬底1上形成由所述硅衬底1刻蚀后形成的鳍体，所述鳍体呈纳米条或纳米片结构。
形成所述伪栅极结构3，所述伪栅极结构3覆盖在部分长度的所述鳍体的顶部表面和侧面。所述伪栅极结构3包括依次叠加的伪栅介质层和伪多晶硅栅。
所述伪栅极结构3去除前的工艺还包括：
以所述伪栅极结构3为自对准条件进行源漏注入在所述栅极结构3两侧的所述P型阱2中形成由N+区组成的源区4和漏区5。
之后，采用如下步骤在硅衬底1表面形成栅极结构3：
步骤一、去除所述伪栅极结构3形成凹槽，N型半导体器件的工艺节点为7nm以下，所述凹槽的宽度Lg1为20nm以下。
步骤二、在所述凹槽的侧面和底部表面形成栅介质层6。
所述栅介质层6包括高介电常数层。
所述高介电常数层的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
在所述高介电常数层和硅衬底1之间还形成有界面层。通常，所述界面层的材料包括氧化硅。
在形成所述栅介质层6之后以及后续形成N型功函数层8之前还包括形成底部阻障层7的步骤。所述底部阻障层7的材料包括TaN。
步骤三、在所述栅介质层6的表面形成N型功函数层8，所述N型功函数层8形成后在所述凹槽中留有供金属栅9填充的空隙10。
所述N型功函数层8的厚度减薄到满足后续所述金属栅9对所述凹槽进行完全填充的要求。
所述N型功函数层8的材料采用TaAl，利用TaAl的功函数接近所述硅衬底1的导带底的特性来减少所述N型半导体器件的阈值电压，使所述功函数层的厚度和所述N型半导体器件的阈值电压同时满足7nm以下的工艺节点的器件要求。
在形成所述N型功函数层8之后以及后续形成金属栅9之前还包括形成顶部阻障层的步骤。
步骤四、形成所述金属栅9将所述凹槽完全填充，形成包括了所述栅介质层6、所述N型功函数层8和所述金属栅9的叠加结构的栅极结构3，被所述栅极结构3覆盖的所述沟道区的表面用于形成沟道。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种N型半导体器件，其特征在于，包括：
形成于硅衬底表面上的栅极结构；
所述栅极结构形成于凹槽中，所述栅极结构包括依次叠加的栅介质层、N型功函数层和金属栅；所述栅介质层形成于所述凹槽的侧面和底部表面，所述N型功函数层形成于所述栅介质层的表面，所述金属栅将所述凹槽完全填充；
P型掺杂的沟道区形成于所述硅衬底表面中，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道；
N型半导体器件的工艺节点为7nm以下，所述凹槽的宽度为20nm以下；所述N型功函数层的厚度减薄到满足所述金属栅对所述凹槽进行完全填充的要求；
所述N型功函数层的材料采用TaAl，利用TaAl的功函数接近所述硅衬底的导带底的特性来减少所述N型半导体器件的阈值电压，使所述功函数层的厚度和所述N型半导体器件的阈值电压同时满足7nm以下的工艺节点的器件要求。
2.如权利要求1所述的N型半导体器件，其特征在于：所述N型半导体器件为鳍式晶体管；
所述鳍式晶体管包括鳍体，所述鳍体呈纳米条或纳米片结构，且所述鳍体由所述硅衬底刻蚀而成；
所述栅极结构覆盖在部分长度的所述鳍体的顶部表面和侧面。
3.如权利要求2所述的N型半导体器件，其特征在于：所述凹槽由对伪栅极结构去除后形成。
4.如权利要求3所述的N型半导体器件，其特征在于：所述伪栅极结构包括依次叠加的伪栅介质层和伪多晶硅栅。
5.如权利要求1所述的N型半导体器件，其特征在于：在所述N型功函数层和所述栅介质层之间还形成有底部阻障层，在所述N型功函数层和所述金属栅之间还形成有顶部阻障层。
6.如权利要求5所述的N型半导体器件，其特征在于：所述底部阻障层的材料包括TaN。
7.如权利要求1所述的N型半导体器件，其特征在于：所述栅介质层包括高介电常数层。
8.如权利要求2所述的N型半导体器件，其特征在于：所述沟道区由P型阱组成，由N+区组成的源区和漏区形成在所述栅极结构两侧的所述P型阱中。
9.一种N型半导体器件的制造方法，其特征在于：在硅衬底上完成伪栅极结构去除前的工艺，包括形成P型掺杂的沟道区的工艺；之后，采用如下步骤在硅衬底表面形成栅极结构：
步骤一、去除所述伪栅极结构形成凹槽，N型半导体器件的工艺节点为7nm以下，所述凹槽的宽度为20nm以下；
步骤二、在所述凹槽的侧面和底部表面形成栅介质层；
步骤三、在所述栅介质层的表面形成N型功函数层，所述N型功函数层形成后在所述凹槽中留有供金属栅填充的空隙；
所述N型功函数层的厚度减薄到满足后续所述金属栅对所述凹槽进行完全填充的要求；
所述N型功函数层的材料采用TaAl，利用TaAl的功函数接近所述硅衬底的导带底的特性来减少所述N型半导体器件的阈值电压，使所述功函数层的厚度和所述N型半导体器件的阈值电压同时满足7nm以下的工艺节点的器件要求；
步骤四、形成所述金属栅将所述凹槽完全填充，形成包括了所述栅介质层、所述N型功函数层和所述金属栅的叠加结构的栅极结构，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。
10.如权利要求9所述的N型半导体器件的制造方法，其特征在于：所述N型半导体器件为鳍式晶体管；
所述伪栅极结构去除前的工艺还包括：
采用光刻定义加刻蚀工艺在所述硅衬底上形成由所述硅衬底刻蚀后形成的鳍体，所述鳍体呈纳米条或纳米片结构；
形成所述伪栅极结构，所述伪栅极结构覆盖在部分长度的所述鳍体的顶部表面和侧面。
11.如权利要求10所述的N型半导体器件的制造方法，其特征在于：所述伪栅极结构包括依次叠加的伪栅介质层和伪多晶硅栅。
12.如权利要求9所述的N型半导体器件的制造方法，其特征在于：在形成所述栅介质层之后以及形成所述N型功函数层之前还包括形成底部阻障层的步骤；
在形成所述N型功函数层之后以及形成所述金属栅之前还包括形成顶部阻障层的步骤。
13.如权利要求12所述的N型半导体器件的制造方法，其特征在于：所述底部阻障层的材料包括TaN。
14.如权利要求1所述的N型半导体器件的制造方法，其特征在于：所述栅介质层包括高介电常数层。
15.如权利要求10所述的N型半导体器件的制造方法，其特征在于：所述沟道区采用P型阱工艺形成；所述伪栅极结构去除前的工艺还包括：
以所述伪栅极结构为自对准条件进行源漏注入在所述栅极结构两侧的所述P型阱中形成由N+区组成的源区和漏区。
CN201911192536.7A 2019-11-28 2019-11-28 N型半导体器件及其制造方法 Pending CN110739220A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911192536.7A CN110739220A (zh) 2019-11-28 2019-11-28 N型半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911192536.7A CN110739220A (zh) 2019-11-28 2019-11-28 N型半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN110739220A true CN110739220A (zh) 2020-01-31

Family

ID=69274096

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911192536.7A Pending CN110739220A (zh) 2019-11-28 2019-11-28 N型半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN110739220A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104124169A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其形成方法、cmos晶体管及其形成方法
CN108074815A (zh) * 2016-11-17 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109671673A (zh) * 2017-10-13 2019-04-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110224024A (zh) * 2018-03-01 2019-09-10 台湾积体电路制造股份有限公司 半导体装置
CN110391229A (zh) * 2018-04-19 2019-10-29 台湾积体电路制造股份有限公司 存储器阵列、集成电路器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104124169A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其形成方法、cmos晶体管及其形成方法
CN108074815A (zh) * 2016-11-17 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109671673A (zh) * 2017-10-13 2019-04-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110224024A (zh) * 2018-03-01 2019-09-10 台湾积体电路制造股份有限公司 半导体装置
CN110391229A (zh) * 2018-04-19 2019-10-29 台湾积体电路制造股份有限公司 存储器阵列、集成电路器件及其制造方法

Similar Documents

Publication Publication Date Title
US9773867B2 (en) FinFET semiconductor devices with replacement gate structures
CN106803484B (zh) 半导体元件及其制作方法
US9318388B2 (en) Methods of forming substantially self-aligned isolation regions on FinFET semiconductor devices and the resulting devices
KR101910243B1 (ko) 반도체 장치 및 그 제조 방법
TWI712084B (zh) 半導體裝置以及其製作方法
KR101218479B1 (ko) 전계 효과 트랜지스터의 금속 게이트 구조
US9184263B2 (en) Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices
TWI484567B (zh) 半導體結構與其製造方法
US11018057B2 (en) Semiconductor devices
CN107808849B (zh) 半导体元件及其制作方法
CN107026126B (zh) 半导体元件及其制作方法
CN107516668B (zh) 半导体装置及其制造方法
TWI656603B (zh) 半導體元件及其製程
TWI825065B (zh) 半導體元件的製作方法
TW201730935A (zh) 積體電路
CN107591402B (zh) 集成电路及其制作方法
CN108231691B (zh) 制造半导体器件的方法
TW201724216A (zh) 積體電路
TWI612666B (zh) 一種製作鰭狀場效電晶體的方法
US9978873B2 (en) Method for fabricating FinFet
CN110739220A (zh) N型半导体器件及其制造方法
CN109065445B (zh) 金属栅极结构的制造方法
US20220278217A1 (en) High dielectric constant metal gate mos transistor and method for making the same
US20220406901A1 (en) Method for manufacturing metal gate mos transistor
US11183428B1 (en) Method for manufacturing transistor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200131