CN109671673A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底，基底上具有介质层，介质层内具有贯穿介质层厚度的第一开口，位于第一开口两侧的基底内具有源漏掺杂区；在第一开口底部及侧壁上形成高k栅介质层；在高k栅介质层上形成填充满第一开口的牺牲层；形成贯穿所述介质层厚度的凹槽，凹槽底部露出源漏掺杂区表面；在凹槽底部形成金属膜；对金属膜进行退火处理，形成硅化金属层；在硅化金属层上形成填充满凹槽的导电层；之后，去除所述牺牲层，在介质层内形成第二开口；在第二开口的底部和侧壁上形成N型功函数层；在N型功函数层上形成填充满第二开口的金属栅。本发明能够避免半导体结构的阈值电压失配，改善半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
晶体管尺寸小型化是半导体器件发展的趋势，然而晶体管的尺寸的持续缩小也引起一些负面效应，例如晶体管容易产生漏电流，多晶硅栅极的电阻增加明显等。
研究者发现，以高k栅介质层替代氧化硅或氮氧化硅材料形成栅介质层，并以金属栅替代传统的多晶硅栅极材料制作的晶体管，即高k金属栅(HKMG，High K Metal Gate)晶体管可有效的解决上述问题。其中，所述高k栅介质层能够有效减少栅极与沟道之间的直接遂穿电流，而金属栅的电阻率极小，能够防止栅极电阻的增加。
然而，尽管引入高k金属栅极晶体管，半导体结构的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，可避免半导体结构的阈值电压失配，从而改善半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供基底，所述基底上具有介质层，所述介质层内具有贯穿所述介质层厚度的第一开口，位于所述第一开口两侧的所述基底内具有源漏掺杂区；在所述第一开口底部及侧壁上形成高k栅介质层；在所述高k栅介质层上形成填充满所述第一开口的牺牲层；形成贯穿所述介质层厚度的凹槽，所述凹槽底部露出所述源漏掺杂区表面；在所述凹槽底部形成金属膜；对所述金属膜进行退火处理，形成硅化金属层；在所述硅化金属层上形成填充满所述凹槽的导电层；在形成所述导电层之后，去除所述牺牲层，在所述介质层内形成第二开口；在所述第二开口的底部和侧壁上形成N型功函数层；在所述N型功函数层上形成填充满所述第二开口的金属栅。
可选的，在形成所述高k栅介质层前，所述半导体结构的形成方法还包括：在所述第一开口底部形成界面层。
可选的，在形成所述高k栅介质层后，且在形成所述牺牲层前，所述半导体结构的形成方法还包括：采用退火工艺对所述界面层进行致密化处理。
可选的，所述退火工艺的退火温度为800～1000℃。
可选的，所述N型功函数层中含有铝离子。
可选的，所述N型功函数层的材料为TiAl、TaAl、TiAlC、AlN、TiAlN或TaAlN。
可选的，所述基底包括NMOS区域和PMOS区域，所述NMOS区域上具有一个或多个所述第一开口，所述PMOS区域上具有一个或多个所述第一开口；其中，在所述NMOS区域以及PMOS区域的第一开口内形成所述高k栅介质层。
可选的，在形成所述牺牲层前，所述半导体结构的形成方法还包括：在所述NMOS区域以及PMOS区域的高k栅介质层上形成P型功函数层。
可选的，所述P型功函数层的材料为TiN、TaN、TiSiN或TaSiN。
可选的，采用激光退火工艺对所述金属膜进行退火处理。
可选的，所述退火处理的温度为850～1000℃。
可选的，所述金属膜的材料为Ti、Ni或Co。
可选的，形成所述第一开口、源漏掺杂区以及介质层的工艺步骤包括：在所述基底部分表面上形成伪栅；在所述伪栅两侧的所述基底内形成源漏掺杂区；在所述基底上形成介质层，所述介质层覆盖所述伪栅的侧壁；去除所述伪栅，形成所述第一开口。
可选的，形成所述高k栅介质层与所述牺牲层的工艺步骤包括：在所述介质层顶部、所述第一开口底部及所述第一开口侧壁上形成高k栅介质膜；在所述高k栅介质膜上形成填充满所述第一开口的牺牲膜，且所述牺牲膜顶部高于所述介质层顶部；对所述牺牲膜顶部进行平坦化处理，去除高于所述介质层顶部的所述牺牲膜，形成所述牺牲层，并且去除所述介质层顶部的高k栅介质膜，形成所述高k栅介质层。
可选的，形成所述N型功函数层与所述金属栅的工艺步骤包括：在所述介质层顶部、所述导电层顶部、所述第二开口底部及所述第二开口侧壁上形成N型功函数膜；在所述N型功函数膜上形成填充满所述第二开口的初始金属栅，且所述初始金属栅顶部高于所述介质层顶部；对所述初始金属栅顶部进行平坦化处理，去除高于所述介质层顶部的所述初始金属栅，形成所述金属栅，并且去除所述介质层顶部以及所述导电层顶部的N型功函数膜，形成所述N型功函数层。
可选的，所述牺牲层的材料为非晶硅或非晶锗。
可选的，所述导电层的材料为Cu、W、Al或Ag；所述金属栅的材料为Cu、W、Al或Ag。
可选的，所述基底包括：衬底、凸出于所述衬底的鳍部以及位于所述衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底上具有介质层，所述介质层上具有贯穿所述介质层厚度的开口；位于所述开口底部及侧壁上的高k栅介质层；位于所述高k栅介质层上且填充满所述开口的牺牲层；位于所述开口两侧的所述基底内的源漏掺杂区；位于所述介质层内且贯穿所述介质层厚度的凹槽，且所述凹槽底部露出所述源漏掺杂区表面。
可选的，所述基底包括NMOS区域和PMOS区域；所述NMOS区域具有一个或多个所述开口，所述PMOS区域具有一个或多个所述开口；在所述NMOS区域以及PMOS区域的所述开口内，所述牺牲层与所述高k栅介质层之间还具有P型功函数层。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明的技术方案中，对所述金属膜进行退火处理，形成硅化金属层时，在所述第一开口内不存在N型功函数层。在所述硅化金属层上形成填充满所述凹槽的导电层后，去除所述牺牲层，在所述介质层内形成第二开口；在所述第二开口的底部和侧壁上形成N型功函数层。本发明将N型功函数层的形成步骤安排在硅化金属层的形成步骤之后进行，可避免N型功函数层经历所述退火处理的过程，从而防止N型功函数层内的离子扩散，进而保证N型功函数层的功函数值以及半导体结构的阈值电压符合要求，以改善半导体结构的性能。
可选方案中，在形成所述高k栅介质层后，且在形成所述牺牲层前，所述半导体结构的形成方法还包括：采用退火工艺对所述界面层进行致密化处理。所述致密化处理能够减少所述界面层以及高k栅介质层内的陷阱电荷浓度，有助于提高半导体结构的电子迁移率。
可选方案中，采用退火工艺对所述界面层进行致密化处理步骤中，所述退火工艺的退火温度高。先采用退火工艺对所述界面层进行致密化处理，后形成硅化金属层，可避免所述硅化金属层经历所述致密化处理过程，从而防止所述硅化金属层在高温环境下出现电阻增加的问题。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图12是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的性能仍有待提高。
现结合一种半导体结构的形成方法进行分析，图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图，形成半导体结构的工艺步骤主要包括：
参考图1，提供基底10，所述基底10上具有介质层11，所述介质层11内具有贯穿所述介质层11厚度的开口20，位于所述开口20两侧的所述基底10内具有源漏掺杂区12，在所述开口20底部及侧壁上具有高k栅介质层13。
参考图2，在所述高k栅介质层13上形成N型功函数层17。
参考图3，在所述N型功函数层17上形成填充满所述开口20(参考图2)的金属栅18。
参考图4，在形成所述金属栅18后，形成贯穿所述介质层11厚度的凹槽21，所述凹槽21底部露出源漏掺杂区12表面。
参考图5，在所述凹槽21(参考图4)底部形成硅化金属层15，在所述硅化金属层15上形成填充满所述凹槽21的导电层16。
上述方法形成的半导体结构的性能差，分析其原因在于：
形成所述硅化金属层15的工艺包括退火工艺。所述N型功函数层17内含有易扩散离子，例如为铝离子，所述易扩散离子在所述退火工艺的高温环境下，容易向所述高k栅介质层13内扩散，使得N型功函数层17的功函数值发生变化，因而造成半导体结构的阈值电压失配，致使半导体结构的性能下降。
为了解决上述问题，本发明提供一种半导体结构及其形成方法。所述半导体结构的形成方法包括：提供基底，所述基底上具有介质层，所述介质层内具有贯穿所述介质层厚度的第一开口，位于所述第一开口两侧的所述基底内具有源漏掺杂区；在所述第一开口底部及侧壁上形成高k栅介质层；在所述高k栅介质层上形成填充满所述第一开口的牺牲层；形成贯穿所述介质层厚度的凹槽，所述凹槽底部露出源漏掺杂区表面；在所述凹槽底部形成金属膜；对所述金属膜进行退火处理，形成硅化金属层；在所述硅化金属层上形成填充满所述凹槽的导电层；在形成所述导电层之后，去除所述牺牲层，在所述介质层内形成第二开口；在所述第二开口的底部和侧壁上形成N型功函数层；在所述N型功函数层上形成填充满所述第二开口的金属栅。
其中，对所述金属膜进行退火处理，形成硅化金属层时，在所述第一开口内不存在N型功函数层。在所述硅化金属层上形成填充满所述凹槽的导电层后，去除所述牺牲层，在所述介质层内形成第二开口；在所述第二开口的底部和侧壁上形成N型功函数层。将N型功函数层的形成步骤安排在硅化金属层的形成步骤之后进行，可避免N型功函数层经历所述退火处理过程，从而防止N型功函数层中的离子发生扩散，进而保证N型功函数层的功函数值以及半导体结构的阈值电压符合要求，以改善半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图12为本发明一实施例提供的半导体结构形成过程的结构示意图。
参考图6，提供基底100，所述基底100上具有介质层110，所述介质层110内具有贯穿所述介质层110厚度的第一开口200，位于所述第一开口200两侧的所述基底100内具有源漏掺杂区。
本实施例中，所述基底100包括NMOS区域Ⅰ和PMOS区域Ⅱ，所述NMOS区域Ⅰ上具有一个或多个第一开口200，所述PMOS区域Ⅱ上具有一个或多个第一开口200。
所述源漏掺杂区包括第一源漏掺杂区121和第二源漏掺杂区122；其中，所述第一源漏掺杂区121位于所述NMOS区域I上的第一开口200两侧基底100内，所述第二源漏掺杂区122位于所述PMOS区域Ⅱ上的第一开口200两侧基底100内。所述第一源漏掺杂区121内掺杂有N型离子，例如为P、As或Sb；所述第二源漏掺杂区122内掺杂有P型离子，例如为B、Ga或In。
本实施例中，所述基底100包括：衬底101、凸出于所述衬底101的鳍部103以及位于所述衬底101上的隔离层102，所述隔离层102覆盖所述鳍部103的部分侧壁表面。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部103的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101的材料为硅，所述鳍部103的材料也为硅。
本实施例中，所述鳍部103的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部103的侧壁还能够与衬底101表面相垂直，即鳍部103的顶部尺寸等于底部尺寸。
所述隔离层102的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层102的材料为氮氧化硅。
形成所述第一开口200、源漏掺杂区以及介质层110的工艺步骤包括：在所述基底100上形成伪栅(未示出)，在所述伪栅两侧的所述基底100内形成源漏掺杂区；在所述基底100上形成介质层110，所述介质层110覆盖所述伪栅的侧壁；去除所述伪栅，形成所述第一开口200。
所述介质层110的材料为绝缘材料。本实施例中，所述介质层110的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
本实施例中，所述第一开口200的侧壁上还形成有侧墙104，所述侧墙104的材料为氮化硅。
参考图7，在所述第一开口200(参考图6)底部及侧壁上形成高k栅介质层131；在所述高k栅介质层131上形成填充满所述第一开口200的牺牲层140。
本实施例中，在所述NMOS区域Ⅰ以及PMOS区域Ⅱ的第一开口200内形成所述高k栅介质层131。
所述高k栅介质层131的材料为高k介质材料(介电常数大于3.9)。本实施例中，所述高k栅介质层131的材料为HfO2；在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或ZrO2。
本实施例中，所述高k栅介质层131的形成工艺为原子层沉积工艺。采用原子层沉积工艺形成的所述高k栅介质层131厚度均匀，且在第一开口200底部拐角处具有良好的台阶覆盖性。
后续在源漏掺杂区表面形成贯穿所述介质层厚度的凹槽，并在所述凹槽底部形成金属膜，进而形成硅化金属层。由于所述牺牲层140填充满所述第一开口200(参考图6)，因而后续在形成硅化金属层步骤中，所述牺牲层140能够保护所述高k栅介质层131，避免所述高k栅介质层131受到污染或损伤。
所述牺牲层140的材料为易于去除的材料，使得后续去除第一开口200内的牺牲层140的工艺不会对其它材料造成损伤。本实施例中，所述牺牲层140的材料为非晶硅。在其他实施例中，所述牺牲层的材料还可以为非晶锗。
形成所述高k栅介质层131与所述牺牲层140的工艺步骤包括：在所述介质层110顶部、所述第一开口200底部及所述第一开口200侧壁上形成高k栅介质膜(未示出)；在所述高k栅介质膜上形成填充满所述第一开口200的牺牲膜(未示出)，且所述牺牲膜顶部高于所述介质层110顶部；对所述牺牲膜顶部进行平坦化处理，去除高于所述介质层110顶部的所述牺牲膜，形成所述牺牲层140，并且去除所述介质层110顶部的高k栅介质膜，形成所述高k栅介质层131。
在形成所述高k栅介质层131之前，所述半导体结构的形成方法还可以包括：在所述第一开口200底部形成界面层132。相应的，在所述界面层132表面形成所述高k栅介质层131，有利于提高所述高k栅介质层131与所述鳍部103的结合能力，改善形成的高k栅介质层131的质量。
在形成所述高k栅介质层131后，所述半导体结构的形成方法还包括：采用退火工艺对所述界面层132进行致密化处理。所述致密化处理能够减少所述界面层132以及高k栅介质层131内的缺陷，有助于提高半导体结构的电子迁移率。
采用退火工艺对所述界面层132进行致密化处理时，若所述退火工艺的退火温度过高，所述高k栅介质层131性质不稳定，容易分解；若所述退火工艺的退火温度过低，则所述界面层132的致密化处理不充分。因而本实施例中，所述退火工艺的退火温度为800～1000℃。
本实施例中，在形成所述牺牲层140之前，所述半导体结构的形成方法还包括：在所述NMOS区域Ⅰ以及PMOS区域Ⅱ的高k栅介质层131上形成P型功函数层172。
所述P型功函数层172位于NMOS区域I以及PMOS区域Ⅱ的第一开口200(参考图6)内。一方面，所述P型功函数层172可调节半导体结构的NMOS区域I以及PMOS区域Ⅱ的阈值电压；另一方面，后续去除所述牺牲层140时，所述P型功函数层172能够保护所述高k栅介质层131，避免对所述高k栅介质层131造成损伤。
本实施例中，所述P型功函数层172的材料为TiN。在其他实施例中，所述P型功函数层的材料还可以为TaN、TiSiN或TaSiN。
在其他实施例中，还可以在后续去除所述牺牲层140之后，在所述高k栅介质层131上形成P型功函数层。
参考图8，形成贯穿所述介质层110厚度的凹槽210，所述凹槽210底部露出源漏掺杂区表面。
在NMOS区域I内，所述凹槽210底部露出所述第一源漏掺杂区121表面；在PMOS区域Ⅱ内，所述凹槽210底部露出所述第二源漏掺杂区122表面。
形成所述凹槽210的工艺包括光刻和刻蚀工艺，具体为：在所述介质层110顶部、所述高k栅介质层131顶部以及所述牺牲层140顶部形成图形化的光刻胶层(未示出)；以所述光刻胶层为掩膜，刻蚀所述介质层110，直至露出所述源漏掺杂区表面，形成贯穿所述介质层110厚度的凹槽210；去除所述光刻胶层。
参考图9，在所述凹槽210底部形成金属膜；对所述金属膜进行退火处理，形成硅化金属层150。
本实施例中，所述金属膜的材料为Ti。在其他实施例中，所述金属膜的材料还可以为Ni或Co。
本实施例中，采用激光退火工艺对所述金属膜进行退火处理。在其他实施例中，所述退火处理的工艺还可以为脉冲电子束退火工艺、离子束退火工艺或宽带非相干光源退火工艺。
对所述金属膜进行退火处理时，若所述退火处理的温度过高，容易破坏所述高k栅介质层的稳定性；若所述退火处理的温度过低，则无法触发所述金属膜的硅化反应，导致无法形成硅化金属层。因而本实施例中，所述退火处理的温度为850～1000℃。
由于对所述金属膜进行退火处理时，在所述第一开口200(参考图6)内不存在N型功函数层，因而可避免在所述退火处理的高温影响下，所述N型功函数层内的铝离子发生扩散。
另外，之所以先形成所述高k栅介质层131，后对所述金属膜进行退火处理，形成硅化金属层150，原因有以下两方面：
一方面，前述对所述界面层132进行致密化处理采用的退火温度高，先形成所述高k栅介质层131，后形成所述硅化金属层150，避免所述硅化金属层150经历前述的致密化处理过程，从而避免所述硅化金属层150在高温环境下出现电阻增加的问题，保证所述硅化金属层150的电阻满足电学性能需求。若所述硅化金属层经历前述的致密化处理过程，在致密化处理的高温环境下，硅化金属层材料发生相变，将导致硅化金属层的电阻增加。
另一方面，先形成所述高k栅介质层131，后形成所述硅化金属层150，以避免在高k栅介质层131和所述界面层132的形成过程中有金属杂质掺入，从而提高所述高k栅介质层131以及界面层132的形成质量。若先形成所述硅化金属层，后形成所述高k栅介质层，则在所述界面层和高k栅介质层的形成过程中，残留在所述基底表面的金属杂质容易掺入界面层材料和高k栅介质层材料中，导致形成的界面层及高k栅介质层内含有大量的缺陷，影响界面层和高k栅介质层的形成质量。
参考图10，在所述硅化金属层150上形成填充满所述凹槽210(参考图9)的导电层160。
本实施例中，所述导电层160的材料为W。在其他实施例中，所述导电层的材料还可以为Cu、Al或Ag。
形成所述导电层160的工艺步骤包括：在所述凹槽210内形成导电膜(未示出)，所述导电膜还覆盖所述介质层110顶部、所述高k栅介质层131顶部以及所述牺牲层140顶部，对所述导电膜顶部表面进行平坦化处理，去除高于所述介质层110顶部表面的导电膜，形成所述导电层160。
参考图11，在形成所述导电层160之后，去除所述牺牲层140(参考图11)，在所述介质层110内形成第二开口220。
本实施例中，由于所述牺牲层140的材料与导电层160、高k栅介质层131以及介质层110的材料的化学性质差别大，因而采用无掩膜刻蚀工艺去除所述牺牲层140。
参考图12，在所述第二开口220的底部和侧壁上形成N型功函数层171；在所述N型功函数层171上形成填充满所述第二开口220的金属栅180。
所述N型功函数层171中含有铝离子。本实施例中，所述N型功函数层171的材料为TiAl；在其他实施例中，所述N型功函数层的材料还可以为TaAl、TiAlC、AlN、TiAlN或TaAlN。
所述金属栅180的材料为Cu、W、Al或Ag。本实施例中，所述金属栅180的材料为Cu。
形成所述N型功函数层171与所述金属栅180的工艺步骤包括：在所述介质层110顶部、所述导电层160顶部、所述第二开口220底部及所述第二开口220侧壁上形成N型功函数膜(未示出)；在所述N型功函数膜上形成填充满所述第二开口220的初始金属栅，且所述初始金属栅顶部高于所述介质层110顶部；对所述初始金属栅顶部进行平坦化处理，去除高于所述介质层110顶部的初始金属栅，形成所述金属栅180，并且去除所述介质层110顶部以及所述导电层160顶部的N型功函数膜，形成所述N型功函数层171。
前述对所述金属膜进行退火处理，形成硅化金属层150(参考图9)，所述N型功函数层171的形成步骤在硅化金属层150的形成步骤之后进行，其原因在于，对金属膜进行的所述退火处理的温度高，而所述N型功函数层171内含有铝离子，所述铝离子在所述退火处理的高温环境下，容易扩散。先形成硅化金属层150，后形成N型功函数层171，能够避免成N型功函数层171内的铝离子扩散，进而避免N型功函数层171的功函数值发生变化，有助于防止半导体结构的阈值电压失配，因而能够改善半导体结构的性能。
需要说明的是，在其他实施例中，前述在形成牺牲层之前未在所述高k栅介质层上形成P型功函数层，则在形成所述第二开口之后、形成所述N型功函数层之前，还包括：在所述NMOS区域Ⅰ以及PMOS区域Ⅱ的高k栅介质层上形成P型功函数层。
综上，在本发明的技术方案中，对所述金属膜进行退火处理，形成硅化金属层150时，在所述第一开口200内不存在N型功函数层171。在所述硅化金属层150上形成填充满所述凹槽210的导电层160后，去除所述牺牲层140，在所述介质层110内形成第二开口220；在所述第二开口220的底部和侧壁上形成N型功函数层171。本发明将N型功函数层171的形成步骤安排在硅化金属层150的形成步骤之后进行，可避免N型功函数层171经历所述退火处理的过程，从而防止N型功函数层171内的离子扩散，进而保证N型功函数层171的功函数值以及半导体结构的阈值电压符合要求，以改善半导体结构的性能。
参照图8，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：基底100，所述基底上具有介质层110，所述介质层110上具有贯穿所述介质层110厚度的开口；位于所述开口底部及侧壁上的高k栅介质层131；位于所述高k栅介质层131上且填充满所述开口的牺牲层140；位于所述开口两侧的所述基底100内的源漏掺杂区；位于所述介质层110内且贯穿所述介质层110厚度的凹槽210，且所述凹槽210底部露出所述源漏掺杂区表面。
本实施例中，所述基底包括NMOS区域Ⅰ和PMOS区域Ⅱ；所述NMOS区域Ⅰ具有一个或多个所述开口，所述PMOS区域Ⅱ具有一个或多个所述开口；其中，所述第一源漏掺杂区121位于所述NMOS区域I的开口两侧基底100内，所述第二源漏掺杂区122位于所述PMOS区域Ⅱ的开口两侧基底100内。所述第一源漏掺杂区121内掺杂有N型离子，例如为P、As或Sb；所述第二源漏掺杂区122内掺杂有P型离子，例如为B、Ga或In。
所述牺牲层140的材料为易于去除的材料，本实施例中，所述牺牲层140的材料为非晶硅。在其他实施例中，所述牺牲层的材料还可以为非晶锗。
本实施例中，在所述NMOS区域Ⅰ以及PMOS区域Ⅱ的所述开口内，所述牺牲层140与所述高k栅介质层131之间还具有P型功函数层172。
一方面，后续对所述半导体结构进行工艺操作：在所述凹槽210底部形成金属膜；对金属膜进行退火处理，形成硅化金属层；在所述硅化金属层上形成填充满所述凹槽210的导电层后，去除所述牺牲层140；在所述开口的底部和侧壁上形成N型功函数层。由于N型功函数层未经历对金属膜进行的所述退火处理的过程，因而避免了所述N型功函数层内的离子扩散，从而保证N型功函数层的功函数值以及半导体结构的阈值电压符合要求，以改善半导体结构的性能。
另一方面，由于所述牺牲层140填充满所述开口，因而后续在所述凹槽210底部形成金属膜；对金属膜进行退火处理，形成硅化金属层时，所述牺牲层140能够对高k栅介质层131起到保护作用，从而避免所述开口内的高k栅介质层131被污染。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有介质层，所述介质层内具有贯穿所述介质层厚度的第一开口，位于所述第一开口两侧的所述基底内具有源漏掺杂区；
在所述第一开口底部及侧壁上形成高k栅介质层；
在所述高k栅介质层上形成填充满所述第一开口的牺牲层；
形成贯穿所述介质层厚度的凹槽，所述凹槽底部露出所述源漏掺杂区表面；
在所述凹槽底部形成金属膜；
对所述金属膜进行退火处理，形成硅化金属层；
在所述硅化金属层上形成填充满所述凹槽的导电层；
在形成所述导电层之后，去除所述牺牲层，在所述介质层内形成第二开口；
在所述第二开口的底部和侧壁上形成N型功函数层；
在所述N型功函数层上形成填充满所述第二开口的金属栅。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述高k栅介质层前，所述半导体结构的形成方法还包括：在所述第一开口底部形成界面层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述高k栅介质层后，且在形成所述牺牲层前，所述半导体结构的形成方法还包括：采用退火工艺对所述界面层进行致密化处理。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述退火工艺的退火温度为800～1000℃。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述N型功函数层中含有铝离子。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述N型功函数层的材料为TiAl、TaAl、TiAlC、AlN、TiAlN或TaAlN。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括NMOS区域和PMOS区域，所述NMOS区域上具有一个或多个所述第一开口，所述PMOS区域上具有一个或多个所述第一开口；其中，在所述NMOS区域以及PMOS区域的第一开口内形成所述高k栅介质层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述牺牲层前，所述半导体结构的形成方法还包括：在所述NMOS区域以及PMOS区域的高k栅介质层上形成P型功函数层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述P型功函数层的材料为TiN、TaN、TiSiN或TaSiN。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用激光退火工艺对所述金属膜进行退火处理。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述退火处理的温度为850～1000℃。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属膜的材料为Ti、Ni或Co。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一开口、源漏掺杂区以及介质层的工艺步骤包括：在所述基底部分表面上形成伪栅；在所述伪栅两侧的所述基底内形成源漏掺杂区；在所述基底上形成介质层，所述介质层覆盖所述伪栅的侧壁；去除所述伪栅，形成所述第一开口。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述高k栅介质层与所述牺牲层的工艺步骤包括：在所述介质层顶部、所述第一开口底部及所述第一开口侧壁上形成高k栅介质膜；在所述高k栅介质膜上形成填充满所述第一开口的牺牲膜，且所述牺牲膜顶部高于所述介质层顶部；对所述牺牲膜顶部进行平坦化处理，去除高于所述介质层顶部的所述牺牲膜，形成所述牺牲层，并且去除所述介质层顶部的高k栅介质膜，形成所述高k栅介质层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述N型功函数层与所述金属栅的工艺步骤包括：在所述介质层顶部、所述导电层顶部、所述第二开口底部及所述第二开口侧壁上形成N型功函数膜；在所述N型功函数膜上形成填充满所述第二开口的初始金属栅，且所述初始金属栅顶部高于所述介质层顶部；对所述初始金属栅顶部进行平坦化处理，去除高于所述介质层顶部的所述初始金属栅，形成所述金属栅，并且去除所述介质层顶部以及所述导电层顶部的N型功函数膜，形成所述N型功函数层。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为非晶硅或非晶锗。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电层的材料为Cu、W、Al或Ag；所述金属栅的材料为Cu、W、Al或Ag。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底、凸出于所述衬底的鳍部以及位于所述衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面。
19.一种半导体结构，其特征在于，包括：
基底，所述基底上具有介质层，所述介质层上具有贯穿所述介质层厚度的开口；
位于所述开口底部及侧壁上的高k栅介质层；
位于所述高k栅介质层上且填充满所述开口的牺牲层；
位于所述开口两侧的所述基底内的源漏掺杂区；
位于所述介质层内且贯穿所述介质层厚度的凹槽，且所述凹槽底部露出所述源漏掺杂区表面。
20.如权利要求19所述的半导体结构，其特征在于，所述基底包括NMOS区域和PMOS区域；所述NMOS区域具有一个或多个所述开口，所述PMOS区域具有一个或多个所述开口；在所述NMOS区域以及PMOS区域的所述开口内，所述牺牲层与所述高k栅介质层之间还具有P型功函数层。
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