CN108074813A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，包括：形成基底，基底包括衬底、位于衬底上的栅极结构、位于栅极结构两侧基底内的源漏掺杂区、以及位于栅极结构所露出基底上的介质层；在栅极结构两侧形成露出源漏掺杂区的接触开口，包括贯穿介质层厚度的通孔、以及贯穿源漏掺杂区所对应部分厚度基底的沟槽，沿垂直于栅极结构延伸的方向上，沟槽的底部尺寸小于顶部尺寸；在沟槽表面保形覆盖金属硅化物层；形成金属硅化物层后在接触开口内形成接触孔插塞。沟槽的底部尺寸小于顶部尺寸，因此相比沟槽侧壁垂直于衬底的方案，本发明可以增加金属硅化物层形成过程中的金属原子至沟道区的扩散距离，减小金属原子扩散至衬底体区的可能性，从而减小体区漏电流。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
晶体管结构内的接触孔插塞包括位于栅极结构表面的接触孔插塞，用于实现栅极结构与外部电路的连接；以及位于源漏掺杂区表面的接触孔插塞，用于实现晶体管源区或漏区与外部电路的连接。
由于器件关键尺寸的不断变小，所述接触孔插塞与源漏掺杂区的接触区面积也不断减小，接触区面积的减小相应导致接触电阻的增加以及器件驱动电流的减小，从而导致半导体器件的性能退化。因此，为了减小接触电阻或提高驱动电流，目前主要采用的方式为：在待形成接触孔插塞的位置相对应的基底表面形成金属硅化物层，以减小接触区的接触电阻。
但是，采用金属硅化物层技术后，所形成半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧基底内的源漏掺杂区、以及位于所述栅极结构所露出基底上的介质层；在所述栅极结构两侧形成露出所述源漏掺杂区的接触开口，所述接触开口包括贯穿所述介质层厚度的通孔、以及贯穿所述源漏掺杂区所对应部分厚度基底的沟槽，所述通孔的底部与所述沟槽的顶部相连通；其中，沿垂直于所述栅极结构延伸的方向上，所述沟槽的底部尺寸小于顶部尺寸；在所述沟槽表面保形覆盖金属硅化物层；形成金属硅化物层后，在所述接触开口内形成接触孔插塞。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧基底内的源漏掺杂区、以及位于相邻所述栅极结构之间基底上的介质层；位于所述栅极结构两侧且露出所述源漏掺杂区的接触开口，所述接触开口包括贯穿所述介质层厚度的通孔、以及贯穿所述源漏掺杂区所对应部分厚度基底的沟槽，所述通孔的底部与所述沟槽的顶部相连通；其中，沿垂直于所述栅极结构延伸的方向上，所述沟槽的底部尺寸小于顶部尺寸；接触孔插塞，保形覆盖于所述接触开口内；金属硅化物层，位于所述接触孔插塞与所述沟槽表面之间。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在栅极结构两侧形成露出源漏掺杂区的接触开口，所述接触开口包括贯穿介质层厚度的通孔、以及贯穿所述源漏掺杂区所对应部分厚度基底的沟槽，所述通孔的底部与所述沟槽的顶部相连通，其中沿垂直于所述栅极结构延伸的方向上，所述沟槽的底部尺寸小于顶部尺寸；也就是说，朝向所述栅极结构一侧的沟槽侧壁为斜面，且沿所述沟槽顶部指向底部的方向上，所述侧壁距所述栅极结构的距离逐渐增加；相应的，在所述沟槽表面保形覆盖金属硅化物层的工艺过程中，所述金属硅化物层距所述栅极结构的距离逐渐增加；因此相比沟槽侧壁垂直于所述衬底的方案，本发明的方案可以增加形成所述金属硅化物层过程中的金属原子至沟道区的扩散距离，减小金属原子经所述源漏掺杂区和衬底体区(bulk)之间的PN结扩散至体区的可能性，从而可以避免所述源漏掺杂区与体区发生导通的问题，减小所形成半导体器件的体区漏电流(bulk leakage)，进而提高半导体器件的电学性能。
本发明提供一种半导体结构，所述半导体结构包括位于所述栅极结构两侧且露出所述源漏掺杂区的接触开口，所述接触开口包括贯穿所述介质层厚度的通孔、以及贯穿所述源漏掺杂区所对应部分厚度基底的沟槽，所述通孔的底部与所述沟槽的顶部相连通，沿垂直于所述栅极结构延伸的方向上，所述沟槽的底部尺寸小于顶部尺寸；也就是说，朝向所述栅极结构一侧的沟槽侧壁为斜面，且沿所述沟槽顶部指向底部的方向上，所述侧壁距所述栅极结构的距离逐渐增加；由于所述半导体结构还包括位于保形覆盖于所述沟槽表面的金属硅化物层，因此沿所述沟槽顶部指向底部的方向上，所述金属硅化物层相应距所述栅极结构的距离逐渐增加；相比沟槽侧壁垂直于所述衬底的结构，本发明所述结构可以增加所述金属硅化物层形成过程中的金属原子至沟道区的扩散距离，减小金属原子经所述源漏掺杂区和衬底体区(bulk)之间的PN结扩散至体区的可能性，从而可以避免所述源漏掺杂区与体区发生导通的问题，减小所形成半导体器件的体区漏电流(bulk leakage)，进而提高半导体器件的电学性能。
附图说明
图1是一种半导体结构的形成方法所对应的结构示意图；
图2是采用图1所述形成方法所形成半导体结构的电镜图；
图3至图10是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，采用金属硅化物层技术后，所形成半导体器件的电学性能仍有待提高。参考图1，示出了一种半导体结构的形成方法所对应的结构示意图。现结合一种半导体结构的形成方法分析所形成半导体器件的电学性能仍有待提高的原因。
所述形成方法包括：形成基底10，所述基底10包括衬底11、位于所述衬底11上的栅极结构16、位于所述栅极结构16两侧基底10内的源漏掺杂外延层12、以及位于所述栅极结构16所露出基底10上的介质层13；在所述栅极结构16两侧形成露出所述源漏掺杂外延层12的接触开口(图未示)，所述接触开口包括贯穿所述介质层13厚度的通孔(图未示)、以及位于所述源漏掺杂外延层12内的沟槽(图未示)，所述通孔的底部与所述沟槽的顶部相连通；在所述接触开口底部形成金属层(图未示)；形成所述金属层后，对所述基底10进行退火处理，使所述金属层与所述源漏掺杂外延层12中的Si反应，将所述金属层转化为金属硅化物层15；形成金属硅化物层15后，在所述接触开口内形成接触孔插塞17。
具体地，形成金属硅化物层15的步骤中，所述金属层中的金属原子与所述源漏掺杂外延层12中的的Si原子相互扩散并反应，以形成金属硅化物层15。
结合参考图2，示出了采用上述形成方法所形成半导体结构的电镜图。但是，在形成接触开口的过程中，当所述源漏掺杂外延层12的去除量过大时(如图2中区域A所示)，形成金属硅化物层15的过程中容易出现silicide piping问题。其中，silicide piping指的是：当所述基底10(如图1所示)或源漏掺杂外延层12具有位错等缺陷问题时，所述缺陷成为金属原子扩散至所述基底10或源漏掺杂外延层12内的快速通道，金属原子容易通过所述源漏掺杂外延层12扩散至沟道区内，甚至穿透所述源漏掺杂外延层12与衬底11体区(bulk)之间的PN结进入体区内，从而引起所述源漏掺杂外延层12与体区发生导通的问题，进而导致所形成半导体器件的体区漏电流(bulk leakage)较高，导致半导体器件电学性能的下降。
为了解决所述技术问题，本发明在栅极结构两侧形成露出源漏掺杂区的接触开口，所述接触开口包括贯穿介质层厚度的通孔、以及贯穿所述源漏掺杂区所对应部分厚度基底的沟槽，所述通孔的底部与所述沟槽的顶部相连通，其中沿垂直于所述栅极结构延伸的方向上，所述沟槽的底部尺寸小于顶部尺寸；也就是说，朝向所述栅极结构一侧的沟槽侧壁为斜面，且沿所述沟槽顶部指向底部的方向上，所述侧壁距所述栅极结构的距离逐渐增加；相应的，在所述沟槽表面保形覆盖金属硅化物层的工艺过程中，所述金属硅化物层距所述栅极结构的距离逐渐增加；因此相比沟槽侧壁垂直于所述衬底的方案，本发明的方案可以增加形成所述金属硅化物层过程中的金属原子至沟道区的扩散距离，减小金属原子经所述源漏掺杂区和衬底体区(bulk)之间的PN结扩散至体区的可能性，从而可以避免所述源漏掺杂区与体区发生导通的问题，减小所形成半导体器件的体区漏电流(bulk leakage)，进而提高半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图10是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
结合参考图3至图6，形成基底，所述基底包括衬底100、位于所述衬底100上的栅极结构(未标示)、位于所述栅极结构两侧基底内的源漏掺杂区(未标示)、以及位于所述栅极结构所露出基底上的介质层102(如图6所示)。
以下将结合附图，对形成所述基底的步骤做详细说明。
结合参考图3和图4，图3为立体图(仅示出两个鳍部)，图4为图3沿AA1割线的剖面图，所述衬底100为后续形成半导体器件提供工艺平台。
本实施例中，所示基底用于形成鳍式场效应管，因此所述基底还包括位于所述衬底100上分立的鳍部(未标示)。在其他实施例中，所述基底用于形成平面晶体管，相应的，所述基底为平面基底。
本实施例中，所述基底包括用于形成PMOS的第一区域I以及用于形成NMOS的第二区域II。相应的，位于所述第一区域I衬底100上的鳍部为第一鳍部110，位于所述第二区域II衬底100上的鳍部为第二鳍部120。在其他实施例中，所述基底还可以仅用于形成PMOS或者仅用于形成NMOS。
所述第一区域I和第二区域II可以为相邻区域，也可以为不相邻区域。本实施例中，所述第一区域I和第二区域II为相邻区域。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部110和第二鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层200；以所述硬掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部。
本实施例中，形成所述衬底100和鳍部后，保留位于鳍部顶部的硬掩膜层200。所述硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护鳍部顶部的作用。
结合参考图5，需要说明的是，形成所述衬底100和鳍部后，所述形成方法还包括：在所述鳍部露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部的部分侧壁，且所述隔离结构101顶部低于所述鳍部顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的工艺步骤包括：在所述鳍部露出的衬底100上填充隔离膜，所述隔离膜顶部高于所述硬掩膜层200(如图4所示)顶部；研磨去除高于所述硬掩膜层200顶部的隔离膜；回刻部分厚度的剩余隔离膜形成隔离结构101；去除所述硬掩膜层200。
参考图6，图6为基于图5沿鳍部延伸方向割线(如图3中BB1割线所示)的剖面图，在所述衬底100上形成栅极结构(未标示)。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺形成所述栅极结构，因此形成所述栅极结构之前，所述形成方法还包括：在所述基底上形成伪栅结构(dummy gate)；在所述伪栅结构两侧的基底内形成源漏掺杂区(未标示)；形成所述源漏掺杂区后，在所述伪栅结构露出的基底上形成介质层102，所述介质层102覆盖所述源漏掺杂区，且所述介质层102露出所述伪栅结构顶部；形成所述介质层102后，去除所述伪栅结构，在所述介质层102中形成露出所述基底的开口。
本实施例中，所述基底包括衬底100以及位于所述衬底100上分立的鳍部，所述基底包括用于形成PMOS的第一区域I以及用于形成NMOS的第二区域II，因此所述伪栅结构形成于所述隔离结构101上；所述第一区域I的伪栅结构横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分侧壁表面和顶部表面；所述第二区域II的伪栅结构横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分侧壁表面和顶部表面。相应的，位于所述第一区域I介质层102内且露出所述第一鳍部110的开口为第一开口(图未示)，位于所述第二区域II介质层102内且露出所述第二鳍部120的开口为第二开口(图未示)。
相应的，位于所述第一区域I伪栅结构两侧基底内的源漏掺杂区为第一源漏掺杂区(未标示)，位于所述第二区域伪栅结构两侧基底内的源漏掺杂区为第二源漏掺杂区(未标示)；且所述第一源漏掺杂区位于所述第一区域I伪栅结构两侧的第一鳍部110内，所述第二源漏掺杂区位于所述第二区域II伪栅结构两侧的第二鳍部120内。
所述伪栅结构为后续形成鳍式场效应管的实际栅极结构占据空间位置。所述伪栅结构为单层结构或叠层结构。所述伪栅结构包括伪栅层；或者所述伪栅结构包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
所述源漏掺杂区用于作为后续所形成鳍式场效应管的源区或漏区。本实施例中，通过选择性外延工艺(EPI)形成所述第一源漏掺杂区和第二源漏掺杂区。
具体地，形成所述第一源漏掺杂区的步骤包括：在所述第一区域I伪栅结构两侧的第一鳍部110内形成第一外延层112，且在形成所述第一外延层112的过程中，原位自掺杂P型离子以形成所述第一源漏掺杂区。所述第一外延层112的材料可以为Si或SiGe，所述P型离子包括B、Ga合In中的一种或多种。本实施例中，所述第一外延层112的材料为Si。
具体地，形成所述第二源漏掺杂区的步骤包括：在所述第二区域II伪栅结构两侧的第二鳍部120内形成第二外延层122，且在形成所述第二外延层122的过程中，原位自掺杂N型离子以形成所述第二源漏掺杂区。所述第二外延层122的材料可以为Si或SiC，所述N型离子包括As和In中的一种或两种。本实施例中，所述第二外延层122的材料为Si。
本实施例中，所述第一外延层112的顶部高于所述第一鳍部110的顶部，所述第二外延层122的顶部高于所述第二鳍部120的顶部。在其他实施例中，所述第一外延层的顶部还可以与所述第一鳍部的顶部齐平，所述第二外延层的顶部还可以与所述第二鳍部的顶部齐平。
需要说明的是，本实施例中，通过选择性外延工艺形成所述第一源漏掺杂区和第二源漏掺杂区。在其他实施例中，还可以进行离子掺杂的非外延层方式形成所述第一源漏掺杂区和第二源漏掺杂区；也就是说，可以通过直接对所述第一区域栅极结构两侧的第一鳍部进行离子掺杂工艺，以形成所述第一源漏掺杂区，通过直接对所述第二区域栅极结构两侧的第二鳍部进行离子掺杂工艺，以形成所述第二源漏掺杂区。
所述介质层102的材料为绝缘材料。本实施例中，所述介质层102的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅或氮氧化硅。
需要说明的是，形成所述伪栅结构后，形成所述源漏掺杂区之前，所述形成方法还包括：在所述伪栅结构的侧壁上形成侧墙130。所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙130可以为单层结构或叠层结构。本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。
还需要说明的是，形成所述源漏掺杂区后，形成所述介质层102之前，所述形成方法还包括：在所述基底上形成刻蚀停止层(图未示)，所述刻蚀停止层覆盖所述源漏掺杂区，所述刻蚀停止层还覆盖所述伪栅结构的顶部；其中，在形成所述介质层102的工艺过程中，去除所述伪栅结构的顶部的刻蚀停止层。
所述刻蚀停止层表面用于定义后续接触孔刻蚀工艺中的刻蚀停止位置，且在形成所述介质层102的过程中，用于作为平坦化工艺的停止位置。本实施例中，所述刻蚀停止层的材料为氮化硅。
本实施例中，去除所述伪栅结构后，位于所述第一区域I介质层102内的第一开口(图未示)露出所述第一鳍部110，位于所述第二区域II介质层102内的第二开口(图未示)露出所述第二鳍部120，因此，所述第一区域I的栅极结构形成于所述第一开口中，所述第二区域II的栅极结构形成于所述第二开口中。
具体地，位于所述第一开口中的栅极结构为第一栅极结构610，位于所述第二开口中的栅极结构为第二栅极结构620。所述第一栅极结构610横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分侧壁表面和顶部表面；所述第二栅极结构620横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分侧壁表面和顶部表面。
本实施例中，形成所述第一栅极结构610和第二栅极结构620的步骤包括：在所述第一开口的侧壁和底部、第二开口的侧壁和底部形成栅介质层310，所述栅介质层310还覆盖所述介质层102顶部；在所述栅介质层310上形成盖帽层410；在所述盖帽层410上形成P型功函数层320；去除所述第二区域II的P型功函数层320，露出所述盖帽层410；在所述第一区域I的P型功函数层320以及第二区域II的盖帽层410上形成N型功函数层330；在所述N型功函数层330上形成栅极阻挡层420；在所述栅极阻挡层420上形成填充满所述第一开口和第二开口的金属层510，所述金属层510还覆盖所述栅极阻挡层420；去除高于所述介质层102的金属层510，且还去除高于所述介质层102的栅极阻挡层420、N型功函数层330、P型功函数层320、盖帽层410和栅介质层310；其中，所述第一开口中的栅介质层310、盖帽层410、P型功函数层320、N型功函数层330、栅极阻挡层420和金属层510用于构成所述第一栅极结构610，所述第二开口中的栅介质层310、盖帽层410、N型功函数层330、栅极阻挡层420和金属层510用于构成所述第二栅极结构620。
相应的，所述第一源漏掺杂区位于所述第一栅极结构610两侧的第一鳍部110内，所述第二源漏掺杂区位于所述第二栅极结构620两侧的第二鳍部120内。
本实施例中，所述栅介质层310包括界面层(IL，Interfacial Layer)(未标示)以及位于所述界面层表面的高k栅介质层(未标示)。
所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与鳍部之间的界面态密度，且避免所述高k栅介质层与鳍部直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。
所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述盖帽层410不仅对所述栅介质层310起到保护作用，避免所述N型功函数层330和P型功函数层320的金属离子扩散至所述栅介质层310中；并且，还可以防止所述栅介质层310中的氧离子扩散至所述N型功函数层330和P型功函数层320内，从而避免所述栅介质层310中氧空位含量增加的问题。本实施例中，所述盖帽层410的材料为TiN。在其他实施例中，所述盖帽层的材料还可以为TiSiN或TaN。
一方面，所述栅极阻挡层420用于对所述N型功函数层330和P型功函数层320起到保护作用，防止所述金属层510中的易扩散离子扩散至所述N型功函数层330和P型功函数层320内；另一方面，金属层510在所述栅极阻挡层420上的沉积效果较好，所述栅极阻挡层420可以提高所述金属层510的形成质量。本实施例中，所述栅极阻挡层420的材料为TiN。在其他实施例中，所述栅极阻挡层的材料还可以为TiSiN。
所述N型功函数层330的材料为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述N型功函数层330的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述N型功函数层330。
所述P型功函数层320的材料为P型功函数材料，P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述P型功函数层320的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述P型功函数层320。
结合参考图7和图8，在所述栅极结构(未标示)两侧形成露出所述源漏掺杂区(未标示)的接触开口720(如图8所示)，所述接触开口720包括贯穿所述介质层102厚度的通孔700(如图7所示)、以及贯穿所述源漏掺杂区所对应部分厚度基底的沟槽710(如图8所示)，所述通孔700的底部与所述沟槽710的顶部相连通；其中，沿垂直于所述栅极结构延伸的方向上，所述沟槽710的底部尺寸小于顶部尺寸。
本实施例中，所述沟槽710的底部尺寸小于顶部尺寸，也就是说，朝向所述栅极结构一侧的沟槽710侧壁为斜面，且沿所述沟槽710顶部指向底部的方向上，所述侧壁距所述栅极结构的距离逐渐增加。
本实施例中，第一区域I的所述接触开口720露出所述第一栅极结构610两侧的第一源漏掺杂区(未标示)，第二区域II的所述接触开口720露出所述第二栅极结构620两侧的第二源漏掺杂区(未标示)。
以下将结合附图，对形成所述接触开口720的步骤做详细说明。
参考图7，采用第一刻蚀工艺，刻蚀所述栅极结构(未标示)两侧的介质层102，在所述介质层102内形成露出所述源漏掺杂区(未标示)的通孔700。
所述通孔700为后续继续进行刻蚀以形成沟槽提供工艺基础。本实施例中，所述第一栅极结构610两侧的通孔700露出所述第一源漏掺杂区，所述第二栅极结构620两侧的通孔700露出所述第二源漏掺杂区。
具体地，所述第一刻蚀工艺的步骤包括：采用干法刻蚀的方式去除所述第一源漏掺杂区上方和第二源漏掺杂区上方的介质层102，直至露出所述刻蚀停止层(图未示)时停止；在露出所述刻蚀停止层后，通过等离子体刻蚀的方式去除所述刻蚀停止层，形成所述通孔700。
需要说明的是，本实施例中，所述通孔700采用非自对准工艺形成。所以在刻蚀所述介质层102之前，还在所述栅极结构和部分所述介质层102上形成图形层；在形成所述通孔700的步骤中，以所述图形层为掩膜进行刻蚀。在其他实施例中，所述通孔也可以通过自对准工艺形成。
还需要说明的是，在去除所述刻蚀停止层的过程中，还去除部分厚度的所述第一外延层112和第二外延层122。
参考图8，采用第二刻蚀工艺，刻蚀所述通孔700底部部分厚度的基底，在所述基底内形成沟槽710。
所述通孔700和所述沟槽710构成所述接触开口720。沿垂直于所述栅极结构延伸的方向上，所述沟槽710的底部尺寸小于顶部尺寸。本实施例中，沿垂直于所述栅极结构延伸的方向上，所述沟槽710的剖面形状为V形。在其他实施例中，所述沟槽的形状还可以为U形或倒梯形等。
所述基底包括衬底100以及位于所述衬底100分立的鳍部，因此形成所述沟槽710的步骤中，刻蚀部分厚度的所述鳍部。
需要说明的是，由于通过选择性外延工艺(EPI)形成所述第一源漏掺杂区和第二源漏掺杂区，且所述第一外延层112的顶部高于所述第一鳍部110的顶部，所述第二外延层122的顶部高于所述第二鳍部120的顶部，因此具体到本实施例中，所述第一区域I的沟槽710位于所述第一外延层112内，所述第二区域II的沟槽710位于所述第二外延层122内。
本实施例中，采用等离子体干法刻蚀工艺，刻蚀部分厚度的第一外延层112和第二外延层122。所述第一外延层112和第二外延层122的材料为硅，因此所述等离子体干法刻蚀工艺所采用的主刻蚀气体为SF6和O2，所采用的辅助气体为HBr和He。其中，SF6主要用于对所述第一外延层112和第二外延层122起到刻蚀的作用；O2用于在刻蚀过程中，在沟槽710侧壁形成保护层。
需要说明的是，提高所述等离子体干法刻蚀工艺的工艺压强，有利于促进刻蚀气体的电离，提高离化率，因此通过设定合理的工艺压强以及O2和SF6的气体流量比值，可以在提高刻蚀气体离化率的同时，获得满足工艺需求的V形沟槽710。
具体地，提高工艺压强可以缩短等离子体的平均自由程，使离子的轰击能量减弱从而减弱物理轰击作用，增强化学腐蚀作用，而化学腐蚀更有利于获得平滑的斜面。同时，提高工艺压强还有利于提高等离子体的密度，从而可以提高刻蚀速率，进而可以提高工艺效率。此外，缩短等离子体的平均自由程可以增加分布于所述沟槽710顶部的离子数量，从而有利于形成具有斜面的沟槽710。但是，过大的工艺压强相应也会增加工艺风险。为此，本实施例中，所述等离子体干法刻蚀工艺的工艺压强为20mTorr至300mTorr。
还需要说明的是，O2的气体流量过少时，在刻蚀过程中，对侧壁的保护作用较差，容易导致所形成沟槽710侧壁与所述衬底100法线之间的夹角过小，从而导致所形成沟槽710的形貌难以满足工艺需求；O2的气体流量过大时，不利于所述刻蚀工艺的进行，甚至难以形成所述沟槽710。
SF6的气体流量过少时，相应的，刻蚀效果较差，容易导致所形成沟槽710的形貌难以满足工艺需求；SF6的气体流量过大时，相应的刻蚀速率过快，刻蚀稳定性较差，容易导致所述第一外延层112和第二外延层122的刻蚀损耗过大，对所述第一外延层112和第二外延层122造成不良影响。因此，为了使所述沟槽710的尺寸以及形貌满足工艺需求，O2和SF6的气体流量比值需设定在合理的范围内。本实施例中，O2和SF6的气体流量比值为1:2至5:1。其中，O2和SF6的气体流量可根据所形成沟槽710的深度要求而定。
HBr和He作为辅助气体，不仅可以改变反应腔室内的工艺气体总量，而且还可以使得工艺气体分布更均匀，从而可以提高工艺均匀性。同时，HBr还有利于提高刻蚀速率、提高刻蚀选择比。因此，采用HBr和He作为辅助气体，可以起到修饰侧壁形貌的作用，从而形成形貌较好的V形沟槽710。本实施例中，He的气体流量为40sccm至100sccm，HBr的气体流量为6sccm至10sccm。
此外，所述等离子体干法刻蚀工艺的偏置功率不宜过小，也不宜过大。偏置功率影响离子的轰击能力，如果所述偏置功率过小，容易导致所述沟槽710的深度难以满足工艺需求；偏置功率还影响所述沟槽710侧壁与所述衬底100法线之间的夹角，如果所述偏置功率过大，容易导致所述夹角过小，即难以形成满足工艺需求V形沟槽710。为此，本实施例中，所述等离子体干法刻蚀工艺的偏置功率为150W至250W。
本实施例中，所述第一区域I的沟槽710位于所述第一外延层112内，所述第二区域II的沟槽710位于所述第二外延层122内，因此，为了避免对所述第一外延层112和第二外延层122造成不良影响的同时，形成满足工艺需求的“V”形沟槽710，沿垂直于所述栅极结构延伸的方向上，所述V形沟槽710的顶部尺寸与深度的比值为1:3至3:1。
参考图9，在所述沟槽710表面保形覆盖金属硅化物层800。
后续步骤包括在所述接触开口720中形成接触孔插塞，所述接触孔插塞用于与所述源漏掺杂区实现电连接，所述金属硅化物层800用于减小接触区域的接触电阻。
本实施例中，所述沟槽710的剖面形状为V形，因此，在所述沟槽710表面保形覆盖金属层以形成金属硅化物层800的工艺过程中，沿所述沟槽710顶部指向底部的方向上，所述金属层距所述栅极结构的距离逐渐增加；相比使沟槽侧壁垂直于衬底的方案，本实施例的做法可以增加所述金属层中的金属原子至沟道区的扩散距离，减小所述金属原子经所述源漏掺杂区和衬底100体区(bulk)之间的PN结扩散至衬底体区(bulk)内的可能性，从而可以避免所述源漏掺杂区与体区发生导通的问题，减小所形成半导体器件的体区漏电流(bulk leakage)。
具体地，形成所述金属硅化物层800的步骤包括：在所述沟槽710表面保形覆盖金属层(图未示)；形成所述金属层后，对所述基底进行退火处理，使所述金属层与所述含Si基底反应，将所述金属层转化为金属硅化物层800。
本实施例中，采用物理气相沉积工艺形成所述金属层，所述金属层还位于所述通孔700侧壁。在其他实施例中，形成所述金属层的工艺还可以为化学气相沉积工艺或原子层沉积工艺。
具体地，所述金属层与所述第一外延层112和第二外延层122反应，以形成所述金属硅化物层800。
本实施例中，所述金属层的材料为Ti，所述第一外延层112和第二外延层122的材料为Si，因此在所述退火处理的过程中，所述金属层中的Ti原子与所述第一外延层112和第二外延层122中的Si原子相互扩散并反应，从而形成材料为TiSi的金属硅化物层800。在其他实施例中，所述金属层还可以为Ni，相应的，所述金属硅化物层的材料为NiSi。
本实施例中，所述退火处理为激光退火处理，所述激光退火处理的工艺压强为一个标准大气压。在其他实施例中，所述退火处理还可以为快速热退火处理。
需要说明的是，所述激光退火处理的退火温度不宜过低，也不宜过高。如果退火温度过低，则所述金属层与所述第一外延层112和第二外延层122反应的效果较差，难以形成厚度满足工艺需求的金属硅化物层800，或所形成的金属硅化物层800质量较差；如果退火温度过高，则容易对所述基底内已有的掺杂离子造成不良影响。为此，本实施例中，退火温度为900℃至1200℃。
还需要说明的是，所述金属硅化物层800的厚度影响所述接触区域的接触电阻；且所述沟槽710的剖面形状为V形，当所述金属硅化物层800的厚度过大时，容易导致所述金属层在所述沟槽710表面的覆盖性较差，所述金属层中容易出现孔(void)缺陷，从而降低所形成金属硅化物层800的质量，进而影响所形成半导体器件的电学性能。因此，为了使得所形成半导体器件的电学性能满足工艺需求，本实施例中，所述金属硅化物层800的厚度为至
本实施例中，在形成所述金属层后，对所述基底进行退火处理之前，所述形成方法还包括：在所述金属层上形成阻挡层(图未示)。
所述阻挡层的作用在于：一方面，可以防止后续在所述接触开口720中形成接触孔插塞时所采用的反应物与所述第一外延层112和第二外延层122的发生反应，也可以防止所采用的反应物与所形成的金属硅化物层800发生反应；另一方面，所述阻挡层用于提高后续形成接触孔插塞时，导电材料在所述接触开口720内的粘附性，所述阻挡层可以起到接触孔衬垫层的作用。本实施例中，所述阻挡层的材料为TiN。
参考图10，形成金属硅化物层800后，在所述接触开口720(如图9所示)内形成接触孔插塞730。
所述接触孔插塞730与所述源漏掺杂区实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
具体地，形成所述接触孔插塞730的步骤包括：向所述接触开口720中填充满导电材料，所述导电材料还位于所述介质层102顶部；对所述导电材料进行平坦化处理，去除高于所述介质层102顶部的导电材料，在所述接触开口720内形成所述接触孔插塞730。
本实施例中，所述接触孔插塞730的材料为W，可以采用化学气相沉积工艺、溅射工艺或电镀工艺形成所述接触孔插塞730。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
结合参考图9和图10，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构，包括：
基底，所述基底包括衬底100、位于所述衬底100上的栅极结构(未标示)、位于所述栅极结构两侧基底内的源漏掺杂区(未标示)、以及位于相邻所述栅极结构之间基底上的介质层102；位于所述栅极结构两侧且露出所述源漏掺杂区的接触开口720(如图9所示)，所述接触开口720包括贯穿所述介质层102厚度的通孔700、以及贯穿所述源漏掺杂区所对应部分厚度基底的沟槽710，所述通孔700的底部与所述沟槽710的顶部相连通；其中，沿垂直于所述栅极结构延伸的方向上，所述沟槽710的底部尺寸小于顶部尺寸；金属硅化物层800，保形覆盖于所述沟槽表面710表面；接触孔插塞730，位于所述金属硅化物层800上且位于所述接触开口720内。
本实施例中，所述半导体结构为鳍式场效应管，因此所述基底还包括位于所述衬底100上分立的鳍部(未标示)。相应的，所述源漏掺杂区位于所述栅极结构两侧的鳍部内；所述沟槽710贯穿所述源漏掺杂区所对应部分厚度的鳍部。在其他实施例中，所述半导体结构还可以为平面晶体管，相应的，所述基底为平面基底。
本实施例中，所述基底包括具有PMOS的第一区域I以及具有NMOS的第二区域II。相应的，位于所述第一区域I衬底100上的鳍部为第一鳍部110，位于所述第二区域II衬底100上的鳍部为第二鳍部120。在其他实施例中，所述基底还可以仅包括PMOS或者仅包括NMOS。
所述第一区域I和第二区域II可以为相邻区域，也可以为不相邻区域。本实施例中，所述第一区域I和第二区域II为相邻区域。
因此所述第一区域I的栅极结构为第一栅极结构610，所述第一栅极结构610横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分侧壁表面和顶部表面；所述第二区域II的栅极结构为第二栅极结构620，所述第二栅极结构620横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分侧壁表面和顶部表面。
相应的，位于所述第一栅极结构610两侧第一鳍部110内的源漏掺杂区为第一源漏掺杂区(未标示)，位于所述第二栅极结构620两侧第二鳍部120内的源漏掺杂区为第二源漏掺杂区(未标示)。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部110和第二鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述半导体结构还包括位于相邻所述鳍部之间衬底100上的隔离结构101，所述隔离结构101覆盖所述鳍部的部分侧壁，且所述隔离结构101顶部低于所述鳍部顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
所述介质层102的材料为绝缘材料。本实施例中，所述介质层102的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述第一栅极结构610和第二栅极结构620位于所述介质层102内。其中，所述介质层102内具有露出所述第一鳍部110的第一开口(图未示)以及露出所述第二鳍部120的第二开口(图未示)，所述第一栅极结构610位于所述第一开口内，所述第二栅极结构620位于所述第二开口内。
具体地，所述第一栅极结构610包括位于所述第一开口侧壁和底部的栅介质层310、位于所述栅介质层310上的盖帽层410、位于所述盖帽层410上的P型功函数层320、位于所述P型功函数层320上的N型功函数层330、位于所述N型功函数层330上的栅极阻挡层420、以及位于所述栅极阻挡层420上且位于所述第一开口内的金属层510；所述第二栅极结构620包括位于所述第二开口侧壁和底部的栅介质层310、位于所述栅介质层310上的盖帽层410、位于所述盖帽层410上的N型功函数层330、位于所述N型功函数层330上的栅极阻挡层420、以及位于所述栅极阻挡层420上且位于所述第二开口内的金属层510。
本实施例中，所述栅介质层310包括界面层(IL，Interfacial Layer)(未标示)以及位于所述界面层表面的高k栅介质层(未标示)。
所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与鳍部之间的界面态密度，且避免所述高k栅介质层与鳍部直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。
所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述盖帽层410不仅对所述栅介质层310起到保护作用，避免所述N型功函数层330和P型功函数层320的金属离子扩散至所述栅介质层310中；并且，还可以防止所述栅介质层310中的氧离子扩散至所述N型功函数层330和P型功函数层320内，从而避免所述栅介质层310中氧空位含量增加的问题。本实施例中，所述盖帽层410的材料为TiN。在其他实施例中，所述盖帽层的材料还可以为TiSiN或TaN。
一方面，所述栅极阻挡层420用于对所述N型功函数层330和P型功函数层320起到保护作用，防止所述金属层510中的易扩散离子扩散至所述N型功函数层330和P型功函数层320内；另一方面，金属层510在所述栅极阻挡层420上的沉积效果较好，所述栅极阻挡层420可以提高所述金属层510的形成质量。本实施例中，所述栅极阻挡层420的材料为TiN。在其他实施例中，所述栅极阻挡层的材料还可以为TiSiN。
所述N型功函数层330的材料为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述N型功函数层330的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。
所述P型功函数层320的材料为P型功函数材料，P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述P型功函数层320的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
需要说明的是，所述半导体结构还包括：位于所述栅极结构与所述介质层102之间的侧墙130。所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙130可以为单层结构或叠层结构。本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。
还需要说明的是，本实施例中，所述半导体结构还包括：位于所述第一栅极结构610两侧第一鳍部110内的第一外延层112，位于所述第二栅极结构620两侧第二鳍部120内的第二外延层122；其中，所述第一源漏掺杂区位于所述第一外延层112内，所述第二源漏掺杂区位于所述第二外延层122内。
所述第一外延层112的材料可以为Si或SiGe，所述第一源漏掺杂区的掺杂离子包括B、Ga合In中的一种或多种。本实施例中，所述第一外延层112的材料为Si。
所述第二外延层122的材料可以为Si或SiC，所述第二源漏掺杂区的掺杂离子包括As和In中的一种或两种。本实施例中，所述第二外延层122的材料为Si。
本实施例中，所述第一外延层112的顶部高于所述第一鳍部110的顶部，所述第二外延层122的顶部高于所述第二鳍部120的顶部。在其他实施例中，所述第一外延层的顶部还可以与所述第一鳍部的顶部齐平，所述第二外延层的顶部还可以与所述第二鳍部的顶部齐平。
在其他实施例中，所述第一栅极结构两侧第一鳍部内可以不具有第一外延层，所述第二栅极结构两侧第二鳍部内也可以不具有第二外延层；因此，所述第一源漏掺杂区可以位于所述第一鳍部内，所述第二源漏掺杂区可以位于所述第二鳍部内。
所以，本实施例中，所述第一区域I的接触开口720露出所述第一栅极结构610两侧的第一源漏掺杂区，所述第二区域II的接触开口720露出所述第二栅极结构620两侧的第二源漏掺杂区。具体到本实施例中，所述第一区域I的沟槽710位于所述第一外延层112内，所述第二区域II的沟槽710位于所述第二外延层122内。
本实施例中，沿垂直于所述栅极结构延伸的方向上，所述沟槽的底部尺寸小于顶部尺寸，也就是说，朝向所述栅极结构一侧的沟槽710侧壁为斜面，且沿所述沟槽710顶部指向底部的方向上，所述侧壁距所述栅极结构的距离逐渐增加；相应的，沿所述沟槽710顶部指向底部的方向上，所述金属硅化物层800距所述栅极结构的距离逐渐增加；因此相比沟槽侧壁垂直于所述衬底的结构，本实施例所述结构可以增加所述金属硅化物层800形成过程中的金属原子至沟道区的扩散距离，减小金属原子经所述源漏掺杂区和衬底100体区(bulk)之间的PN结扩散至体区的可能性，从而可以避免所述源漏掺杂区与体区发生导通的问题，减小所形成半导体器件的体区漏电流(bulk leakage)。
本实施例中，沿垂直于所述栅极结构延伸的方向上，所述沟槽710的剖面形状为V形。在其他实施例中，所述沟槽的形状还可以为U形或倒梯形等。
需要说明的是，所述V形沟槽710侧壁与所述衬底100法线之间的夹角越大，增加金属原子至沟道区的扩散距离的效果越好，但是所述第一区域I的沟槽710尺寸受到所述第一外延层112限制，所述第二区域II的沟槽710尺寸受到所述第二外延层122限制；为了避免对所述第一外延层112和第二外延层122造成不良影响的同时，形成满足工艺需求的V形沟槽710，沿垂直于所述栅极结构延伸的方向上，所述V形沟槽710的顶部尺寸与深度的比值为1:3至3:1。
所述接触孔插塞730用于与所述源漏掺杂区实现电连接，所述金属硅化物层800用于减小接触区域的接触电阻。本实施例中，所述金属硅化物层800的材料为TiSi。在其他实施例中，所述金属硅化物层的材料还可以为NiSi。
所述金属硅化物层800的厚度影响所述接触区域的接触电阻；且所述沟槽710的剖面形状为V形，当所述金属硅化物层800的厚度过大时，容易导致所述金属层在所述沟槽710内的覆盖性较差，所述金属层中容易出现孔(void)缺陷，从而降低所述金属硅化物层800的形成质量，进而影响所形成半导体器件的电学性能。因此，为了使得所形成半导体器件的电学性能满足工艺需求，本实施例中，所述金属硅化物层800的厚度为至
还需要说明的是，为了降低工艺难度、减小工艺步骤，所述金属硅化物层800还位于所述介质层102和接触孔插塞730之间，即所述金属硅化物层800保形覆盖于所述接触开口720表面。
所述接触孔插塞用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。本实施例中，所述接触孔插塞730的材料为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
需要说明的是，所述半导体结构还包括：位于所述接触孔插塞730与所述金属硅化物层800之间的阻挡层(图未示)。
所述阻挡层的作用在于：一方面，可以防止形成所述接触孔插塞730所采用的反应物与所述第一外延层112和第二外延层122的发生反应，也可以防止所采用的反应物与所述金属硅化物层800发生反应；另一方面，所述阻挡层用于提高所述接触孔插塞730在所述接触开口720内的粘附性，起到接触孔衬垫层的作用。本实施例中，所述阻挡层的材料为TiN。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧基底内的源漏掺杂区、以及位于所述栅极结构所露出基底上的介质层；
在所述栅极结构两侧形成露出所述源漏掺杂区的接触开口，所述接触开口包括贯穿所述介质层厚度的通孔、以及贯穿所述源漏掺杂区所对应部分厚度基底的沟槽，所述通孔的底部与所述沟槽的顶部相连通；其中，沿垂直于所述栅极结构延伸的方向上，所述沟槽的底部尺寸小于顶部尺寸；
在所述沟槽表面保形覆盖金属硅化物层；
形成金属硅化物层后，在所述接触接触开口内形成接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构两侧形成露出所述源漏掺杂区的接触开口的步骤中，沿垂直于所述栅极结构延伸的方向上，所述沟槽的剖面形状为V形、U形或倒梯形。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述栅极结构延伸的方向上，所述沟槽的剖面形状为V形，所述V形沟槽的顶部尺寸与深度的比值为1:3至3:1。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述接触开口的步骤包括：采用第一刻蚀工艺，刻蚀所述栅极结构两侧的介质层，在所述介质层内形成露出所述源漏掺杂区的通孔；采用第二刻蚀工艺，刻蚀所述通孔底部部分厚度的基底，在所述基底内形成沟槽。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺为等离子体干法刻蚀工艺。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺的参数包括：主刻蚀气体为SF6和O2，辅助气体为HBr和He，O2和SF6的气体流量比值为1:2至5:1，工艺压强为20mTorr至300mTorr，偏置功率为150W至250W。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属硅化物层的材料为TiSi或NiSi。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属硅化物层的厚度为至
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底为含Si基底，形成所述金属硅化物层的步骤包括：在所述沟槽表面保形覆盖金属层；形成所述金属层后，对所述基底进行退火处理，使所述金属层与所述含Si基底反应，将所述金属层转化为金属硅化物层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述退火处理为激光退火处理或快速热退火处理。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述退火处理为激光退火处理，所述激光退火处理的参数包括：退火温度为900℃至1200℃，压强为一个标准大气压。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成基底的步骤中，所述基底还包括位于所述衬底上分立的鳍部；所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和顶部表面；所述源漏掺杂区位于所述栅极结构两侧的鳍部内；
在所述栅极结构两侧形成露出所述源漏掺杂区的接触开口的步骤中，所述沟槽贯穿所述源漏掺杂区所对应部分厚度的鳍部。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成基底的步骤中，所述基底包括用于形成PMOS的第一区域以及用于形成NMOS的第二区域；位于所述第一区域栅极结构两侧基底内的源漏掺杂区为第一源漏掺杂区，位于所述第二区域栅极结构两侧基底内的源漏掺杂区为第二源漏掺杂区；
在所述栅极结构两侧形成露出所述源漏掺杂区的接触开口的步骤中，第一区域的所述接触开口露出第一区域栅极结构两侧的第一源漏掺杂区，第二区域的所述接触开口露出第二区域栅极结构两侧的第二源漏掺杂区。
14.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧基底内的源漏掺杂区、以及位于相邻所述栅极结构之间基底上的介质层；
位于所述栅极结构两侧且露出所述源漏掺杂区的接触开口，所述接触开口包括贯穿所述介质层厚度的通孔、以及贯穿所述源漏掺杂区所对应部分厚度基底的沟槽，所述通孔的底部与所述沟槽的顶部相连通；其中，沿垂直于所述栅极结构延伸的方向上，所述沟槽的底部尺寸小于顶部尺寸；
金属硅化物层，保形覆盖于所述沟槽表面；
接触孔插塞，位于所述金属硅化物层上且位于所述接触开口内。
15.如权利要求14所述的半导体结构，其特征在于，沿垂直于所述栅极结构延伸的方向上，所述沟槽的剖面形状为V形、U形或倒梯形。
16.如权利要求14所述的半导体结构，其特征在于，沿垂直于所述栅极结构延伸的方向上，所述沟槽的剖面形状为V形，所述V形沟槽的顶部尺寸与深度的比值为1:3至3:1。
17.如权利要求14所述的半导体结构，其特征在于，所述金属硅化物层的材料为TiSi或NiSi。
18.如权利要求14所述的半导体结构，其特征在于，所述金属硅化物层的厚度为至
19.如权利要求14所述的半导体结构，其特征在于，所述基底还包括位于所述衬底上分立的鳍部；所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和顶部表面；所述源漏掺杂区位于所述栅极结构两侧的鳍部内；
所述沟槽贯穿所述源漏掺杂区所对应部分厚度的鳍部。
20.如权利要求14所述的半导体结构，其特征在于，所述基底包括具有PMOS的第一区域以及具有NMOS的第二区域；位于所述第一区域栅极结构两侧基底内的源漏掺杂区为第一源漏掺杂区，位于所述第二区域栅极结构两侧基底内的源漏掺杂区为第二源漏掺杂区；
第一区域的所述接触开口露出所述第一区域栅极结构两侧的第一源漏掺杂区，第二区域的所述接触开口露出所述第二区域栅极结构两侧的第二源漏掺杂区。
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